JPH0836544A - データ転送方式 - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサがデータ転送の為に要する時間を
短縮する。 【構成】 アドレス判定手段１３は、プロセッサ１１か
らのデータ転送指令が、予め決められたインタフェース
のアドレスを指定している場合にはデータ検出信号を出
力する。データ比較手段１４は、データ検出信号が出力
されると、記憶手段１４に格納されているデータと転送
データ１２を比較する。比較の結果不一致の場合には、
データ更新手段１６は、転送データ１２を記憶手段１５
に格納する。データ検出信号が出力されなかった場合、
あるいはデータ比較手段１４による比較の結果不一致の
場合には、転送手段１７１は、データ転送指令に従い転
送データ１２をシステムバス３０を介して転送処理を行
う。バスサイクル終了信号出力手段１７２は、転送処理
が終了した場合、あるいはデータ比較手段１４による比
較の結果が一致した場合には、転送処理が終了したこと
を示すバスサイクル終了信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置のデータ
転送方式に関し、特にプロセッサと各種装置がシステム
バスを介して接続されているデータ処理装置のデータ転
送方式に関する。

【０００２】

【従来の技術】数値制御装置には、各種装置間のデータ
転送を行うためのシステムバスが設けられており、この
システムバスには、各種機能を備えたモジュールが複数
接続されている。モジュールは、１つのプリント板（ボ
ード）に構成された交換可能な基本単位である（以後、
ボードとは、何らかの機能を備えたモジュールのことを
指す）。モジュールには、ＣＰＵボードや、ディジタル
Ｉ／Ｏボード等の各種周辺機器のインタフェースボード
がある。

【０００３】図４は従来の数値制御装置のデータ転送回
路の概略構成を示す図である。この例では、システムバ
ス３０ａには、ＣＰＵボード１０ａとディジタルＩ／Ｏ
ボード２０ａが接続されている。ＣＰＵボード１０ａ
は、プロセッサ１１ａ、ローカルメモリ１２ｂ、及びシ
ステムバス制御回路１７ｂを有している。メモリ１２ｂ
は、各種データを一時的に格納する。システムバス制御
回路１７ｂは、システムバス３０ａを制御し、データ転
送処理を実行する。また、プロセッサ１１ａには割り込
み制御回路１８ａが接続されており、定期的にデータ転
送のためのタイマ割り込みがかけられる。ディジタルＩ
／Ｏボード２０ａは、ディジタル信号により、各種周辺
装置とのデータ転送を行う。なお、この例では、説明を
簡単化するためにインタフェースボードとしてディジタ
ルＩ／Ｏボード２０ｂしか図示していないが、実際には
複数のインタフェースボードが接続されている。

【０００４】このようなシステムにおいて、プロセッサ
１１ａは一定の周期で周辺装置からの入力信号を取り込
み、それに応じて必要な処理を行い、処置結果を出力す
る。そのため、プロセッサ１１ａには割り込み制御回路
１８ａ設けられており、プロセッサ１１ａは割り込み制
御回路１８ａからのタイマ割り込みにより、定期的にデ
ィジタルＩ／Ｏボード２０ａにデータ転送を行う。

【０００５】例えば、システムバス３０ａのデータ幅が
１６ビットであり、ディジタルＩ／Ｏボード２０ａの周
辺装置に対する入力信号が１２８ビット（１６ビット×
８）、出力信号が８０ビット（１６ビット×５）である
とする。このとき、プロセッサ１１ｂはタイマ割り込み
処理毎に、ローカルメモリ１２ｂとディジタルＩ／Ｏボ
ード２０ａとの間で、８サイクルのリード転送処理と５
サイクルのライト転送処理を行う。ここで、リード転送
処理の１サイクルとは、ディジタルＩ／Ｏボード２０ａ
の入力信号１６ビットを読み出し、そのデータをローカ
ルメモリ１２ｂに書き込む処理である。また、ライト転
送処理の１サイクルとは、ローカルメモリ１２ｂ内のデ
ータ１６ビットを読み出し、そのデータをディジタルＩ
／Ｏボード２０ａの出力信号に書き込む処理である。

【０００６】

【発明が解決しようとする課題】しかし、システムバス
のデータ転送速度は、プロセッサのデータ処理速度にく
らべ一般的にかなり遅い。それには以下のような理由が
ある。

【０００７】第１の理由は、システムバスの各信号の電
気的な負荷が重いため、信号の遅延時間が大きいことで
ある。第２の理由は、システムバスでは、データ転送を
行う前に、複数のインタフェース間で、バスの使用権の
調整を行わなければならない。このバスの使用権を得る
までに時間がかかってしまう。

【０００８】第３の理由は、システムバスに接続されて
いる各ボードはそれぞれ異なったクロックで非同期的に
動作している。そのため、何らかの同期化が必要にであ
る。従って、システムバスを経由したデータ転送速度
は、システムバスのデータ転送能力により制限されてし
まう。その結果、プロセッサの処理速度を高速化して
も、システム全体のスループット（単位時間当たりの処
理能力）の向上につながらないと言う問題点があった。

【０００９】ここで、ライト転送サイクルを見掛け上短
縮するために、ライトバッファ機能が用いられている。
これは、プロセッサとシステムバスの間に、データを一
時てきに溜めるバッファレジスタを設けることで、プロ
セッサはシステムバスを介した他のインタフェース等に
直接データを転送せずに、バッファレジスタに書き込み
を行うことができる。その後、プロセッサとは別の回路
により、バッファレジスタ内のデータがシステムバスを
介した他のインタフェースに転送される。これによっ
て、プロセッサ側からみたデータ転送速度は、見掛け上
高速化する。

【００１０】ただし、この機能はバッファレジスタと他
のインタフェース間のデータ転送がプロセッサとは別の
回路によって行われているだけであり、実際のデータ転
送が高速化されたわけではない。そのため、ライト転送
サイクルが連続して実行されると、バッファレジスタは
直ぐに満杯になってしまい、結局プロセッサはバッファ
レジスタが空くまで待たされてしまう。

【００１１】本発明はこのような点に鑑みてなされたも
のであり、プロセッサがデータ転送の為に要する時間を
短縮するデータ転送方式を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明では上記課題を解
決するために、プロセッサと各種装置がシステムバスを
介して接続されているデータ処理装置のデータ転送方式
において、予め決められたインタフェースに転送された
データを格納できる記憶手段と、前記プロセッサからの
データ転送指令が、前記インタフェースのアドレスを指
定している場合には、データ検出信号を出力するアドレ
ス判定手段と、前記データ検出信号が出力されると、前
記記憶手段に格納されているデータと転送データを比較
するデータ比較手段と、比較の結果不一致の場合には、
前記転送データを前記記憶手段に格納するデータ更新手
段と、前記データ検出信号が出力されなかった場合、あ
るいは前記データ比較手段による比較の結果不一致の場
合には、前記データ転送指令に従い前記転送データを前
記システムバスを介して転送処理を行う転送手段と、転
送処理が終了した場合、あるいは前記データ比較手段に
よる比較の結果が一致した場合には、転送処理が終了し
たことを示すバスサイクル終了信号を出力するバスサイ
クル終了信号出力手段と、を有することを特徴とするデ
ータ転送方式が提供される。

【００１３】

【作用】記憶手段には、予め決められたインタフェース
に転送されたデータを格納することができる。アドレス
判定手段は、プロセッサからのデータ転送指令が、予め
決められたインタフェースのアドレスを指定している場
合にはデータ検出信号を出力する。データ比較手段は、
データ検出信号が出力されると、記憶手段に格納されて
いるデータと転送データを比較する。

【００１４】比較の結果不一致の場合には、まず、デー
タ更新手段は、転送データを記憶手段に格納する。デー
タ検出信号が出力されなかった場合、あるいはデータ比
較手段による比較の結果不一致の場合には、転送手段
は、データ転送指令に従い転送データをシステムバスを
介して転送処理を行う。

【００１５】そして、バスサイクル終了信号出力手段
は、転送処理が終了した場合、あるいはデータ比較手段
による比較の結果が一致した場合には、転送処理が終了
したことを示すバスサイクル終了信号を出力する。

【００１６】これにより、予め決められたインタフェー
スに対するデータ転送は、前回転送されたデータに変更
が加えられた場合にのみ、実際の転送処理を実行するこ
とができる。

【００１７】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明のデータ転送方式の概略構成を示
すブロック図である。図はシステムバス３０に接続され
たＣＰＵボードの構成を示している。データ処理を行う
プロセッサ１１は、定期的に、システムバス３０を介し
て接続されたインタフェース（以後、指定インタフェー
スと呼ぶ）に対するデータ転送指令を出力する。アドレ
ス判定手段１３は、予め決められた指定インタフェース
に対するデータ転送指令かどうかを判断する。

【００１８】記憶手段１５には、指定インタフェースに
対して前回転送されたデータが格納されている。データ
転送指令が指定インタフェースに対するデータ転送指令
（AHIT=1）の場合には、データ比較手段１４は、転送デ
ータ１２と、記憶手段１５内に格納されているデータと
を比較する。

【００１９】データ更新手段１６は、データ比較手段１
４による比較の結果、データが一致していない場合（DH
IT=0）には、転送データを記憶手段１５に格納する。こ
れにより、記憶手段１５のデータを、指定インタフェー
スに対して転送された転送データと常に一致させること
ができる。

【００２０】システムバス制御部１７において、転送手
段１７１は、次の条件が満たされたときに、データ転送
指令に従い、転送データ１２の転送処理を行う。転送条
件は、データ転送指令が指定インタフェース以外のイン
タフェースに対する転送指令（AHIT=0）であるか、ある
いはデータ転送指令が指定インタフェースに対する転送
指令（AHIT=1）であり、データ比較手段１４による比較
の結果不一致であった場合（DHIT=0）である。

【００２１】バスサイクル終了信号出力手段１７２は、
転送手段１７１によるデータの転送処理が終了した場
合、あるいはデータ比較手段による比較の結果、一致し
ていた場合（DHIT=1）に、バスサイクル終了信号ＡＣＫ
を出力する。プロセッサ１１は、このバスサイクル終了
信号ＡＣＫを受け取ることにより、データ転送処理が実
行されたと認識する。

【００２２】このようにして、転送データ１２が、前回
転送したデータに対し変更されている場合にのみ、実際
の転送処理を行うことができる。図２は本発明を用いた
数値制御装置のハードウェアの概略構成図である。この
例では、システムバス３０に、ＣＰＵボード１０とディ
ジタルＩ／Ｏボード２０が接続されている。ディジタル
Ｉ／Ｏボード２０が指定インタフェースである。システ
ムバス３０のデータ幅は１６ビットであり、ディジタル
Ｉ／Ｏボード２０の周辺装置に対する入力信号が１２８
ビット（１６ビット×８）、出力信号が８０ビット（１
６ビット×５）であるとする。

【００２３】ＣＰＵボード１０は、システム全体を制御
するプロセッサ１１を中心に構成されている。プロセッ
サ１１には、割り込み制御回路１８により定期的（８ｍ
ｓ）にタイマ割り込みがかけられる。システムバス制御
回路１７ａは、システムバス３０に接続されており、他
のインタフェースとのデータの送受信を制御する。プロ
セッサ１１とシステムバス制御回路１７ａの間は、アド
レスバス、データバス、及びコントロールバスで接続さ
れている。さらに、アドレスバスとデータバスにはロー
カルメモリ１２ａが接続されている。ローカルメモリ１
２ａにはＳＲＡＭ等が使用され、一時的な計算データ、
表示データ、入出力信号等が格納される。

【００２４】アドレス判定回路１３ａは、アドレスバス
に接続されており、プロセッサ１１からデータの転送指
令が出力されたときに、アドレスを読み取る。このアド
レスにより、ディジタルＩ／Ｏボード２０内の出力レジ
スタ２２に対する転送指令かどうかを判断する。ディジ
タルＩ／Ｏボード２０内の出力レジスタ２２に対する転
送指令であれば、アドレス検出信号ＡＨＩＴを「１」に
する。

【００２５】メモリ１５ａは、ディジタルＩ／Ｏボード
２０内の出力レジスタ２２に対応する記憶領域を有して
いる（１６ビット×５）。アドレス検出信号ＡＨＩＴが
「１」になると、メモリ１５ａは、そのときのアドレス
に対応するデータが読みだし可能となる。そして、デー
タ比較回路１４ａは、出力されているアドレスに対応す
るメモリ１５ａ内のデータと転送データとを、１６ビッ
トごとに比較する。２つのデータが同じであればデータ
一致信号ＤＨＩＴを「１」にして、不一致であれば
「０」にする。データ更新制御回路１６ａは、データ比
較回路１４ａがデータを比較した後のデータ一致信号Ｄ
ＨＩＴが「０」であれば、プロセッサ１１からのデータ
をメモリ１５ａに書き込み制御を行う。

【００２６】システムバス制御回路１７ａは、データ一
致信号ＤＨＩＴが「１」の場合には、システムバス使用
要求を出力せずに、プロセッサ１０に対してバスサイク
ル終了信号ＡＣＫを出力する。また、データ一致信号Ｄ
ＨＩＴが「０」の場合にはシステムバス使用要求を出力
し、システムバス３０を介してディジタルＩ／Ｏボード
２０に転送データを送信する。また、データ転送要求が
他のインタフェースに対する要求であった場合（アドレ
ス検出信号ＡＨＩＴが「０」）の場合には、データ一致
信号ＤＨＩＴの値に関係なく、指定されたアドレスに転
送データを送信する。つまり、ディジタルＩ／Ｏボード
２０内の出力レジスタ２２以外のインタフェースには、
通常のデータ転送処理を行う。

【００２７】ディジタルＩ／Ｏボード２０は、バスバッ
ファ２５を介してシステムバス３０と接続されている。
システムバス３０を介し送られてきたデータは、出力レ
ジスタ２２に一時的に格納される。出力レジスタの記憶
容量は、１６ビット×５である。出力ドライバ２１は、
出力レジスタ２２内のデータを周辺装置に転送する。ま
た、周辺装置から送られてきたデータは、入力レシーバ
２３が受信し、入力バッファ２４に書き込まれる。入力
バッファ２４内のデータは、バスバッファ２５を介し
て、ＣＰＵボード１０へ転送される。

【００２８】なお、ディジタルＩ／Ｏボード２０内の出
力レジスタ２２は、電源投入時は全て「０」に初期化さ
れる。ＣＰＵボード１０内のメモリ１５ａも電源投入時
は全て「０」に初期化される。

【００２９】ここで、プロセッサ１１にタイマ割り込み
がかけられると、プロセッサ１１は、ディジタルＩ／Ｏ
ボード２０内の出力レジスタ２２に対するデータ転送要
求を出力する。アドレス判定回路１３ａは、ディジタル
Ｉ／Ｏボード２０内の出力レジスタ２２へのデータ転送
要求であることを認識し、アドレス検出信号ＡＨＩＴを
「１」にする。データ比較回路１４ａは、メモリ１５ａ
内のデータと転送データとを比較する。比較の結果によ
り、データ一致信号ＤＨＩＴを「１」（データ一致）、
あるいは「０」（データ不一致）にする。

【００３０】データ一致信号ＤＨＩＴが「０」であれ
ば、データ更新制御回路１６ａは転送データをメモリ１
５ａに格納する。そして、システムバス制御回路１７ａ
は、転送データをディジタルＩ／Ｏボード２０に転送し
た後、プロセッサ１１に対しバスサイクル終了信号ＡＣ
Ｋを送る。データ一致信号ＤＨＩＴが「１」であれば、
システムバス制御回路１７ａは、直ちにプロセッサ１１
に対しバスサイクル終了信号ＡＣＫを送る。プロセッサ
１１は、サイクル終了信号ＡＣＫを受け取ると、データ
転送処理が終了したと認識する。

【００３１】このように、ディジタルＩ／Ｏボード２０
の出力レジスタ２２が１６ビット×５であれば、ＣＰＵ
ボード１０内のメモリ１５ａも同じ容量分用意する。そ
して、一度にデータ転送可能なデータ長（１６ビット）
ごとに、前回転送されたデータとの比較を行い、データ
が変更されている場合にのみ、ディジタルＩ／Ｏボード
２０にデータを転送する。従って、８０ビットのうち、
最初の１６ビットだけ変更されていた場合には、転送処
理は１サイクルで良い。

【００３２】図３は本発明のデータ転送の手順を示すフ
ローチャートである。 〔Ｓ１〕プロセッサ１１からデータ転送指令が出力され
る。 〔Ｓ２〕予め指定されているディジタルＩ／Ｏボード２
０内の出力レジスタ２２に対する転送要求であるかどう
かを判断し、ディジタルＩ／Ｏボード２０内の出力レジ
スタ２２に対する転送要求であればステップ３に進み、
別のインタフェースに対する転送要求であればステップ
５に進む。 〔Ｓ３〕転送データと、前回転送したデータとを比較
し、同じであればステップ６に進み、同じでなければス
テップ５に進む。 〔Ｓ４〕転送データをメモリ１５ａに格納し、メモリ１
５ａ内のデータを更新する。 〔Ｓ５〕転送データを、データ転送指令に従って転送す
る。 〔Ｓ６〕バスサイクル終了信号を出力する。

【００３３】このように、データ転送要求による転送デ
ータが、前回転送したデータと同じ場合には、実際にデ
ータ転送を行うことなくデータ転送処理を終了させる。
つまり、プロセッサ１１はタイマ割り込み毎に一定量の
データ転送を行うが、実際にシステムバス３０を介して
データが転送されるのは、前回のタイマ割り込みの際の
データに変更が加えられた場合のみである。従って、プ
ロセッサ１１は短時間でデータ転送サイクルを終了する
ことができる。システムバス３０の使用時間も短い時間
ですみ、直ぐに他のインタフェース等にシステムバスの
使用権を明け渡すことができる。そのため、システム全
体のスループット（単位時間当たりの処理能力）が向上
する。

【００３４】数値制御装置における、ＣＰＵボードから
ディジタルＩ／Ｏボードへのデータ転送では、転送デー
タが書き換えられる頻度は少ない。そのため、ＣＰＵボ
ードからディジタルＩ／Ｏボードへのデータ転送の場合
に、データ転送処置時間の短縮の効果が特に大きい。

【００３５】

【発明の効果】以上説明したように本発明では、データ
転送要求による転送に変更が加えられた場合のみ、実際
のデータ転送処理を行うようにしたため、プロセッサは
短時間でデータ転送処理を終了することができる。

【図面の簡単な説明】

【図１】本発明のデータ転送方式の概略構成を示すブロ
ック図である。

【図２】本発明を用いた数値制御装置のハードウェアの
概略構成図である。

【図３】本発明のデータ転送の手順を示すフローチャー
トである。

【図４】従来の数値制御装置のデータ転送回路の概略構
成を示す図である。

【符号の説明】

１１ プロセッサ １２ 転送データ １３ アドレス判定手段 １４ データ比較手段 １５ 記憶手段 １６ データ更新手段 １７ システムバス制御部 １７１ 転送手段 １７２ バスサイクル終了信号出力手段

Claims (5)

【特許請求の範囲】
1. 【請求項１】 プロセッサと各種装置がシステムバスを
   介して接続されているデータ処理装置のデータ転送方式
   において、 予め決められたインタフェースに転送されたデータを格
   納できる記憶手段と、 前記プロセッサからのデータ転送指令が、前記インタフ
   ェースのアドレスを指定している場合には、データ検出
   信号を出力するアドレス判定手段と、 前記データ検出信号が出力されると、前記記憶手段に格
   納されているデータと転送データを比較するデータ比較
   手段と、 比較の結果が不一致の場合には、前記転送データを前記
   記憶手段に格納するデータ更新手段と、 前記データ検出信号が出力されなかった場合、あるいは
   前記データ比較手段による比較の結果が不一致の場合に
   は、前記データ転送指令に従い前記転送データを前記シ
   ステムバスを介して転送処理を行う転送手段と、 転送処理が終了した場合、あるいは前記データ比較手段
   による比較の結果が一致した場合には、転送処理が終了
   したことを示すバスサイクル終了信号を出力するバスサ
   イクル終了信号出力手段と、 を有することを特徴とするデータ転送方式。
2. 【請求項２】 前記データ比較手段は、転送処理１サイ
   クルで転送できるデータ長ごとに、前記記憶手段に格納
   されているデータと前記転送データを比較することを特
   徴とする請求項１記載のデータ転送方式。
3. 【請求項３】 前記プロセッサは、タイマ割り込みによ
   り定期的に、前記インタフェースに対するデータ転送指
   令を出力することを特徴とする請求項１記載のデータ転
   送方式。
4. 【請求項４】 前記データ処理装置は、数値制御装置で
   あることを特徴とする請求項１記載のデータ転送方式。
5. 【請求項５】 前記インタフェースは、ディジタルＩ／
   Ｏボードであることを特徴とする請求項１記載のデータ
   転送方式。