JPH0836504A

JPH0836504A - エミュレータ

Info

Publication number: JPH0836504A
Application number: JP6173031A
Authority: JP
Inventors: Sukeji Miyazaki; 亮児宮崎; Kenichi Aoki; 健一青木; Yuji Ota; 祐二太田
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1994-07-26
Filing date: 1994-07-26
Publication date: 1996-02-06

Abstract

(57)【要約】（修正有）【目的】応用システムに搭載されているＰＬＤ，ＦＰ
ＧＡ等のセミカスタム半導体装置の内部論理回路を効率
よくデバッグする。【構成】ユーザが入力された対象回路の論理記述情報
をコンパイルし、ロジックエミュレーション制御部８に
転送し、そのデータに基づいて論理動作を行い、ロジッ
クバス１２を介してユーザインタフェース１３に出力
し、応用システムのターゲットＰＬＤ用のソケットに接
続されたプローブ１３ｂの出力ピンに出力させる。ロジ
ックプログラムの実行、停止条件は、ブレーク検出回路
５によって検出し、エミュレーション実行結果のトレー
スはトレースメモリ６により行い、応用システムに設け
られる内部論理を効率よくデバッグする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エミュレータに関し、
特に、ＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃ
Ｄｅｖｉｃｅ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａ
ｍｍａｂｌｅＧａｔｅＡｒｒａｙ）のロジックプロ
グラムを書き込みできるセミカスタム半導体装置を搭載
した応用システムのデバッグに適用して有効な技術に関
するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、エ
ミュレータは、ユーザプログラムの実行状態においてメ
モリの内容表示、変更が可能となっており、ユーザが開
発中である応用機器のメインプロセッサとなるマイクロ
コンピュータに対しての入出力信号のトレースやプログ
ラム実行、停止などのデバッグ機能を司っている。

【０００３】なお、エミュレータについて記載されてい
る例としては、日立マイクロコンピュータエンジニアリ
ング株式会社発行「日立マイコン技報」昭和６０年１０
月１日発行、第２巻第２号、Ｐ２１〜Ｐ２２がある。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
なエミュレータでは、次のような問題点があることが本
発明者により見い出された。

【０００５】すなわち、近年、ＰＬＤおよびＦＰＧＡな
どのロジックプログラムを書き込むことのできるセミカ
スタム半導体装置が急速に普及し、使用ゲート数が増大
するに従い、ハードウェアにおけるデバッグの多くの時
間をセミカスタム半導体装置のデバッグが占めるように
なってしまっている。

【０００６】よって、応用システムのマイクロコンピュ
ータのみをエミュレートするエミュレータでは、応用シ
ステムに搭載されたセミカスタム半導体装置の内部論理
を効率よくデバッグすることが困難となっている。

【０００７】本発明の目的は、応用システムに搭載され
ているＰＬＤ，ＦＰＧＡなどのセミカスタム半導体装置
の内部論理回路を効率よくデバッグするエミュレータを
提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１０】すなわち、本発明のエミュレータは、応用
システムに搭載されているロジックプログラムを書き込
みすることのできる、ＰＬＤ、ＦＰＧＡなどのセミカス
タム半導体装置の論理動作を代行するロジックエミュレ
ーション制御部と、ロジックエミュレーション制御部か
ら入出力される信号を所定の信号に変換するユーザイン
タフェースとを設け、ロジックエミュレーション制御部
によりＰＬＤの論理動作を代行するものである。

【００１１】また、本発明のエミュレータは、ロジック
エミュレーション制御部が代行するロジックプログラム
における実行、停止条件を、マイクロコンピュータを動
作させるユーザプログラムの実行、停止条件を検出する
ブレーク検出回路により検出させ、ロジックエミュレー
ション制御部が代行したロジックプログラムにおける実
行結果を、マイクロコンピュータを動作させるユーザプ
ログラムにおけるエミュレーション実行結果を取得する
トレースメモリにより取得させるものである。

【００１２】さらに、本発明のエミュレータは、ロジッ
クエミュレーション制御部が、ロジックプログラムをコ
ンパイルした論理記述データを受け取り、論理記述デー
タの書き込みの制御を行う論理合成ブロック書き込み制
御ブロックと、前記論理合成ブロック書き込み制御ブロ
ックにより書き込まれた論理記述に従い、論理動作を行
う論理合成ブロックと、論理合成ブロックにおける内容
のモニタリングを行い、ブレーク検出回路およびトレー
スメモリにデータ転送を行うトレース、ブレーク制御部
インタフェースとよりなるものである。

【００１３】また、本発明のエミュレータは、ロジック
エミュレーション制御部に、動作モードの選択が行われ
る選択信号を論理合成ブロックに出力するモード選択部
を設け、論理合成ブロックが再書き込み可能なＦＰＧＡ
と、予めロジックプログラムが書き込まれた各種のセミ
カスタム半導体装置を実装できる複数のソケットとより
なり、ＦＰＧＡまたは複数のソケットに実装されたセミ
カスタム半導体装置のいずれかをユーザが任意に選択し
て論理動作を行うものである。

【００１４】

【作用】上記した本発明のエミュレータによれば、ロジ
ックエミュレーション制御部によりセミカスタム半導体
装置の論理動作を行い、ユーザインタフェースによりロ
ジックエミュレーション制御部から入出力される信号を
所定の信号に変換し、応用システムにおけるセミカスタ
ム半導体装置，ＦＰＧＡなどのセミカスタム半導体装置
が搭載されるソケットに接続することによってセミカス
タム半導体装置の論理動作を代行することができる。

【００１５】また、上記した本発明のエミュレータによ
れば、ブレーク検出回路によりロジックエミュレーショ
ン制御部が代行するロジックプログラムにおける実行、
停止条件を検出させ、トレースメモリによってロジック
エミュレーション制御部が代行したロジックプログラム
における実行結果を取得させることにより、ロジックプ
ログラムにおけるステータスによるブレークやトレース
表示などが可能となり、セミカスタム半導体装置の内部
論理をデバッグすることができる。

【００１６】さらに、上記した本発明のエミュレータに
よれば、論理合成ブロック書き込み制御ブロックがロ
ジックプログラムをコンパイルした論理記述データを受
け取り、論理記述データの書き込みの制御を行い、論理
合成ブロックにより論理合成ブロック書き込み制御ブロ
ックにより書き込まれた論理記述に従い、論理動作を行
い、トレース、ブレーク制御部インタフェースにより論
理合成ブロックにおける内容をブレーク検出回路および
トレースメモリに転送することにより、セミカスタム半
導体装置の論理動作の代行およびセミカスタム半導体装
置の内部論理をデバッグをすることができる。

【００１７】また、上記した本発明のエミュレータによ
れば、モード選択部により、ロジックエミュレーション
制御部に所定の動作モードの選択を行う信号を論理合成
ブロックに出力し、再書き込み可能なＦＰＧＡと、予め
ロジックプログラムが書き込まれた各種のセミカスタム
半導体装置のいずれかをユーザが任意に選択することに
よって、実機のセミカスタム半導体装置によるデバッグ
を行うことができる。

【００１８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１９】（実施例１）図１は、本発明の実施例１に
よるエミュレータのブロック図、図２は、本発明の実施
例１によるエミュレータにおけるロジックエミュレーシ
ョン制御部の内部ブロック図、図３は、本発明の実施例
１によるエミュレータにおける論理構成回路のブロック
図である。

【００２０】本実施例１において、ユーザが開発中の図
示しない応用システムのデバッグを行うエミュレータ１
には、ターゲットマイコンの機能を代行するスレーブマ
イコン２が設けられている。

【００２１】また、エミュレータ１は、エミュレーショ
ン動作を制御するエミュレーション制御部３、エミュレ
ーション動作時に使用されるメモリ４、ユーザプログラ
ムの実行、停止条件を検出するブレーク検出回路５、エ
ミュレーション実行結果を取得するトレースメモリ６、
応用システムの任意のアドレスに割り付けて使用できる
エミュレーションメモリ７および応用システムに搭載さ
れているＰＬＤ，ＦＰＧＡなどのロジックプログラムを
書き込みできるセミカスタム半導体装置（以下、ターゲ
ットＰＬＤという）の論理動作を代行する機能を有する
ロジックエミュレーション制御部８が設けられている。

【００２２】さらに、エミュレータ１には、ユーザイン
タフェース９が設けられている。このユーザインタフェ
ース９は、所定のデータ変換を行うインタフェース部９
ａと、インタフェース部９ａの先端部に応用システムの
ターゲットマイクロコンピュータ用のソケットに接続さ
れるプローブ９ｂとから構成されている。

【００２３】そして、スレーブマイコン２は、これらエ
ミュレーション制御部３、メモリ４、ブレーク検出回路
５、トレースメモリ６、エミュレーションメモリ７、ロ
ジックエミュレーション制御部８およびユーザインタフ
ェース９と、エミュレーションバス１０を介して接続さ
れている。

【００２４】また、ロジックエミュレーション制御部８
は、モニタバス１１を介してブレーク検出回路５および
トレースメモリ６に接続しており、ロジックプログラム
におけるステータスによるブレークやトレース表示を行
うことができる。

【００２５】さらに、ロジックエミュレーション制御部
８は、ロジックバス１２を介してユーザインタフェース
１３と接続されている。ユーザインタフェース１３も所
定のデータ変換を行うインタフェース部１３ａと、イン
タフェース部１３ａの先端部に応用システムのターゲッ
トＰＬＤ用のソケットに接続されるプローブ１３ｂとか
ら構成されている。

【００２６】また、エミュレータ１には、エミュレータ
１の制御を司るマスタマイコン１４が設けられ、このマ
スタマイコン１４は、応用システム用メモリであるシス
テムメモリ１５および所定のデータ変換を行うＩ／Ｏイ
ンタフェース部１６とシステムバス１７を介して接続さ
れている。

【００２７】さらに、Ｉ／Ｏインタフェース部１６に
は、データの入出力を行うマンマシンインタフェース用
のＣＲＴ１８とデータメモリ用のディスク１９とが接続
されている。

【００２８】また、マスタマイコン１４は、エミュレー
ション制御部３、メモリ４、ブレーク検出回路５、トレ
ースメモリ６、エミュレーションメモリ７およびロジッ
クエミュレーション制御部８のそれぞれとアクセスする
ことが可能であり、エミュレーション実行時、スレーブ
マイコン２は応用システムに搭載されているメモリまた
はエミュレーションメモリ７のユーザプログラムを実行
する。

【００２９】次に、本実施例の作用について説明する。

【００３０】まず、ユーザは、ディスク１９からＶＨＤ
Ｌ（ＶＨＳＩＣＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉ
ｏｎＬａｎｇｕａｇｅ）などの論理設計用記述言語で
表現されたターゲットＰＬＤの論理記述情報をロードす
る。

【００３１】そして、その論理記述情報をコンパイル
し、コンパイルの結果をロジックエミュレーション制御
部８にシステムバス１７を介して転送する。

【００３２】次に、ロジックエミュレーション制御部８
は、応用システムのターゲットＰＬＤに入力される信号
状態に応じ、転送されたデータに基づいて論理動作を行
い、その結果をロジックバス１２を介してユーザインタ
フェース１３に出力し、実チップであるＰＬＤまたはＦ
ＰＧＡを取り外して応用システムのターゲットＰＬＤ用
のソケットに接続されたプローブ１３ｂの出力ピンに出
力させる。

【００３３】また、ロジックエミュレーション制御部８
の内部には、図２に示すように、システムバス１７を介
して転送される論理記述データを受け取り、論理記述デ
ータの書き込みの制御を行う論理合成ブロック書き込み
制御ブロック２０が設けられている。

【００３４】さらに、この論理合成ブロック書き込み制
御ブロック２０は、論理合成ブロック書き込み制御ブロ
ック２０により書き込まれた論理記述に従い応用システ
ムにおけるターゲットＰＬＤに入力される信号状態に応
じてターゲットＰＬＤの出力ピンに出力させる論理合成
ブロック２１と書き込み制御バス２２を介して接続され
ている。

【００３５】また、論理合成ブロック２１、トレース、
ブレーク制御部インタフェース２３およびユーザインタ
フェース１３のそれぞれは、ロジックバス１２を介して
接続されている。

【００３６】さらに、このトレース、ブレーク制御部イ
ンタフェース２３は、ロジックバス１２をモニタリング
し、予めユーザにより設定された所定のデータをモニタ
バス１１を介してブレーク検出回路５（図１に示す）お
よびトレースメモリ６（図１に示す）にデータ転送を行
うものである。

【００３７】よって、コンパイルされた論理記述は、シ
ステムバスを介してロジックエミュレーション制御部８
の論理合成ブロック書き込み制御ブロック２０に転送さ
れ、論理合成ブロック２１に論理記述データの書き込み
が行われる。

【００３８】また、論理合成ブロック２１の内部は、図
３に示すように、ある程度のゲート規模のＰＬＤ、ＦＰ
ＧＡを包括する大規模な再書き込み可能なＦＰＧＡから
なる汎用論理合成部２１ａにより構成されており、論理
記述データとともに送信されるデバイスタイプに従って
ピンアサインが行われる。

【００３９】そして、論理合成ブロック書き込み制御ブ
ロック２０が、汎用論理合成部２１ａに論理記述を書き
込むと、汎用論理合成部２１ａは転送されたデータに基
づいて論理動作を行い、その結果をロジックバス１２を
介してユーザインタフェース１３に出力し、ターゲット
ＰＬＤ用のソケットに接続されたプローブ１３ｂの出力
ピンから出力する。

【００４０】また、予めユーザが設定したロジックプロ
グラムの実行、停止条件の検出は、ロジックバス１２を
モニタリングしているトレース、ブレーク制御部インタ
ーフェイス２３を介してブレーク検出回路５によって行
われ、エミュレーション実行結果のトレースもトレー
ス、ブレーク制御部インターフェイス２３を介してトレ
ースメモリ６により行われる。

【００４１】それによって、本実施例１では、ロジック
エミュレーション制御部８をターゲットＰＬＤと同等の
動作をさせ、その動作信号をブレーク検出回路５および
エミュレーションメモリ６によってモニタリングし、ロ
ジックプログラムのステータスによるブレークおよびト
レース表示を可能とすることにより、応用システムに設
けられるＰＬＤ，ＦＰＧＡの内部論理を効率よくデバッ
グすることができる。

【００４２】（実施例２）図４は、本発明の実施例２に
よるエミュレータにおけるロジックエミュレーション制
御部の内部ブロック図、図５は、本発明の実施例２によ
るエミュレータにおける論理構成回路のブロック図であ
る。

【００４３】本実施例２においては、ロジックエミュレ
ーション制御部８の内部に、図４に示すように、動作モ
ードの選択が行われる選択信号を論理合成ブロック２１
に出力するモード選択部２４が選択信号線２５を介して
設けられている。

【００４４】また、論理合成ブロック２１の内部は、図
５に示すように、再書き込み可能なＦＰＧＡからなる汎
用論理合成部２１ａと、実チップのＰＬＤ、ＦＰＧＡで
のエミュレートを可能とするために各パッケージのタイ
プに応じて実装が可能な各種の実チップ実装エリア（ソ
ケット）２１ｂ〜２１ｄとがロジックバス１２を介して
接続されており、論理記述が書き込まれたＰＬＤ、ＦＰ
ＦＧＡを実チップ実装エリア２１ｂ〜２１ｄの所定のソ
ケットに接続して論理動作を行う。

【００４５】さらに、汎用論理合成部２１ａ、実チップ
実装エリア２１ｂ〜２１ｄの選択は、論理合成ブロック
書き込み制御ブロック２０により論理記述データの書き
込みが行われる時に、予めユーザが指定することによっ
てモード選択部２４から出力される選択信号により行わ
れる。

【００４６】そして、たとえば、モード選択部２４によ
って汎用論理合成部２１ａが選択されると、汎用論理合
成部２１ａは転送されたデータに基づいて論理動作を行
い、その結果をロジックバス１２を介してユーザインタ
フェース１３に出力し、ターゲットＰＬＤ用のソケット
に接続されたプローブ１３ｂの出力ピンから出力する。

【００４７】次に、たとえば、実チップ実装エリア２１
ｂ〜２１ｄの内、実チップ実装エリア２１ｂを選択する
場合には、ユーザが予めＣＲＴ１８により実チップ実装
エリア２１ｂを選択すると、モード選択部２４によって
所定の信号が出力され、実チップエリア２１ｂを選択す
る。

【００４８】この時、ユーザは、予め論理記述が書き込
まれたＰＬＤ、ＦＰＦＧＡを実チップ実装エリア２１ｂ
のソケットに実装しておき、実チップのＰＬＤまたはＦ
ＰＧＡによる論理動作を行う。

【００４９】それによって、本実施例２においても、ロ
ジックエミュレーション制御部８をターゲットＰＬＤと
同等の動作をさせ、その動作信号をブレーク検出回路５
およびエミュレーションメモリ６によってモニタリング
し、ロジックプログラムのステータスによるブレークお
よびトレース表示を可能とすることにより、応用システ
ムに設けられるＰＬＤ，ＦＰＧＡの内部論理を効率よく
デバッグすることができる。

【００５０】また、実チップ実装エリア２１ｂ〜２１ｄ
に実装した予め論理記述が書き込まれたＰＬＤ、ＦＰＦ
ＧＡを選択して論理動作させることによって実デバイス
によるトレースが可能となる。

【００５１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００５２】たとえば、前記実施例２では、実チップ実
装エリア２１ｂ〜２１ｄは、実チップであるＰＬＤ、Ｆ
ＰＧＡの各パッケージタイプに応じた実装が可能なソケ
ットであったが、これら実チップ実装エリア２１ｂ〜２
１ｄのそれぞれに実装したＰＬＤ、ＦＰＧＡのロジック
プログラム書き込み機能を追加するようにしてもよい。

【００５３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５４】（１）本発明によれば、エミュレータに設
けられたロジックエミュレーション制御部によりセミカ
スタム半導体装置の論理動作を代行できる。

【００５５】（２）また、本発明では、ブレーク検出回
路、トレースメモリによってロジックエミュレーション
制御部が代行したロジックプログラムにおける実行結果
を取得させることによって、ステータスによるロジック
プログラムのブレークやトレース表示などを行うことが
できる。

【００５６】（３）さらに、本発明においては、再書き
込み可能なＦＰＧＡと、予めロジックプログラムが書き
込まれた各種のセミカスタム半導体装置のいずれかをユ
ーザが任意にモード選択部により選択することによっ
て、実機のＰＬＤによるデバッグを行うことができる。

【００５７】（４）また、本発明によれば、上記（１）
〜（３）によって、応用システムに搭載されるセミカス
タム半導体装置の内部論理を効率よくデバッグすること
ができる。

【図面の簡単な説明】

【図１】本発明の実施例１によるエミュレータのブロッ
ク図である。

【図２】本発明の実施例１によるエミュレータにおける
ロジックエミュレーション制御部の内部ブロック図であ
る。

【図３】本発明の実施例１によるエミュレータにおける
論理構成回路のブロック図である。

【図４】本発明の実施例２によるエミュレータにおける
ロジックエミュレーション制御部の内部ブロック図であ
る。

【図５】本発明の実施例２によるエミュレータにおける
論理構成回路のブロック図である。

【符号の説明】

１エミュレータ２スレーブマイコン３エミュレーション制御部４メモリ５ブレーク検出回路６トレースメモリ７エミュレーションメモリ８ロジックエミュレーション制御部９ユーザインタフェース９ａインタフェース部９ｂプローブ１０エミュレーションバス１１モニタバス１２ロジックバス１３ユーザインタフェース１３ａインタフェース部１３ｂプローブ１４マスタマイコン１５システムメモリ１６Ｉ／Ｏインタフェース部１７システムバス１８ＣＲＴ１９ディスク２０論理合成ブロック書き込み制御ブロック２１論理合成ブロック２１ａ汎用論理合成部２１ｂ〜２１ｄ実チップ実装エリア（ソケット）２２書き込み制御バス２３トレース、ブレーク制御部インタフェース２４モード選択部２５選択信号線

───────────────────────────────────────────────────── フロントページの続き (72)発明者太田祐二東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】マイクロコンピュータを用いた応用シス
テムのソフトウェアおよびハードウェアの評価を行うエ
ミュレータであって、前記応用システムに搭載されてい
るロジックプログラムを書き込みできるセミカスタム半
導体装置の論理動作を代行するロジックエミュレーショ
ン制御部と、前記ロジックエミュレーション制御部から
入出力される信号を所定の信号に変換するユーザインタ
フェースとを設け、前記ロジックエミュレーション制御
部により前記セミカスタム半導体装置の論理動作を代行
することを特徴とするエミュレータ。
【請求項２】前記ロジックエミュレーション制御部が
代行するロジックプログラムにおける実行、停止条件
を、前記マイクロコンピュータを動作させるユーザプロ
グラムの実行、停止条件を検出するブレーク検出回路に
より検出させ、前記ロジックエミュレーション制御部が
代行したロジックプログラムにおける実行結果を、前記
マイクロコンピュータを動作させるユーザプログラムに
おけるエミュレーション実行結果を取得するトレースメ
モリにより取得させることを特徴とする請求項１記載の
エミュレータ。
【請求項３】前記ロジックエミュレーション制御部
が、ロジックプログラムをコンパイルした論理記述デー
タを受け取り、論理記述データの書き込みの制御を行う
論理合成ブロック書き込み制御ブロックと、前記論理合
成ブロック書き込み制御ブロックにより書き込まれた論
理記述に従い、論理動作を行う論理合成ブロックと、前
記論理合成ブロックにおける内容のモニタリングを行
い、前記ブレーク検出回路および前記トレースメモリに
データ転送を行うトレース、ブレーク制御部インタフェ
ースとよりなることを特徴とする請求項１または２記載
のエミュレータ。
【請求項４】前記ロジックエミュレーション制御部
に、動作モードの選択が行われる選択信号を前記論理合
成ブロックに出力するモード選択部を設け、前記論理合
成ブロックが、再書き込み可能なＦＰＧＡと、予めロジ
ックプログラムが書き込まれた各種の前記セミカスタム
半導体装置を実装できる複数のソケットとよりなり、前
記ＦＰＧＡまたは前記複数のソケットに実装された前記
セミカスタム半導体装置のいずれかをユーザが任意に選
択して論理動作を行うことを特徴とする請求項１，２ま
たは３記載のエミュレータ。