JPH0834431B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH0834431B2 JPH0834431B2 JP1160457A JP16045789A JPH0834431B2 JP H0834431 B2 JPH0834431 B2 JP H0834431B2 JP 1160457 A JP1160457 A JP 1160457A JP 16045789 A JP16045789 A JP 16045789A JP H0834431 B2 JPH0834431 B2 JP H0834431B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル入力に応じた電流を出力する電
流出力形D/A変換器に関するものである。
流出力形D/A変換器に関するものである。
従来、この種のD/A変換器は、その基本構成を第４図
に示すように、出力端子１と、任意ビットのディジタル
量Dinを入力するためのディジタル入力端子２と、電流
変換部３と、この電流変換部３の電流変換出力と出力端
子１とを接続するための複数の切換スイッチ51〜5n（た
だし、ｎは任意の整数で、この例ではｎ＝４である）と
から成っている。
に示すように、出力端子１と、任意ビットのディジタル
量Dinを入力するためのディジタル入力端子２と、電流
変換部３と、この電流変換部３の電流変換出力と出力端
子１とを接続するための複数の切換スイッチ51〜5n（た
だし、ｎは任意の整数で、この例ではｎ＝４である）と
から成っている。
ここで、電流変換部３は、第５図に示すように、複数
のMOS電界効果トランジスタ（以下、MOSトランジスタ）
311〜31nから成り、これら各MOSトランジスタ311〜31n
のゲート電極にはそのバイアス端子30より一定のバイア
ス電圧が与えられており、ソース電極91〜9nは定電位供
給端子４を介して接地されている。そして、各MOSトラ
ンジスタ311〜31nのドレイン端子81〜8nは電流変換部３
の出力端子であり、各切換スイッチ51〜5nを介して出力
端子１に接続されている。
のMOS電界効果トランジスタ（以下、MOSトランジスタ）
311〜31nから成り、これら各MOSトランジスタ311〜31n
のゲート電極にはそのバイアス端子30より一定のバイア
ス電圧が与えられており、ソース電極91〜9nは定電位供
給端子４を介して接地されている。そして、各MOSトラ
ンジスタ311〜31nのドレイン端子81〜8nは電流変換部３
の出力端子であり、各切換スイッチ51〜5nを介して出力
端子１に接続されている。
このようなD/A変換器によると、ディジタル量Dinをデ
ィジタル入力端子２に入力すると、そのディジタル量に
応じて各切換スイッチ51〜5nが選択的にオン，オフ制御
されることにより、入力されたディジタル量Dinに応じ
た出力電流が出力端子１から得られる。
ィジタル入力端子２に入力すると、そのディジタル量に
応じて各切換スイッチ51〜5nが選択的にオン，オフ制御
されることにより、入力されたディジタル量Dinに応じ
た出力電流が出力端子１から得られる。
従来のD/A変換器は以上のように構成されているの
で、第６図に示すような第１の電流配線６の持つ配線抵
抗101〜10nによる電圧降下により、MOSトランジスタ311
〜31nのドレイン端子81〜8nの電位が場所によって異な
る。即ちMOSトランジスタのドレイン・ソース間電圧が
場所によって異なってしまう。また、第２の電流配線７
の持つ配線抵抗111〜11nによる電圧降下によってMOSト
ランジスタ311〜31nのソースの電位が場所によって異な
る。即ちMOSトランジスタのゲート・ソース間電圧が場
所によって異なってしまう。これにより、電流変換部を
構成するMOSトランジスタ311〜31nのバイアス条件が場
所によって様々となり、D/A変換器出力の直線性劣化の
原因となるという問題点があった。
で、第６図に示すような第１の電流配線６の持つ配線抵
抗101〜10nによる電圧降下により、MOSトランジスタ311
〜31nのドレイン端子81〜8nの電位が場所によって異な
る。即ちMOSトランジスタのドレイン・ソース間電圧が
場所によって異なってしまう。また、第２の電流配線７
の持つ配線抵抗111〜11nによる電圧降下によってMOSト
ランジスタ311〜31nのソースの電位が場所によって異な
る。即ちMOSトランジスタのゲート・ソース間電圧が場
所によって異なってしまう。これにより、電流変換部を
構成するMOSトランジスタ311〜31nのバイアス条件が場
所によって様々となり、D/A変換器出力の直線性劣化の
原因となるという問題点があった。
第１の電流配線による電圧降下が原因となって生ずる
MOSトランジスタの場所によって異なる電流出力分布お
よび、第２の電流配線による電圧降下が原因となって生
ずるMOSトランジスタの場所によって異なる電流出力分
布の傾向を第７図に、またMOSトランジスタ単体での電
気的特性によるドレイン・ソース間電圧VDSと出力電流I
bおよび，ゲート・ソース間電圧VGSと出力電流Ibとの関
係を第８図に示した。
MOSトランジスタの場所によって異なる電流出力分布お
よび、第２の電流配線による電圧降下が原因となって生
ずるMOSトランジスタの場所によって異なる電流出力分
布の傾向を第７図に、またMOSトランジスタ単体での電
気的特性によるドレイン・ソース間電圧VDSと出力電流I
bおよび，ゲート・ソース間電圧VGSと出力電流Ibとの関
係を第８図に示した。
本発明は上記のような問題点を解消するためになされ
たもので、ディジタル入力に応じた電流を出力するため
の電流変換部を構成する各制御素子の場所によって異な
るバイアス条件を解消することができ、優れた直線性を
有するD/A変換器を得ることを目的とする。
たもので、ディジタル入力に応じた電流を出力するため
の電流変換部を構成する各制御素子の場所によって異な
るバイアス条件を解消することができ、優れた直線性を
有するD/A変換器を得ることを目的とする。
本発明に係るD/A変換器は、ディジタル量を入力する
ためのディジタル入力端子と、出力端子と、２つの導通
端子及び１つの制御端子を有し、導通端子間に流れる電
流が制御端子に印加されるバイアス電圧，及び導通端子
間電圧によって制御される制御素子を複数個備えた電流
変換部と、制御素子の第１の導通端子群と出力端子間と
を入力ディジタル量に応じて接続する切換スイッチと、
切換スイッチと前記出力端子とを共通接続する第１の電
流配線と、制御素子の第２の導通端子と共通接続される
第２の電流配線と、該第２の電流配線に所定の電位を与
えるための定電位供給端子とを備え、電流変換部を構成
する制御素子単体の電気的特性のうち第１の導通端子と
第２の導通端子間の電圧変化が該導通端子間を流れる電
流量に与える電流変化率を第１の係数、制御素子におけ
る制御端子と第２の導通端子間の電圧変化が該制御素子
の導通端子間を流れる電流量に与える電流変化率を第２
の係数としたとき、第１の電流配線と第２の電流配線を
同じシート抵抗の材質で構成するのであれば、第１の電
流配線幅と第２の電流配線幅の比を、上記第１の係数と
第２の係数の比に等しくし、また第１の電流配線と第２
の電流配線を同じ配線幅で構成するのであれば、第１の
電流配線に用いる材質のシート抵抗と第２の電流配線に
用いる材質のシート抵抗の比を、上記第２の係数と第１
の係数の比に等しくし、かつ、前記出力端子と前記定電
位供給端子とをレイアウト上、相対向する位置に設けた
ものである。
ためのディジタル入力端子と、出力端子と、２つの導通
端子及び１つの制御端子を有し、導通端子間に流れる電
流が制御端子に印加されるバイアス電圧，及び導通端子
間電圧によって制御される制御素子を複数個備えた電流
変換部と、制御素子の第１の導通端子群と出力端子間と
を入力ディジタル量に応じて接続する切換スイッチと、
切換スイッチと前記出力端子とを共通接続する第１の電
流配線と、制御素子の第２の導通端子と共通接続される
第２の電流配線と、該第２の電流配線に所定の電位を与
えるための定電位供給端子とを備え、電流変換部を構成
する制御素子単体の電気的特性のうち第１の導通端子と
第２の導通端子間の電圧変化が該導通端子間を流れる電
流量に与える電流変化率を第１の係数、制御素子におけ
る制御端子と第２の導通端子間の電圧変化が該制御素子
の導通端子間を流れる電流量に与える電流変化率を第２
の係数としたとき、第１の電流配線と第２の電流配線を
同じシート抵抗の材質で構成するのであれば、第１の電
流配線幅と第２の電流配線幅の比を、上記第１の係数と
第２の係数の比に等しくし、また第１の電流配線と第２
の電流配線を同じ配線幅で構成するのであれば、第１の
電流配線に用いる材質のシート抵抗と第２の電流配線に
用いる材質のシート抵抗の比を、上記第２の係数と第１
の係数の比に等しくし、かつ、前記出力端子と前記定電
位供給端子とをレイアウト上、相対向する位置に設けた
ものである。
本発明におけるD/A変換器においては、電流変換部を
構成する制御素子の第１の導通端子に共通接続された第
１の電流配線における電圧降下による出力電流分布によ
り、前記制御素子の第２の導通端子に共通接続された第
２の電流配線における電圧降下による出力電流分布を相
殺することで、前記制御素子の場所によって異なる出力
電流を解消することが可能となり、D/A変換器の直線性
を向上できる。
構成する制御素子の第１の導通端子に共通接続された第
１の電流配線における電圧降下による出力電流分布によ
り、前記制御素子の第２の導通端子に共通接続された第
２の電流配線における電圧降下による出力電流分布を相
殺することで、前記制御素子の場所によって異なる出力
電流を解消することが可能となり、D/A変換器の直線性
を向上できる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例によるD/A変換器を示す基
本的な構成図である。第１図において、１は出力端子、
２は任意ビットのディジタル量Dinを入力するためのデ
ィジタル入力端子、３は入力されたディジタル量Dinに
応じた出力電流を得るための電流変換部、４は電流変換
部３を構成する制御素子の一方の導通端子91〜9nに所定
の電位を与えるための定電位供給端子、51〜5nは入力デ
ィジタル量Dinにより制御される切換スイッチ、６は一
方が電流変換部３を構成する制御素子の第１の導通端子
81〜8nと切換スイッチ51〜5nを介して共通接続され、他
方が出力端子１に接続された第１の電流配線、７は一方
が電流変換部３を構成する制御素子の第２の導通端子91
〜9nに共通接続され、他方の定電位供給端子４に接続さ
れた第２の電流配線である。
本的な構成図である。第１図において、１は出力端子、
２は任意ビットのディジタル量Dinを入力するためのデ
ィジタル入力端子、３は入力されたディジタル量Dinに
応じた出力電流を得るための電流変換部、４は電流変換
部３を構成する制御素子の一方の導通端子91〜9nに所定
の電位を与えるための定電位供給端子、51〜5nは入力デ
ィジタル量Dinにより制御される切換スイッチ、６は一
方が電流変換部３を構成する制御素子の第１の導通端子
81〜8nと切換スイッチ51〜5nを介して共通接続され、他
方が出力端子１に接続された第１の電流配線、７は一方
が電流変換部３を構成する制御素子の第２の導通端子91
〜9nに共通接続され、他方の定電位供給端子４に接続さ
れた第２の電流配線である。
ここで、電流変換部３は第２図に示すように従来の電
流変換部と同様に各ゲート端子に共通接続されるバイア
ス端子30によって出力電流を制御されるMOSトランジス
タ311〜31nから構成されている。そしてこのMOSトラン
ジスタ311〜31nのドレイン端子（第１の導通端子）81〜
8nは前記切換スイッチ51〜5n及び前記第１の電流配線６
を介して出力端子１に接続され、前記MOSトランジスタ
のソース端子（第２の導通端子）91〜9nは前記第２の電
流配線７を介して前記定電位供給端子４に接続され、該
定電位供給端子４はグランド電位に接地される。
流変換部と同様に各ゲート端子に共通接続されるバイア
ス端子30によって出力電流を制御されるMOSトランジス
タ311〜31nから構成されている。そしてこのMOSトラン
ジスタ311〜31nのドレイン端子（第１の導通端子）81〜
8nは前記切換スイッチ51〜5n及び前記第１の電流配線６
を介して出力端子１に接続され、前記MOSトランジスタ
のソース端子（第２の導通端子）91〜9nは前記第２の電
流配線７を介して前記定電位供給端子４に接続され、該
定電位供給端子４はグランド電位に接地される。
次に上記実施例のD/A変換器の動作について説明す
る。任意ビットのディジタル量Dinをディジタル入力端
子２に入力すると、そのディジタル量Dinに応じた数だ
け切換スイッチ51〜5nをオン状態にする。このとき、第
３図にも示したように、第１の電流配線６の持つ配線抵
抗での電圧降下により出力端子１より遠いMOSトランジ
スタほどドレイン端子の電位が低くなる傾向があり、ま
た第２の電流配線７の持つ配線抵抗での電圧降下により
定電位供給端子４より遠いMOSトランジスタほどソース
の電位が高くなる傾向がある。このとき、第１の電流配
線抵抗によるMOSトランジスタの場所に依存したドレイ
ン端子の電位分布がもたらすMOSトランジスタの場所に
依存した出力電流分布と、前記第２の電流配線抵抗によ
るMOSトランジスタの場所に依存したソース端子の電位
分布がもたらすMOSトランジスタの場所に依存した出力
電流分布は第７図にも示したように相反する傾向を示
す。
る。任意ビットのディジタル量Dinをディジタル入力端
子２に入力すると、そのディジタル量Dinに応じた数だ
け切換スイッチ51〜5nをオン状態にする。このとき、第
３図にも示したように、第１の電流配線６の持つ配線抵
抗での電圧降下により出力端子１より遠いMOSトランジ
スタほどドレイン端子の電位が低くなる傾向があり、ま
た第２の電流配線７の持つ配線抵抗での電圧降下により
定電位供給端子４より遠いMOSトランジスタほどソース
の電位が高くなる傾向がある。このとき、第１の電流配
線抵抗によるMOSトランジスタの場所に依存したドレイ
ン端子の電位分布がもたらすMOSトランジスタの場所に
依存した出力電流分布と、前記第２の電流配線抵抗によ
るMOSトランジスタの場所に依存したソース端子の電位
分布がもたらすMOSトランジスタの場所に依存した出力
電流分布は第７図にも示したように相反する傾向を示
す。
ここで、MOSトランジスタにおける出力電流は次式で
表わすことができる。
表わすことができる。
1d:出力電流 β：電流増幅率 VTH：しきい値電圧 VGS：ゲート・ソース間電圧 VDS：ドレイン・ソース間電圧 VA :バイポーラでいうアーリー電圧（第８図参照） また、MOSトランジスタにおけるゲート・ソース間電
圧，ドレイン・ソース間電圧と出力電流の関係を第８図
に示した。（１）式及び第８図からもわかるように、第
１の電流配線抵抗によるMOSトランジスタの場所に依存
したドレイン端子の電位分布がもたらすMOSトランジス
タの場所に依存した出力電流分布と、第２の電流配線抵
抗によるMOSトランジスタの場所に依存したソース端子
の電位分布がもたらすMOSトランジスタの場所に依存し
た出力電流分布の傾向は相反するものであるが、電流変
化の絶対量は全く異なるものである。
圧，ドレイン・ソース間電圧と出力電流の関係を第８図
に示した。（１）式及び第８図からもわかるように、第
１の電流配線抵抗によるMOSトランジスタの場所に依存
したドレイン端子の電位分布がもたらすMOSトランジス
タの場所に依存した出力電流分布と、第２の電流配線抵
抗によるMOSトランジスタの場所に依存したソース端子
の電位分布がもたらすMOSトランジスタの場所に依存し
た出力電流分布の傾向は相反するものであるが、電流変
化の絶対量は全く異なるものである。
本発明においては、MOSトランジスタのドレイン・ソ
ース間電圧の電圧変化による出力電流変化率を第１の係
数、MOSトランジスタのゲート・ソース間電圧の電圧変
化による出力電流変化率を第２の係数としたとき、第１
の電流配線と第２の電流配線を同じ材質（同じシート抵
抗）で構成するのであれば、第１の電流配線幅と第２の
電流配線幅との比を、 （第１の電流配線幅／第２の電流配線幅） ＝（第１の係数／第２の係数） とし、第１の電流配線と第２の電流配線を同じ配線幅で
構成するのであれば、第１の電流配線に用いる材質のシ
ート抵抗と第２の電流配線に用いる材質のシート抵抗と
の比を、 （第１の電流配線のシート抵抗／第２の電流配線のシ
ート抵抗）＝（第２の係数／第１の係数）とし、かつ出
力端子１と定電位供給端子４とをレイアウト上相対向す
る位置に設けている。
ース間電圧の電圧変化による出力電流変化率を第１の係
数、MOSトランジスタのゲート・ソース間電圧の電圧変
化による出力電流変化率を第２の係数としたとき、第１
の電流配線と第２の電流配線を同じ材質（同じシート抵
抗）で構成するのであれば、第１の電流配線幅と第２の
電流配線幅との比を、 （第１の電流配線幅／第２の電流配線幅） ＝（第１の係数／第２の係数） とし、第１の電流配線と第２の電流配線を同じ配線幅で
構成するのであれば、第１の電流配線に用いる材質のシ
ート抵抗と第２の電流配線に用いる材質のシート抵抗と
の比を、 （第１の電流配線のシート抵抗／第２の電流配線のシ
ート抵抗）＝（第２の係数／第１の係数）とし、かつ出
力端子１と定電位供給端子４とをレイアウト上相対向す
る位置に設けている。
従って、 （第１の電流配線における電圧降下／第２の電流配線に
おける電圧降下）＝（第２の係数／第１の係数）とな
り、これにより、第１の電流配線抵抗によるMOSトラン
ジスタの場所に依存したドレイン端子の電位分布がもた
らすMOSトランジスタの場所に依存した出力電流分布
と、第２の電流配線抵抗によるMOSトランジスタの場所
に依存したソース端子の電位分布がもたらすMOSトラン
ジスタの場所に依存した出力電流分布とは傾向のみでな
く、絶対量的にも相反するものとなり、電流変換部を構
成するMOSトランジスタの場所に依存した出力電流の違
いを解消することができる。
おける電圧降下）＝（第２の係数／第１の係数）とな
り、これにより、第１の電流配線抵抗によるMOSトラン
ジスタの場所に依存したドレイン端子の電位分布がもた
らすMOSトランジスタの場所に依存した出力電流分布
と、第２の電流配線抵抗によるMOSトランジスタの場所
に依存したソース端子の電位分布がもたらすMOSトラン
ジスタの場所に依存した出力電流分布とは傾向のみでな
く、絶対量的にも相反するものとなり、電流変換部を構
成するMOSトランジスタの場所に依存した出力電流の違
いを解消することができる。
以上のように、本発明にかかるD/A変換器によれば、
ディジタル量が入力するためのディジタル入力端子と、
出力端子と、２つの導通端子及び１つの制御端子を有
し、導通端子間に流れる電流が前記が制御端子に印加さ
れるバイアス電圧によって制御される制御素子を複数個
備えた電流変換部と、制御素子の第１の導通端子と前記
出力端子間とを入力ディジタル量に応じて接続する切換
スイッチとを備え、さらに切換スイッチと出力端子とを
共通接続する第１の電流配線、制御素子の第２の導通端
子と共通接続される第２の電流配線、および該第２の電
流配線に所定の電位を与えるための定電位供給端子を備
え、電流変換部を構成する制御素子単体の電気的特性の
うち、第１の導通端子と第２の導通端子間の電圧変化が
該導通端子間を流れる電流量に与える電流変化率を第１
の係数とし、制御素子における制御端子と第２の導通端
子間の電圧変化が該制御素子の導通端子間を流れる電流
量に与える電流変化率を第２の係数としたとき、第１の
電流配線と第２の電流配線を同じシート抵抗を有する同
じ材質で構成するのであれば、第１の電流配線幅と第２
の電流配線幅の比を、第１の係数と第２の係数の比に等
しくし、また第１の電流配線と第２の電流配線を同じ線
幅で構成するのであれば、第１の電流配線に用いる材質
のシート抵抗と第２の電流配線に用いる材質のシート抵
抗との比を、第２の係数と第１の係数の比に等しくした
ので、第１の電流配線抵抗による場所に依存した第１の
導通端子の電位分布がもたらす制御素子の場所に依存し
た出力電流分布と、同じく第２の導通端子の電位分布が
もたらす制御素子の場所に依存した出力電流分布とを相
殺し、解消することができ、直線性の優れたD/A変換器
が得られる効果がある。
ディジタル量が入力するためのディジタル入力端子と、
出力端子と、２つの導通端子及び１つの制御端子を有
し、導通端子間に流れる電流が前記が制御端子に印加さ
れるバイアス電圧によって制御される制御素子を複数個
備えた電流変換部と、制御素子の第１の導通端子と前記
出力端子間とを入力ディジタル量に応じて接続する切換
スイッチとを備え、さらに切換スイッチと出力端子とを
共通接続する第１の電流配線、制御素子の第２の導通端
子と共通接続される第２の電流配線、および該第２の電
流配線に所定の電位を与えるための定電位供給端子を備
え、電流変換部を構成する制御素子単体の電気的特性の
うち、第１の導通端子と第２の導通端子間の電圧変化が
該導通端子間を流れる電流量に与える電流変化率を第１
の係数とし、制御素子における制御端子と第２の導通端
子間の電圧変化が該制御素子の導通端子間を流れる電流
量に与える電流変化率を第２の係数としたとき、第１の
電流配線と第２の電流配線を同じシート抵抗を有する同
じ材質で構成するのであれば、第１の電流配線幅と第２
の電流配線幅の比を、第１の係数と第２の係数の比に等
しくし、また第１の電流配線と第２の電流配線を同じ線
幅で構成するのであれば、第１の電流配線に用いる材質
のシート抵抗と第２の電流配線に用いる材質のシート抵
抗との比を、第２の係数と第１の係数の比に等しくした
ので、第１の電流配線抵抗による場所に依存した第１の
導通端子の電位分布がもたらす制御素子の場所に依存し
た出力電流分布と、同じく第２の導通端子の電位分布が
もたらす制御素子の場所に依存した出力電流分布とを相
殺し、解消することができ、直線性の優れたD/A変換器
が得られる効果がある。
第１図は本発明の一実施例によるD/A変換器を示す図、
第２図は第１図に示したD/A変換器における電流変換部
の構成例を示した図、第３図は第１図に示したD/A変換
器における寄生配線抵抗を示した図、第４図は従来のD/
A変換器を示した図、第５図は第４図に示した従来のD/A
変換における電流変換部の構成例を示した図、第６図は
第５図に示した従来のD/A変換器における寄生配線抵抗
を示した図、第７図は第１の電流配線の持つ配線抵抗に
起因する電流変換部を構成する制御素子の場所に依存し
た出力電流分布と、第２の電流配線の持つ配線抵抗に起
因する電流変換部を構成する制御素子の場所に依存した
出力電流分布を示した図、第８図は電流変換部の一構成
要素であるMOSトランジスタにおけるVDS（ドレイン・ソ
ース間電圧），VGS（ゲート・ソース間電圧）と出力電
流（ドレイン電流）Ibとの関係を示した図である。 １は出力端子、２はディジタル入力端子、３は電流変換
部、４は定電位供給端子、51〜5nは切換スイッチ、６は
第１の電流配線、７は第２の電流配線、81〜8nは第１の
導通端子、91〜9nは第２の導通端子、30はバイアス端
子、311〜31nはMOSトランジスタ、101〜10nは第１の電
流配線における配線抵抗、111〜11nは第２の電流配線に
おける配線抵抗である。 なお図中同一符号は同一又は相当部分を示す。
第２図は第１図に示したD/A変換器における電流変換部
の構成例を示した図、第３図は第１図に示したD/A変換
器における寄生配線抵抗を示した図、第４図は従来のD/
A変換器を示した図、第５図は第４図に示した従来のD/A
変換における電流変換部の構成例を示した図、第６図は
第５図に示した従来のD/A変換器における寄生配線抵抗
を示した図、第７図は第１の電流配線の持つ配線抵抗に
起因する電流変換部を構成する制御素子の場所に依存し
た出力電流分布と、第２の電流配線の持つ配線抵抗に起
因する電流変換部を構成する制御素子の場所に依存した
出力電流分布を示した図、第８図は電流変換部の一構成
要素であるMOSトランジスタにおけるVDS（ドレイン・ソ
ース間電圧），VGS（ゲート・ソース間電圧）と出力電
流（ドレイン電流）Ibとの関係を示した図である。 １は出力端子、２はディジタル入力端子、３は電流変換
部、４は定電位供給端子、51〜5nは切換スイッチ、６は
第１の電流配線、７は第２の電流配線、81〜8nは第１の
導通端子、91〜9nは第２の導通端子、30はバイアス端
子、311〜31nはMOSトランジスタ、101〜10nは第１の電
流配線における配線抵抗、111〜11nは第２の電流配線に
おける配線抵抗である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】ディジタル量を入力するためのディジタル
入力端子と、 出力端子と、 ２つの導通端子及び１つの制御端子を有し、前記導通端
子間に流れる電流が前記制御端子に印加されるバイアス
電圧，及び導通端子間電圧によって制御される制御素子
を複数個備えた電流変換部と、 前記制御素子の第１の導通端子と前記出力端子間とを入
力ディジタル量に応じて接続する切換スイッチと、 前記切換スイッチと前記出力端子とを共通接続する第１
の電流配線、前記制御素子の第２の導通端子と共通接続
される第２の電流配線、および該第２の電流配線に所定
の電位を与える定電位供給端子とを備え、 前記電流変換部を構成する制御素子単体の電気的特性の
うち、第１の導通端子と第２の導通端子間の電圧変化が
該導通端子間を流れる電流量に与える電流変化率を第１
の係数とし、前記制御素子における制御端子と第２の導
通端子間の電圧変化が該制御素子の導通端子間を流れる
電流量に与える電流変化率を第２の係数としたとき、 上記第１の電流配線と上記第２の電流配線を同じシート
抵抗を有する材質で構成するとともに上記第１の電流配
線幅と第２の電流配線幅との比を、上記第１の係数と第
２の係数の比に等しくし、 前記出力端子と前記定電位供給端子とをレイアウト上、
相対向する位置に設けたことを特徴とするD/A変換器。 - 【請求項２】ディジタル量を入力するためのディジタル
入力端子と、 出力端子と、 ２つの導通端子及び１つの制御端子を有し、前記導通端
子間に流れる電流が前記制御端子に印加されるバイアス
電圧，及び導通端子間電圧によって制御される制御素子
を複数個備えた電流変換部と、 前記制御素子の第１の導通端子と前記出力端子間とを入
力ディジタル量に応じて接続する切換スイッチと、 前記切換スイッチと前記出力端子とを共通接続する第１
の電流配線、前記制御素子の第２の導通端子と共通接続
される第２の電流配線、および該第２の電流配線に所定
の電位を与える定電位供給端子とを備え、 前記電流変換部を構成する制御素子単体の電気的特性の
うち、第１の導通端子と第２の導通端子間の電圧変化が
該導通端子間を流れる電流量に与える電流変化率を第１
の係数とし、前記制御素子における制御端子と第２の導
通端子間の電圧変化が該制御素子の導通端子間を流れる
電流量に与える電流変化率を第２の係数としたとき、 上記第１の電流配線と上記第２の電流配線を同じ線幅で
構成するとともに上記第１の電流配線に用いる材質のシ
ート抵抗と第２の電流配線に用いる材質のシート抵抗と
の比を上記第２の係数と第１の係数の比に等しくし、 前記出力端子と前記定電位供給端子とをレイアウト上、
相対向する位置に設けたことを特徴とするD/A変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160457A JPH0834431B2 (ja) | 1989-06-22 | 1989-06-22 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160457A JPH0834431B2 (ja) | 1989-06-22 | 1989-06-22 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0326022A JPH0326022A (ja) | 1991-02-04 |
| JPH0834431B2 true JPH0834431B2 (ja) | 1996-03-29 |
Family
ID=15715353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160457A Expired - Lifetime JPH0834431B2 (ja) | 1989-06-22 | 1989-06-22 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834431B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2927468B1 (fr) * | 2008-02-08 | 2010-04-23 | E2V Semiconductors | Circuit integre a grand nombre de circuits elementaires identiques alimentes en parallele. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173524A (ja) * | 1985-01-28 | 1986-08-05 | Mitsubishi Electric Corp | デジタル・アナログ変換器 |
| JPS63309027A (ja) * | 1987-06-11 | 1988-12-16 | Matsushita Electric Ind Co Ltd | 電流源回路 |
-
1989
- 1989-06-22 JP JP1160457A patent/JPH0834431B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326022A (ja) | 1991-02-04 |
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