JPH0834394B2 - 広帯域ｆｅｔ増幅装置 - Google Patents
広帯域ｆｅｔ増幅装置Info
- Publication number
- JPH0834394B2 JPH0834394B2 JP2178272A JP17827290A JPH0834394B2 JP H0834394 B2 JPH0834394 B2 JP H0834394B2 JP 2178272 A JP2178272 A JP 2178272A JP 17827290 A JP17827290 A JP 17827290A JP H0834394 B2 JPH0834394 B2 JP H0834394B2
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- JP
- Japan
- Prior art keywords
- fet
- circuit means
- frequency
- circuit
- distributed constant
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は広帯域FET（電気効果トランジスタ）増幅
装置に係り、特にマイクロ波帯で用いるに当たり１オク
ターブ以上にわたって高利得を得るに好適な広帯域FET
増幅装置に関する。
装置に係り、特にマイクロ波帯で用いるに当たり１オク
ターブ以上にわたって高利得を得るに好適な広帯域FET
増幅装置に関する。
［従来の技術］ 第４図は、例えば『GaAs FET Ultrabroad-Band Ampli
fiers for Gbits/s Data Rate Systems』（K.HONJO他
著、IEEE、1981,July Trans.on MTT）に示された広帯域
FET増幅装置の１段分を抜き出して示す回路構成図であ
る。図において、（１）はソース接地されたFETで、ゲ
ート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを有する。
（２）は分布定数線路であり、抵抗（３）に直列に接続
され、FET（１）のゲート端子Ｇと接地間に接続され
る。一方、（４）は分布定数線路であり、抵抗（５）に
直列に接続され、FET（１）のドレイン端子Ｄと接地間
に接続される。（６）は整合回路で、一端はFET（１）
のゲート端子Ｇに接続され他端は入力端子（８）に接続
されている。（７）は整合回路で、一端はFET（１）の
ドレイン端子Ｄに接続され他端は出力端子（９）に接続
されている。
fiers for Gbits/s Data Rate Systems』（K.HONJO他
著、IEEE、1981,July Trans.on MTT）に示された広帯域
FET増幅装置の１段分を抜き出して示す回路構成図であ
る。図において、（１）はソース接地されたFETで、ゲ
ート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを有する。
（２）は分布定数線路であり、抵抗（３）に直列に接続
され、FET（１）のゲート端子Ｇと接地間に接続され
る。一方、（４）は分布定数線路であり、抵抗（５）に
直列に接続され、FET（１）のドレイン端子Ｄと接地間
に接続される。（６）は整合回路で、一端はFET（１）
のゲート端子Ｇに接続され他端は入力端子（８）に接続
されている。（７）は整合回路で、一端はFET（１）の
ドレイン端子Ｄに接続され他端は出力端子（９）に接続
されている。
以上のような構成において、次にその動作を説明す
る。
る。
第４図の構成において、高周波数域においては分布定
数線路（２），（４）に比べて抵抗（３），（５）の影
響がそれぞれ小さくなるように各素子の値が選択されて
いる。従って、入力側も出力側も共に高周波数域におい
ては分布定数線路（２）と整合回路（６）及び分布定数
線路（４）と整合回路（７）とでそれぞれインピーダン
ス整合を行なっている。一方、低周波数域においては、
逆に分布定数線路（２），（４）に比べて抵抗（３），
（５）の影響を大きくすることによって不必要な利得の
増加を抑制することができる。その結果、入力端子
（８）からの入力信号に対する出力端子（９）からの出
力信号の利得としては低周波数域から高周波数域まで広
帯域に平坦な特性を得ることができる。
数線路（２），（４）に比べて抵抗（３），（５）の影
響がそれぞれ小さくなるように各素子の値が選択されて
いる。従って、入力側も出力側も共に高周波数域におい
ては分布定数線路（２）と整合回路（６）及び分布定数
線路（４）と整合回路（７）とでそれぞれインピーダン
ス整合を行なっている。一方、低周波数域においては、
逆に分布定数線路（２），（４）に比べて抵抗（３），
（５）の影響を大きくすることによって不必要な利得の
増加を抑制することができる。その結果、入力端子
（８）からの入力信号に対する出力端子（９）からの出
力信号の利得としては低周波数域から高周波数域まで広
帯域に平坦な特性を得ることができる。
［発明が解決しようとする課題］ 従来の広帯域FET増幅装置は以上のように構成されて
いるので、広帯域にわたって平坦な周波数特性を得るた
めに、低周波数域での利得を抑制しており、そのために
FET（１）のゲート端子Ｇと接地間に分布定数線路
（２）と抵抗（３）を接続している。ところが、高周波
数域でこの抵抗（３）の影響を全く無視することはでき
ず、高周波数域での利得の減少が避けられなかった。こ
のため、利得の周波数特性を平坦にしようとすると利得
が抑制され、逆に利得を上げようとすると周波数特性の
平坦性を犠牲にする必要がでてくるという問題があり、
広帯域にわたって平坦で高い利得を得ることが大きな課
題となっていた。
いるので、広帯域にわたって平坦な周波数特性を得るた
めに、低周波数域での利得を抑制しており、そのために
FET（１）のゲート端子Ｇと接地間に分布定数線路
（２）と抵抗（３）を接続している。ところが、高周波
数域でこの抵抗（３）の影響を全く無視することはでき
ず、高周波数域での利得の減少が避けられなかった。こ
のため、利得の周波数特性を平坦にしようとすると利得
が抑制され、逆に利得を上げようとすると周波数特性の
平坦性を犠牲にする必要がでてくるという問題があり、
広帯域にわたって平坦で高い利得を得ることが大きな課
題となっていた。
この発明は、上記のような課題を解決するためになさ
れたもので、１オクターブ以上の広帯域にわたって高利
得を得ることを可能とした広帯域FET増幅装置を得るこ
とを目的とする。
れたもので、１オクターブ以上の広帯域にわたって高利
得を得ることを可能とした広帯域FET増幅装置を得るこ
とを目的とする。
［課題を解決するための手段］ 上記目的を達成するために、この発明は、広帯域FET
増幅装置において、ソース端子が接地されるFETと、前
記FETのゲート端子に入力整合手段を接続して構成され
る入力側回路手段と、前記FETのドレイン端子に出力整
合手段を接続して構成される出力側回路手段と、前記入
力側回路手段および出力側回路手段の少なくとも一方と
接地との間に接続されるインダクタと抵抗との直列回路
手段と、前記直列回路手段の抵抗に並列に接続され、１
オクターブ程度の帯域幅の低域側周波数の４分の１波長
の電気長を有する伝送線路手段と、を備えることを特徴
とする。
増幅装置において、ソース端子が接地されるFETと、前
記FETのゲート端子に入力整合手段を接続して構成され
る入力側回路手段と、前記FETのドレイン端子に出力整
合手段を接続して構成される出力側回路手段と、前記入
力側回路手段および出力側回路手段の少なくとも一方と
接地との間に接続されるインダクタと抵抗との直列回路
手段と、前記直列回路手段の抵抗に並列に接続され、１
オクターブ程度の帯域幅の低域側周波数の４分の１波長
の電気長を有する伝送線路手段と、を備えることを特徴
とする。
［作用］ 上記手段において、この発明の広帯域FET増幅装置
は、直列回路手段の抵抗に並列接続される分布定数線路
手段の電気長を、１オクターブ程度の帯域幅を有する所
望の帯域の低域側周波数に対して1/4波長とすることに
より、この帯域で伝送線路手段のインピーダンスを開放
とし、これより２倍の周波数で伝送線路手段のインピー
ダンスを短絡にし、これにより入力側回路手段からFE
T、出力側回路手段を経て得られる利得を高めると共に
１オクターブ程度の帯域内での利得特性を平坦にしてい
る。
は、直列回路手段の抵抗に並列接続される分布定数線路
手段の電気長を、１オクターブ程度の帯域幅を有する所
望の帯域の低域側周波数に対して1/4波長とすることに
より、この帯域で伝送線路手段のインピーダンスを開放
とし、これより２倍の周波数で伝送線路手段のインピー
ダンスを短絡にし、これにより入力側回路手段からFE
T、出力側回路手段を経て得られる利得を高めると共に
１オクターブ程度の帯域内での利得特性を平坦にしてい
る。
［実施例］ 以下、図面を参照しながらこの発明の実施例を説明す
る。
る。
第１図はこの発明の一実施例に係る広帯域FET増幅装
置の回路構成図である。図において、（10）はFET
（１）のゲート端子Ｇに接続されるインダクタ、（11）
はその一端をインダクタ（10）に接続され他端を接地さ
れる抵抗、（12）は抵抗（11）に並列に接続される所望
の電気長を有する分布定数線路である。一方、入力端子
（８）は整合回路（６）を介してFET（１）のゲート端
子Ｇに接続され、FET（１）のドレイン端子Ｄは整合回
路（７）を介して出力端子（９）に接続される。
置の回路構成図である。図において、（10）はFET
（１）のゲート端子Ｇに接続されるインダクタ、（11）
はその一端をインダクタ（10）に接続され他端を接地さ
れる抵抗、（12）は抵抗（11）に並列に接続される所望
の電気長を有する分布定数線路である。一方、入力端子
（８）は整合回路（６）を介してFET（１）のゲート端
子Ｇに接続され、FET（１）のドレイン端子Ｄは整合回
路（７）を介して出力端子（９）に接続される。
以上のような構成において、次にその動作を説明す
る。
る。
抵抗（11）に並列に接続される分布定数線路（12）の
電気長を１オクターブ程度の帯域幅を有する所望の帯域
の低域側周波数f0に対して、1/4波長に選んでおく。そ
の結果、低域側周波数f0に対して分布定数線路（12）の
インピーダンスは開放となり、分布定数線路（12）の影
響がなくなり、相対的に抵抗（11）の効果が大きくな
る。一方、低域側周波数f0の２倍の周波数2f0に対して
は分布定数線路（12）のインピーダンスは短絡となり、
相対的に抵抗（11）の影響が無視できるようになる。従
って、低域側周波数f0の２倍の周波数2f0においてイン
ダクタ（10）のインダクタンスと整合回路（６）とでイ
ンピーダンス整合を行なえるように各素子の値を選ぶこ
とによって、この増幅装置は周波数2f0では抵抗（11）
の影響をほとんど受けることなく高利得を得ることがで
きる。また、抵抗（11）の値を調整することによって周
波数f0の近傍からその２倍の周波数2f0までの所望の帯
域で平坦な利得特性と高利得を得ることができる。
電気長を１オクターブ程度の帯域幅を有する所望の帯域
の低域側周波数f0に対して、1/4波長に選んでおく。そ
の結果、低域側周波数f0に対して分布定数線路（12）の
インピーダンスは開放となり、分布定数線路（12）の影
響がなくなり、相対的に抵抗（11）の効果が大きくな
る。一方、低域側周波数f0の２倍の周波数2f0に対して
は分布定数線路（12）のインピーダンスは短絡となり、
相対的に抵抗（11）の影響が無視できるようになる。従
って、低域側周波数f0の２倍の周波数2f0においてイン
ダクタ（10）のインダクタンスと整合回路（６）とでイ
ンピーダンス整合を行なえるように各素子の値を選ぶこ
とによって、この増幅装置は周波数2f0では抵抗（11）
の影響をほとんど受けることなく高利得を得ることがで
きる。また、抵抗（11）の値を調整することによって周
波数f0の近傍からその２倍の周波数2f0までの所望の帯
域で平坦な利得特性と高利得を得ることができる。
第２図はこの発明の他の実施例に係る広帯域FET増幅
装置の回路構成図である。同図の構成の第１図の構成と
異なる点は、抵抗（11）と分布定数回路（12）の並列回
路と接地間にキヤパシタ（13）を接続し、抵抗（11）、
分布定数線路（12）の並列回路とキヤパシタ（13）の接
続点にバイアス端子（14）を接続したこと、並びにイン
ダクタ（10）の代わりに分布定数線路（15）を接続した
ことである。
装置の回路構成図である。同図の構成の第１図の構成と
異なる点は、抵抗（11）と分布定数回路（12）の並列回
路と接地間にキヤパシタ（13）を接続し、抵抗（11）、
分布定数線路（12）の並列回路とキヤパシタ（13）の接
続点にバイアス端子（14）を接続したこと、並びにイン
ダクタ（10）の代わりに分布定数線路（15）を接続した
ことである。
以上述べたような構成において、キヤパシタ（13）は
低域側周波数f0からその２倍の周波数2f0にわたる帯域
で、その影響を無視できる容量値に設定されている。そ
の結果、バイアス端子（14）からFET（１）のゲートバ
イアスを印加することができるようになる。その他の動
作については第１図の構成の場合と全く同様であり、低
域側周波数f0からその２倍の周波数2f0まで平坦で高い
利得特性を得ることができる。
低域側周波数f0からその２倍の周波数2f0にわたる帯域
で、その影響を無視できる容量値に設定されている。そ
の結果、バイアス端子（14）からFET（１）のゲートバ
イアスを印加することができるようになる。その他の動
作については第１図の構成の場合と全く同様であり、低
域側周波数f0からその２倍の周波数2f0まで平坦で高い
利得特性を得ることができる。
第３図はこの発明の更に他の実施例に係る広帯域FET
増幅装置の回路構成図であり、第１図の構成と異なる点
は、抵抗（11）と分布定数線路（12）の並列回路と接地
間にキヤパシタ（13）を接続したことと、整合回路
（６）とインダクタ（10）の接続点とFET（１）のゲー
ト端子Ｇの間に整合回路（16）を介在させたことであ
る。
増幅装置の回路構成図であり、第１図の構成と異なる点
は、抵抗（11）と分布定数線路（12）の並列回路と接地
間にキヤパシタ（13）を接続したことと、整合回路
（６）とインダクタ（10）の接続点とFET（１）のゲー
ト端子Ｇの間に整合回路（16）を介在させたことであ
る。
以上述べたような構成によれば、低周波数域の周波数
f0から１オクターブ以上の周波数にわたって整合回路
（16）の作用に基づく広い帯域での整合を取りやすく
し、広帯域における利得特性の平坦化と高利得を実現し
ている。
f0から１オクターブ以上の周波数にわたって整合回路
（16）の作用に基づく広い帯域での整合を取りやすく
し、広帯域における利得特性の平坦化と高利得を実現し
ている。
なお、上記各実施例ではFET（１）のゲート端子Ｇに
至る入力側回路に抵抗（11）に並列に所望の電気長を有
する分布定数線路（12）を接続した構成を例示したが、
同様の回路を出力側に設けた構成、入力／出力側の両方
に設けた構成でも同様効果を得ることができる。
至る入力側回路に抵抗（11）に並列に所望の電気長を有
する分布定数線路（12）を接続した構成を例示したが、
同様の回路を出力側に設けた構成、入力／出力側の両方
に設けた構成でも同様効果を得ることができる。
［発明の効果］ 以上のように、この発明によれば、FETのゲート端子
と接地間に接続するインダクタと抵抗との直列回路に加
えて抵抗と並列に所望の電気長を有する分布定数線路を
設けたので、１オクターブ以上の広帯域にわたり平坦な
利得特性で高利得の増幅器が得られる効果がある。
と接地間に接続するインダクタと抵抗との直列回路に加
えて抵抗と並列に所望の電気長を有する分布定数線路を
設けたので、１オクターブ以上の広帯域にわたり平坦な
利得特性で高利得の増幅器が得られる効果がある。
第１図はこの発明の一実施例に係る広帯域FET増幅装置
の回路構成図、第２図はこの発明の他の実施例に係る広
帯域FET増幅装置の回路構成図、第３図はこの発明の更
に他の実施例に係る広帯域FET増幅装置の回路構成図、
第４図は従来の広帯域FET増幅装置の回路構成図であ
る。 図において、（１）はFET、（２）は分布定数線路、
（３）は抵抗、（４）は分布定数線路、（５）は抵抗、
（６）は整合回路、（７）は整合回路、（８）は入力端
子、（９）は出力端子、（10）はインダクタ、（11）は
抵抗、（12）は分布定数線路、（13）はキャパシタ、
（14）はバイアス端子、（15）は分布定数線路、（16）
は整合回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
の回路構成図、第２図はこの発明の他の実施例に係る広
帯域FET増幅装置の回路構成図、第３図はこの発明の更
に他の実施例に係る広帯域FET増幅装置の回路構成図、
第４図は従来の広帯域FET増幅装置の回路構成図であ
る。 図において、（１）はFET、（２）は分布定数線路、
（３）は抵抗、（４）は分布定数線路、（５）は抵抗、
（６）は整合回路、（７）は整合回路、（８）は入力端
子、（９）は出力端子、（10）はインダクタ、（11）は
抵抗、（12）は分布定数線路、（13）はキャパシタ、
（14）はバイアス端子、（15）は分布定数線路、（16）
は整合回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】ソース端子が接地されるFETと、 前記FETのゲート端子に入力整合手段を接続して構成さ
れる入力側回路手段と、 前記FETのドレイン端子に出力整合手段を接続して構成
される出力側回路手段と、 前記入力側回路手段および出力側回路手段の少なくとも
一方と接地との間に接続されるインダクタと抵抗との直
列回路手段と、 前記直列回路手段の抵抗に並列に接続され、１オクター
ブ程度の帯域幅の低域側周波数の４分の１波長の電気長
を有する伝送線路手段と、 を備えることを特徴とする広帯域FET増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178272A JPH0834394B2 (ja) | 1990-07-04 | 1990-07-04 | 広帯域ｆｅｔ増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178272A JPH0834394B2 (ja) | 1990-07-04 | 1990-07-04 | 広帯域ｆｅｔ増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0468706A JPH0468706A (ja) | 1992-03-04 |
| JPH0834394B2 true JPH0834394B2 (ja) | 1996-03-29 |
Family
ID=16045577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178272A Expired - Lifetime JPH0834394B2 (ja) | 1990-07-04 | 1990-07-04 | 広帯域ｆｅｔ増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834394B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0585101U (ja) * | 1992-04-22 | 1993-11-16 | 三菱電機株式会社 | マイクロ波半導体装置用バイアス回路 |
| JPH0661760A (ja) * | 1992-08-12 | 1994-03-04 | Mitsubishi Electric Corp | マイクロ波増幅器 |
| JP3292296B2 (ja) * | 1997-03-25 | 2002-06-17 | ティーディーケイ株式会社 | スライダ、ヘッド、ヘッド装置及び記録再生装置 |
| JP3790666B2 (ja) | 2000-11-16 | 2006-06-28 | 株式会社貝印刃物開発センター | 爪切り |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209909A (ja) * | 1986-03-11 | 1987-09-16 | Mitsubishi Electric Corp | 超高周波半導体回路 |
-
1990
- 1990-07-04 JP JP2178272A patent/JPH0834394B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0468706A (ja) | 1992-03-04 |
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