JPH0834221B2 - Semiconductor device with current detection function - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通電電流を検出する電流検出機能を有する半
導体装置に関する。The present invention relates to a semiconductor device having a current detection function of detecting a current flowing.
従来の例えば二重拡散型と呼ばれる縦型のMOSFET（Me
tal Oxide Semiconductor Field Effect Transistor）
を第３図に示す。図において、その構造は不純物濃度が
高濃度であるN+型シリコン基体1bの上面に、不純物濃度
が低濃度であるN-型シリコン基体1aを積層し、両者をド
レインとしている。そしてN-型シリコン基体1a中の所定
領域に所定間隔でＰ型領域２を拡散し、このＰ型領域２
内にソース電極７に電気接続し、その不純物濃度が比較
的高濃度であるN+型領域３を拡散する。N+型領域３の形
成されないＰ型領域２表面付近の一部をチャネル部４と
して、少なくともその上にSiO2等からなる絶縁膜５を介
して多結晶シリコン等からなるゲート電極６を形成し、
ゲート電極６を酸化する事によって形成される絶縁膜11
で覆い、さらにその全体を層間絶縁膜９で覆うととも
に、N+型領域３とＰ型領域２及び層間絶縁膜９の表面に
アルミニウム膜等からなるソース電極７を形成してい
る。For example, a vertical type MOSFET (Me
tal Oxide Semiconductor Field Effect Transistor)
Is shown in FIG. In the figure, the structure is such that an N − type silicon substrate 1a having a low impurity concentration is laminated on the upper surface of an N + type silicon substrate 1b having a high impurity concentration, and both are used as drains. Then, the P-type region 2 is diffused at a predetermined interval in a predetermined region in the N − type silicon substrate 1a,
It is electrically connected to the source electrode 7 and diffuses into the N + type region 3 having a relatively high impurity concentration. A gate electrode 6 made of polycrystalline silicon or the like is formed on at least a portion near the surface of the P type region 2 where the N + type region 3 is not formed as a channel portion 4 with an insulating film 5 made of SiO 2 or the like interposed therebetween. ,
Insulating film 11 formed by oxidizing gate electrode 6
And the source electrode 7 made of an aluminum film or the like is formed on the surfaces of the N + type region 3, the P type region 2 and the interlayer insulating film 9.
ここで、このMOSFETのドレイン電流、又はソース電流
（通電電流を意味しており、以下では「ドレイン電流」
に統一する）を検出するのに、従来では、電流検出用の
抵抗をソース電極７に接続してこの抵抗による降下電圧
からドレイン電流を検知している。その様子を第４図お
よび第５図を用いて説明する。第４図に示すようなMOSF
ETを用いた一例としての電気回路において、ソース端子
Ｓは電流検出用抵抗57を介してグランドｇに接続され、
この電流検出用抵抗57にてドレイン電流IDを降下電圧V
s9で検知することができる。すなわち、 （ただし、R57は電流検出用抵抗57の抵抗値。）の関係
によりドレイン電流IDを求めるのである。Here, the drain current or the source current of this MOSFET (means the energization current.
In the prior art, a resistance for current detection is connected to the source electrode 7 and the drain current is detected from the voltage drop due to this resistance. This will be described with reference to FIGS. 4 and 5. MOSF as shown in FIG.
In an electric circuit as an example using ET, the source terminal S is connected to the ground g via the current detection resistor 57,
The drain current I D is reduced by the current detection resistor 57 to the drop voltage V
It can be detected by s9 . That is, (However, R 57 is the resistance value of the current detection resistor 57.) The drain current I D is obtained.
次に、第４図の作動を第５図に示す波形図により説明
する。スイッチ51をある周期でON、OFFすると、ゲート
印加電圧VGは０とV10の値を交互にとり（第５図
（１））、VG＝０のときMOSFET58はOFFし、VG＝V10とき
チャネル部４に導電路が形成されてONする。このON、OF
Fにより第５図（２）に示すように、ドレイン電流IDが
負荷としてのインダクタンス54と電流検出用抵抗57に流
れる。電流検出用抵抗57の降下電圧Vs9の波形（第５図
（４））とドレイン電流IDの波形は、（１）式で関連づ
けられた比例関係に示されるごとく、第５図（２），
（４）は相似になっており、ドレイン電流IDが検知でき
ることが理解される。尚、第４図において50は直流電
源、52はスイッチ51が開のときゲート印加電圧VGを０に
低下させる抵抗である。Next, the operation of FIG. 4 will be described with reference to the waveform chart shown in FIG. When the switch 51 is turned on and off in a certain cycle, the gate applied voltage V G alternates between 0 and V 10 (Fig. 5 (1)). When V G = 0, the MOSFET 58 turns off and V G = V At 10 o'clock, a conductive path is formed in the channel portion 4 and it turns on. This ON, OF
As shown in FIG. 5 (2), the drain current I D flows through the inductance 54 as a load and the current detection resistor 57 by F. The waveform of the voltage drop V s9 of the current detection resistor 57 (Fig. 5 (4)) and the waveform of the drain current I D are shown in Fig. 5 (2) as shown in the proportional relationship associated with the equation (1). ，
(4) is similar, and it is understood that the drain current I D can be detected. In FIG. 4, reference numeral 50 is a DC power source, and 52 is a resistor for reducing the gate applied voltage V G to 0 when the switch 51 is open.
しかしながら、第４図に示すような電流検出用抵抗57
を使用する従来の技術では次の問題点があった。However, the current detecting resistor 57 as shown in FIG.
However, the conventional technique using the following has the following problems.
電流検出のために抵抗57が必要であり、電子装置の体
格がその分大きくなり、部品点数が増え、コストアップ
になる。The resistor 57 is necessary for current detection, the size of the electronic device is correspondingly increased, the number of parts is increased, and the cost is increased.
電流検出用抵抗57はジュール熱が発生するため冷却す
る必要がある。The current detection resistor 57 needs to be cooled because Joule heat is generated.
電流検出用抵抗57による電圧降下のために電源電圧の
有効利用が妨げられる。Effective use of the power supply voltage is hindered by the voltage drop due to the current detection resistor 57.
上記問題点を避けるために、従来では電流検出用抵抗
を使用せずに、MOSFETのオン抵抗を利用して、ドレイン
・ソース間電圧VDSからドレイン電流IDを検出してい
る。すなわち、 ただし、RDSはオン抵抗（MOSFETオン時のドレイン・
ソース間抵抗）。In order to avoid the above-mentioned problem, conventionally, the drain current I D is detected from the drain-source voltage V DS by using the on-resistance of the MOSFET without using the current detection resistor. That is, However, R DS is the on resistance (drain
Resistance between sources).
の関係を利用してドレイン電流IDを求めるのである。The drain current I D is obtained by using the relationship of.
第５図において、ドレイン・ソース間がオンの期間
（例えばt0〜t1）は、ドレイン・ソース間電圧VDSの波
形（第５図（３））とドレイン電流IDの波形は、（２）
式で関連づけられた比例関係に示される如く、第５図
（２），（３）は相似になっており、ドレイン電流IDが
検知できることが理解される。In Figure 5, the period between the drain and the source is on (e.g., t 0 ~t 1), the waveform of the drain-source voltage V DS of the waveform (FIG. 5 (3)) and the drain current I D, ( 2)
As shown in the proportional relationship associated by the equation, it is understood that FIGS. 5 (2) and 5 (3) are similar, and the drain current I D can be detected.
しかしながら、上記従来技術のうち、オン抵抗を利用
するものにおいても、次の問題点があった。However, among the above-mentioned conventional techniques, the one using on-resistance has the following problems.
第５図（３）に示すように、MOSFET58がON→OFFに変
化する時（例えば時刻t1）に、インダクタンス54による
高電圧のフライバックパルスVPが発生する。As shown in FIG. 5 (3), when the MOSFET 58 changes from ON to OFF (for example, time t 1 ), a high voltage flyback pulse V P due to the inductance 54 is generated.
第５図（３）に示すように、MOSFET58のOFF時（例え
ばt1〜t2）に、ドレイン・ソース間電圧VDSの値に直流
電源55の電圧V21が印加されてしまう。As shown in FIG. 5C, the voltage V 21 of the DC power supply 55 is applied to the value of the drain-source voltage V DS when the MOSFET 58 is OFF (for example, t 1 to t 2 ).
上記問題点より、ドレイン電流IDが０の時に、ドレイ
ン・ソース間電圧VDSが０にならないため、正確な検出
ができなかった。しかも、高電圧のフライバックパルス
VPが発生するため、最悪の場合にはVDSを検出する電気
回路が破損するといった問題点が生じている。Due to the above problem, when the drain current I D is 0, the drain-source voltage V DS does not become 0, so that accurate detection cannot be performed. Moreover, high voltage flyback pulse
Since V P is generated, in the worst case, there is a problem that the electric circuit for detecting V DS is damaged.
そこで本発明は、上記のような問題点に鑑みて創案さ
れたもので、電流検出用抵抗を外付けする事なく、通電
時は通電電流に応じた検出信号を、又、非通電時は検出
信号が０になるような電流検出機能を備えた半導体装置
を提供することを目的としている。Therefore, the present invention was devised in view of the above problems, and detects a detection signal according to the energized current when energized, and detects when deenergized without externally attaching a current detection resistor. An object of the present invention is to provide a semiconductor device having a current detection function such that a signal becomes 0.
上記の目的を達成する為に、本発明の電流検出機能付
半導体装置は、ドレイン電極に電気接続され、第１導電
型を有する半導体基板と、 該半導体基板中の主表面側の所定領域に形成された第
２導電型の第２導電型拡散層と、 該第２導電型拡散層中に形成された第１導電型の第１
導電型拡散層と、 該第１導電型拡散層及び前記第２導電型拡散層に電気
接続されたソース電極と、 前記半導体基板中の主表面側に、前記第２導電型拡散
層と所定距離を有して形成された第２導電型のシールド
領域と、 該シールド領域中に形成された第１導電型のプローブ
領域と、 該プローブ領域に電気接続されたプローブ電極と 前記第１導電型拡散層、前記第２導電型拡散層、及び
前記半導体基板上に形成された絶縁膜と、 該絶縁膜上に形成され、前記第２導電型拡散層内の表
面における前記第１導電型拡散層と前記半導体基板との
間の第１チャネル領域、及び前記シールド領域内の表面
における前記プローブ領域と前記半導体基板との間であ
って前記第１チャネル領域に対向した第２チャネル領域
に、同時にチャネルを形成させるゲート電極と、 前記プローブ電極に電気接続され、前記第２チャネル
領域に形成される前記チャネルを介して、前記通電電流
に応じた前記半導体基板の電位を検出する電位検出回路
と を備えた構成である。In order to achieve the above object, a semiconductor device with a current detection function of the present invention is formed in a semiconductor substrate having a first conductivity type and electrically connected to a drain electrode, and in a predetermined region on the main surface side in the semiconductor substrate. Second conductivity type diffusion layer of the second conductivity type, and first conductivity type first layer formed in the second conductivity type diffusion layer
A conductive type diffusion layer, a source electrode electrically connected to the first conductive type diffusion layer and the second conductive type diffusion layer, and a predetermined distance from the second conductive type diffusion layer on the main surface side in the semiconductor substrate. A second-conductivity-type shield region formed by having a probe region, a first-conductivity-type probe region formed in the shield region, a probe electrode electrically connected to the probe region, and the first-conductivity-type diffuser. A layer, the second conductivity type diffusion layer, and an insulating film formed on the semiconductor substrate, and the first conductivity type diffusion layer formed on the insulation film and on the surface in the second conductivity type diffusion layer. Channels are simultaneously formed in the first channel region between the semiconductor substrate and the second channel region between the probe region and the semiconductor substrate on the surface in the shield region and facing the first channel region. The game to be formed And a potential detection circuit that is electrically connected to the probe electrode and that detects a potential of the semiconductor substrate according to the energizing current through the channel formed in the second channel region. .
以下、本発明を図面に示す実施例により詳細に説明す
る。第１図に本発明を縦型のMOSFETに採用した第１実施
例の断面図を示す。図において、第３図に示したMOSFET
と同一構成部分には同一符号を付してその説明は省略す
る。そうでない符号において、10はN-型シリコン基体1a
の不純物濃度より高濃度の不純物濃度を有し、Ｐ型領域
２間のN-型シリコン基板1a内、又は、素子周辺部のN-型
シリコン基板1a内（図は前者）に所定の拡散深さで拡散
されるプローブ領域である。そして、このプローブ領域
10と電気接続してアルミニウム膜等から成るプローブ電
極８が形成されている。したがって、この両者が形成さ
れている為に主表面上の構成が第３図とは異なってお
り、ゲート電極6aは少なくともチャネル部４の上でプロ
ーブ領域10の上にかからない部分に絶縁膜5aを介して形
成されており、絶縁膜11a及び層間絶縁膜9aもその部分
のみを覆っている。そして、ソース電極7aはプローブ電
極８と電気的に絶縁されるように形成されている。尚、
本発明はプローブ領域10が形成されていなくても、プロ
ーブ電極８が形成されておれば効果のあるものである
が、プローブ領域10を形成する事によってプローブ電極
８の接触性が向上する。Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings. FIG. 1 shows a sectional view of a first embodiment in which the present invention is applied to a vertical MOSFET. In the figure, the MOSFET shown in FIG.
The same components as in FIG. In other symbols, 10 is an N - type silicon substrate 1a
Has a higher impurity concentration than the impurity concentration of, N between P-type region 2 - the -type silicon substrate 1a, or, N of the element perimeter - the -type silicon substrate 1a (FIG former) deep predetermined spreading the Is the probe region that is diffused. And this probe area
A probe electrode 8 made of an aluminum film or the like is formed so as to be electrically connected to 10. Therefore, since both of them are formed, the structure on the main surface is different from that of FIG. 3, and the gate electrode 6a has the insulating film 5a at least on the channel portion 4 on the probe region 10. The insulating film 11a and the interlayer insulating film 9a cover only those portions. The source electrode 7a is formed so as to be electrically insulated from the probe electrode 8. still,
The present invention is effective if the probe electrode 8 is formed even if the probe region 10 is not formed, but the contactability of the probe electrode 8 is improved by forming the probe region 10.
次に、上記構成のMOSFETによりドレイン電流を検出す
る様子を第６図及び第７図を用いて説明する。第６図に
上記のMOSFETを用いた電気回路図を示す。図において、
第４図に示した電気回路図と同一構成部分には同一符号
を付してその説明は省略する。59は本実施例のMOSFETを
示すシンボルであり、ドレインＤ、ゲートＧ、ソースＳ
に新たにプローブＰを追加した４端子となっており、こ
のプローブＰは前記プローブ電極８を意味する。Next, how the drain current is detected by the MOSFET having the above structure will be described with reference to FIGS. 6 and 7. FIG. 6 shows an electric circuit diagram using the above MOSFET. In the figure,
The same components as those of the electric circuit diagram shown in FIG. 4 are designated by the same reference numerals, and the description thereof will be omitted. Reference numeral 59 is a symbol indicating the MOSFET of the present embodiment, which includes a drain D, a gate G, and a source S.
It has four terminals with a probe P newly added thereto, and the probe P means the probe electrode 8.
次に、第６図における電気回路の作動を第７図に示す
波形図により説明する。時刻t0においてスイッチ51がOF
F→ONに変化すると、第７図（１）に示すゲート印加電
圧VGは０→V10に変化する。ここで、V10はMOSFET59をON
させるのに充分高く設定された電圧であり、時刻t0にお
いてMOSFET59はOFF→ONに変化する。第７図（２）に示
すドレイン電流IDは時刻t0以降、時間の経過とともに０
から単調増加する。本実施例において、MOSFET59はＮチ
ャネル型であるから、該ドレイ電流IDのキャリアは電子
であり、電子はソース端子Ｓからドレイン端子Ｄの方向
に流れる。この電子の流れに注目すると、第１図におい
て、N+型領域３からチャネル部４に流入した電子はプロ
ーブ領域10の近傍を通過してN-型シリコン基体1a、N+シ
リコン基体1bを通りドレインＤに達する。ここで、チャ
ネル部４を電子が通過する時に生じる電圧降下がプロー
ブ領域10とN+型領域３の電位差VPSとして現われる。す
なわち、チャネル抵抗Rch、ドレイン電流IDを用いてプ
ローブ・ソース間電圧VPSは次式で表される。Next, the operation of the electric circuit in FIG. 6 will be described with reference to the waveform chart shown in FIG. At time t 0 , switch 51 is OF
When F → ON, the gate applied voltage V G shown in FIG. 7 (1) changes from 0 → V 10 . Where V 10 turns on MOSFET 59
The voltage is set high enough to cause the MOSFET 59 to change from OFF to ON at time t 0 . The drain current ID shown in FIG. 7 (2) becomes 0 with the lapse of time after time t 0.
Monotonically increases from. In this embodiment, since the MOSFET 59 is an N-channel type, the carriers of the drain current ID are electrons, and the electrons flow from the source terminal S to the drain terminal D. Focusing on this electron flow, in FIG. 1, the electrons flowing from the N + type region 3 into the channel portion 4 pass near the probe region 10 and pass through the N − type silicon substrate 1a and the N + type silicon substrate 1b. Reach drain D. Here, a voltage drop that occurs when electrons pass through the channel portion 4 appears as a potential difference V PS between the probe region 10 and the N + type region 3. That is, the probe-source voltage V PS is expressed by the following equation using the channel resistance R ch and the drain current I D.
VPS＝ID×Rch ……（３） チャネル抵抗Rchは一定なので、（３）式よりVPSはID
に比例し、第７図（２），（４）に示すように、MOSFET
59のオン（例えば、t0〜t1）の期間はVPSとIDの波形は
相似形になる。従って、プローブ・ソース間電圧VPSを
計測すれば（３）式を用いてドレイン電流IDを検知する
ことができる。V PS = I D × R ch (3) Since the channel resistance R ch is constant, V PS is I D
In proportion to, as shown in FIGS. 7 (2) and (4), the MOSFET
During the ON period of 59 (for example, t 0 to t 1 ), the waveforms of V PS and ID are similar to each other. Therefore, if the probe-source voltage V PS is measured, the drain current I D can be detected using the equation (3).
時刻t1においてスイッチ51がON→OFFに変化すると、
第７図（１）に示すゲート印加電圧VGはV10→０に変化
する。本実施例ではMOSFET59はエンハンスメント型に設
定されており、VG＝０の時はOFFするため、時刻t1にお
いてMOSFET59はON→OFFに変化する。この結果、第７図
（２）に示すドレイン電流IDは時刻t1において最大値I
10をとった後、０まで急激減少する。またこの時第７図
（３）に示すドレイン・ソース間電圧VDSはV20から急上
昇し、フライバックパルスVPが発生した後、直流電源55
の電圧V21まで低下して安定する。すなわち、時刻t1以
降はドレイン・ソース間電圧VDSは高い電圧値になって
いるが、この時第１図に示すように、N-型シリコン基体
1aとＰ型領域２との間のPN接合に生じる空乏層12がN-型
シリコン基体1a内に主に広がっており、この空乏層12に
よりプローブ領域10が周囲から電気的に絶縁される。従
って、例えばt1〜t2の期間は第７図（４）に示すプロー
ブ・ソース間電圧VPSは０になる。ここで、空乏層12が
プローブ領域10を完全に覆う事ができるように、N-型シ
リコン基体1aの不純物は十分低濃度にした方がよく、
又、他の配慮として、Ｐ型領域２の間隔を狭くしてもよ
い。When the switch 51 changes from ON to OFF at time t 1 ,
The gate applied voltage V G shown in FIG. 7 (1) changes from V 10 → 0. In this embodiment, the MOSFET 59 is set to the enhancement type and is turned off when V G = 0, so that the MOSFET 59 changes from ON to OFF at time t 1 . As a result, the drain current I D shown in FIG. 7 (2) has a maximum value I at time t 1 .
After taking 10 , it rapidly decreases to 0. At this time, the drain-source voltage V DS shown in Fig. 7 (3) rises sharply from V 20, and after the flyback pulse V P is generated, the DC power supply 55
The voltage drops to V 21 and stabilizes. That is, the time t 1 after the drain-source voltage V DS becomes the voltage value higher, as shown in this case the first drawing, N - -type silicon substrate
A depletion layer 12 generated at the PN junction between 1a and the P-type region 2 mainly extends in the N − type silicon substrate 1a, and the depletion layer 12 electrically insulates the probe region 10 from the surroundings. Therefore, for example, the probe-source voltage V PS shown in FIG. 7 (4) becomes 0 during the period of t 1 to t 2 . Here, in order that the depletion layer 12 can completely cover the probe region 10, it is better to make the impurity concentration of the N − type silicon substrate 1a sufficiently low,
Further, as another consideration, the interval between the P-type regions 2 may be narrowed.
以上説明した如く、第１実施例によれば、プローブ・
ソース間電圧VPSは忠実にドレイン電流IDに比例した電
圧になり、ドレイン電流IDが０の時はドレイン・ソース
間電圧VDSが０でない時でも空乏層12の絶縁効果により
プローブ・ソース間電圧VPSが０になり、正確なドレイ
ン電流IDの検出ができるという効果がある。As described above, according to the first embodiment, the probe
Source voltage V PS becomes faithful voltage proportional to the drain current I D, the probe source by an insulating effect of the depletion layer 12 even when the drain current I D is the voltage V DS between the drain and source when the 0 is not 0 The inter-voltage V PS becomes 0, and the drain current I D can be accurately detected.
次に、第１実施例の応用としての第２実施例の断面図
を第８図に示す。図において、第１図と対応する部分に
は第１図と同一符号を付して、対応しない部分は新たな
符号で指示されている。すなわち、対応しない部分は第
８図においてN-型シリコン基体1aの表面上でＰ型領域２
間に離間した位置にＰ型シールド領域13を拡散し、この
Ｐ型シールド領域13内にプローブ領域10を形成する。そ
して、プローブ領域10の形成されないＰ型シールド領域
13表面付近の一部をプローブチャネル部14として、その
上にSiO2等からなる絶縁膜5aを介して多結晶シリコン等
からなるゲート電極6aをチャネル部４上からプローブチ
ャネル部14上まで延長するとともに、Ｐ型シールド領域
13の表面上にアルミニウム膜等からなるシールド電極15
を設け、プローブ領域10の表面上にアルミニウム膜等か
らなるプローブ電極8aをその両者の電極が電気的に絶縁
されるように設けた構造をしており、シールド電極15は
ソース電極7aに電気接続されている。尚、Ｐ型シールド
領域13はＰ型領域２と同時に、同じ拡散工程で形成可能
である。Next, FIG. 8 shows a sectional view of a second embodiment as an application of the first embodiment. In the figure, parts corresponding to those in FIG. 1 are designated by the same reference numerals as those in FIG. 1, and non-corresponding parts are indicated by new reference numerals. That is, the non-corresponding portion is the P-type region 2 on the surface of the N - type silicon substrate 1a in FIG.
The P-type shield region 13 is diffused at positions separated from each other, and the probe region 10 is formed in the P-type shield region 13. Then, the P-type shield region where the probe region 10 is not formed
13 A part near the surface is used as a probe channel portion 14, and a gate electrode 6a made of polycrystalline silicon or the like is extended on the probe channel portion 14 from above the channel portion 4 to above the probe channel portion 14 via an insulating film 5a made of SiO 2 or the like. Together with P-type shield area
Shield electrode 15 made of aluminum film, etc. on the surface of 13
And a probe electrode 8a made of an aluminum film or the like is provided on the surface of the probe region 10 so that both electrodes are electrically insulated, and the shield electrode 15 is electrically connected to the source electrode 7a. Has been done. The P-type shield region 13 can be formed simultaneously with the P-type region 2 in the same diffusion process.
この第２実施例によっても、上記の第１実施例と同様
の効果が得られる。その内容を第６図乃至第８図を用い
て説明する。ただし、第６図図示のMOSFET59は第８図図
示の第２実施例のMOSFETとする。また、第６図、第７図
の説明において、前述した第一実施例と重複する部分は
省略して説明する。Also in the second embodiment, the same effect as the first embodiment can be obtained. The contents will be described with reference to FIGS. 6 to 8. However, the MOSFET 59 shown in FIG. 6 is the MOSFET of the second embodiment shown in FIG. Further, in the description of FIGS. 6 and 7, the description will be omitted while omitting the same parts as those of the first embodiment described above.
第１実施例と同様に、時刻t0でスイッチ51がOFF→ON
に変化すると、ゲート電極6aに電圧V10が印加されてMOS
FET59はONし、チャネル部４に導電路が形成されてドレ
イン電流IDが流れ始める。第８図に示すMOSFET59におい
てドレイン電流IDのキャリアは電子であり、この電子は
N+型領域３からチャネル部４に流入し、このチャネル部
４を通過してN-型シリコン基体1aに達すると、ゲート電
極6a直下で流れの向きをN+型シリコン基体1bの方向へ変
えて、N-型シリコン基体1a、N+型シリコン基体1bを順次
通過してドレインＤに達する。Similar to the first embodiment, the switch 51 is turned from OFF to ON at time t 0.
Changes to, the voltage V 10 is applied to the gate electrode 6a and the MOS
The FET 59 is turned on, a conductive path is formed in the channel portion 4, and the drain current I D starts to flow. In the MOSFET 59 shown in FIG. 8, the carrier of the drain current I D is an electron, and this electron is
When it flows from the N + type region 3 into the channel portion 4, passes through the channel portion 4 and reaches the N − type silicon substrate 1a, the flow direction is changed to the direction of the N + type silicon substrate 1b immediately below the gate electrode 6a. And passes through the N − type silicon substrate 1a and the N + type silicon substrate 1b in sequence to reach the drain D.
ここで、ゲート電極6aに電圧V10が印加されると、ゲ
ート電極6aはチャネル４だけでなく、プローブチャネル
14もONさせ、N-型シリコン基体1aのゲート電極6a直下の
部分の電位をプローブチャネル14を経由してプローブ領
域10が検知することができる。すなわち、チャネル４か
らN-型シリコン基体1aに流入した電子の電位がプローブ
領域10で検知できるものであり、前述した第１実施例と
同様に、チャネル４を電子が通過する時に生じる電圧降
下がプローブ領域10とN+型領域３の電位差VPSとして現
われ、VPSからドレイン電流IDが検知できる。Here, when the voltage V 10 is applied to the gate electrode 6a, the gate electrode 6a is not limited to the channel 4 and the probe channel.
14 is also turned on, and the potential of the portion of the N − type silicon substrate 1a immediately below the gate electrode 6a can be detected by the probe region 10 via the probe channel 14. That is, the potential of the electrons flowing into the N − type silicon substrate 1a from the channel 4 can be detected in the probe region 10, and the voltage drop generated when the electrons pass through the channel 4 is the same as in the first embodiment described above. It appears as a potential difference V PS between the probe region 10 and the N + type region 3, and the drain current I D can be detected from V PS .
次に、時刻t1においてスイッチ51がON→OFFに変化す
ると、ゲート電極6aに印加される電圧が０になり、MOSF
ET59はOFFし、チャネル部４の導電路を消滅させて通電
しなくするので、ドレイン電流IDは急減少し０に至る。
そして時刻t1以降（t1〜t2）はドレイン電流IDは０であ
る。ここで、ゲート電極6aの印加電圧が０になるとゲー
ト電極6aはチャネル部４のみならず、プローブチャネル
14も共に導電路を消滅させて通電しなくなる。すなわ
ち、t1〜t2の期間はプローブ領域10はN-型シリコン基体
1aと電気的に接続する導電路を失い、ソース電極7a（N+
型領域３）に電気的接続されたシールド電極15（Ｐ型シ
ールド領域13）により周囲から電気的に絶縁される。こ
の結果、t1〜t2の期間においてプローブ領域10とN+型領
域３の電位差VPSは、第７図（４）に示すよう０にな
る。ここで、プローブ領域10は空乏層12とＰ型シールド
領域13にてドレインＤに対して二重に絶縁されており、
前述した第１実施例における空乏層12のみによる絶縁に
比較して第２実施例の方がより確実に絶縁することがで
き、t1〜t2におけるVPSを正確に０にすることができ
る。Next, at time t 1 , when the switch 51 changes from ON to OFF, the voltage applied to the gate electrode 6a becomes 0, and the MOSF
The ET59 is turned off and the conduction path of the channel portion 4 is extinguished so as not to be energized, so that the drain current I D rapidly decreases and reaches 0.
Then after time t 1 (t 1 ~t 2) is the drain current I D is zero. Here, when the applied voltage to the gate electrode 6a becomes 0, the gate electrode 6a is not limited to the channel portion 4 and the probe channel.
14 also disappears the conductive path and does not energize. That is, during the period from t 1 to t 2 , the probe region 10 is an N − type silicon substrate.
Loss the conductive path electrically connected to 1a, and the source electrode 7a (N +
It is electrically insulated from the surroundings by the shield electrode 15 (P-type shield region 13) electrically connected to the mold region 3). As a result, the potential difference V PS between the probe region 10 and the N + type region 3 becomes 0 during the period from t 1 to t 2 as shown in FIG. 7 (4). Here, the probe region 10 is doubly insulated from the drain D by the depletion layer 12 and the P-type shield region 13.
Compared with the insulation using only the depletion layer 12 in the first embodiment described above, the insulation of the second embodiment can be made more reliably, and V PS at t 1 to t 2 can be made exactly 0. .
以上説明した如く、第２実施例によれば、プローブ・
ソース間電圧VPSは忠実にドレイン電流IDに比例した電
圧になり、ドレイン電流IDが０の時はドレイン・ソース
間電圧VDSが０でない時でも空乏層12とＰ型シールド領
域13の絶縁効果によりVPSが０になり、より正確なドレ
イン電流IDの検出ができるという効果がある。As described above, according to the second embodiment, the probe
Source voltage V PS becomes faithful voltage proportional to the drain current I D, the drain current I D is 12 and the P-type shield region 13 the depletion layer even when the drain-source voltage V DS is not 0 when 0 Due to the insulation effect, V PS becomes 0, and the drain current I D can be detected more accurately.
又、第２実施例ではシールド電極15は接地電位である
ソース電極7aに電気接続されているので、リーク電流、
Ｐ型シールド領域13とドレインＤとの間に存在する漂遊
容量（Stray Capacitor）によるドレイン電位の影響は
その電気的経路によりバイパスされ、プローグ電極8aに
は影響を及ぼさない。従ってハイ・インピーダンス（Hi
gh−Impedance）における使用も良好であり高感度の検
出ができる。また非通電時には、電流通過経路となるN-
型シリコン基体1aとプローブ領域10とを遮断するため、
ソース電極7aまたはドレイン電極Ｄからフライバックパ
ルスが発生した場合においても電位検出回路（図示せ
ず）を保護することができる。更に、チャネル部４（第
１チャネル領域）とプローブチャネル14（第２チャネル
領域と）が対向していることで、実際に電流が通過して
いるチャネル部４の近傍のN-型シリコン基体1aの電位
を、プローブチャネル14を介して精度良く検出すること
ができる。尚、第２実施例において、Ｐ型シールド領域
13はＰ型領域２と同じ拡散工程にて形成すれば同一寸法
に形成可能であるが、その寸法は何ら限定される事はな
い。Further, in the second embodiment, since the shield electrode 15 is electrically connected to the source electrode 7a having the ground potential, the leakage current,
The influence of the drain potential due to the stray capacitance existing between the P-type shield region 13 and the drain D is bypassed by the electric path, and does not affect the plow electrode 8a. Therefore, high impedance (Hi
gh-Impedance) is also good and highly sensitive detection is possible. Also when not energized, the current passing path N -
In order to block the type silicon substrate 1a and the probe region 10,
Even when a flyback pulse is generated from the source electrode 7a or the drain electrode D, the potential detection circuit (not shown) can be protected. Further, since the channel portion 4 (first channel region) and the probe channel 14 (second channel region) face each other, the N − type silicon substrate 1a near the channel portion 4 through which the current actually passes is formed. It is possible to accurately detect the electric potential of 1 through the probe channel 14. In the second embodiment, the P-type shield region
13 can be formed in the same size as the P-type region 2 by the same diffusion process, but the size is not limited at all.
第２図に本発明を縦型のバイポーラトランジスタ（以
下「BPT」という）に採用した第３実施例の断面図を示
す。図において、本実施例ではN-型及びN+型シリコン基
体1a,1bをコレクタとしており、N-シリコン基体1a中の
所定領域に所定間隔で、ベース電極6bに電気接続するＰ
型領域2aを拡散してベースとし、このＰ型領域２内にエ
ミッタ電極7bに電気接続し、その不純物濃度が比較的高
濃度であるN+型領域3aを拡散してエミッタとしている。
ここでＰ型領域2aの表面付近4aの厚さｄ′は後述する理
由から底部付近の厚さｄ以下となっている。そして、Ｐ
型領域2a間N-型シリコン基体1a内、又は素子周辺部のN-
型シリコン基体1a内（図は前者）に所定の拡散深さで拡
散され、N-型シリコン基体1aの不純物濃度より高濃度の
不純物濃度でプローブ領域10を形成する。又、アルミニ
ウム膜等からなるプローブ電極８をそのプローブ領域10
に電気接続する。尚、5bはSi酸化膜等の絶縁膜である。FIG. 2 shows a sectional view of a third embodiment in which the present invention is applied to a vertical bipolar transistor (hereinafter referred to as "BPT"). In the figure, in this embodiment, N − type and N + type silicon bases 1a and 1b are used as collectors, and P is electrically connected to a base electrode 6b at predetermined intervals in predetermined regions in the N − silicon base 1a.
The type region 2a is diffused to serve as a base, the emitter electrode 7b is electrically connected to the inside of the P type region 2, and the N + type region 3a having a relatively high impurity concentration is diffused to serve as an emitter.
Here, the thickness d'in the vicinity 4a of the surface of the P-type region 2a is less than or equal to the thickness d in the vicinity of the bottom for the reason described later. And P
Between the mold regions 2a N − In the type silicon substrate 1a or N − in the peripheral portion of the element
The probe region 10 is formed in the type silicon substrate 1a (in the figure, the former) with a predetermined diffusion depth, and has an impurity concentration higher than that of the N − type silicon substrate 1a. Further, the probe electrode 8 made of an aluminum film or the like is attached to the probe region 10 thereof.
Electrically connect to. Incidentally, 5b is an insulating film such as a Si oxide film.
次に、本実施例によりコレクタ電流（本発明でいう通
電電流）を検出する様子を第９図および第10図を用いて
説明する。第９図は第３実施例のBPTを適用した電気回
路図であり、BPTを60で示すシンボルで表す。すなわ
ち、コレクタＣ、ベースＢ、エミッタＥと新たにプロー
ブＰが追加された４端子を備えた半導体装置のシンボル
であり、このプローブＰは前記プローブ電極８を意味す
る。第９図に示す電気回路の構成は、前述した第６図図
示の第１実施例の電気回路の構成とほとんど同じであ
り、第６図と対応する部分は第６図と同一符号を付して
あり、その説明は省略する。対応しない部分は第１実施
例のMOSFET59が第３実施例のBPT60に変更されたこと
と、ベース入力抵抗61が追加されたことのみである。Next, the manner of detecting the collector current (current flowing in the present invention) according to this embodiment will be described with reference to FIGS. 9 and 10. FIG. 9 is an electric circuit diagram to which the BPT of the third embodiment is applied, and the BPT is represented by the symbol 60. That is, it is a symbol of a semiconductor device having a collector C, a base B, an emitter E and four terminals to which a probe P is newly added, and the probe P means the probe electrode 8. The structure of the electric circuit shown in FIG. 9 is almost the same as the structure of the electric circuit of the first embodiment shown in FIG. 6 described above, and the portions corresponding to those in FIG. 6 are designated by the same reference numerals as those in FIG. The description is omitted. The only non-corresponding parts are that the MOSFET 59 of the first embodiment is changed to the BPT 60 of the third embodiment and that the base input resistor 61 is added.
上記構成における各部波形図を第10図に示す。第10図
も前述した第１実施例の各部波形図第７図と同様であ
り、異なる点は半導体装置がMOSFET59からBPT60に変更
になったことに伴って、端子名称が変更になったこと
と、MOSFET59においてはゲート印加電圧VGで制御するの
に対してBPT60においてはベース電流Ibで制御すること
が異なる点である。第９図、第10図の説明において、前
述した第１実施例と重視する部分は省略し、とくにBPT6
0のプローブ・エミッタ間電圧VPEが第10図（４）に示す
波形になり、第10図（２）に示すコレクタ電流ICの波形
と相似であり、プローブ・エミッタ間電圧VPEよりコレ
クタ電流ICが検知できることを次に説明する。FIG. 10 shows a waveform chart of each part in the above configuration. FIG. 10 is also the same as FIG. 7 of the waveform chart of each part of the first embodiment described above, except that the semiconductor device has been changed from the MOSFET 59 to the BPT 60 and the terminal names have been changed. In the MOSFET 59, the gate applied voltage V G is used for control, whereas in the BPT 60, the base current I b is used for control. In the description of FIG. 9 and FIG. 10, parts which are important with respect to the first embodiment described above are omitted, and particularly BPT6
0 of the probe-emitter voltage V PE is the waveform shown in FIG. 10 (4), a similar to the waveform of the collector current I C shown in FIG. 10 (2), the collector than the voltage V PE between the probe and the emitter It will be described below that the current I C can be detected.
第２図図示のBPT60において、キャリアである電子はN
+型領域3aからＰ型領域2aに注入し、そしてN-型およびN
+型シリコン基体1a、1bに達する。ここで、Ｐ型領域2a
の表面付近4aの厚さｄ′は電流が表面付近4aを流れ易く
する為に底部付近の厚さｄ以下となっている。又、底部
付近の厚さｄはBPTの特性を良くする為に薄く設計され
ている。これは表面付近4aを流れた電子がプローブ領域
10の近傍を通過するようにする為である。そして、表面
付近4aの導電抵抗RC（前記第１実施例におけるチャネル
抵抗Rchに相当）による電圧降下をプローブ・エミッタ
間電圧VPEとして検出する事によって、このプローブ・
エミッタ間電圧VPEが第１実施例の（３）式と同様の関
係（本実施例の場合、VPE＝IC×RC）に従うため、プロ
ーブ・エミッタ間電圧VPEからコレクタ電流ICが検出で
きる。また、BPT60がOFF時は第１実施例と同様に第２図
に示すように空乏層12が成長してプローブ領域10を周囲
から電気的に絶縁するため、プローブ・エミッタ間電圧
VPEは０になる。In the BPT60 shown in FIG. 2, the electron as the carrier is N
Implanting from the + type region 3a to the P type region 2a, and N − type and N type
Reach + type silicon substrates 1a and 1b. Here, the P-type region 2a
The thickness d'in the vicinity of the surface 4a is less than or equal to the thickness d in the vicinity of the bottom so that the current can easily flow in the vicinity of the surface 4a. Further, the thickness d near the bottom is designed thin to improve the characteristics of BPT. This is because the electrons flowing near the surface 4a are in the probe area.
This is because it passes the vicinity of 10. Then, by detecting the voltage drop due to the conductive resistance R C (corresponding to the channel resistance R ch in the first embodiment) near the surface 4a as the probe-emitter voltage V PE , this probe
Since the emitter-to-emitter voltage V PE follows the same relationship as the equation (3) of the first embodiment (V PE = I C × R C in this embodiment), the probe-emitter voltage V PE to the collector current I C Can be detected. Further, when the BPT60 is OFF, the depletion layer 12 grows and electrically insulates the probe region 10 from the surroundings as shown in FIG.
V PE becomes 0.
以上説明した如く、第３実施例によれば、プローブ・
エミッタ間電圧VPEはコレクタ電流ICに比例した電圧に
なり、コレクタ電流ICが０のときはコレクタ・エミッタ
間電圧VCEが０でない時でも空乏層12の絶縁効果によりV
PEが０になり、正確なコレクタ電流ICが検出できるとい
う効果がある。As described above, according to the third embodiment, the probe
Emitter voltage V PE becomes a voltage proportional to the collector current I C, V the insulating effect of any depletion layer 12 when the collector current I C is non-zero collector-emitter voltage V CE when the 0
There is an effect that PE becomes 0 and an accurate collector current I C can be detected.
尚、上記第３実施例において、プローブ領域10を第２
実施例で示したようなＰ型シールド領域で周囲から電気
的に絶縁すれば、さらにより正確なコレクタ電流検出が
可能になる。In the third embodiment, the probe region 10 is set to the second
If the P-type shield region as shown in the embodiment is electrically insulated from the surroundings, more accurate collector current detection becomes possible.
次に、本発明の電流検出機能付半導体装置を採用した
パワートランジスタ（例えば、パワーMOSFET）と、その
信号処理回路の具体的な構成を第11図乃至第14図を用い
て説明する。Next, a specific configuration of a power transistor (for example, a power MOSFET) adopting the semiconductor device with a current detection function of the present invention and a signal processing circuit thereof will be described with reference to FIGS. 11 to 14.
第11図及び第12図はその一例であり、電流検出した信
号をオペアンプにて増幅して出力する機能を組込んだ例
である。そして、第11図は本例の各々の素子の具体的な
配置を表わす上面図、第12図はその等価回路図である。FIG. 11 and FIG. 12 show an example thereof, which is an example incorporating a function of amplifying and outputting a signal of which current is detected by an operational amplifier. Then, FIG. 11 is a top view showing a specific arrangement of each element of this example, and FIG. 12 is an equivalent circuit diagram thereof.
図に示すように、同一半導体基板100上にパワーMOSFE
Tが形成される電力制御部110と、その信号を増幅処理す
る信号処理部120が配置される。そして、前述の第１図
あるいは第８図に示すような構成のプローブ電極113
と、ソース電極111との間に発生した電気信号は負荷抵
抗122を経て、オペアンプ121に入力され、抵抗127,128
により決定される増幅率で増幅されて出力端子129から
出力される。As shown in the figure, power MOSFE is formed on the same semiconductor substrate 100.
A power control unit 110 in which T is formed and a signal processing unit 120 that amplifies the signal are arranged. Then, the probe electrode 113 having the structure as shown in FIG. 1 or FIG.
And the electric signal generated between the source electrode 111 and the source electrode 111 are input to the operational amplifier 121 via the load resistor 122, and the resistors 127 and 128 are connected.
It is amplified by the amplification factor determined by and output from the output terminal 129.
第13図及び第14図は他の例であり、電流検出した信号
をオペアンプで増幅して出力すると同時に、コンパレー
タで設定値と比較し、その信号が設定値より大きい時は
素子の破壊防止のために自己遮断する機能を組込んだ例
である。そして、第13図は本例の各々の素子の具体的な
配置を表わす平面図、第14図はその等価回路である。FIGS. 13 and 14 show another example.A current detection signal is amplified by an operational amplifier and output, and at the same time, it is compared with a set value by a comparator, and when the signal is larger than the set value, the element is prevented from being destroyed. For this reason, this is an example that incorporates a self-blocking function. Then, FIG. 13 is a plan view showing a specific arrangement of each element of this example, and FIG. 14 is an equivalent circuit thereof.
図に示すように、同一半導体基板200上に電力制御部2
10と、その信号を増幅、比較等の処理を行なう信号処理
部220が配置される。As shown in the figure, the power control unit 2 is provided on the same semiconductor substrate 200.
10 and a signal processing unit 220 that performs processing such as amplification and comparison of the signal are arranged.
そして、プローブ電極213とソース電極211との間に発
生した電気信号は負荷抵抗224を経て、オペアンプ221と
コンパレータ222にそれぞれ入力される。Then, the electric signal generated between the probe electrode 213 and the source electrode 211 is input to the operational amplifier 221 and the comparator 222 via the load resistance 224.
オペアンプ221では上記の例と同様に抵抗227,228によ
り決定される増幅率で増幅され、出力端子229から出力
される。一方、コンパレータ222では比較電圧Vrefによ
り設定された電流値よりも大きいと判断したときはその
コンパレータ222の出力がローレベルからハイレベルに
変化してMOSトランジスタ223がON状態となり、電力制御
部210のゲート電極212を接地電位にしてその作動を強制
的に停止させ、破壊防止を行なう。尚、第11図乃至第14
図において、112はゲート電極、114,214は半導体基板の
裏面に形成されるドレイン電極である。The operational amplifier 221 is amplified by the amplification factor determined by the resistors 227 and 228 as in the above example, and is output from the output terminal 229. On the other hand, when the comparator 222 determines that the current value is larger than the current value set by the comparison voltage V ref, the output of the comparator 222 changes from low level to high level, the MOS transistor 223 is turned on, and the power control unit 210 The gate electrode 212 is set to the ground potential to forcibly stop its operation to prevent destruction. Incidentally, FIGS. 11 to 14
In the figure, 112 is a gate electrode, and 114 and 214 are drain electrodes formed on the back surface of the semiconductor substrate.
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は上記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。例えば、第１実施例、第２実施例におい
てはＮチャネル型であるが、Ｐチャネル型にも適用可能
であり、又、絶縁膜5aは酸化物（Oxide）でなくともSi3
N4等の他の絶縁物（Insulator）から成る膜であっても
よい。第３実施例においてはNPN型であるが、PNP型にも
適用可能である。又、N+型シリコン基板1bをＰ型のシリ
コン基体に変更した導電変調型MOSFET（特開昭60−1969
74号公報）等にも本発明は適用可能である。Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention. For example, in the first and second embodiments, the N-channel type is used, but the P-channel type is also applicable, and the insulating film 5a does not have to be an oxide (Oxide) but Si 3
It may be a film made of another insulator (Insulator) such as N 4 . In the third embodiment, the NPN type is used, but the PNP type is also applicable. In addition, a conductivity modulation type MOSFET in which the N + type silicon substrate 1b is changed to a P type silicon substrate (Japanese Patent Laid-Open No. 60-1969).
The present invention can also be applied to, for example, Japanese Patent Publication No. 74).
ドレイン電極とプローブ電極との間の電圧から通電電
流を検出しているので、何ら電流検出用抵抗を外付けす
ることなく、通電時には通電電流に比例した検出信号を
出力することができ、また非通電時には電流通過経路と
プローブ電流とを遮断することができるため、部品点数
が減少でき、コストダウンが可能となり、半導体装置の
体格も比較的小さくできる。Since the energized current is detected from the voltage between the drain electrode and the probe electrode, it is possible to output a detection signal proportional to the energized current when energized without externally attaching a current detection resistor. Since the current passage path and the probe current can be cut off during energization, the number of parts can be reduced, the cost can be reduced, and the size of the semiconductor device can be made relatively small.
また、非通電時には電流通過経路とプローブ電極とを
遮断するため、ソース電極またはドレイン電極からフラ
イバックパルスが発生した場合においても電位検出回路
を保護することができる。Further, since the current passage path and the probe electrode are cut off when the power is not supplied, the potential detection circuit can be protected even when a flyback pulse is generated from the source electrode or the drain electrode.
更に、第１チャネル領域と第２チャネル領域とが対向
していることで、実際に電流が通過している第１チャネ
ルの近傍の半導体基板の電位を、第２チャネル領域に形
成されるチャネルを介して精度良く検出することができ
る。Further, since the first channel region and the second channel region are opposed to each other, the potential of the semiconductor substrate in the vicinity of the first channel through which the current actually passes can be set to the channel formed in the second channel region. It is possible to detect it with high accuracy.
第１図は本発明を縦型のMOSFETに採用した第１実施例の
断面図、第２図は本発明を縦型のバイポーラトランジス
タに採用した第３実施例の断面図、第３図は従来の縦型
のMOSFETの断面図、第４図は第３図におけるMOSFETを用
いた電気回路図、第５図は第４図における電気回路の作
動を説明する波形図、第６図は第１図および第８図にお
けるMOSFETを用いる電気回路図、第７図は第６図におけ
る電気回路の作動を説明する波形図、第８図は第１実施
例の応用としての第２実施例の断面図、第９図は第２図
におけるバイポーラトランジスタを用いた電気回路図、
第10図は第９図における電気回路の作動を説明する波形
図、第11図はパワートランジスタとその信号処理回路の
具体的な構成の一例の上面図、第12図は第11図における
等価回路図、第13図はパワートランジスタとその信号処
理回路の具体的な構成の他の例の上面図、第14図は第13
図における等価回路図である。 1a……N-型シリコン基体,1b……N+型シリコン基体,2…
…Ｐ型領域,3……N+型領域,4……チャネル部,5……絶縁
膜,6a……ゲート電極,6b……ベース電極,7a……ソース
電極,7b……エミッタ電極,8……プローブ電極,10……プ
ローブ領域,12……空乏層,13……Ｐ型シールド領域,14
……プローブチャネル部,15……シールド電極。FIG. 1 is a sectional view of a first embodiment in which the present invention is applied to a vertical MOSFET, FIG. 2 is a sectional view of a third embodiment in which the present invention is applied to a vertical bipolar transistor, and FIG. FIG. 4 is a sectional view of a vertical MOSFET of FIG. 4, FIG. 4 is an electric circuit diagram using the MOSFET in FIG. 3, FIG. 5 is a waveform diagram for explaining the operation of the electric circuit in FIG. 4, and FIG. And an electric circuit diagram using the MOSFET in FIG. 8, FIG. 7 is a waveform diagram for explaining the operation of the electric circuit in FIG. 6, and FIG. 8 is a sectional view of a second embodiment as an application of the first embodiment. FIG. 9 is an electric circuit diagram using the bipolar transistor in FIG.
FIG. 10 is a waveform diagram for explaining the operation of the electric circuit in FIG. 9, FIG. 11 is a top view of an example of a concrete configuration of the power transistor and its signal processing circuit, and FIG. 12 is an equivalent circuit in FIG. FIG. 13 is a top view of another example of the specific configuration of the power transistor and its signal processing circuit, and FIG.
It is an equivalent circuit diagram in the figure. 1a ... N - type silicon substrate, 1b ... N + type silicon substrate, 2 ...
… P type region, 3 …… N + type region, 4 …… Channel part, 5 …… Insulating film, 6a …… Gate electrode, 6b …… Base electrode, 7a …… Source electrode, 7b …… Emitter electrode, 8 ...... Probe electrode, 10 ...... Probe area, 12 ...... Depletion layer, 13 ...... P-type shield area, 14
...... Probe channel, 15 ...... Shield electrode.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 博彦 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (72)発明者 原 邦彦 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内 (56)参考文献 特開 昭53−94186（ＪＰ，Ａ) 特開 昭58−223369（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hirohiko Saito 1-1, Showa-cho, Kariya city, Aichi Prefecture Nihon Denso Co., Ltd. (72) Inventor Kunihiko Hara 1-1-cho, Showa town, Kariya city, Aichi Nidec Incorporated (56) References JP-A-53-94186 (JP, A) JP-A-58-223369 (JP, A)
Claims (4)
を有する半導体基板と、 該半導体基板中の主表面側の所定領域に形成された第２
導電型の第２導電型拡散層と、 該第２導電型拡散層中に形成された第１導電型の第１導
電型拡散層と、 該第１導電型拡散層及び前記第２導電型拡散層に電気接
続されたソース電極と、 前記半導体基板中の主表面側に、前記第２導電型拡散層
と所定距離を有して形成された第２導電型のシールド領
域と、 該シールド領域中に形成された第１導電型のプローブ領
域と、 該プローブ領域に電気接続されたプローブ電極と 前記第１導電型拡散層、前記第２導電型拡散層、及び前
記半導体基板上に形成された絶縁膜と、 該絶縁膜上に形成され、前記第２導電型拡散層内の表面
における前記第１導電型拡散層と前記半導体基板との間
の第１チャネル領域、及び前記シールド領域内の表面に
おける前記プローブ領域と前記半導体基板との間であっ
て前記第１チャネル領域に対向した第２チャネル領域
に、同時にチャネルを形成させるゲート電極と、 前記プローブ電極に電気接続され、前記第２チャネル領
域に形成される前記チャネルを介して、前記通電電流に
応じた前記半導体基板の電位を検出する電位検出回路と を備えることを特徴とする電流検出機能付半導体装置。1. A semiconductor substrate having a first conductivity type and electrically connected to a drain electrode, and a second substrate formed in a predetermined region on the main surface side in the semiconductor substrate.
A conductive type second conductive type diffusion layer, a first conductive type first conductive type diffusion layer formed in the second conductive type diffusion layer, the first conductive type diffusion layer and the second conductive type diffusion layer A source electrode electrically connected to the layer, a second conductivity type shield region formed on the main surface side of the semiconductor substrate at a predetermined distance from the second conductivity type diffusion layer, and a shield region in the shield region. A first conductivity type probe region, a probe electrode electrically connected to the probe region, the first conductivity type diffusion layer, the second conductivity type diffusion layer, and an insulation formed on the semiconductor substrate. A film, a first channel region formed on the insulating film in the second conductivity type diffusion layer between the first conductivity type diffusion layer and the semiconductor substrate, and a surface in the shield region. Between the probe region and the semiconductor substrate, A gate electrode that forms a channel at the same time in a second channel region facing the first channel region, and a channel that is electrically connected to the probe electrode and is formed in the second channel region according to the conduction current. And a potential detecting circuit for detecting the potential of the semiconductor substrate.
有し、前記ドレイン電極に電気接続する高濃度基底層
と、該高濃度基底層上に積層され、少なくとも一層から
成り低濃度の不純物濃度を有する低濃度基底層とから構
成されている特許請求の範囲第１項に記載の電流検出機
能付半導体装置。2. The semiconductor substrate has a high-concentration impurity concentration, a high-concentration base layer electrically connected to the drain electrode, and a low-concentration impurity layer that is stacked on the high-concentration base layer and has at least one layer. The semiconductor device with a current detecting function according to claim 1, which is composed of a low-concentration base layer having a concentration.
ル領域は隣接して形成されており、前記ゲート電極は、
前記第１チャネル領域上から前記第２チャネル領域上に
渡って形成されている特許請求の範囲第１項乃至第２項
の何れかに記載の電流検出機能付半導体装置。3. The first channel region and the second channel region are formed adjacent to each other, and the gate electrode comprises:
The semiconductor device with a current detecting function according to claim 1, wherein the semiconductor device is formed over the first channel region and the second channel region.
るオペアンプからなり、前記オペアンプの一方の入力線
に前記プローブ電極が電気接続され、他方の入力線が前
記ソース電極に電気接続される特許請求の範囲第１項乃
至第３項の何れかに記載の電流検出機能付半導体装置。4. The potential detection circuit comprises an operational amplifier having two input lines, one input line of the operational amplifier is electrically connected to the probe electrode, and the other input line is electrically connected to the source electrode. A semiconductor device with a current detection function according to any one of claims 1 to 3.
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|---|---|---|---|
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1987
- 1987-02-06 JP JP62026969A patent/JPH0834221B2/en not_active Expired - Lifetime
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