JPH08340118A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
- Publication number
- JPH08340118A JPH08340118A JP16809895A JP16809895A JPH08340118A JP H08340118 A JPH08340118 A JP H08340118A JP 16809895 A JP16809895 A JP 16809895A JP 16809895 A JP16809895 A JP 16809895A JP H08340118 A JPH08340118 A JP H08340118A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- laser beam
- semiconductor thin
- width dimension
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
じる結晶化が不均一な帯状部分を縮小する。 【構成】 絶縁基板1の上には非単結晶性の半導体薄膜
13が形成される。半導体薄膜13にレーザビーム4を
照射してその結晶化を図る。結晶化した半導体薄膜13
をチャネル領域として薄膜トランジスタを形成する。照
射工程では、X方向(走査方向)に沿ってレーザビーム
4を部分的にオーバーラップさせながら間欠的に照射し
て半導体薄膜13を結晶化する。この際、レーザビーム
4はその断面強度がX方向に対して略台形分布を有して
いる。台形分布の勾配部分7の幅寸法Sを100μm以
下に制御する。これにより、X方向と直交するY方向に
残される結晶化が不均一な帯状部分8の幅寸法wを7μ
m以下に抑制する事ができる。
Description
半導体薄膜を活性層とする薄膜トランジスタが集積的に
形成された薄膜半導体装置の製造方法に関する。より詳
しくは、絶縁基板上に半導体薄膜を成膜した後その結晶
化を目的として行なわれるレーザアニール技術に関す
る。
ス化する方法の一環として、レーザアニール技術が開発
されている。これは、絶縁基板上に成膜された非単結晶
性の半導体薄膜にレーザビームを照射して局部的に加熱
した後、その冷却過程で半導体薄膜を結晶化するもので
ある。この結晶化した半導体薄膜を活性層(チャネル領
域)として薄膜トランジスタを集積形成する。照射工程
では、一般に走査方向に沿ってレーザビームを部分的に
重複させながら間欠的に照射している。レーザビームを
オーバーラップさせる事により半導体薄膜の結晶化が比
較的均一に行なえる。
てレーザビームを部分的にオーバーラップ照射する場
合、レーザビームのエネルギー断面強度分布はできるだ
け平坦である事が望ましい。しかしながら、実際にはレ
ーザビームの中央部に比べ周辺部は強度が弱くなってお
り、特に端部ではある傾斜を持ってエネルギー断面強度
分布が減衰している。換言すると、レーザビームのエネ
ルギー断面強度分布は平坦な中央部と傾斜した周辺部を
含む台形形状となっている。この様な状態でオーバーラ
ップ照射を行なうと、レーザビームのショットとショッ
トの間で且つレーザビーム端が照射された部位では、結
晶化の不均一な領域が帯状に発生していた。一般に、こ
の結晶化が不均一な帯状部分では結晶粒径が小さくなっ
ている。レーザビーム端ではエネルギー強度が殆ど0に
近く、この境界からエネルギーが徐々に勾配を持って大
きくなりアニールに十分なエネルギーへと到達する。従
来、エネルギー断面強度分布の勾配部分の幅が0.5〜
1mm程度であった為、これに応じて結晶化の不均一な帯
状部分の幅寸法が100μmのオーダーとなっていた。
この為、帯状部分をたまたまチャネル領域として薄膜ト
ランジスタを形成した場合、数十μmサイズの薄膜トラ
ンジスタのチャネル領域が全て帯状部分に含まれてしま
い、結晶サイズが小さい事に起因する性能の低いトラン
ジスタとなってしまう。従って、複数の薄膜トランジス
タをマトリクス状に配列して絶縁基板上に集積形成した
場合、結晶化の不均一な帯状部分の存在の為、個々の薄
膜トランジスタの間で動作特性にバラツキが生じてい
た。
決する為以下の手段を講じた。即ち、本発明によれば薄
膜半導体装置は基本的に以下の工程により製造される。
先ず成膜工程を行ない、絶縁基板の上に非単結晶性の半
導体薄膜を形成する。次に照射工程を行ない、該半導体
薄膜にレーザビームを照射してその結晶化を図る。最後
に加工工程を行ない、結晶化した半導体薄膜をチャネル
領域として薄膜トランジスタを形成する。特徴事項とし
て、前記照射工程は走査方向に沿って該レーザビームを
部分的に重複させながら間欠的に照射して該半導体薄膜
を結晶化する際、該レーザビームはその断面強度が走査
方向に対して略台形分布を有しており、該台形分布の勾
配部分の幅寸法を100μm以下に制御している。勾配
部分の幅寸法が100μm以下に制御されたレーザビー
ムを所定の重複比で間欠照射する事により、該走査方向
と直交する方向に残される結晶化が不均一な帯状部分の
幅寸法を7μm以下に抑制する。前記加工工程は個々の
薄膜トランジスタのチャネル領域に流れる電流方向が該
帯状部分と平行になる様に該半導体薄膜をパタニング加
工し、且つ該チャネル領域の幅寸法が該帯状部分の幅寸
法の二倍を超える様に該半導体薄膜をパタニング加工す
る。
る。この場合、表示装置は以下の工程により製造され
る。先ず成膜工程を行ない、絶縁基板の上に非単結晶性
の半導体薄膜を形成する。次に照射工程を行ない、該半
導体薄膜にレーザビームを照射してその結晶化を図る。
続いて第1加工工程を行ない、結晶化した半導体薄膜を
チャネル領域として薄膜トランジスタを形成する。さら
に第2加工工程を行ない、該薄膜トランジスタに接続し
て画素電極を形成する。最後に組立工程を行ない、予め
対向電極が形成された対向基板を所定の間隙を介して該
絶縁基板に接合した後、該間隙に電気光学物質を注入す
る。特徴事項として、前記照射工程は走査方向に沿って
該レーザビームを部分的に重複させながら間欠的に照射
して該半導体薄膜を結晶化する際、該レーザビームはそ
の断面強度が走査方向に対して略台形分布を有してお
り、該台形分布の勾配部分の幅寸法を100μm以下に
制御する。
領域(活性層)となる半導体薄膜に対し、レーザビーム
をオーバーラップしながら照射し、半導体薄膜の結晶化
を図って薄膜トランジスタの特性を向上させる。この
際、レーザビーム端におけるエネルギー勾配部分の幅寸
法を100μm以下に制御し、ビームオーバーラップ部
分に発生する結晶化が不均一な帯状部分の幅寸法を7μ
m以下に抑制する。さらに、薄膜トランジスタのチャネ
ル領域の幅寸法を帯状部分の幅寸法より二倍以上とし且
つチャネル領域に流れる電流方向が帯状部分と平行にな
る様にパタニングする。これにより、仮に、チャネル領
域の一部に結晶化が不均一な帯状部分が含まれていて
も、結晶化が均一な残りの部分により薄膜トランジスタ
の動作特性を実効的に確保でき、複数の薄膜トランジス
タ間で特性の均一化が達成される。
詳細に説明する。図1は本発明にかかる薄膜半導体装置
製造方法の主要部をなすレーザビーム照射工程を示す模
式図である。(A)はレーザビーム照射系の全体構成を
示し、(B)はレーザビームの断面形状を示し、(C)
はレーザビームのエネルギー断面強度分布を示し、
(D)はレーザビームのオーバーラップ照射方法を示
し、(E)は半導体薄膜に残された結晶化が不均一な帯
状部分のパタンを表わしている。
ジが組み込まれたアニールチャンバ2の中に絶縁基板1
を投入する。なおこの絶縁基板1の表面には非単結晶性
の半導体薄膜13が予め成膜されている。半導体薄膜1
3としては例えば非晶質シリコンが形成される。このチ
ャンバ2内で例えばXeClエキシマレーザ3から放射
されたレーザビーム4を絶縁基板1に照射する。これに
より非晶質シリコンを一旦溶融し、冷却過程で結晶化を
図り多結晶シリコンに転換する。これにより、薄膜トラ
ンジスタの電気特性を改善する。なお、レーザビームの
エネルギー断面強度の均一性を保つ為、ビーム形成器5
が挿入されている。ビーム形成器5を通過したレーザビ
ームは反射鏡6で反射した後、チャンバ2内に収納され
た絶縁基板1に照射される(A)。レーザアニールを行
なう際、XYステージを−X方向に移動する。これによ
り、絶縁基板はレーザビーム4に対し相対的にX方向に
走査される事になる(B)。レーザビームのX方向の幅
寸法より小さいピッチでステージを1ショット毎に移動
し、基板1の全体にレーザビーム4が照射できる様にア
ニールする(D)。レーザビームは(C)に示す様に、
走査方向(X方向)に沿ってエネルギー断面強度を見た
時、その断面のX方向端部でエネルギー勾配部分7が発
生する。レーザビームのサイズをX方向で5mm、これと
直交するY方向で20mmとし、アニールチャンバ2内の
ステージをX方向に沿ってレーザビームの1ショット毎
にピッチP=500μmで移動する(D)。この時、1
ショット分のエネルギービームの端部が照射された領域
は結晶化が不均一な(結晶サイズが小さい)帯状部分8
となる。本発明ではレーザビーム間のエネルギー勾配部
分7をその幅寸法Sが100μm以下となる様に制御し
ている。この様にすると結晶化が不均一な帯状部分8の
幅寸法wは約7μm前後となる。帯状部分8の幅寸法w
はレーザビーム4の勾配部分7の幅寸法Sが短ければ短
いほど細くなる。そして、この帯状部分8はレーザビー
ムの1ショット間の移動ピッチP=500μmの間隔で
周期的に現われる(E)。例えば、勾配部分7の幅寸法
Sが1mmに近いレーザビームを用いてオーバーラップ照
射を行なうと、結晶化が不均一な帯状部分8の幅寸法w
は0.5mmに達する。ところが、本発明によればこの勾
配部分7の幅寸法Sを100μm以下に制御する事で、
帯状部分8の幅寸法wを3〜7μm程度に抑える事がで
きる。この様にすれば、実用的なデバイスサイズで薄膜
トランジスタを集積形成できる。仮に帯状部分8の幅寸
法wが0.5mm程度であると、実用的な薄膜トランジス
タのチャネル幅(最大でも100〜300μm程度)に
対応できない。
導体装置製造方法では、絶縁基板1の上に非単結晶性の
半導体薄膜13を形成した後、半導体薄膜13にレーザ
ビーム4を照射してその結晶化を図る。この後、結晶化
した半導体薄膜13をチャネル領域として薄膜トランジ
スタを形成する。照射工程では、走査方向(X方向)に
沿ってレーザビーム4を部分的に重複(オーバーラッ
プ)させながら間欠的(パルス的)に照射して半導体薄
膜13を結晶化する。この際、レーザビーム4はそのエ
ネルギー断面強度分布が走査方向(X方向)に対して略
台形分布を有している。特徴事項として、台形分布の勾
配部分7の幅寸法Sを100μm以下に制御する。勾配
部分7の幅寸法Sが100μm以下に制御されたレーザ
ビーム4を所定のオーバーラップ比で間欠照射(パルス
ショット)する事により、走査方向(X方向)と直交す
るY方向に残される結晶化が不均一な帯状部分8の幅寸
法wを7μm以下に抑制できる。なお、図1に示した実
施例ではXeClのエキシマレーザ3を用いたが、本発
明はこれに限られるものではない。例えばKrFのエキ
シマレーザやその他のパルスレーザを用いてレーザビー
ム4を生成しても良い。又、絶縁基板1に非晶質シリコ
ンを成膜したが本発明はこれに限られるものではない。
例えば、半導体薄膜としてシリコンにゲルマニウムを混
入した材料を絶縁基板1に成膜する事も考えられる。何
れにしても、半導体薄膜はレーザアニールによって特性
改善がなされる材料であれば良い。
導体装置の一例を表わす模式的な平面図である。図示す
る様に、絶縁基板1の上には半導体薄膜をチャネル領域
とする薄膜トランジスタ9がマトリクス状(行列状)に
集積形成されている。個々の薄膜トランジスタ9はゲー
トライン10とソースライン11/ドレインライン12
の交差部に配置している。なお、本例ではレーザアニー
ルにより先に半導体薄膜を結晶化した後、パタニング加
工して個々の薄膜トランジスタ9の素子領域としてい
る。これに代えて、成膜した半導体薄膜を先にアイラン
ド状にパタニング加工した後、レーザビームを照射して
結晶化を図っても良い。
の1個分を拡大して表わした模式的な平面図である。こ
の薄膜トランジスタ9はドレインライン12に連続する
ドレイン領域Dと、ソースライン11に連続するソース
領域Sと、両者の間に介在するチャネル領域Chと、こ
の上にゲート絶縁膜を介して重ねられたゲート電極Gと
から構成されている。なおゲート電極Gはゲートライン
10に連続している。ドレイン領域D、ソース領域S及
びチャネル領域Chは半導体薄膜13に形成されてい
る。ここでチャネル領域Chの幅寸法Wは例えば14μ
mに設定される。一方、半導体薄膜13に残された結晶
化が不均一な帯状部分8の幅寸法wは7μmである。帯
状部分8はチャネル領域Chの幅方向と直交している。
換言すると、帯状部分8は薄膜トランジスタ9の電流が
流れる方向と平行である。帯状部分8の幅寸法wがチャ
ネル領域Chの幅寸法Wの半分以下に設定する事が重要
である。チャネル領域Chの幅部分の半分が結晶粒径の
小さい帯状部分8によって占められていても、残りの結
晶粒径の大きい部分が電流を十分流してくれる。これに
対し、従来帯状部分8の幅寸法wが数十μmないし数百
μmに達すると、薄膜トランジスタのチャネル領域Ch
の全体が帯状部分に含まれる場合が生じ、薄膜トランジ
スタの動作特性にバラツキが生じる。これに対し、本発
明では個々の薄膜トランジスタ9のチャネル領域Chに
流れる電流方向が帯状部分8と平行になる様に半導体薄
膜13をパタニング加工し、且つチャネル領域Chの幅
寸法Wが帯状部分8の幅寸法wの二倍を超える様に半導
体薄膜13をパタニング加工する。
方法の他の例を示す模式図である。先の実施例ではX方
向のみのレーザビーム端を考慮していたが、実際にはY
方向にもレーザビーム端は存在する。その為、本例では
ビームのY方向を光学的に拡大し、基板1の全体を1本
のレーザビーム4でカバーする。例えば300mm角の基
板1に対し、レーザビーム4の断面サイズを300mm×
5mmに設定してレーザアニールを行なう。先の例と同様
に、レーザビーム4の1ショット当たり、ステージを5
00μmピッチで移動する。この様にすると大型の基板
1に対して半導体薄膜の結晶性のムラが顕著に抑制でき
る。
導体装置の一例を示す模式的な断面図である。絶縁基板
51の表面には半導体薄膜52が所定の形状にパタニン
グされており素子領域を形成する。この半導体薄膜52
は本発明に従ってレーザアニール処理を施されたもので
ある。半導体薄膜52には不純物が高濃度に拡散された
ソース領域Sとドレイン領域Dとが形成されており両者
の間にチャネル領域Chが設けられる。チャネル領域C
hの上方にはゲート酸化膜53及びゲート窒化膜54を
介してゲート電極Gが形成されており、薄膜トランジス
タを構成する。この薄膜トランジスタは第1層間絶縁膜
55により被覆されている。この第1層間絶縁膜55に
設けられた第1コンタクトホールを介して信号配線56
がソース領域Sに電気接続されている。第1層間絶縁膜
55の上にはさらに第2層間絶縁膜57が成膜される。
この第2層間絶縁膜57の上にはITO等の透明導電膜
からなる画素電極58がパタニング形成されており、第
2コンタクトホールを介して薄膜トランジスタのドレイ
ン領域Dに電気接続されている。かかる構成を有する薄
膜半導体装置は、例えばアクティブマトリクス型表示装
置の駆動基板として応用される。
造された表示装置の一例を簡潔に説明する。本表示装置
は駆動基板101と対向基板102と両者の間に保持さ
れた電気光学物質103とを備えたパネル構造を有す
る。電気光学物質103としては液晶材料等が広く用い
られている。駆動基板101には画素アレイ部104と
駆動回路部とが集積形成されている。駆動回路部は垂直
駆動回路105と水平駆動回路106とに分かれてい
る。又、駆動基板101の周辺部上端には外部接続用の
端子部107が形成されている。端子部107は配線1
08を介して垂直駆動回路105及び水平駆動回路10
6に接続している。一方、対向基板102の内表面には
対向電極(図示せず)が全面的に形成されている。画素
アレイ部104には行状のゲートライン109と列状の
信号ライン110が形成されている。ゲートライン10
9は垂直駆動回路105に接続し、信号ライン110は
水平駆動回路106に接続する。両ラインの交差部には
画素電極111とこれを駆動する薄膜トランジスタ11
2が集積形成されている。
ーザビーム端における勾配部分の幅寸法を100μm以
下に制御している。このレーザビームを用いて半導体薄
膜に対しオーバーラップ照射を行なう事により、結晶化
が不均一な帯状部分の幅寸法を3〜7μm程度に抑制で
きる。従って、14μm程度のチャネルサイズに微細化
された薄膜トランジスタを集成形成可能である。この様
なチャネルサイズであってもトランジスタ特性としては
十分なものが得られる。この為薄膜トランジスタをマト
リクス状に配列した場合等、レーザアニールにより高性
能なトランジスタ性能が均一に得られる。これにより、
薄膜トランジスタを画素電極のスイッチング素子として
利用したアクティブマトリクス型の表示装置等を安定的
に製造できる。加えて、アクティブマトリクス型の表示
装置の駆動基板に一体的に形成される周辺駆動回路部も
安定化できる。
となるレーザビーム照射工程を示す模式図である。
例を示す模式的な平面図である。
ランジスタの模式的な拡大平面図である。
る。
まれる薄膜トランジスタの構成を示す模式的な断面図で
ある。
す斜視図である。
Claims (3)
- 【請求項1】 絶縁基板の上に非単結晶性の半導体薄膜
を形成する成膜工程と、該半導体薄膜にレーザビームを
照射してその結晶化を図る照射工程と、結晶化した半導
体薄膜をチャネル領域として薄膜トランジスタを形成す
る加工工程とを行なう薄膜半導体装置の製造方法であっ
て、 前記照射工程は、走査方向に沿って該レーザビームを部
分的に重複させながら間欠的に照射して該半導体薄膜を
結晶化する際、該レーザビームはその断面強度が走査方
向に対して略台形分布を有しており、該台形分布の勾配
部分の幅寸法を100μm以下に制御する事を特徴とす
る薄膜半導体装置の製造方法。 - 【請求項2】 前記照射工程は勾配部分の幅寸法が10
0μm以下に制御されたレーザビームを所定の重複比で
間欠照射する事により、該走査方向と直交する方向に残
される結晶化が不均一な帯状部分の幅寸法を7μm以下
に抑制する一方、前記加工工程は個々の薄膜トランジス
タのチャネル領域に流れる電流方向が該帯状部分と平行
になる様に該半導体薄膜をパタニング加工し且つ該チャ
ネル領域の幅寸法が該帯状部分の幅寸法の二倍を超える
様に該半導体薄膜をパタニング加工する事を特徴とする
請求項1記載の薄膜半導体装置の製造方法。 - 【請求項3】 絶縁基板の上に非単結晶性の半導体薄膜
を形成する成膜工程と、該半導体薄膜にレーザビームを
照射してその結晶化を図る照射工程と、結晶化した半導
体薄膜をチャネル領域として薄膜トランジスタを形成す
る第1加工工程と、該薄膜トランジスタに接続して画素
電極を形成する第2加工工程と、予め対向電極が形成さ
れた対向基板を所定の間隙を介して該絶縁基板に接合し
た後該間隙に電気光学物質を注入する組立工程とを行な
う表示装置の製造方法であって、 前記照射工程は、走査方向に沿って該レーザビームを部
分的に重複させながら間欠的に照射して該半導体薄膜を
結晶化する際、該レーザビームはその断面強度が走査方
向に対して略台形分布を有しており、該台形分布の勾配
部分の幅寸法を100μm以下に制御する事を特徴とす
る表示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16809895A JP3550805B2 (ja) | 1995-06-09 | 1995-06-09 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16809895A JP3550805B2 (ja) | 1995-06-09 | 1995-06-09 | 薄膜半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08340118A true JPH08340118A (ja) | 1996-12-24 |
JP3550805B2 JP3550805B2 (ja) | 2004-08-04 |
Family
ID=15861808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16809895A Expired - Fee Related JP3550805B2 (ja) | 1995-06-09 | 1995-06-09 | 薄膜半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3550805B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7408144B2 (en) | 1997-12-17 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including a multi-phase prism |
CN100456497C (zh) * | 2002-07-02 | 2009-01-28 | 株式会社日立制作所 | 薄膜半导体器件 |
WO2013030885A1 (ja) * | 2011-08-30 | 2013-03-07 | パナソニック株式会社 | 薄膜形成基板の製造方法及び薄膜基板 |
WO2013031198A1 (ja) * | 2011-08-30 | 2013-03-07 | パナソニック株式会社 | 薄膜形成基板の製造方法、薄膜素子基板の製造方法、薄膜基板及び薄膜素子基板 |
US9111803B2 (en) | 2011-10-03 | 2015-08-18 | Joled Inc. | Thin-film device, thin-film device array, and method of manufacturing thin-film device |
-
1995
- 1995-06-09 JP JP16809895A patent/JP3550805B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7408144B2 (en) | 1997-12-17 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including a multi-phase prism |
CN100456497C (zh) * | 2002-07-02 | 2009-01-28 | 株式会社日立制作所 | 薄膜半导体器件 |
WO2013030885A1 (ja) * | 2011-08-30 | 2013-03-07 | パナソニック株式会社 | 薄膜形成基板の製造方法及び薄膜基板 |
WO2013031198A1 (ja) * | 2011-08-30 | 2013-03-07 | パナソニック株式会社 | 薄膜形成基板の製造方法、薄膜素子基板の製造方法、薄膜基板及び薄膜素子基板 |
US9236487B2 (en) | 2011-08-30 | 2016-01-12 | Joled Inc. | Method of manufacturing substrate having thin film thereabove, method of manufacturing thin-film-device substrate, thin-film substrate, and thin-film-device substrate |
US9111803B2 (en) | 2011-10-03 | 2015-08-18 | Joled Inc. | Thin-film device, thin-film device array, and method of manufacturing thin-film device |
Also Published As
Publication number | Publication date |
---|---|
JP3550805B2 (ja) | 2004-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100396966B1 (ko) | 박막트랜지스터장치의제조방법 | |
KR100250851B1 (ko) | 폴리실리콘 박막 트랜지스터의 제조 방법 및 장치 | |
US7192852B2 (en) | Method for fabricating image display device | |
US7145623B2 (en) | Flat panel display having concentrated switching element arrangement and method of manufacturing the same | |
KR100816344B1 (ko) | 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법 | |
US7253864B2 (en) | Active matrix display device with active element including a semiconductor film formed of an aggregate of single crystals each extending in the same direction | |
KR100686946B1 (ko) | 반도체 박막기판, 반도체장치, 반도체장치의 제조방법 및전자장치 | |
WO2000002251A1 (fr) | Transistor a couches minces et affichage a cristaux liquides | |
KR100496139B1 (ko) | 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법 | |
KR19990023628A (ko) | 다결정 반도체박막의 제조방법 및 제조장치 | |
KR100406614B1 (ko) | 액정 표시 장치 및 tft 패널 | |
US6759628B1 (en) | Laser annealing apparatus | |
JPH06289431A (ja) | 薄膜トランジスタの形成方法とアクティブマトリクス表示素子 | |
JP2004054168A (ja) | 画像表示装置 | |
JP5451625B2 (ja) | 母基板及びその製造方法 | |
JP2001044133A (ja) | レーザ照射方法及び半導体装置の製造方法 | |
JP3550805B2 (ja) | 薄膜半導体装置の製造方法 | |
JPH0242717A (ja) | エネルギービーム照射方法 | |
JPH07302907A (ja) | アクティブマトリクス表示素子およびその製造方法 | |
JPH08186268A (ja) | 薄膜半導体装置の製造方法 | |
JPH10199808A (ja) | シリコン膜の結晶化方法 | |
KR100833956B1 (ko) | 비정질 실리콘 결정화용 광학 마스크 | |
JP2000340506A (ja) | 半導体薄膜結晶化方法及びレーザ照射装置 | |
KR0170467B1 (ko) | 비단결정 반도체 장치 및 그 제조 방법 | |
JPH0566422A (ja) | 液晶表示装置の製造方法及びセンサの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040205 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040302 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20040330 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Effective date: 20040412 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090514 |
|
LAPS | Cancellation because of no payment of annual fees |