JPH0833718B2 - Television screen display - Google Patents
Television screen displayInfo
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- JPH0833718B2 JPH0833718B2 JP1316012A JP31601289A JPH0833718B2 JP H0833718 B2 JPH0833718 B2 JP H0833718B2 JP 1316012 A JP1316012 A JP 1316012A JP 31601289 A JP31601289 A JP 31601289A JP H0833718 B2 JPH0833718 B2 JP H0833718B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はテレビジヨン（以下TVと称す）画面表示装
置に関するものである。The present invention relates to a television display (hereinafter referred to as TV) screen display device.
第３図は従来用いられてきたTV画面表示装置の回路構
成のブロツク図、第４図は第３図によつて得られるTV画
面表示機能を示す表示機能図である。FIG. 3 is a block diagram of the circuit configuration of a TV screen display device that has been used conventionally, and FIG. 4 is a display function diagram showing the TV screen display function obtained by FIG.
次に、従来の回路構成の動作について説明する。ま
ず、１つの走査線領域を示す水平同期信号（以下Hsync
信号と称す）をｎビツトアツプカウンタ（１）に送り、
カウントアツプに従つて画面のすべての走査線領域を表
わすデータを作る。その後、ｎビツトアツプカウンタ
（１）の出力データを中央演算装置（以下CPUと称す）
（図示せず）を介したデータバス（２）から送られる垂
直位置検出データの値を垂直位置検出回路（３）に送る
ことで、一走査線の位置即ち画面の垂直位置が決まる。
こうして、画面の垂直位置が決まると、垂直位置検出回
路（３）の出力データをクロツク信号を作り出す発振回
路（４）に送つて、一走査線中のすべての水平位置を表
わすクロツク信号を作り、このクロツク信号とCPUを介
したデータバス（２）の水平位置検出データを水平位置
検出回路（５）に与えることにより、画面の水平位置が
決まる。このようにして画面の垂直位置・水平位置を決
定させた後、垂直位置検出回路（３）及び水平位置検出
回路（５）の出力データを各々タイミング制御回路
（６）に送ることで、以下の回路即ち画面表示データメ
モリ（以下CRTRAMと称す）（７）・画面表示キヤラクタ
メモリ（以下CRTROMと称す）（８）・シフトレジスタ
（９）にデータを送るタイミングを制御している。この
後、画面に表示する文字の種類・色の指定の記憶を行な
うCRTRAM（７）に、タイミング制御回路（６）で制御さ
れたタイミングに従つて、CPUを介したデータバス
（２）から送られる文字の種類・色の指定を意味したデ
ータの値を書き込む。次に、種類・色の指定した文字を
画面のどのドツトを使つて表示するのか、つまり文字構
成に必要なドツトの配列パターンを記憶したCRTROM
（８）に、タイミング制御回路（６）でタイミングをは
かりながら前記のCRTRAM（７）の出力データを送ること
で、このデータで指定されたROM内容を読み出し、更に
その出力データをタイミング制御回路（６）でタイミン
グを制御しつつシフトレジスタ（９）に一時記憶させ、
この記憶したデータとCRTRAM（７）より読み出した色信
号選択回路（10）の出力を２入力AND回路（11）に入力
し、その出力を画像信号出力回路（12）に与えることに
より画面表示を行なつていた。表示文字の表示色を変化
させる場合はCRTRAM（７）のデータを書きかえ色信号選
択回路（10）のデータを変えることにより、第４図に示
す如く瞬間的に行うことができる。そして、１回のフィ
ールド走査に伴う画面の表示が終ると１フィールドを決
める垂直同期信号（以下Vsyncと略す）で新たな次の１
フィールド走査分の画面表示を行なつていた。Next, the operation of the conventional circuit configuration will be described. First, a horizontal synchronization signal (hereinafter referred to as Hsync
Sent to the n-bit up-counter (1),
Data representing all scan line areas of the screen are created according to the count up. After that, the output data of the n-bit up counter (1) is transferred to the central processing unit (hereinafter referred to as CPU).
By sending the value of the vertical position detection data sent from the data bus (2) via the (not shown) to the vertical position detection circuit (3), the position of one scanning line, that is, the vertical position of the screen is determined.
In this way, when the vertical position of the screen is determined, the output data of the vertical position detection circuit (3) is sent to the oscillation circuit (4) which produces a clock signal, and a clock signal which represents all horizontal positions in one scanning line is produced. The horizontal position of the screen is determined by applying this clock signal and the horizontal position detection data of the data bus (2) via the CPU to the horizontal position detection circuit (5). After the vertical position / horizontal position of the screen is determined in this manner, the output data of the vertical position detection circuit (3) and the horizontal position detection circuit (5) are sent to the timing control circuit (6), respectively. It controls the timing of sending data to a circuit, that is, a screen display data memory (hereinafter referred to as CRTRAM) (7), a screen display character memory (hereinafter referred to as CRTROM) (8), and a shift register (9). After that, the data is sent from the data bus (2) via the CPU to the CRTRAM (7) that stores the designation of the type and color of the characters to be displayed on the screen according to the timing controlled by the timing control circuit (6). Write the data value that means the specified character type and color. Next, which dot on the screen is used to display the character of the specified type and color, that is, the CRTROM that stores the array pattern of dots necessary for character composition
By sending the output data of the CRTRAM (7) to the timing control circuit (6) while timing the timing control circuit (6), the ROM content designated by this data is read, and the output data is output to the timing control circuit ( While temporarily controlling the timing in 6), the shift register (9) is temporarily stored,
The stored data and the output of the color signal selection circuit (10) read from the CRTRAM (7) are input to the 2-input AND circuit (11), and the output is given to the image signal output circuit (12) to display the screen. It was going on. When the display color of the display character is changed, the data of the CRTRAM (7) can be rewritten and the data of the color signal selection circuit (10) can be changed to instantaneously be displayed as shown in FIG. Then, when the display of the screen accompanying one field scan is completed, a new next 1 is generated by a vertical synchronization signal (hereinafter abbreviated as Vsync) that determines one field.
The screen display for the field scan was performed.
TV画面表示による情報伝達の機能化が進むにつれて、
第３図に示したように、従来の回路構成では、TV画面上
の文字の表示色を変化させる場合、瞬間的に行う以外方
法が無かつた。これでは、表示形態の多様性視覚への印
象が乏しいという問題点があつた。As the function of information transmission by TV screen display progresses,
As shown in FIG. 3, in the conventional circuit configuration, when changing the display color of characters on the TV screen, there is no method other than instantaneously. In this case, there was a problem that the visual impression of the variety of display forms was poor.
この発明は上記のような問題点を解消する為になされ
たもので、TV画面上に表示できる多行列文字群の表示色
を時間とともに変化させることを目的とする。The present invention has been made to solve the above problems, and an object thereof is to change the display color of a multi-column character group that can be displayed on a TV screen with time.
この発明に係るTV画面表示装置は、文字発生回路に並
列的に付加させたVsyncをカウントソースとし、CPUを介
したデータバスのデータを入力するｎビツトレジスタ
と、このｎビツトレジスタの値を初期値にVsyncをカウ
ントするｎビツトレジスタと、このｎビツトカウンタの
カウント値とHsyncをカウントソースするカウンタのカ
ウント値を比較する比較回路と、この比較回路の出力に
応じて表示色の境界を制御する表示色境界制御回路と、
この表示色境界制御回路の出力の極性をかえる極性切換
回路を設けたものである。The TV screen display device according to the present invention uses, as a count source, Vsync added in parallel to the character generation circuit, an n-bit register for inputting data on the data bus via the CPU, and an initial value of the n-bit register. An n-bit register that counts Vsync as a value, a comparison circuit that compares the count value of this n-bit counter with the count value of the counter that counts Hsync, and the boundary of the display color is controlled according to the output of this comparison circuit. Display color boundary control circuit,
A polarity switching circuit that changes the polarity of the output of the display color boundary control circuit is provided.
この発明における回路構成は、多行列文字群の表示色
を時間経過に伴ないTV画面上に徐々に変化することがで
きる。With the circuit configuration according to the present invention, the display color of the multi-matrix character group can be gradually changed on the TV screen as time passes.
以下、この発明の一実施例を図に従つて説明する。第
１図はこの発明の一実施例であるTV画面表示装置の回路
構成を示すブロツク図、第２図は第１図によつて得られ
るTV画面表示機能を示す表示機能図である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a circuit configuration of a TV screen display device according to an embodiment of the present invention, and FIG. 2 is a display function diagram showing a TV screen display function obtained according to FIG.
第１図において、この回路構成は従来の文字発生回路
に並列的にｎビツトレジスタ（13）・ｎビツトアツプカ
ウンタ（14）・極性切換回路（17）・比較回路（15）・
表示色境界制御回路（16）を付加させて構成されたもの
である。そこで、その回路構成について詳しく説明す
る。まず、第１図において、ｎビツトアツプカウンタ
（１）はHsync信号とVsync信号を入力し、その処理デー
タを従来の回路構成の一つである垂直位置検出回路
（３）と比較回路（15）に出力する。ｎビツトレジスタ
（13）はCPUを介したデータバス（２）で送られたデー
タを入力し、その処理データをｎビツトアツプカウンタ
（14）に出力する。ｎビツトアツプカウンタ（14）はVs
ync信号とｎビツトレジスタ（13）の出力データを入力
し、その処理データを比較回路（15）に出力する。比較
回路（15）はｎビツトカウンタ（１）とｎビツトアツプ
カウンタ（14）の出力データを入力し、その処理データ
を表示色境界制御回路（16）に出力する。表示色境界制
御回路（16）はその処理データを極性切換回路（17）に
出力する。３入力AND回路（11）は従来の回路構成の一
つであるシフトレジスタ（９）と極性切換回路（17）の
出力データを入力し、その処理データを画像信号出力回
路（12）より出力させることによつて、本実施例による
画面表示機能を得ている。ここで、従来の回路構成とは
第３図に示した点線内で構成された文字発生回路（18）
のことで、垂直位置検出回路（３）・タイミング制御回
路（６）・CRTRAM（７）・CRTROM（８）・シフトレジス
タ（９）を用いて、この図の矢印の通りデータが動くよ
うに回路構成がなされている。In FIG. 1, this circuit configuration has an n-bit register (13), an n-bit up counter (14), a polarity switching circuit (17), a comparison circuit (15), in parallel with a conventional character generation circuit.
It is configured by adding a display color boundary control circuit (16). Therefore, the circuit configuration will be described in detail. First, in FIG. 1, an n-bit up counter (1) inputs an Hsync signal and a Vsync signal, and the processed data thereof is a vertical position detection circuit (3) and a comparison circuit (15) which are one of conventional circuit configurations. Output to. The n-bit register (13) receives the data sent by the data bus (2) via the CPU and outputs the processed data to the n-bit up counter (14). n Bit-up counter (14) is Vs
The ync signal and the output data of the n-bit register (13) are input, and the processed data is output to the comparison circuit (15). The comparator circuit (15) inputs the output data of the n-bit counter (1) and the n-bit up counter (14) and outputs the processed data to the display color boundary control circuit (16). The display color boundary control circuit (16) outputs the processed data to the polarity switching circuit (17). The 3-input AND circuit (11) inputs the output data of the shift register (9) and the polarity switching circuit (17), which are one of the conventional circuit configurations, and outputs the processed data from the image signal output circuit (12). Therefore, the screen display function according to the present embodiment is obtained. Here, the conventional circuit configuration is a character generation circuit (18) configured within the dotted line shown in FIG.
Therefore, the vertical position detection circuit (3), timing control circuit (6), CRTRAM (7), CRTROM (8), and shift register (9) are used to move the data as indicated by the arrow in this figure. The configuration is done.
次に動作について説明する。まず、画面のすべての走
査線領域即ちすべての垂直位置を表わすことのできるデ
ータを作るために、Hsync信号をｎビツトアツプカウン
タ（１）に送る。その後、ｎビツトアツプカウンタ
（１）の出力データを従来用いられてきた文字発生回路
（図示せず）に与えると同時に並行して、この実施例に
必要な回路にも与える。そこで、この実施例に必要な回
路の動作を詳してみてみると、まず、CPU（図示せず）
を介したデータバス（２）より表示色の境界の初期値即
ち表示色の変化が始まる位置を設定するデータを、ｎビ
ツトレジスタ（13）に格納する。この後、ｎビツトレジ
スタ（13）に格納したデータをVsync信号で制御しなが
ら一画面に一度カウントアツプさせるｎビツトアツプカ
ウンタ（14）に与える。Next, the operation will be described. First, the Hsync signal is sent to the n-bit up counter (1) in order to produce data capable of representing all scan line areas of the screen or all vertical positions. Thereafter, the output data of the n-bit up counter (1) is supplied to a character generator circuit (not shown) which has been used conventionally, and at the same time, it is supplied to the circuits necessary for this embodiment. Therefore, the operation of the circuit necessary for this embodiment will be described in detail. First, a CPU (not shown)
Data for setting the initial value of the boundary of the display color, that is, the position where the change of the display color starts, is stored in the n bit register (13) from the data bus (2) via After that, the data stored in the n-bit register (13) is given to an n-bit up counter (14) which counts up once on one screen while being controlled by the Vsync signal.
そして、ｎビツトアツプカウンタ（１）で得られたデ
ータと、このｎビツトカウンタ（14）の出力データを比
較回路（15）に送ることで画面のすべての走査線を使つ
て表示色の境界を指定する為の比較制御を行ない、その
出力を表示色境界制御回路（16）に与えることにより表
示色の境界より上側の走査線領域ではハイレベルの信号
が、また境界より下側の走査線領域ではロウレベルの信
号が出力されるように処理を行う。この出力をR.G.B色
信号出力端子にそれぞれ対応した極性切換回路（17）に
入力し、この出力と色信号選択回路（10）の出力と、文
字のドツトパターンが記憶されたシフトレジスタ（９）
の値を３入力AND回路（11）に入力し、その出力を画像
信号に送ることによつて、第２図のように時間とともに
表示色を塗りかえてゆくことが可能となる。Then, by sending the data obtained by the n-bit up counter (1) and the output data of the n-bit counter (14) to the comparison circuit (15), the boundary of the display color is defined by using all the scanning lines of the screen. By performing comparison control for designating and giving the output to the display color boundary control circuit (16), a high level signal is generated in the scanning line area above the display color boundary, and a scanning line area below the boundary. Then, processing is performed so that a low-level signal is output. This output is input to the polarity switching circuit (17) corresponding to each RGB color signal output terminal, and this output, the output of the color signal selection circuit (10) and the shift register (9) in which the dot pattern of the character is stored.
By inputting the value of 1 to the 3-input AND circuit (11) and sending the output to the image signal, it becomes possible to repaint the display color with time as shown in FIG.
以上のようにこの発明によれば、CPUを介したデータ
バスのデータを入力するｎビツトレジスタと、このｎビ
ツトレジスタの値を初期値としVsyncをカウントするｎ
ビツトカウンタと、このｎビツトカウンタのカウント値
とHsyncをカウントソースとするカウンタのカウント値
を比較する比較回路と、この比較回路の出力に応じて表
示色の境界を制御する表示境界制御回路と、この表示色
境界制御回路の出力の極性を変える極性切換回路を用い
て構成したので、表示文字の色を時間経過に従い塗りか
えてゆくことができ、これにより表示文字の印象度表示
形態の多様性を向上させることができる。As described above, according to the present invention, an n-bit register for inputting data on the data bus via the CPU, and an n-bit register for counting Vsync with the value of the n-bit register as an initial value.
A bit counter, a comparison circuit for comparing the count value of the n-bit counter with the count value of the counter using Hsync as a count source, and a display boundary control circuit for controlling the boundary of display colors according to the output of the comparison circuit, Since it is configured by using the polarity switching circuit that changes the polarity of the output of the display color boundary control circuit, it is possible to change the color of the displayed characters over time. Can be improved.
第１図はこの発明の一実施例であるTV画面表示装置の回
路構成を示すブロツク図、第２図は第１図によつて得ら
れるTV画面表示機能を示す表示機能図、第３図は従来の
TV画面表示装置の回路構成を示すブロツク図、第４図は
第３図によつて得られるTV画面表示機能を示す表示機能
図である。 （１）……カウンタ、（２）……データバス、（３）…
…垂直位置検出回路、（49……発振回路、（５）……水
平位置検出回路、（６）……タイミング制御回路、
（７）……CRTRAM、（８）……CRTROM、（９）……シフ
トレジスタ、（13）……ｎビツトレジスタ、（14）……
ｎビツトカウンタ、（15）……比較回路、（16）……表
示色境界制御回路、（17）……極性切換回路。 なお、図中、同一符号は同一、または相当部分を示す。FIG. 1 is a block diagram showing a circuit configuration of a TV screen display device according to an embodiment of the present invention, FIG. 2 is a display function diagram showing a TV screen display function obtained according to FIG. 1, and FIG. Traditional
FIG. 4 is a block diagram showing the circuit configuration of the TV screen display device, and FIG. 4 is a display function diagram showing the TV screen display function obtained by FIG. (1) ... Counter, (2) ... Data bus, (3) ...
... vertical position detection circuit, (49 ... oscillation circuit, (5) ... horizontal position detection circuit, (6) ... timing control circuit,
(7) …… CRTRAM, (8) …… CRTROM, (9) …… shift register, (13) …… n bit register, (14) ……
n bit counter, (15) …… Comparison circuit, (16) …… Display color boundary control circuit, (17) …… Polarity switching circuit. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
と水平同期信号および垂直同期信号で制御された第一の
ｎビットカウンタの処理データとを入力する垂直位置検
出回路と、この垂直位置検出回路の処理データを入力す
る発振回路と、この発振回路で発生したクロック信号と
前記垂直位置検出回路の出力データを入力する水平位置
検出回路と、この水平位置検出回路の処理データと前記
垂直位置検出回路の出力データを入力するタイミング制
御回路と、このタイミング制御回路で制御されたタイミ
ングとデータバスを介してCPUが出力するデータを入力
する画面表示データメモリと、この画面表示データメモ
リの処理データとタイミング制御回路の出力データを入
力する画面表示キャラクタメモリと、この画面表示キャ
ラクタメモリの内容とタイミング制御回路の出力データ
を入力するシフトレジスタと、このシフトレジスタの出
力に応じて色信号を出力する画像信号出力回路とを備え
たテレビジョン画面表示装置において、垂直同期信号を
入力する第二のｎビットカウンタと、このｎビットカウ
ンタの出力と前記第一のｎビットカウンタの出力を入力
する比較回路と、この比較回路の出力に応じて表示色の
境界を制御する表示色境界制御回路と、この表示色境界
制御回路の出力データを入力とする各色信号毎に設けら
れた極性切換回路を備え、この極性切換回路の出力は前
記画像信号出力回路の各色信号出力を制御することを特
徴とするテレビジョン画面表示装置。1. A vertical position detecting circuit for inputting data output from a CPU and data processed by a first n-bit counter controlled by a horizontal synchronizing signal and a vertical synchronizing signal via a data bus, and the vertical position detecting circuit. An oscillation circuit for inputting processing data of the circuit, a horizontal position detection circuit for inputting a clock signal generated by the oscillation circuit and output data of the vertical position detection circuit, processing data of the horizontal position detection circuit and the vertical position detection The timing control circuit that inputs the output data of the circuit, the screen display data memory that inputs the data that the CPU outputs via the data bus and the timing controlled by this timing control circuit, and the processing data of this screen display data memory The screen display character memory to input the output data of the timing control circuit and the contents of this screen display character memory In a television screen display device provided with a shift register for inputting output data of the aiming control circuit and an image signal output circuit for outputting a color signal according to the output of the shift register, an n-bit counter, a comparison circuit for inputting the output of the n-bit counter and the output of the first n-bit counter, and a display color boundary control circuit for controlling a display color boundary according to the output of the comparison circuit, A polarity switching circuit is provided for each color signal that receives the output data of the display color boundary control circuit, and the output of this polarity switching circuit controls each color signal output of the image signal output circuit. Television screen display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316012A JPH0833718B2 (en) | 1989-12-04 | 1989-12-04 | Television screen display |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1316012A JPH0833718B2 (en) | 1989-12-04 | 1989-12-04 | Television screen display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175493A JPH03175493A (en) | 1991-07-30 |
| JPH0833718B2 true JPH0833718B2 (en) | 1996-03-29 |
Family
ID=18072269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1316012A Expired - Fee Related JPH0833718B2 (en) | 1989-12-04 | 1989-12-04 | Television screen display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833718B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9050611B2 (en) | 2000-05-16 | 2015-06-09 | Regents Of The University Of Minnesota | High mass throughput particle generation using multiple nozzle spraying |
| USRE45744E1 (en) | 2003-12-01 | 2015-10-13 | Abbott Cardiovascular Systems Inc. | Temperature controlled crimping |
| US9603980B2 (en) | 2008-02-26 | 2017-03-28 | CARDINAL HEALTH SWITZERLAND 515 GmbH | Layer-by-layer stereocomplexed polymers as drug depot carriers or coatings in medical devices |
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|---|---|---|---|---|
| KR100474489B1 (en) * | 2002-08-14 | 2005-03-10 | 삼성전자주식회사 | HDTV with compansation horizontal synchronizing signal timming |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272271A (en) * | 1988-04-22 | 1989-10-31 | Matsushita Electric Ind Co Ltd | Digital image processing circuit |
-
1989
- 1989-12-04 JP JP1316012A patent/JPH0833718B2/en not_active Expired - Fee Related
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| JPH03175493A (en) | 1991-07-30 |
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