JPH08335861A - Variable delay circuit - Google Patents
Variable delay circuitInfo
- Publication number
- JPH08335861A JPH08335861A JP7141701A JP14170195A JPH08335861A JP H08335861 A JPH08335861 A JP H08335861A JP 7141701 A JP7141701 A JP 7141701A JP 14170195 A JP14170195 A JP 14170195A JP H08335861 A JPH08335861 A JP H08335861A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- variable delay
- delay circuit
- numbered
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Pulse Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば、通信システム
のシリアル信号インターフェースに適用される位相同期
回路等に用いられる可変遅延回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable delay circuit used in, for example, a phase locked loop circuit applied to a serial signal interface of a communication system.
【０００２】[0002]
【従来の技術】図４は、本出願人による特願平６−３０
６００７号出願に記載されているビット位相同期回路の
構成を示すブロック図である。このビット位相同期回路
は、端子２１から入力される信号Ｉ0の位相調整を行う
可変遅延回路３１と、この可変遅延回路３１から出力さ
れる信号Ｉ1を端子２２から入力されるクロック信号Ｃ
ＬＫに同期させて端子２３から信号Ｉ2として出力させ
る同期検出回路３５とから構成される。可変遅延回路３
１は、直列に接続された第１段から第ｍ段まで（ｍは整
数）の遅延素子３２1，…，３２mと、これら遅延素子３
２1，…，３２mのそれぞれの出力端に接続されたスイッ
チ回路３３1，…，３３mと、これらスイッチ回路３
３1，…，３３mのいずれか一つを選択して信号出力状態
にさせるアップダウンカウンタ回路３４とを有する。同
期検出回路３５は、可変遅延回路３１からの信号Ｉ1と
クロック信号ＣＬＫとの位相が所定の関係となるように
アップダウンカウンタ３４に判定結果信号Ｓ1を出力す
ると共に、可変遅延回路３１からの信号Ｉ1をクロック
信号ＣＬＫに同期したタイミングで端子２３から出力さ
せる。2. Description of the Related Art FIG. 4 is a Japanese Patent Application No. 6-30 filed by the present applicant.
It is a block diagram which shows the structure of the bit phase synchronizing circuit described in the 6007 application. This bit phase synchronizing circuit includes a variable delay circuit 31 for adjusting the phase of a signal I 0 input from a terminal 21, and a clock signal C input from a terminal 22 to a signal I 1 output from the variable delay circuit 31.
It is composed of a synchronization detection circuit 35 which outputs the signal I 2 from the terminal 23 in synchronization with LK. Variable delay circuit 3
1 denotes delay elements 32 1 , ..., 32 m connected in series from the first stage to the m-th stage (m is an integer), and these delay elements 3
2 1, ..., 32 switching circuits 33 1 connected to the respective output terminals of m, ..., and 33 m, these switching circuits 3
3 1, ..., and an up-down counter circuit 34 which selects any one of 33 m to the signal output state. The synchronization detection circuit 35 outputs the determination result signal S 1 to the up / down counter 34 so that the phase of the signal I 1 from the variable delay circuit 31 and the clock signal CLK have a predetermined relationship, and the variable delay circuit 31 outputs the determination result signal S 1. The signal I 1 of 1 is output from the terminal 23 at a timing synchronized with the clock signal CLK.
【０００３】図５は、上記可変遅延回路３１の遅延素子
３２1，…，３２mをＣＭＯＳ正転バッファにより構成し
た場合の信号波形図である。一般に、キャリアの移動度
については電子より正孔の方が大きいためＰＭＯＳトラ
ンジスタはＮＭＯＳトランジスタより電流供給能力が低
く、ＣＭＯＳ回路では、論理レベルのＨレベル（ハイレ
ベル）からＬレベル（ローレベル）への立下がり時間Ｔ
fよりもＬレベルからＨレベルへの立上がり時間Ｔrの方
が大きい（Ｔr＞Ｔf）。このため、遅延素子３２1，
…，３２mをＣＭＯＳ正転バッファで構成すると、図５
に波形Ａ1，Ａ2，Ａ3で示されるように、信号が遅延素
子を通過するたびに、立上がり時間Ｔrと立下がり時間
Ｔfとの時間差（Ｔr−Ｔf）が蓄積されて、信号のデュ
ーティ比が劣化するという問題があった。FIG. 5 is a signal waveform diagram in the case where the delay elements 32 1 , ..., 32 m of the variable delay circuit 31 are constituted by CMOS forward buffers. In general, holes have a higher mobility than electrons, so that a PMOS transistor has a lower current supply capability than an NMOS transistor. In a CMOS circuit, a logic level is changed from H level (high level) to L level (low level). Fall time T
The rise time T r from the L level to the H level is longer than f (T r > T f ). Therefore, the delay elements 32 1 ,
If 32 m is composed of a CMOS forward rotation buffer,
As shown by the waveforms A 1 , A 2 , and A 3 , the time difference (T r −T f ) between the rise time Tr and the fall time T f is accumulated every time the signal passes through the delay element. However, there is a problem that the duty ratio of the signal deteriorates.
【０００４】図６は、デューティ劣化を防ぐために、遅
延素子３２1，…，３２mをそれぞれ２段の反転バッファ
３６1及び３６2，…，３６2m-1及び３６2mで構成した例
を示す構成図である。また、図７は、図６の回路におい
て期待される反転バッファ３６1，３６2の出力波形
Ｂ1，Ｂ2を示す信号波形図である。図６の場合には、奇
数番目の反転バッファ３６1，３６3，…，３６2m-1の立
上がり時間Ｔrと立下がり時間Ｔfとの時間差（Ｔr−
Ｔf）によるデューティ比の変化を、偶数番目の反転バ
ッファ３６2，３６4，…，３６2mを通過することによっ
て吸収しようとしている。FIG. 6 shows an example in which the delay elements 32 1 , ..., 32 m are each composed of two stages of inverting buffers 36 1 and 36 2 , ..., 36 2m-1 and 36 2m in order to prevent duty deterioration. It is a block diagram. FIG. 7 is a signal waveform diagram showing the output waveforms B 1 and B 2 of the inverting buffers 36 1 and 36 2 expected in the circuit of FIG. In the case of FIG. 6, the time difference (T r − between the rising time T r and the falling time T f of the odd-numbered inversion buffers 36 1 , 36 3 , ..., 36 2m-1.
It is attempted to absorb the change in the duty ratio due to T f ) by passing through the even-numbered inversion buffers 36 2 , 36 4 , ..., 36 2m .
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図６に
示される可変遅延回路３１においては、偶数番目の反転
バッファ３６2，３６4，…，３６2mの出力端にのみスイ
ッチ回路３３1，…，３３mが接続されており、これら偶
数番目の反転バッファ３６2，３６4，…，３６2 mのみが
スイッチ回路の入力負荷の影響を受ける。ＣＭＯＳ回路
である反転バッファは電流供給能力が低いので、出力負
荷が大きいときの立上がり時間ＴR及び立下がり時間ＴF
はそれぞれ、出力負荷がないときの立上がり時間Ｔr及
び立下がり時間Ｔfよりも大きく（即ち、ＴR＞Ｔr，ＴF
＞Ｔf）、偶数番目の反転バッファの立上がり時間と立
下がり時間との時間差の方が奇数番目の反転バッファの
時間差よりも大きくなっている（即ち、ＴR−ＴF＞Ｔr
−Ｔf）。このように、信号が遅延素子を通過するたび
に、吸収できない遅延成分（ＴR−ＴF−Ｔr＋Ｔf＞０）
が蓄積するので、デューティ劣化を十分に防止すること
ができず、後段の同期検出回路３５のラッチ回路におい
て十分なタイミングマージンが確保できず、信号誤りを
発生することがあるという問題があった。尚、図８は、
信号Ｉ0が反転バッファ３６1，３６2，…を通過するた
びにデューティ劣化が蓄積される様子を示す信号波形図
である。However, in the variable delay circuit 31 shown in FIG. 6, the switch circuits 33 1 , ..., Only the output terminals of the even-numbered inverting buffers 36 2 , 36 4 , ..., 36 2m . 33 m are connected, and only the even-numbered inverting buffers 36 2 , 36 4 , ..., 36 2 m are affected by the input load of the switch circuit. Since inverting buffer has a low current supply capability is a CMOS circuit, the rising time when the output load is large T R and the falling time T F
Are respectively larger than the rise time T r and the fall time T f when there is no output load (that is, T R > T r , T F).
> T f ), the time difference between the rise time and the fall time of the even-numbered inversion buffer is larger than the time difference of the odd-numbered inversion buffer (that is, T R −T F > T r
-T f). Thus, each time the signal passes through the delay element, can not be absorbed delay component (T R -T F -T r + T f> 0)
Therefore, there is a problem that the duty deterioration cannot be sufficiently prevented, a sufficient timing margin cannot be secured in the latch circuit of the synchronization detection circuit 35 in the subsequent stage, and a signal error may occur. In addition, FIG.
FIG. 7 is a signal waveform diagram showing how duty deterioration is accumulated every time the signal I 0 passes through the inversion buffers 36 1 , 36 2 , ...
【０００６】そこで、本発明は上記した従来技術の課題
を解決するためになされたもので、その目的とするとこ
ろは、デューティ劣化の少ない可変遅延回路を提供する
ことにある。Therefore, the present invention has been made in order to solve the above-mentioned problems of the prior art, and an object of the present invention is to provide a variable delay circuit with less duty deterioration.
【０００７】[0007]
【課題を解決するための手段】請求項１に係る可変遅延
回路は、信号を遅延させる機能を持ち、直列に接続され
た多段の反転バッファと、偶数番目の反転バッファのそ
れぞれの出力端に接続されたスイッチ回路と、前記スイ
ッチ回路のいずれか一つを選択し、選択されたスイッチ
回路から前記偶数番目の反転バッファの出力端の信号に
基づく信号を出力させる選択回路とを有し、奇数番目の
反転バッファのそれぞれの出力端に接続され、前記スイ
ッチ回路と等価な負荷を持つ負荷回路を備えたことを特
徴としている。A variable delay circuit according to a first aspect of the present invention has a function of delaying a signal and is connected to each output terminal of a multistage inverting buffer connected in series and an even-numbered inverting buffer. And a selection circuit that selects any one of the switch circuits and outputs a signal based on the signal of the output terminal of the even-numbered inverting buffer from the selected switch circuit. Of the inverting buffer, and a load circuit having a load equivalent to that of the switch circuit is provided.
【０００８】また、請求項２に係る可変遅延回路は、負
荷回路を、定常的に不通状態するダミースイッチ回路で
構成したことを特徴としている。A variable delay circuit according to a second aspect of the invention is characterized in that the load circuit is composed of a dummy switch circuit which is normally in a non-conductive state.
【０００９】また、請求項３に係る可変遅延回路は、ス
イッチ回路がＭＯＳトランジスタを有し、負荷回路がス
イッチ回路のＭＯＳトランジスタと同じ特性を持つＭＯ
Ｓトランジスタを有し、偶数番目の反転バッファのそれ
ぞれの出力端が前記スイッチ回路のＭＯＳトランジスタ
のゲートに接続され、奇数番目の反転バッファのそれぞ
れの出力端が前記負荷回路のＭＯＳトランジスタのゲー
トに接続されていることを特徴としている。According to another aspect of the variable delay circuit of the present invention, the switch circuit has a MOS transistor, and the load circuit has the same characteristics as the MOS transistor of the switch circuit.
Each of the even-numbered inverting buffers has an output terminal connected to the gate of the MOS transistor of the switch circuit, and each of the odd-numbered inverting buffers has an output terminal connected to the gate of the MOS transistor of the load circuit. It is characterized by being.
【００１０】[0010]
【作用】請求項１に係る可変遅延回路においては、偶数
番目の反転バッファのそれぞれの出力端に接続されたス
イッチ回路と等価な負荷を持つ負荷回路を奇数番目の反
転バッファのそれぞれの出力端に接続し、全ての反転バ
ッファの出力負荷を同じにしている。In the variable delay circuit according to claim 1, load circuits having loads equivalent to the switch circuits connected to the respective output terminals of the even-numbered inverting buffers are connected to the respective output terminals of the odd-numbered inverting buffers. Connected and all inverting buffers have the same output load.
【００１１】また、請求項２に係る可変遅延回路におい
ては、負荷回路を、定常的に不通状態するダミースイッ
チ回路で構成し、電流消費をなくしている。Further, in the variable delay circuit according to the second aspect of the present invention, the load circuit is constituted by a dummy switch circuit which is normally in a non-conductive state to eliminate current consumption.
【００１２】また、請求項３に係る可変遅延回路におい
ては、偶数番目の反転バッファのそれぞれの出力端をス
イッチ回路のＭＯＳトランジスタのゲートに接続し、奇
数番目の反転バッファのそれぞれの出力端を負荷回路の
ＭＯＳトランジスタのゲートに接続し、反転バッファの
出力負荷を同じにしている。Further, in the variable delay circuit according to the third aspect, each output terminal of the even-numbered inverting buffer is connected to the gate of the MOS transistor of the switch circuit, and each output terminal of the odd-numbered inverting buffer is loaded. It is connected to the gate of the MOS transistor of the circuit, and the output load of the inverting buffer is the same.
【００１３】[0013]
【実施例】以下に、本発明に係る可変遅延装置の実施例
を添付図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of a variable delay device according to the present invention will be described below with reference to the accompanying drawings.
【００１４】第１実施例 図１は、本発明の第１実施例による可変遅延回路を含む
ビット位相検出回路を示す構成図である。このビット位
相同期回路は、端子２１から入力された信号Ｉ0の位相
調整を行う可変遅延回路１と、この可変遅延回路１から
出力された信号Ｉ1と端子２２から入力されたクロック
信号ＣＬＫとの位相が所定の関係となるようにアップダ
ウンカウンタ７に判定結果信号Ｓ1を出力すると共に、
可変遅延回路１からの信号Ｉ1をクロック信号ＣＬＫに
同期したタイミングで端子２３から出力させる同期検出
回路２とを有する。First Embodiment FIG. 1 is a block diagram showing a bit phase detection circuit including a variable delay circuit according to a first embodiment of the present invention. The bit phase synchronizing circuit includes a variable delay circuit 1 for performing phase adjustment of the signal I 0 input from the terminal 21, the clock signal CLK input from the signal I 1 and the terminal 22 that is output from the variable delay circuit 1 The determination result signal S 1 is output to the up / down counter 7 so that the phase of
And a synchronization detection circuit 2 to output a signal I 1 from the variable delay circuit 1 from the terminal 23 at a timing synchronized with the clock signal CLK.
【００１５】可変遅延回路１は、信号を遅延させる第１
段から第ｎ段まで（ｎは偶数）の反転バッファ３1，
…，３nを有する。反転バッファ３1，…，３nは、出力
端ｂが次の段の入力端ａに接続されるように直列接続さ
れており、第１段の反転バッファ３1の入力端ａは入力
端子２１に接続されている。また、可変遅延回路１は、
偶数番目の反転バッファ３2，３4，…，３nのそれぞれ
の出力端ｂに接続されたスイッチ回路５1，…，５
n/2と、奇数番目の反転バッファ３1，３3，…，３n-1の
それぞれの出力端ｂに接続された負荷回路６1，…，６
n/2と、スイッチ回路４1，…，４n/2のいずれか一つを
選択して信号出力状態にさせるアップダウンカウンタ回
路７とを有する。The variable delay circuit 1 includes a first delay circuit for delaying a signal.
Inversion buffers 3 1 from the stage to the n-th stage (n is an even number),
..., 3 n . The inversion buffers 3 1 , ..., 3 n are connected in series so that the output end b is connected to the input end a of the next stage, and the input end a of the first stage inversion buffer 3 1 is connected to the input terminal 21. It is connected to the. Also, the variable delay circuit 1 is
Numbered inverting buffer 3 2, 3 4, ..., the switch circuit 5 1 connected to the respective output terminals b of the 3 n, ..., 5
n / 2 and load circuits 6 1 , ..., 6 connected to the output terminals b of the odd-numbered inverting buffers 3 1 , 3 3 , ..., 3 n-1.
n / 2 and an up / down counter circuit 7 for selecting any one of the switch circuits 4 1 , ..., 4 n / 2 to bring them into a signal output state.
【００１６】スイッチ回路５1，…，５n/2は、２つのＰ
ＭＯＳトランジスタＰ1及びＰ2と、２つのＮＭＯＳトラ
ンジスタＮ1及びＮ2と、インバータ回路８とを有する。
ＰＭＯＳトランジスタＰ1のドレインは電源ＶCCに接続
され、ＰＭＯＳトランジスタＰ1のソースはＰＭＯＳト
ランジスタＰ2のドレインに接続され、ＰＭＯＳトラン
ジスタＰ2のソースはＮＭＯＳトランジスタＮ1のドレイ
ンとスイッチ回路の出力端ｃに接続されている。また、
ＮＭＯＳトランジスタＮ1のソースはＮＭＯＳトランジ
スタＮ2のドレインに接続され、ＮＭＯＳトランジスタ
Ｎ2のソースは接地点ＧＮＤに接続されている。また、
ＰＭＯＳトランジスタＰ1のゲートとＮＭＯＳトランジ
スタＮ2のゲートには偶数番目の反転バッファ３2，
３4，…，３nの出力端ｂが接続され、ＰＭＯＳトランジ
スタＰ2のゲートにはインバータ回路８の出力端が接続
され、ＮＭＯＳトランジスタＮ1のゲート及びインバー
タ回路８の入力端ｄにはアップダウンカウンタ回路７の
出力端ｅ1，…，ｅn/2のいずれかが接続されている。The switch circuits 5 1 , ..., 5 n / 2 have two Ps.
It has MOS transistors P 1 and P 2 , two NMOS transistors N 1 and N 2, and an inverter circuit 8.
The drain of the PMOS transistor P 1 is connected to a power supply V CC, the source of the PMOS transistor P 1 is connected to the drain of the PMOS transistor P 2, the source of PMOS transistor P 2 is an output end of the drain and the switch circuit of the NMOS transistors N 1 connected to c. Also,
The source of the NMOS transistor N 1 is connected to the drain of the NMOS transistor N 2, the source of the NMOS transistor N 2 is connected to the ground point GND. Also,
Inverting buffer 3 2 of the even-numbered to the gate of the PMOS transistor P 1 of the gate of the NMOS transistor N 2,
The output terminals b of 3 4 , ..., 3 n are connected, the output terminal of the inverter circuit 8 is connected to the gate of the PMOS transistor P 2 , and the gate of the NMOS transistor N 1 and the input terminal d of the inverter circuit 8 are up. One of the output terminals e 1 , ..., E n / 2 of the down counter circuit 7 is connected.
【００１７】負荷回路６1，…，６n/2は、スイッチ回路
のＰＭＯＳトランジスタＰ1と同じ特性を持つＰＭＯＳ
トランジスタＰ3と、スイッチ回路のＮＭＯＳトランジ
スタＮ2と同じ特性を持つＮＭＯＳトランジスタＮ3とを
有する。ＰＭＯＳトランジスタＰ3のドレインは電源Ｖ
CCに接続され、ＰＭＯＳトランジスタＰ3のソースはＮ
ＭＯＳトランジスタＮ3のドレインに接続され、ＮＭＯ
ＳトランジスタＮ3のソースは接地点ＧＮＤに接続され
ている。また、ＰＭＯＳトランジスタＰ3のゲート及び
ＮＭＯＳトランジスタＮ3のゲートには奇数番目の反転
バッファ３1，３3，…，３n-1の出力端ｂが接続されて
いる。The load circuits 6 1 , ..., 6 n / 2 are PMOSs having the same characteristics as the PMOS transistor P 1 of the switch circuit.
It has a transistor P 3 and an NMOS transistor N 3 having the same characteristics as the NMOS transistor N 2 of the switch circuit. The drain of the PMOS transistor P 3 is the power supply V
It is connected to CC and the source of PMOS transistor P 3 is N
Connected to the drain of the MOS transistor N 3 and
The source of the S transistor N 3 is connected to the ground point GND. Further, the output terminals b of the odd-numbered inversion buffers 3 1 , 3 3 , ..., 3 n-1 are connected to the gate of the PMOS transistor P 3 and the gate of the NMOS transistor N 3 .
【００１８】本実施例においては、偶数番目の反転バッ
ファ３2，３4，…，３nのそれぞれの出力端ｂは、スイ
ッチ回路５1，…，５n/2のＰＭＯＳトランジスタＰ1の
ゲート及びＮＭＯＳトランジスタＮ2のゲートに接続さ
れており、同様に、奇数番目の反転バッファ３1，３3，
…，３n-1のそれぞれの出力端ｂは、負荷回路６1，…，
６n/2のＰＭＯＳトランジスタＰ3のゲート及びＮＭＯＳ
トランジスタＮ3のゲートに接続されている。このた
め、反転バッファ３1，…，３nの出力端ｂに接続される
出力負荷は、全ての反転バッファ３1，…，３nについて
同じになる。よって、奇数番目の反転バッファ３1，
３3，…，３n-1の立上がり時間ＴRDと偶数番目の反転バ
ッファ３2，３4，…，３nの立上がり時間ＴRSとは等し
く（ＴRD＝ＴR S）、奇数番目の反転バッファ３1，３3，
…，３n-1の立下がり時間ＴFDと偶数番目の反転バッフ
ァ３2，３4，…，３nの立下がり時間ＴFSとは等しく
（ＴFD＝ＴF S）なり、信号が奇数番目の反転バッファ３
1，３3，…，３n-1を通過したときに起こるデューティ
比の変化を、信号が偶数番目の反転バッファ３2，３4，
…，３nを通過することによって吸収することができ
る。図２は、可変遅延回路１における信号波形図であ
り、信号Ｉ0と、信号Ｉ0が第１段の反転バッファ３1を
通過した後の波形及び第２段の反転バッファ３2を通過
した後の波形を示している。In the present embodiment, the output terminals b of the even-numbered inverting buffers 3 2 , 3 4 , ..., 3 n have gates of the PMOS transistors P 1 of the switch circuits 5 1 , ..., 5 n / 2. And the gates of the NMOS transistors N 2 and similarly, the odd-numbered inversion buffers 3 1 , 3 3 ,
The output terminals b of 3 n-1 are connected to the load circuits 6 1 , ...,
6 n / 2 gate of PMOS transistor P 3 and NMOS
It is connected to the gate of the transistor N 3 . Therefore, inverting buffer 3 1, ..., 3 n connected thereto the output load to the output terminal b of all inverting buffer 3 1, ..., and the same for 3 n. Therefore, the odd-numbered inversion buffer 3 1 ,
The rising time T RD of 3 3 , ..., 3 n-1 and the rising time T RS of the even-numbered inversion buffers 3 2 , 3 4 , ..., 3 n are equal (T RD = T R S ), and odd-numbered Inversion buffer 3 1 , 3 3 ,
The falling time T FD of 3 n−1 is equal to the falling time T FS of the even-numbered inversion buffers 3 2 , 3 4 , ..., 3 n (T FD = T F S ), and the signal is odd. Th inversion buffer 3
The change in the duty ratio that occurs when the signal passes through 1 , 3 3 , ..., 3 n-1 is calculated by observing the even-numbered inversion buffers 3 2 , 3 4 ,
…, It can be absorbed by passing through 3 n . FIG. 2 is a signal waveform diagram in the variable delay circuit 1. The signal I 0 , the waveform after the signal I 0 has passed through the first-stage inversion buffer 3 1 and the signal I 0 passed through the second-stage inversion buffer 3 2 . The latter waveform is shown.
【００１９】また、同期検出回路２は、可変遅延回路１
において選択されたスイッチ回路５1，…，５n/2のいず
れかから出力された信号Ｉ1が入力され遅延された信号
Ｉ2を出力する第１の遅延素子９と、この第１の遅延素
子９からの信号Ｉ2が入力され遅延された信号Ｉ3を出力
する第２の遅延素子１０とを有する。また、同期検出回
路２は、可変遅延回路１において選択されたスイッチ回
路５1，…，５n/2のいずれかから出力された信号Ｉ1及
び端子２２からのクロック信号ＣＬＫが入力される第１
のＤＦＦ回路（Ｄフリップフロップ回路）１１と、第１
の遅延素子９から出力された信号Ｉ2及びクロック信号
ＣＬＫが入力される第２のＤＦＦ回路１２と、第２の遅
延素子１０から出力された信号Ｉ3及びクロック信号Ｃ
ＬＫが入力される第３のＤＦＦ回路１３とを有する。Ｄ
ＦＦ回路１１，１２，１３はそれぞれ、入力された信号
Ｉ1，Ｉ2，Ｉ3をクロック信号ＣＬＫにてラッチするこ
とができる。Further, the synchronization detection circuit 2 is a variable delay circuit 1
A first delay element 9 for receiving the delayed signal I 2 to which the signal I 1 output from any of the switch circuits 5 1 , ..., 5 n / 2 selected in 1 is input, and the first delay element 9. The second delay element 10 receives the signal I 2 from the element 9 and outputs the delayed signal I 3 . The synchronization detection circuit 2 receives the signal I 1 output from any of the switch circuits 5 1 , ..., 5 n / 2 selected in the variable delay circuit 1 and the clock signal CLK from the terminal 22. 1
DFF circuit (D flip-flop circuit) 11 of
Second DFF circuit 12 to which the signal I 2 output from the delay element 9 and the clock signal CLK are input, and the signal I 3 output from the second delay element 10 and the clock signal C
And a third DFF circuit 13 to which LK is input. D
The FF circuits 11, 12, and 13 can respectively latch the input signals I 1 , I 2 , and I 3 with the clock signal CLK.
【００２０】判定回路１４は、ＤＦＦ回路１１，１２，
１３においてラッチされた信号ｆ，ｇ，ｈを互いに比較
し、信号ｆ，ｇ，ｈとも同じ論理レベル（例えば、論理
レベル１）である場合は、アップダウンカウンタ回路７
の端子ＵＰ及びＤＯＷＮの両方に対して論理レベル０を
出力し、選択されるスイッチ回路を変更させない。The determination circuit 14 includes DFF circuits 11, 12,
The signals f, g, and h latched in 13 are compared with each other, and if the signals f, g, and h have the same logic level (for example, logic level 1), the up / down counter circuit 7
It outputs a logic level 0 to both the terminals UP and DOWN, and does not change the selected switch circuit.
【００２１】信号ｆ，ｇ，ｈの内、ＤＦＦ回路１１，１
２からの信号ｆ，ｇの論理レベルが同じ（例えば、論理
レベル１）であり、ＤＦＦ回路１３からの信号ｈの論理
レベルのみが異なる（例えば、論理レベル０）場合に
は、アップダウンカウンタ回路７の端子ＵＰに対して論
理レベル１を、端子ＤＯＷＮに対して論理レベル０を出
力し、選択されているスイッチ回路からの信号Ｉ1がク
ロック信号ＣＬＫに対して位相遅れを持つと判定し、選
択されるスイッチ回路をアップ方向に変更する。Of the signals f, g and h, the DFF circuits 11 and 1
When the signals f and g from 2 have the same logic level (for example, logic level 1) and only the logic level of the signal h from the DFF circuit 13 differs (for example, logic level 0), the up-down counter circuit It outputs a logic level 1 to the terminal UP of 7 and a logic level 0 to the terminal DOWN, and determines that the signal I 1 from the selected switch circuit has a phase delay with respect to the clock signal CLK. Change the selected switch circuit to the up direction.
【００２２】信号ｆ，ｇ，ｈの内、ＤＦＦ回路１２，１
３からの信号ｇ，ｈの論理レベルが同じ（例えば、論理
レベル１）であり、ＤＦＦ回路１１からの信号ｆの論理
レベルのみが異なる（例えば、論理レベル０）場合に
は、アップダウンカウンタ回路７の端子ＤＯＷＮに対し
て論理レベル１を、端子ＵＰに対して論理レベル０を出
力し、選択されているスイッチ回路からの信号Ｉ1がク
ロック信号ＣＬＫに対して位相進みを持つと判定し、選
択されるスイッチ回路をダウン方向に変更する。Of the signals f, g and h, the DFF circuits 12 and 1
If the logic levels of the signals g and h from 3 are the same (for example, logic level 1) and only the logic level of the signal f from the DFF circuit 11 is different (for example, logic level 0), the up / down counter circuit. 7 outputs a logic level 1 to the terminal DOWN and outputs a logic level 0 to the terminal UP, and determines that the signal I 1 from the selected switch circuit has a phase lead with respect to the clock signal CLK. Change the selected switch circuit to the down direction.
【００２３】以上説明したように、本実施例において
は、反転バッファ３1，…，３nの出力端ｂに接続される
出力負荷は、全ての反転バッファ３1，…，３nについて
同じであるので、図２に示されるように、信号が奇数番
目の反転バッファ３1，３3，…，３n-1を通過したとき
に起こるデューティ比の変化を、信号が偶数番目の反転
バッファ３2，３4，…，３nを通過することによって吸
収することができるので、デューティ劣化は発生しな
い。このため、後段の同期検出回路の信号ラッチのタイ
ミングマージンが十分確保できる。[0023] As described above, in this embodiment, the inverting buffer 3 1, ..., 3 n connected thereto the output load to the output terminal b of all inverting buffer 3 1, ..., the same for 3 n there so, as shown in FIG. 2, signal inverting buffer 3 1 of odd is, 3 3, ..., 3 n-1 change of the duty ratio which occurs when passing through the signal is an even-numbered inverting buffer 3 Since it can be absorbed by passing through 2 , 3, 4 , ..., 3 n , duty deterioration does not occur. Therefore, a sufficient timing margin of the signal latch of the synchronization detection circuit in the subsequent stage can be secured.
【００２４】尚、スイッチ回路５1，…，５n/2及び負荷
回路６1，…，６n/2の構成は上記した構成のものに限ら
ず、反転バッファ３1，…，３nの出力端ｂの出力負荷が
同じになる回路構成であれば、他の回路であってもよ
い。[0024] The switch circuit 5 1, ..., 5 n / 2 and the load circuits 6 1, ..., a 6 n / 2 configuration is not limited to the configuration described above, inverting buffer 3 1, ..., a 3 n Other circuits may be used as long as the circuit configuration has the same output load at the output end b.
【００２５】第２実施例 図３は、本発明の第２実施例による可変遅延回路を含む
ビット位相検出回路を示す構成図である。図３におい
て、図１と同一又は対応する構成には同一の符号を付
す。図３に示される第２実施例は、第１実施例の負荷回
路６1，…，６n/2に代えて、ダミースイッチ回路１
５1，…，１５n/2を備えた点のみが、第１実施例と相違
する。Second Embodiment FIG. 3 is a block diagram showing a bit phase detection circuit including a variable delay circuit according to a second embodiment of the present invention. In FIG. 3, the same or corresponding components as those in FIG. 1 are designated by the same reference numerals. The second embodiment shown in FIG. 3 has a dummy switch circuit 1 instead of the load circuits 6 1 , ..., 6 n / 2 of the first embodiment.
5 1, ..., only in that with a 15 n / 2 is different from the first embodiment.
【００２６】図３に示されるように、ダミースイッチ回
路１５1，…，１５n/2は、２つのＰＭＯＳトランジスタ
Ｐ3及びＰ4と、２つのＮＭＯＳトランジスタＮ3及びＮ4
とを有する。ＰＭＯＳトランジスタＰ3のドレインは電
源ＶCCに接続され、ＰＭＯＳトランジスタＰ3のソース
はＰＭＯＳトランジスタＰ4のドレインに接続され、Ｐ
ＭＯＳトランジスタＰ4のソースはＮＭＯＳトランジス
タＮ4のドレインに接続されている。また、ＮＭＯＳト
ランジスタＮ4のソースはＮＭＯＳトランジスタＮ3のド
レインに接続され、ＮＭＯＳトランジスタＮ3のソース
は接地点ＧＮＤに接続されている。また、ＰＭＯＳトラ
ンジスタＰ3のゲートとＮＭＯＳトランジスタＮ3のゲー
トには奇数番目の反転バッファ３1，３3，…，３n-1の
出力端ｂが接続され、ＰＭＯＳトランジスタＰ4のゲー
トには電源ＶCCが接続され、ＮＭＯＳトランジスタＮ4
のゲートには接地点ＧＮＤが接続されている。As shown in FIG. 3, the dummy switch circuits 15 1 , ..., 15 n / 2 include two PMOS transistors P 3 and P 4 and two NMOS transistors N 3 and N 4.
Have and. The drain of the PMOS transistor P 3 is connected to the power supply V CC, the source of the PMOS transistor P 3 is connected to the drain of the PMOS transistor P 4, P
The source of the MOS transistor P 4 is connected to the drain of the NMOS transistor N 4 . The source of the NMOS transistor N 4 is connected to the drain of the NMOS transistor N 3, the source of the NMOS transistor N 3 is connected to the ground point GND. Further, the output terminals b of the odd-numbered inversion buffers 3 1 , 3 3 , ..., 3 n-1 are connected to the gates of the PMOS transistor P 3 and the NMOS transistor N 3 , and the gate of the PMOS transistor P 4 is connected to the gate thereof. The power supply V CC is connected to the NMOS transistor N 4
A ground point GND is connected to the gate of the.
【００２７】以上説明したように、本実施例において
は、ＰＭＯＳトランジスタＰ4及びＮＭＯＳトランジス
タＮ3とは常時オフ状態であり、ダミースイッチ回路１
５1，…，１５n/2は定常的に不通状態であるので、消費
電力の低減を図ることができる。尚、第２実施例におい
て、上記以外の点は第１実施例と同じである。As described above, in this embodiment, the PMOS transistor P 4 and the NMOS transistor N 3 are always off, and the dummy switch circuit 1
Since 5 1 , ..., 15 n / 2 are normally in a non-conductive state, it is possible to reduce power consumption. The second embodiment is the same as the first embodiment except for the points described above.
【００２８】[0028]
【発明の効果】以上説明したように、本発明によれば、
奇数番目の反転バッファの出力端にスイッチ回路と等価
な入力負荷を持つ負荷回路を備えて、奇数番目の反転バ
ッファの出力時間差を偶数番目の反転バッファの出力時
間差で吸収することができるようにしたので、デューテ
ィ劣化の発生を防止することができ、よって、後段の同
期検出回路の信号ラッチのタイミングマージンが十分確
保できるという効果が得られる。As described above, according to the present invention,
A load circuit having an input load equivalent to a switch circuit is provided at the output terminal of the odd-numbered inverting buffer so that the output time difference of the odd-numbered inverting buffer can be absorbed by the output time difference of the even-numbered inverting buffer. Therefore, it is possible to prevent the occurrence of duty deterioration, and thus it is possible to obtain an effect that the timing margin of the signal latch of the synchronization detection circuit in the subsequent stage can be sufficiently secured.
【００２９】また、負荷回路として定常的に不通状態に
あるダミースイッチ回路を用いた場合には、消費電力の
低減を図ることができるという効果が得られる。Further, when a dummy switch circuit which is normally in a non-conductive state is used as the load circuit, it is possible to obtain an effect that power consumption can be reduced.
【図１】 本発明の第１実施例による可変遅延回路を含
むビット位相同期回路を示す構成図である。FIG. 1 is a configuration diagram showing a bit phase synchronization circuit including a variable delay circuit according to a first exemplary embodiment of the present invention.
【図２】 図１の可変遅延回路における信号波形図であ
る。FIG. 2 is a signal waveform diagram in the variable delay circuit of FIG.
【図３】 本発明の第２実施例による可変遅延回路を含
むビット位相同期回路を示す構成図である。FIG. 3 is a configuration diagram showing a bit phase synchronization circuit including a variable delay circuit according to a second embodiment of the present invention.
【図４】 従来の可変遅延回路を含むビット位相同期回
路を示す構成図である。FIG. 4 is a configuration diagram showing a bit phase synchronization circuit including a conventional variable delay circuit.
【図５】 図４の可変遅延回路における信号波形図であ
る。5 is a signal waveform diagram in the variable delay circuit of FIG.
【図６】 従来の他の可変遅延回路を示す構成図であ
る。FIG. 6 is a configuration diagram showing another conventional variable delay circuit.
【図７】 図６の可変遅延回路における理想的な信号波
形図である。FIG. 7 is an ideal signal waveform diagram in the variable delay circuit of FIG.
【図８】 図６の可変遅延回路における問題点を示す信
号波形図である。FIG. 8 is a signal waveform diagram showing a problem in the variable delay circuit of FIG.
１ 可変遅延回路、 ２ 同期検出回路、 ３1，…，
３n 反転バッファ、５1，…，５n/2 スイッチ回路、
６1，…，６n/2 負荷回路、 ７ アップダウンカウ
ンタ回路、 ８ インバータ回路、 １５1，…，１５
n/2 ダミースイッチ回路。1 variable delay circuit, 2 sync detection circuit, 3 1 , ...,
3 n inverting buffer, 5 1 , ..., 5 n / 2 switch circuit,
6 1 , ..., 6 n / 2 load circuit, 7 up-down counter circuit, 8 inverter circuit, 15 1 , ..., 15
n / 2 dummy switch circuit.
フロントページの続き (72)発明者 太矢 隆士 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内Front page continued (72) Inventor Takashi Oya 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd.
Claims (3)
続された多段の反転バッファと、 偶数番目の反転バッファのそれぞれの出力端に接続され
たスイッチ回路と、 前記スイッチ回路のいずれか一つを選択し、選択された
スイッチ回路から前記偶数番目の反転バッファの出力端
の信号に基づく信号を出力させる選択回路と、 を有する可変遅延回路において、 奇数番目の反転バッファのそれぞれの出力端に接続さ
れ、前記スイッチ回路と等価な負荷を持つ負荷回路を備
えたことを特徴とする可変遅延回路。1. A multi-stage inverting buffer connected in series, which has a function of delaying a signal, a switch circuit connected to each output terminal of an even-numbered inverting buffer, and one of the switch circuits. In a variable delay circuit having a selection circuit that selects a signal based on the signal at the output end of the even-numbered inverting buffer from the selected switch circuit, and is connected to each output end of the odd-numbered inverting buffer. And a load circuit having a load equivalent to that of the switch circuit.
ダミースイッチ回路で構成したことを特徴とする請求項
１記載の可変遅延回路。2. The variable delay circuit according to claim 1, wherein the load circuit is composed of a dummy switch circuit which is normally in a non-conductive state.
を有し、前記負荷回路が前記スイッチ回路のＭＯＳトラ
ンジスタと同じ特性を持つＭＯＳトランジスタを有し、 偶数番目の反転バッファのそれぞれの出力端が前記スイ
ッチ回路のＭＯＳトランジスタのゲートに接続され、奇
数番目の反転バッファのそれぞれの出力端が前記負荷回
路のＭＯＳトランジスタのゲートに接続されていること
を特徴とする請求項１又は２のいずれかに記載の可変遅
延回路。3. The switch circuit has a MOS transistor, the load circuit has a MOS transistor having the same characteristics as the MOS transistor of the switch circuit, and each output terminal of an even-numbered inverting buffer has the switch circuit. 3. The variable according to claim 1, wherein each of the output terminals of the odd-numbered inverting buffers is connected to the gate of the MOS transistor of FIG. Delay circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07141701A JP3130764B2 (en) | 1995-06-08 | 1995-06-08 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07141701A JP3130764B2 (en) | 1995-06-08 | 1995-06-08 | Variable delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335861A true JPH08335861A (en) | 1996-12-17 |
| JP3130764B2 JP3130764B2 (en) | 2001-01-31 |
Family
ID=15298197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07141701A Expired - Fee Related JP3130764B2 (en) | 1995-06-08 | 1995-06-08 | Variable delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130764B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333655B1 (en) | 1998-12-18 | 2001-12-25 | Nec Corporation | Semiconductor integrated circuit and duty deterioration preventing method thereof |
-
1995
- 1995-06-08 JP JP07141701A patent/JP3130764B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333655B1 (en) | 1998-12-18 | 2001-12-25 | Nec Corporation | Semiconductor integrated circuit and duty deterioration preventing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3130764B2 (en) | 2001-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7912167B2 (en) | Clock and data recovery circuit | |
| US7839191B2 (en) | DLL circuit | |
| JP3859624B2 (en) | Delay circuit and delay locked loop device | |
| KR100436604B1 (en) | Clock Control Circuit and Clock Control Method | |
| US7633329B2 (en) | Single signal-to-differential signal converter and converting method | |
| US6486719B2 (en) | Flip-flop circuits having digital-to-time conversion latches therein | |
| US7112989B2 (en) | Transmission signal correction circuit | |
| JP3447065B2 (en) | Phase shift clock signal generator | |
| JP2006319966A (en) | Phase interpolation circuit and method of generating phase interpolation signal | |
| US6404256B2 (en) | Synchronous delay circuit | |
| US6937081B2 (en) | Delay producing method, delay adjusting method based on the same, and delay producing circuit and delay adjusting circuit applied with them | |
| US6617909B2 (en) | Phase blender and multi-phase generator using the same | |
| KR20180062238A (en) | Phase interpolator for interpolating delayed clock signal and device including the same for operating data sampling by using phase interpolated clock signal | |
| US7034595B2 (en) | Multi-phase clock signal generators and methods of generating multi-phase clock signals | |
| US20030058014A1 (en) | Delay locked loop | |
| US6751745B1 (en) | Digital synchronization circuit provided with circuit for generating polyphase clock signal | |
| JPH08335861A (en) | Variable delay circuit | |
| US11611362B2 (en) | Duobinary receiver for receiving a duobinary signal | |
| KR19980080257A (en) | Multiplexing circuit | |
| US7030673B2 (en) | Phase splitter circuit | |
| US7911859B2 (en) | Delay line and memory control circuit utilizing the delay line | |
| JP3035817B2 (en) | Clock recovery device | |
| US7667520B2 (en) | Level shift device having reduced error in the duty ratio of the output signal | |
| US20030076152A1 (en) | Reducing output capacitance of digital-to-time domain converter for very high frequency digital waveform synthesis | |
| US6300812B1 (en) | Process, voltage, and temperature insensitive two phase clock generation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001107 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |