JPH08335604A - Resin sealing semiconductor device and its manufacturing method - Google Patents
Resin sealing semiconductor device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、樹脂封止型半導体装置
及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resin-sealed semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】チップと配線基板との接続方法に、フリ
ップチップに挙げられるフェースダウンボンディングが
ある。この接続方法は、チップ表面を下に向け、チップ
の配線部分と基板表面の配線とをバンプまたはリードに
より電気的に接続しているが、このままでは接続信頼性
が低いため、チップ−基板の間を所定物質を充填してい
た。2. Description of the Related Art As a method of connecting a chip and a wiring board, there is face-down bonding, which is mentioned as a flip chip. In this connection method, the surface of the chip is faced down, and the wiring part of the chip and the wiring on the surface of the substrate are electrically connected by bumps or leads. Was filled with a predetermined substance.
【０００３】この充填物質には、含浸性、寸法安定性、
耐水性、耐薬性が良く、特に電気絶縁性に優れている点
で、エポキシ系樹脂に代表される樹脂が適している。但
し、樹脂単体はヤング率が約3000Ｎ／ｍ2と、接続部分
に加わる力を減少できる強度（少なくとも9000Ｎ／ｍ2
程度のヤング率）に足りないため、接続寿命が短い。こ
のため、従来はヤング率を上げるために（また熱膨張、
及び樹脂硬化時の収縮を減少させるためにも）、シリカ
等の絶縁性のフィラーを混入させた樹脂が用いられてい
た。図８は、フリップチップ接続した基板−チップ間に
樹脂充填を行なった、従来の樹脂封止型半導体装置の断
面図を示す。This filling material has impregnability, dimensional stability,
A resin typified by an epoxy resin is suitable because it has excellent water resistance and chemical resistance, and is particularly excellent in electrical insulation. However, the resin alone has a Young's modulus of about 3000 N / m 2 and strength that can reduce the force applied to the connection part (at least 9000 N / m 2
The connection life is short because the Young's modulus is insufficient. Therefore, conventionally, in order to increase Young's modulus (also thermal expansion,
Also, in order to reduce shrinkage during resin curing), a resin mixed with an insulating filler such as silica has been used. FIG. 8 shows a cross-sectional view of a conventional resin-encapsulated semiconductor device in which resin is filled between a flip-chip connected substrate and a chip.
【０００４】この樹脂封止型半導体装置は、配線基板82
にバンプ84を介してチップ81を接続した後、チップ81の
周辺の基板82上に、ディスペンサーでフィラーを混入し
た樹脂83を滴下し、毛細管現象を利用してチップ81−基
板82間にこの樹脂83を充填させた後、120 〜130 ℃程度
に加熱してこの樹脂83を硬化させることにより形成され
ている。This resin-encapsulated semiconductor device has a wiring board 82.
After connecting the chip 81 via the bump 84 to the substrate 82 around the chip 81, a resin 83 containing a filler is dropped by a dispenser, and this resin is applied between the chip 81 and the substrate 82 by utilizing a capillary phenomenon. After being filled with 83, it is formed by heating the resin 83 to about 120 to 130 ° C. to cure it.
【０００５】[0005]
【発明が解決しようとする課題】しかし、一般にフィラ
ーを混入した樹脂83は粘性が高いため、この樹脂83は、
基板とチップ間の距離が短いことにより生じる毛細管現
象では十分に広がらず、チップ−基板間にボイドを生じ
る等、均一に樹脂を充填できない問題を有していた。However, since resin 83 containing a filler generally has high viscosity, this resin 83 is
The capillary phenomenon caused by the short distance between the substrate and the chip does not spread sufficiently, and there is a problem that the resin cannot be uniformly filled, such as a void between the chip and the substrate.
【０００６】また、チップと基板の接続状態の長期信頼
性の観点からは、基板と樹脂の密着性を高くする必要が
あるが、従来は、樹脂がチップ−基板間を良好に充填し
ていても、十分な密着力を確保できない問題を有してい
た。そこで、本発明は、上記問題を解決し、チップ−基
板間における樹脂の未充填の防止、及び、樹脂と基板間
の密着強度の向上を目的とする。Further, from the viewpoint of long-term reliability of the connection state between the chip and the substrate, it is necessary to increase the adhesion between the substrate and the resin. However, there was a problem that sufficient adhesion could not be secured. Therefore, the present invention aims to solve the above problems, prevent unfilling of resin between the chip and the substrate, and improve the adhesion strength between the resin and the substrate.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の樹脂封止型半導体装置では、チップ搭載領
域内に粗面化領域を有する基板と、この基板とチップを
接続する電気的接続部と、この電気的接続部を介して搭
載されるチップと、前記電気的接続部により設けられた
前記チップと前記基板との空間を充填する樹脂とを有す
ることを特徴とする。In order to achieve the above object, in a resin-sealed semiconductor device of the present invention, a substrate having a roughened region in a chip mounting region, and an electric circuit for connecting the substrate and the chip. An electrical connection portion, a chip mounted via the electrical connection portion, and a resin filling the space between the chip and the substrate provided by the electrical connection portion.
【０００８】尚、上記粗面化領域の最上部と、最低部と
の高さの差は、2 乃至50μｍであることを特徴とする。
尚、上記チップの外郭形状が線対称形であり、粗面化領
域の外郭形状はチップを対称形にする基準線に対し所定
誤差範囲内において対称形であることを特徴とする。The height difference between the uppermost portion and the lowermost portion of the roughened area is 2 to 50 μm.
The outer shape of the chip is line-symmetrical, and the outer shape of the roughened area is symmetrical within a predetermined error range with respect to a reference line that makes the chip symmetrical.
【０００９】尚、上記樹脂は、フィラーを含むエポキシ
系樹脂であることを特徴とする。尚、上記電気的接続部
は、バンプ又はリードであることを特徴とする。尚、上
記粗面化領域は、配線をとるためのヴィアホール、又は
配線であることを特徴とする。The above resin is an epoxy resin containing a filler. The electrical connection portion is a bump or a lead. The roughened region is characterized by being a via hole for taking a wiring or a wiring.
【００１０】また、上記目的を達成するために、本発明
の樹脂封止型半導体装置の製造方法では、チップ搭載領
域内の基板上に粗面化領域を形成する工程と、電気的接
続部を形成することにより、この基板表面と前記粗面化
領域上に搭載するチップとを電気的に接続する工程と、
前記電気的接続部により設けられた前記チップと前記基
板との空間に樹脂を充填する工程とを有することを特徴
とする。In order to achieve the above object, in the method of manufacturing a resin-encapsulated semiconductor device of the present invention, a step of forming a roughened region on a substrate in a chip mounting region and an electrical connection portion are provided. By forming, by electrically connecting the substrate surface and the chip mounted on the roughened region,
And a step of filling a resin into a space between the chip and the substrate provided by the electrical connecting portion.
【００１１】尚、上記粗面化領域は、基板表面にあるこ
とを特徴とする。尚、前記基板上に形成され且つ前記樹
脂と接触する保護膜を有し、上記粗面化領域は、この保
護膜の最上面にあることを特徴とする。The roughened region is on the surface of the substrate. The protective film is formed on the substrate and is in contact with the resin, and the roughened region is on the uppermost surface of the protective film.
【００１２】尚、上記粗面化領域の最上部と、最低部と
の高さの差は、2 乃至50μｍであることを特徴とする。
尚、上記樹脂は、フィラーを含むエポキシ系樹脂である
ことを特徴とする。The difference in height between the uppermost portion and the lowermost portion of the roughened area is 2 to 50 μm.
The resin is an epoxy resin containing a filler.
【００１３】尚、上記電気的接続部は、バンプ又はリー
ドであることを特徴とする。尚、上記粗面化領域を形成
する工程は、基板にArプラズマ、 O2 プラズマ、又はフ
ッ素ガスのいずれかを照射することを特徴とする。The electrical connection portion is a bump or a lead. The step of forming the roughened region is characterized in that the substrate is irradiated with either Ar plasma, O 2 plasma, or fluorine gas.
【００１４】尚、上記粗面化領域を形成する工程は、基
板上に保護膜を形成することにより、この基板表面の粗
面形状を保護膜表面に再現させることを特徴とする。
尚、上記保護膜はソルダーレジストであることを特徴と
する。The step of forming the roughened area is characterized in that the roughened surface shape of the substrate surface is reproduced on the protective film surface by forming a protective film on the substrate.
The protective film is a solder resist.
【００１５】尚、上記粗面化領域を形成する工程は、基
板表面を研削することを特徴とする。 尚、上記粗面化
領域は、主表面から高さの異なる粗面化形成領域を有す
る金型に所定物質を注入した後、金型から取り外すこと
により形成されることを特徴とする。The step of forming the roughened area is characterized by grinding the surface of the substrate. The surface-roughened region is formed by injecting a predetermined substance into a mold having surface-roughened formation regions having different heights from the main surface and then removing the substance from the mold.
【００１６】尚、上記チップの外郭形状が線対称形であ
り、粗面化領域の外郭形状は、チップを対称形にする基
準線に対し、所定誤差範囲内において対称形であること
を特徴とする。The outer shape of the chip is line-symmetrical, and the outer shape of the roughened area is symmetrical within a predetermined error range with respect to a reference line that makes the chip symmetrical. To do.
【００１７】[0017]
【作用】本発明は、フェイスダウンボンディングにより
チップを接続する基板表面に、粗面化領域を形成する。
図９(a) は、滑らかな基板に樹脂を滴下した場合におけ
る、樹脂の広がりを示した概略断面図である。According to the present invention, a roughened region is formed on the surface of a substrate to which chips are connected by face down bonding.
FIG. 9A is a schematic cross-sectional view showing the spread of the resin when the resin is dropped on the smooth substrate.
【００１８】この樹脂93の広がりは、(1) 樹脂93の表面
張力 rl 、(2) 基板92の表面張力rs 、(3) 樹脂93−基
板92間の表面張力 rlsによって決まる。具体的にその広
がり範囲は、全自由エネルギー FSUM （ FSUM =rs ×(
固体と液体との界面の表面積) ＋ rls×( 液体と固体と
の接触面積) ＋ rls×( 液面の表面積) ）を最少にする
ように決まる。The spread of the resin 93 is determined by (1) the surface tension r l of the resin 93, (2) the surface tension r s of the substrate 92, and (3) the surface tension r ls between the resin 93 and the substrate 92. Specifically, the spread range is the total free energy F SUM (F SUM = r s × (
The surface area of the interface between the solid and the liquid) + r ls × (contact area between the liquid and the solid) + r ls × (surface area of the liquid surface)) is determined to be the minimum.
【００１９】よって、液体をより広げるためには、 rs
を大きく、 rl ,rlsを小さくすれば良い。しかし、 r
l ,rlsは樹脂93・基板92の材質により決まってしまうた
め、通常は rs を大きくすることが一般的である。Therefore, in order to further spread the liquid, r s
Should be large and r l and r ls should be small. But r
Since l and r ls are determined by the material of the resin 93 and the substrate 92, it is general to increase r s .
【００２０】図9(b)は、粗面化領域を有する基板92に樹
脂93を滴下する場合における、樹脂の広がりを示した概
略断面図である。基板92表面の表面張力が大きくなるた
め、滑らかな基板92に比べ、粗面化領域を有する基板92
に対する樹脂93の塗れ広がり性は向上する。FIG. 9B is a schematic sectional view showing the spread of the resin 93 when the resin 93 is dropped on the substrate 92 having the roughened area. Since the surface tension of the surface of the substrate 92 is large, the substrate 92 having a roughened area is larger than that of the smooth substrate 92.
The spreadability of the resin 93 on the surface is improved.
【００２１】さらに、この基板92の粗面化領域は、基板
92上にバンプを介してチップを接続した後、チップ−基
板92間に樹脂93を充填した際に樹脂93と接触する基板92
の表面積を増加させている。Further, the roughened area of the substrate 92 is the substrate
Substrate 92 that contacts resin 93 when resin 93 is filled between chip and substrate 92 after connecting the chip via bumps on substrate 92
Is increasing the surface area of.
【００２２】この２点より、基板92に対する樹脂93の接
触面積は、従来よりも増加し、樹脂93と基板92の密着性
は向上する。さらに、基板92に横から力が加わった場
合、粗面化領域に入った樹脂93は基板８かかる力を受け
るため、樹脂93を基板92からずらさない役割をもつ。ま
た樹脂93に横から力が加わった場合、粗面化領域に入っ
た樹脂93は、その力を基板に分散させるため、樹脂93を
基板92からずらさない役割をもつ。よって、粗面化領域
に入った樹脂93は、樹脂93と基板92を一体化させる支え
となり、アンカー効果と呼ばれる物理的密着力を確保す
る。From these two points, the contact area of the resin 93 with respect to the substrate 92 is larger than in the conventional case, and the adhesion between the resin 93 and the substrate 92 is improved. Further, when a force is applied to the substrate 92 from the side, the resin 93 that has entered the roughened region receives the force applied to the substrate 8, and therefore has a role of not displacing the resin 93 from the substrate 92. Further, when a force is applied to the resin 93 from the side, the resin 93 that has entered the roughened area disperses the force on the substrate, and thus has a role of not displacing the resin 93 from the substrate 92. Therefore, the resin 93 that has entered the roughened area serves as a support for integrating the resin 93 and the substrate 92, and secures a physical adhesive force called an anchor effect.
【００２３】また、チップ−基板92の接続信頼性を高め
るためには、樹脂93に絶縁性のフィラー99を混入し、ヤ
ング率を高くする必要がある。図9(c)に示す様に、フィ
ラー99の径は、凹部の径より大きいため、凹部にフィラ
ー99が入らず、樹脂93と基板92の密着性に悪影響を及ぼ
すことなくヤング率を高く保つことができる。Further, in order to improve the connection reliability of the chip-substrate 92, it is necessary to mix an insulating filler 99 into the resin 93 to increase the Young's modulus. As shown in FIG. 9 (c), since the diameter of the filler 99 is larger than the diameter of the recess, the filler 99 does not enter the recess, and the Young's modulus is kept high without adversely affecting the adhesion between the resin 93 and the substrate 92. be able to.
【００２４】[0024]
【実施例】以下、図面を参照して本発明の樹脂封止型半
導体装置、及びその製造方法を説明する。以下、本発明
の第一の実施例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A resin-sealed semiconductor device of the present invention and a method of manufacturing the same will be described below with reference to the drawings. The first embodiment of the present invention will be described below.
【００２５】図１(a) 及び(b) は、各々本発明の第一の
実施例にかかる基板を示した上面図と断面図である。第
一の実施例は、チップ搭載領域10内において、粗面化領
域15を有する基板12（図１(a) 参照）上に、バンプ14を
介しチップ11が接続され、チップ11−基板12間にフィラ
ーを混入した樹脂13が充填されている( 図１(b) 参照)
。この粗面化領域15はバンプ14形成予定部以外を覆っ
ており、その形状は、主表面から2 〜50μｍの深さの凹
部が複数集合して形成され、上面からみた１つの凹部の
径は、フィラーの径以下になっている。また、バンプ14
の高さは約50〜100 μｍになっている。1 (a) and 1 (b) are a top view and a sectional view, respectively, showing a substrate according to a first embodiment of the present invention. In the first embodiment, in the chip mounting area 10, the chip 11 is connected via the bumps 14 on the substrate 12 (see FIG. 1 (a)) having the roughened area 15, and between the chip 11 and the substrate 12. Filled with resin 13 containing filler (see Fig. 1 (b))
. The roughened region 15 covers the portions other than the portions where the bumps 14 are to be formed, and its shape is such that a plurality of recesses having a depth of 2 to 50 μm are formed from the main surface, and the diameter of one recess seen from the upper surface is , The diameter of the filler or less. Also, bump 14
The height is about 50 to 100 μm.
【００２６】この製造方法は、基板12におけるチップ搭
載領域10のうち、バンプ14接続部以外に粗面化領域15を
形成する。尚、粗面化領域15の形成方法には、次の３方
法が挙げられる。According to this manufacturing method, the roughened region 15 is formed in the chip mounting region 10 on the substrate 12 except for the bump 14 connection portion. The following three methods can be given as the method for forming the roughened area 15.
【００２７】(1) Arプラズマ、 O2 プラズマ、基板12
との反応性に富んだガス( 例えば弗素ガス) を照射する
ことにより形成する。Arプラズマ及びの O2 プラズマ照
射は、加速されたイオンが基板12表面の原子をはぎ取る
ことを利用し、基板12表面に細かな凹部を形成する。弗
素ガスの照射は、弗素分子が、基板12表面の原子を揮発
化し除去することを利用し、基板12表面に細かな凹部を
形成する。尚、照射量、プラズマを使用する際の加速エ
ネルギー等は、基板12の素材、形成する凹部の深さ、凹
部間の距離等により選択する。(1) Ar plasma, O 2 plasma, substrate 12
It is formed by irradiating with a gas highly reactive with (for example, fluorine gas). The Ar plasma and O 2 plasma irradiation utilize the fact that the accelerated ions strip off the atoms on the surface of the substrate 12 to form fine recesses on the surface of the substrate 12. The irradiation of the fluorine gas utilizes the fact that the fluorine molecules volatilize and remove the atoms on the surface of the substrate 12 to form fine recesses on the surface of the substrate 12. The irradiation amount, the acceleration energy when using plasma, and the like are selected depending on the material of the substrate 12, the depth of the recesses to be formed, the distance between the recesses, and the like.
【００２８】(2) 金型を用いて基板12を形成する場
合、金型に所定パターニングをつくりこみ、基板12形成
時に粗面化領域15を形成する。 (3) 砥粒などの研削を目的とした材質と基板12をすり
あわせることにより、機械的に粗面化領域15を形成す
る。尚、研削を目的とした材質は、基板12の素材、形成
する凹部の深さ、凹部間の距離等により選択する。(2) When the substrate 12 is formed by using a mold, a predetermined pattern is formed in the mold to form the roughened area 15 when the substrate 12 is formed. (3) The surface roughened region 15 is mechanically formed by rubbing the substrate 12 and a material for grinding such as abrasive grains. The material intended for grinding is selected according to the material of the substrate 12, the depth of the recesses to be formed, the distance between the recesses, and the like.
【００２９】そして、これらの方法のうち、ガラスエポ
キシ、セラミックなどに挙げられる基板12の素材、粗面
化領域の粗さ（主表面からの高さ、主表面から高さの異
なる部分の間の距離）・形状から、最適な方法を選び、
その方法における諸条件を決定すれば良い。Of these methods, the material of the substrate 12 such as glass epoxy, ceramics, etc., the roughness of the roughened area (height from the main surface, between the portions having different heights from the main surface) Distance) and shape, select the most suitable method,
It suffices to determine various conditions in the method.
【００３０】そして、この基板12上にバンプ14を介して
チップ11を接続し、チップ11の周辺の基板12上にフィラ
ーを混入した樹脂13を滴下し、チップ11−基板12間にこ
の樹脂13を充填させた後、120 〜130 ℃に加熱してこの
樹脂13を硬化させて、樹脂封止型半導体装置を形成して
いる。Then, the chip 11 is connected to the substrate 12 through the bumps 14, the resin 13 containing the filler is dropped on the substrate 12 around the chip 11, and the resin 13 is interposed between the chip 11 and the substrate 12. And then the resin 13 is cured by heating to 120 to 130 ° C. to form a resin-sealed semiconductor device.
【００３１】図２は、粗面化領域15として凹部を形成し
た場合において、基板12主表面からの凹部の高さと、チ
ップ11−基板12間のフィラーを混入した樹脂13の広がり
率の関係を示した図である。FIG. 2 shows the relationship between the height of the recess from the main surface of the substrate 12 and the spread rate of the resin 13 containing the filler between the chip 11 and the substrate 12 when the recess is formed as the roughened area 15. It is the figure shown.
【００３２】この樹脂13が、平らな基板上に完全に広が
った状態を100 ％の広がり率とおくと、広がり率は平面
の表面形状に依存することが読み取れる。また、凹部の
高さが0.1 μm 以下では、基板12の表面張力が小さいた
め、広がり率は次第に低下し約76% 以下となることがわ
かっている。図２を参照すると、5 〜20μｍの凹部の高
さに広がり率のピークを有し、凹部の高さが20μm 以上
では毛細管現象が低下するため、樹脂13の広がり率は次
第に減少することがわかる。It can be seen that, assuming that the resin 13 is completely spread on a flat substrate with a spread rate of 100%, the spread rate depends on the flat surface shape. It is also known that when the height of the recess is 0.1 μm or less, the surface tension of the substrate 12 is small, so that the spread rate gradually decreases to about 76% or less. Referring to FIG. 2, it can be seen that there is a peak of the spread rate at the height of the recess of 5 to 20 μm, and the capillary phenomenon is reduced when the height of the recess is 20 μm or more, and thus the spread rate of the resin 13 gradually decreases. .
【００３３】バンプ14は、チップ搭載領域の周辺部近く
に存在するため、一般にバンプ周辺を完全に覆うために
は、約85％以上の広がり率が必要となるが、図２より、
本実施例の凹部の高さは、2 〜50μｍであるため、約88
% 以上の広がり率を確保できる。Since the bumps 14 are present near the periphery of the chip mounting area, generally a spreading rate of about 85% or more is required to completely cover the periphery of the bumps.
Since the height of the concave portion of this embodiment is 2 to 50 μm, it is about 88.
It is possible to secure a spread rate of at least%.
【００３４】また、樹脂単体に混入されているシリカ等
のフィラーの径は凹部の径より大きいので、粗面領域に
フィラーが入ることなく、樹脂単体と基板の接触表面積
が増加し、基板の凹部に樹脂単体が入る事によりアンカ
ー効果が得られる。よって、機械的強度を保った上で、
物理的密着性が向上する。従って、本実施例によれば、
チップ11−基板12間の樹脂13の充填率が向上し、且つ基
板12と樹脂13の密着性を向上できる。Further, since the diameter of the filler such as silica mixed in the resin simple substance is larger than the diameter of the concave portion, the contact surface area between the resin simple substance and the substrate is increased without the filler entering the rough surface area, and the concave portion of the substrate is depressed. Anchor effect can be obtained by putting resin alone into Therefore, while maintaining the mechanical strength,
Physical adhesion is improved. Therefore, according to this embodiment,
The filling rate of the resin 13 between the chip 11 and the substrate 12 can be improved, and the adhesion between the substrate 12 and the resin 13 can be improved.
【００３５】以下、第一の実施例の応用例を述べるが、
第一の実施例と同じ部分についての説明は割愛し、基板
の粗面化状態、或は、粗面化領域の形成方法についての
み説明する。An application example of the first embodiment will be described below.
A description of the same parts as those in the first embodiment will be omitted, and only the roughened state of the substrate or the method of forming the roughened region will be described.
【００３６】図３は、本発明の第一の実施例の応用例に
かかる基板の上面図である。この例では、粗面化領域15
の形状が第一の実施例と異なり、格子状になっている。
図４は、本発明の第一の実施例の応用例にかかる基板の
上面図である。この例では、粗面化領域15は、チップ搭
載領域10の中心点を中心にした星型形状になっている。FIG. 3 is a top view of a substrate according to an application example of the first embodiment of the present invention. In this example, the roughened area 15
The shape of is different from that of the first embodiment and has a lattice shape.
FIG. 4 is a top view of a substrate according to an application example of the first embodiment of the present invention. In this example, the roughened area 15 has a star shape centered on the center point of the chip mounting area 10.
【００３７】これら粗面化領域15の形成方法は、原理的
には第一の実施例と同じであり、粗面加工を施したくな
い部分に保護膜を当て、粗面加工を行なっている。これ
ら二つの応用例においては、第一の実施例に比べ、滑ら
かな表面が増加しているが、粗面化領域15が局在してい
るため、樹脂13の表面張力は、滑らかな表面のみに対す
る表面張力に比べ十分小さい。よって、第一の実施例と
同様に約88％以上の広がり率を得られ、従来よりチップ
11−基板12間の樹脂13の充填率は向上する。The method of forming these roughened regions 15 is the same as that of the first embodiment in principle, and a protective film is applied to a portion where roughening is not desired, and roughening is performed. In these two application examples, the smooth surface is increased as compared with the first embodiment, but since the roughened area 15 is localized, the surface tension of the resin 13 is only the smooth surface. Is sufficiently smaller than the surface tension of Therefore, as in the first embodiment, a spread rate of approximately 88% or more can be obtained, and
The filling rate of the resin 13 between the 11 and the substrate 12 is improved.
【００３８】また、樹脂13と基板との接触面積は従来よ
り増加しているため、従来より密着性も向上する。以
下、第二の実施例を説明する。Further, since the contact area between the resin 13 and the substrate is larger than the conventional one, the adhesion is also improved as compared with the conventional one. The second embodiment will be described below.
【００３９】図５(a) 及び(b) は、各々本発明の第二の
実施例にかかる基板の上面図、及び断面図である。第二
の実施例では、チップ搭載領域20内において、信号配線
26を有する基板22（図６参照）上に、バンプ24を介しチ
ップ21が接続され、チップ21−基板22間に樹脂23が充填
されている。この信号配線26の高さは、基板22の主表面
から2 〜50μｍになっている。5 (a) and 5 (b) are a top view and a cross-sectional view, respectively, of a substrate according to the second embodiment of the present invention. In the second embodiment, in the chip mounting area 20, the signal wiring
A chip 21 is connected via a bump 24 onto a substrate 22 (see FIG. 6) having 26, and a resin 23 is filled between the chip 21 and the substrate 22. The height of the signal wiring 26 is 2 to 50 μm from the main surface of the substrate 22.
【００４０】この製造方法は、チップ搭載領域20におい
て、基板22上に配線パターン26及びヴィアホール27を形
成することによって、基板22表面に凹凸を設ける。そし
て、この基板22上にバンプ24を介してチップ21を接続
し、チップ21の周辺の基板22上に樹脂23を滴下し、チッ
プ21−基板22間に樹脂23を充填した後、120 〜130 ℃に
加熱して樹脂23を硬化させて、樹脂封止型半導体装置を
形成している。In this manufacturing method, in the chip mounting region 20, the wiring pattern 26 and the via hole 27 are formed on the substrate 22 to form the unevenness on the surface of the substrate 22. Then, the chip 21 is connected to the substrate 22 via the bumps 24, the resin 23 is dropped on the substrate 22 around the chip 21, and the resin 23 is filled between the chip 21 and the substrate 22, and then 120 to 130. The resin 23 is hardened by heating to ° C to form a resin-sealed semiconductor device.
【００４１】次に、第二の実施例にかかる応用例を説明
する。尚、第二の実施例との共通部分についての説明は
割愛する。図６(a) 及び(b) は、各々本発明の第二の実
施例の応用例にかかる基板の上面図、及び断面図であ
る。この実施例では、基板21表面に形成された配線パタ
ーン26上に形成された、所定溝状のパターニングを有す
るソルダーレジスト層28が、基板21主表面に対し凸部と
なっている。尚、このソルダーレジスト層28はバンプ24
以外の領域に形成されている。Next, an application example according to the second embodiment will be described. It should be noted that the description of the common parts with the second embodiment will be omitted. FIGS. 6 (a) and 6 (b) are a top view and a sectional view of a substrate according to an application example of the second embodiment of the present invention, respectively. In this embodiment, the solder resist layer 28 having a predetermined groove-shaped pattern formed on the wiring pattern 26 formed on the surface of the substrate 21 is a protrusion on the main surface of the substrate 21. The solder resist layer 28 is the bump 24.
It is formed in a region other than.
【００４２】この粗面化領域25の形成方法は、基板21上
に配線パターン26及びヴィアホール27を形成した後、表
面に溝状パターンを有する所定パターニングをおこなっ
たソルダーレジスト層28を基板21に密着させることによ
り、基板21表面に凸部を設けている。また、基板21上に
2 〜50μｍの保護層を形成した後、溝状パターンを形成
する方法も挙げられる。In this method of forming the roughened area 25, after the wiring pattern 26 and the via hole 27 are formed on the substrate 21, the solder resist layer 28 which has been subjected to the predetermined patterning having the groove pattern on the surface is formed on the substrate 21. By bringing them into close contact, a convex portion is provided on the surface of the substrate 21. Also, on the substrate 21
Another method is to form a groove-shaped pattern after forming a protective layer having a thickness of 2 to 50 μm.
【００４３】尚、保護層は絶縁層であれば良いが、特に
ソルダーレジストはエポキシ系樹脂の一種のため、熱膨
張係数等が樹脂のそれと近似し、密着性が良い点で特に
適している。The protective layer may be an insulating layer, but since the solder resist is a kind of epoxy resin, the thermal expansion coefficient is similar to that of the resin and the adhesiveness is particularly suitable.
【００４４】第二の実施例及び応用例においては、基板
22に特別に粗面化領域を形成せず既存の配線を使用し
て、滑らかな基板−チップ21間の樹脂充填率に比べ、樹
脂充填率を向上することができる。また、基板22と樹脂
23の接合面積も、滑らかな基板に対するそれよりも増加
している。従って、物理的に基板22と樹脂23との密着性
の向上が図れる。In the second embodiment and application example, the substrate
It is possible to improve the resin filling rate as compared with the smooth resin filling rate between the substrate and the chip 21 by using the existing wiring without forming a roughened area in the area 22. Also, the substrate 22 and resin
The 23 bond area is also increased over that for smooth substrates. Therefore, the adhesiveness between the substrate 22 and the resin 23 can be physically improved.
【００４５】尚、第一の実施例及びその応用例における
粗面形状のパターン、又は、第二の実施例の応用例にお
ける溝状パターンは、図７(a) のように格子状パター
ン、図７(b) のように放射線状パターン、図７(c) のよ
うに放射線＋同心円状パターンなど、特に問わないが、
線対称形が望ましい。The rough surface pattern in the first embodiment and its application example, or the groove pattern in the application example of the second embodiment is a grid pattern as shown in FIG. A radial pattern as shown in 7 (b) and a radiation + concentric pattern as shown in FIG. 7 (c) are not particularly limited,
A line-symmetrical shape is desirable.
【００４６】理由は、チップ搭載領域10の中心点を基準
に、基板12表面に樹脂13を均一に広げるためには、樹脂
13の有する表面張力の等高線が、中心点から同心円状で
ある方が望ましいためである。また、仮にチップ11−基
板12に垂直方向に力が加わった場合、その力がチップ11
及び基板12表面の一部に集中し、その部分の疲労度を進
めない効果を得られる。仮にチップ11−基板12に水平方
向に力が加わった場合には、その力は、チップ11の中心
線に対し左右対称に加わり、アンカー効果が基板におい
て均一になる効果を得られるからである。The reason is that in order to spread the resin 13 uniformly on the surface of the substrate 12 with the center point of the chip mounting area 10 as a reference,
This is because it is preferable that the contour lines of the surface tension of 13 have concentric circles from the center point. If a force is applied to the chip 11-substrate 12 in the vertical direction, the force is applied to the chip 11
Further, it is possible to obtain the effect of concentrating on a part of the surface of the substrate 12 and not promoting the degree of fatigue of that part. This is because, if a force is applied to the chip 11-substrate 12 in the horizontal direction, the force is applied symmetrically with respect to the center line of the chip 11 and the anchor effect can be made uniform on the substrate.
【００４７】従って、パターン幅、採用したパターンの
種類の数は特に限定されない。但し、基板の主表面に対
し、粗面化領域15の最大−最少の高さの差は2 〜50μｍ
である。 また、基板表面上から見た粗面化領域15の総
面積は、特に限定されないが、大きい方が好ましい。こ
れは、粗面化領域15の主表面からの高さは、チップ11−
基板12間を毛細管現象を利用して樹脂13が流動できる高
さであるため、粗面化領域15の増加は、基板12に対する
樹脂13の表面張力を抑制し、樹脂13の広がりを助けるか
らである。また、樹脂13と基板12の接合面積の増加にも
つながる。つまり、バンプ14によるチップ11と基板12の
電気的接続の寿命を長期的に保証できるためである。Therefore, the pattern width and the number of types of adopted patterns are not particularly limited. However, the difference between the maximum height and the minimum height of the roughened region 15 is 2 to 50 μm with respect to the main surface of the substrate.
Is. The total area of the roughened region 15 when viewed from the surface of the substrate is not particularly limited, but it is preferable that it is large. This is because the height from the main surface of the roughened region 15 is the chip 11-
Since the height is such that the resin 13 can flow between the substrates 12 by utilizing the capillary phenomenon, the increase in the roughened area 15 suppresses the surface tension of the resin 13 with respect to the substrate 12 and helps the resin 13 to spread. is there. It also leads to an increase in the bonding area between the resin 13 and the substrate 12. That is, the life of electrical connection between the chip 11 and the substrate 12 by the bump 14 can be guaranteed for a long time.
【００４８】[0048]
【発明の効果】本発明は、上述のように構成されている
ので、信頼性の高いフェイスダウンボンディング実装を
行なうことができる。Since the present invention is constructed as described above, it is possible to carry out highly reliable face-down bonding mounting.
【図１】(a) 本発明の第一の実施例にかかる基板の粗面
形状を示した平面図、(b) は、(a) の基板とチップをフ
リップチップ実装した断面図である。1A is a plan view showing a rough surface shape of a substrate according to a first embodiment of the present invention, and FIG. 1B is a cross-sectional view in which the substrate and the chip of FIG.
【図２】粗面化領域の基板主表面からの高さと、樹脂の
広がり率の関係を示した図である。FIG. 2 is a diagram showing a relationship between a height of a roughened region from a main surface of a substrate and a spreading rate of a resin.
【図３】本発明の第一の実施例の応用例にかかる基板の
粗面形状を示した平面図である。FIG. 3 is a plan view showing a rough surface shape of a substrate according to an application example of the first embodiment of the present invention.
【図４】本発明の第一の実施例の応用例にかかる基板の
粗面形状を示した平面図である。FIG. 4 is a plan view showing a rough surface shape of a substrate according to an application example of the first embodiment of the present invention.
【図５】(a) 及び(b) は、各々本発明の第二の実施例に
かかる基板の粗面形状を示した平面図、及び断面図であ
る。5 (a) and 5 (b) are respectively a plan view and a cross-sectional view showing a rough surface shape of a substrate according to a second embodiment of the present invention.
【図６】(a) 及び(b) は、各々本発明の第三の実施例に
かかる基板の粗面形状を示した平面図、及び断面図であ
る。6 (a) and 6 (b) are respectively a plan view and a sectional view showing a rough surface shape of a substrate according to a third embodiment of the present invention.
【図７】(a) 乃至(c) は、本発明の第一又は第二の実施
例にかかる、粗面化パターンを示した平面図である。7 (a) to 7 (c) are plan views showing a roughening pattern according to the first or second embodiment of the present invention.
【図８】従来の樹脂封止型半導体装置の断面図である。FIG. 8 is a cross-sectional view of a conventional resin-sealed semiconductor device.
【図９】(a) は、滑らかな基板表面における充填樹脂の
広がりの模式断面図、(b) は、粗面加工した基板表面に
おける充填樹脂の広がりの模式断面図、(c) は、粗面加
工した基板表面におけるフィラーの挙動を示す模式断面
図である。9A is a schematic cross-sectional view of the spread of the filling resin on a smooth substrate surface, FIG. 9B is a schematic cross-sectional view of the spread of the filling resin on the roughened substrate surface, and FIG. It is a schematic cross section which shows the behavior of the filler in the surface-processed substrate surface.
10、20 チップ搭載領域 11、21、81 チップ 12、22、82、92 基板 13、23、83、93 樹脂 14、24、84 バンプ 15、25 粗面化領域 26 配線パターン 27 ヴィアホール 28 ソルダーレジスト層または保護層 99 フィラー 10, 20 Chip mounting area 11, 21, 81 Chip 12, 22, 82, 92 Substrate 13, 23, 83, 93 Resin 14, 24, 84 Bump 15, 25 Roughened area 26 Wiring pattern 27 Via hole 28 Solder resist Layer or protective layer 99 Filler
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土井 一英 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 岡田 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 蛭田 陽一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 田窪 知章 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 田沢 浩 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 細美 英一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 柴崎 康司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuhide Doi 1 Komukai Toshiba Town, Saiwai-ku, Kawasaki City, Kanagawa Prefecture Corporate Research & Development Center, Toshiba Corporation (72) Takashi Okada Komukai, Kawasaki City, Kanagawa Prefecture Toshiba Town No. 1 Incorporated company Toshiba Research and Development Center (72) Inventor Yoichi Hikita 1 Komukai Komukai, Kawasaki City, Kanagawa Prefecture Komukai Toshiba No. 1 Incorporated Company Toshiba Research and Development Center (72) Inventor Tomoaki Takubo Kawasaki, Kanagawa Prefecture Komukai-Toshiba-cho, No. 1 in Toshiba Research and Development Center, Ltd. (72) Inventor Hiroshi Tazawa Komukai-Toshi-cho, Saiwai-ku, Kawasaki-shi, Kanagawa No. 1 in Toshiba Research and Development Center (72) Inventor Hidemi Hosomi 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Prefecture, Toshiba Research & Development Center, Inc. (72) Inventor, Koji Shibasaki Kawa, Ichikawa, Kanagawa 25-1, Honmachi, Ekimae, Saki-ku, Toshiba Microelectronics Co., Ltd.
Claims (18)
基板と、この基板とチップを接続する電気的接続部と、
この電気的接続部を介して搭載されるチップと、前記電
気的接続部により設けられた前記チップと前記基板との
空間を充填する樹脂とを有することを特徴とする樹脂封
止型半導体装置。1. A substrate having a roughened region in a chip mounting region, and an electrical connection portion for connecting the substrate and the chip.
A resin-encapsulated semiconductor device comprising: a chip mounted via the electrical connection portion; and a resin filling the space between the chip and the substrate provided by the electrical connection portion.
高さの差は、2 乃至50μｍであることを特徴とする請求
項１記載の樹脂封止型半導体装置。2. The resin-sealed semiconductor device according to claim 1, wherein the height difference between the uppermost portion and the lowermost portion of the roughened region is 2 to 50 μm.
樹脂であることを特徴とする請求項１記載の樹脂封止型
半導体装置。3. The resin-encapsulated semiconductor device according to claim 1, wherein the resin is an epoxy resin containing a filler.
あることを特徴とする請求項１記載の樹脂封止型半導体
装置。4. The resin-encapsulated semiconductor device according to claim 1, wherein the electrical connection portion is a bump or a lead.
ィアホール、又は配線であることを特徴とする請求項１
記載の樹脂封止型半導体装置。5. The roughened area is a via hole for taking a wiring or a wiring.
The resin-encapsulated semiconductor device according to claim 1.
り、粗面化領域の外郭形状はチップを対称形にする基準
線に対し所定誤差範囲内において対称形であることを特
徴とする請求項１記載の樹脂封止型半導体装置。6. The outer shape of the chip is line-symmetrical, and the outer shape of the roughened region is symmetrical within a predetermined error range with respect to a reference line that makes the chip symmetrical. Item 1. A resin-sealed semiconductor device according to item 1.
を形成する工程と、電気的接続部を形成することによ
り、この基板表面と前記粗面化領域上に搭載するチップ
とを電気的に接続する工程と、前記電気的接続部により
設けられた前記チップと前記基板との空間に樹脂を充填
する工程とを有することを特徴とする樹脂封止型半導体
装置の製造方法。7. A step of forming a roughened area on a substrate in a chip mounting area, and forming an electrical connection portion electrically connects the surface of the substrate and the chip mounted on the roughened area. And a step of filling the space between the chip and the substrate provided by the electrical connection portion with a resin, the method for manufacturing a resin-sealed semiconductor device.
を特徴とする請求項７記載の樹脂封止型半導体装置の製
造方法。8. The method of manufacturing a resin-sealed semiconductor device according to claim 7, wherein the roughened region is on the surface of the substrate.
触する保護膜を有し、上記粗面化領域は、この保護膜の
最上面にあることを特徴とする請求項７記載の樹脂封止
型半導体装置の製造方法。9. The resin encapsulation according to claim 7, further comprising a protective film formed on the substrate and in contact with the resin, wherein the roughened region is on an uppermost surface of the protective film. Method of manufacturing static semiconductor device.
高さの差は、2 乃至５０μｍであることを特徴とする請
求項７記載の樹脂封止型半導体装置の製造方法。10. The method for manufacturing a resin-encapsulated semiconductor device according to claim 7, wherein the difference in height between the uppermost portion and the lowermost portion of the roughened region is 2 to 50 μm.
系樹脂であることを特徴とする請求項７記載の樹脂封止
型半導体装置の製造方法。11. The method of manufacturing a resin-sealed semiconductor device according to claim 7, wherein the resin is an epoxy resin containing a filler.
あることを特徴とする請求項７記載の樹脂封止型半導体
装置。12. The resin-encapsulated semiconductor device according to claim 7, wherein the electrical connection portion is a bump or a lead.
にArプラズマ、 O2 プラズマ、又はフッ素ガスのいずれ
かを照射することを特徴とする請求項８記載の樹脂封止
型半導体装置の製造方法。13. The resin-encapsulated semiconductor device according to claim 8, wherein in the step of forming the roughened region, the substrate is irradiated with Ar plasma, O 2 plasma, or fluorine gas. Manufacturing method.
に保護膜を形成することにより、この基板表面の粗面形
状を保護膜表面に再現させることを特徴とする請求項９
記載の樹脂封止型半導体装置の製造方法。14. The step of forming the roughened region is characterized by forming a protective film on a substrate to reproduce the rough surface shape of the substrate surface on the protective film surface.
A method for manufacturing the resin-encapsulated semiconductor device described.
とを特徴とする請求項14記載の樹脂封止型半導体装置の
製造方法。15. The method of manufacturing a resin-encapsulated semiconductor device according to claim 14, wherein the protective film is a solder resist.
表面を研削することを特徴とする請求項７記載の樹脂封
止型半導体装置の製造方法。16. The method for manufacturing a resin-encapsulated semiconductor device according to claim 7, wherein the step of forming the roughened region comprises grinding the surface of the substrate.
なる粗面化形成領域を有する金型に所定物質を注入した
後、金型から取り外すことにより形成されることを特徴
とする請求項７記載の樹脂封止型半導体装置の製造方
法。17. The roughened region is formed by injecting a predetermined substance into a mold having roughened regions having different heights from the main surface and then removing the substance from the mold. A method of manufacturing a resin-encapsulated semiconductor device according to claim 7.
り、粗面化領域の外郭形状は、チップを対称形にする基
準線に対し、所定誤差範囲内において対称形であること
を特徴とする請求項７記載の樹脂封止型半導体装置の製
造方法。18. The outline shape of the chip is line-symmetrical, and the outline shape of the roughened region is symmetrical within a predetermined error range with respect to a reference line that makes the chip symmetrical. The method for manufacturing a resin-encapsulated semiconductor device according to claim 7.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14158295A JP3274314B2 (en) | 1995-06-08 | 1995-06-08 | Resin-sealed semiconductor device and method of manufacturing the same |
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|---|---|---|---|
| JP14158295A JP3274314B2 (en) | 1995-06-08 | 1995-06-08 | Resin-sealed semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335604A true JPH08335604A (en) | 1996-12-17 |
| JP3274314B2 JP3274314B2 (en) | 2002-04-15 |
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ID=15295353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|
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|
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