JPH08331580A - Image processor - Google Patents

Abstract

PURPOSE: To make gradation of a thinned part inconspicuous when thinned RGB data are stored in a storage means and the stored data are read out. CONSTITUTION: After RB data in RGB input data in 6-bit each are thinned by 2-bit each at an interval of one pixel, the thinned data are stored in a D-RAM 3 via a buffer 2. The stored data are read out via a buffer 4 and a bit recovery section 5 restores the thinned pixel to a fixed value and a bit interpolation section 7 replaces the pixel of the fixed level with a mean value of the surrounding pixels. Thus, the part whose gradation is decreased through thinning is restored in a pseudo way and the thinned part is made to be inconspicuous in a reproduced image.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＲＧＢデータ等の画像デ
ータを階調を制限した後、記憶手段に記憶し、読み出さ
れた画像データの階調が制限された部分を復元する画像
処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing device for storing image data such as RGB data in a storage means after limiting the gradation, and restoring the read image data in which the gradation is limited. It is about.

【０００２】[0002]

【従来の技術】図５は従来の画像処理装置を示すブロッ
ク図であり、ＲＧＢデータが記憶手段としてのＤ−ＲＡ
Ｍに格納され、読み出される構成を示している。ここ
で、一般的に安価な画像処理装置を提供しようとしたと
き、記憶手段として汎用のＤ−ＲＡＭが用いられる。Ｄ
−ＲＡＭの記憶容量はデータビット幅とアドレス領域と
の相関関係にあることは周知である。例えば４Ｍビット
のＤ−ＲＡＭを用いたときは、データビット幅を１６ビ
ットに選べば、アドレス領域は２５６Ｋワードとなる。
また、データビット幅を８ビットに選べば、アドレス領
域は５１２Ｋワードとなる。2. Description of the Related Art FIG. 5 is a block diagram showing a conventional image processing apparatus in which RGB data is D-RA as a storage means.
The configuration stored in M and read out is shown. Here, when an inexpensive image processing apparatus is generally provided, a general-purpose D-RAM is used as a storage unit. D
It is well known that the storage capacity of RAM has a correlation between the data bit width and the address area. For example, when a 4-Mbit D-RAM is used, if the data bit width is 16 bits, the address area will be 256 K words.
If the data bit width is selected to be 8 bits, the address area will be 512 K words.

【０００３】ＲＧＢデータを取り扱うような場合、デー
タビット幅は２４ビット、１８ビットが選ばれるのが一
般的であるが、できるだけ広い範囲のフレーム画像を取
り込もうとしたときには、やはり広いアドレス領域が要
求されてくる。以上を考慮した上で図５の画像処理装置
においては、不図示のＡ／Ｄ変換器から本装置に入力さ
れてくるＲＧＢデータを各６ビット（計１８ビットで一
画素となる）、Ｄ−ＲＡＭのデータビット幅を１６ビッ
トに選定されている。When handling RGB data, it is common to select a data bit width of 24 bits or 18 bits, but when trying to capture a frame image in a wide range as much as possible, a wide address area is still required. Come on. In consideration of the above, in the image processing apparatus of FIG. 5, RGB data input from the A / D converter (not shown) to this apparatus is 6 bits each (18 bits in total make up one pixel), and D- The data bit width of the RAM is 16 bits.

【０００４】以下に図５の各部分について説明する。
尚、以下の説明において総ての部分は、装置全体を制御
するための後述するシステムクロックＣＬＫ２に同期し
て動作するものである。図５において、１は各６ビット
のＲＧＢデータ、つまり１画素について１８ビット幅の
データを１６ビットに間引きするために用意されたビッ
ト間引き部である。人間の視覚は、ＲＢ信号の輝度の変
化に対してＧ信号より劣っていることが知られている。
そこで、このビット間引き部１は１画素おきにＲＢデー
タをそれぞれ４ビット、６ビットに間引いてＲＧＢ合わ
せて１６ビット幅に制限する。Each part of FIG. 5 will be described below.
In the following description, all parts operate in synchronization with a system clock CLK2, which will be described later, for controlling the entire apparatus. In FIG. 5, 1 is a 6-bit RGB data, that is, a bit thinning unit prepared for thinning 18-bit width data for one pixel to 16 bits. It is known that human vision is inferior to the G signal with respect to changes in the luminance of the RB signal.
Therefore, the bit thinning unit 1 thins out the RB data every 4 pixels to 4 bits and 6 bits, respectively, and limits the RGB width to 16 bits.

【０００５】２はビット間引き部１からの１６ビットデ
ータＤｉ（１５：０）をＤ−ＲＡＭ３に入力するために
用意された入力バッファである。ここで、Ｄｉ（１５：
０）はＤｉ１５、Ｄｉ１４、Ｄｉ１３、……、Ｄｉ１、
Ｄｉ０を表現している。以下このような表記は同様の解
釈とする。３は一例としてデータ幅１６ビット、アドレ
ス領域２５６Ｋの４ＭビットＤ−ＲＡＭである。４はＤ
−ＲＡＭの３のデータをビット再生部５に送り出すため
に用意された出力バッファである。Reference numeral 2 is an input buffer prepared for inputting the 16-bit data Di (15: 0) from the bit thinning unit 1 to the D-RAM 3. Here, Di (15:
0) is Di15, Di14, Di13, ..., Di1,
It represents Di0. Hereinafter, such notation has the same interpretation. 3 is, for example, a 4 Mbit D-RAM having a data width of 16 bits and an address area 256K. 4 is D
An output buffer prepared for sending the data in RAM 3 to the bit reproducing unit 5.

【０００６】５はビット間引き部１で間引かれたＲＢの
ビット１とビット０とを再生するビット再生部である。
このビット再生部５で再生されたＲＧＢのそれぞれ６ビ
ットは、ここでは一例として不図示のＤ／Ａ変換器に送
り出されるものとする。ビット間引き部１とビット再生
部５とには、後述の図６、７で説明される画素クロック
ＣＬＫ１とシステムクロックＣＬＫ２とが供給されてい
る。６はＤ−ＲＡＭ３、ビット間引き部１、ビット再生
部５のそれぞれの処理に必要な制御信号等を送りだす制
御部で、マイクロプロセッサ等で構成されている。A bit reproducing unit 5 reproduces the bit 1 and the bit 0 of the RB thinned out by the bit thinning unit 1.
Each of the 6 bits of RGB reproduced by the bit reproducing unit 5 is sent to a D / A converter (not shown) as an example here. A pixel clock CLK1 and a system clock CLK2 described later with reference to FIGS. 6 and 7 are supplied to the bit thinning unit 1 and the bit reproducing unit 5. Reference numeral 6 is a control unit for sending out control signals and the like necessary for the respective processes of the D-RAM 3, the bit thinning unit 1, and the bit reproducing unit 5, and is composed of a microprocessor or the like.

【０００７】次に、ＲＧＢデータが間引かれる様子及び
間引かれたビットが再生されるときの様子を説明する。
図６、７、８は、ビット間引き部１が１画素おきにＲＢ
データを４ビット、６ビットに間引いてＲＧＢ合わせて
１６ビット幅にする様子を説明するための図である。ま
ず、Ａ／Ｄ変換器からの入力データＲｉ（５：０）、Ｇ
ｉ（５：０）、Ｂｉ（５：０）を１６ビット幅のデータ
（Ｄｉ（１５：０））に間引いてＤ−ＲＡＭ３に格納す
るときの様子を説明する。Next, how the RGB data is decimated and how the decimated bits are reproduced will be described.
In FIGS. 6, 7 and 8, the bit thinning unit 1 performs RB every other pixel.
It is a figure for demonstrating a mode that data is thinned out to 4 bits and 6 bits, and RGB is combined to make a 16-bit width. First, input data Ri (5: 0), G from the A / D converter
A situation in which i (5: 0) and Bi (5: 0) are thinned into 16-bit width data (Di (15: 0)) and stored in the D-RAM 3 will be described.

【０００８】図６（ａ）は画像処理装置全体のシステム
を同期させるためのシステムクロックＣＬＫ２を示す。
図６（ｂ）は画像処理のなかで１画素を示すために用意
された画素クロックＣＬＫ１を示す。図６（ｃ）はビッ
ト間引き部１に入力されている（Ａ／Ｄ変換器からの入
力データ）Ｒｉ（５：０）、Ｇｉ（５：０）、Ｂｉ
（５：０）のビット幅をＲＧＢの順に示している。ＲＧ
Ｂそれぞれがまだ６ビットずつの構成であることを示し
ている。図６（ｄ）はビット間引き部１から出力されて
くる１６ビット幅のデータＤｉ（１５：０）を示してい
る。ＲＧＢの順にそのビット幅が一画素おきに４６６、
６６４となっていることを示している。図６（ｅ）は図
６（ｄ）の一画素のデータがＤ−ＲＡＭ３に取り込まれ
るときのアドレスを示している。ここで、着目画素２Ｎ
は偶数アドレスとする。FIG. 6A shows a system clock CLK2 for synchronizing the system of the entire image processing apparatus.
FIG. 6B shows the pixel clock CLK1 prepared to indicate one pixel in the image processing. In FIG. 6C, Ri (5: 0), Gi (5: 0), and Bi (input data from the A / D converter) input to the bit thinning unit 1 are input.
The bit width of (5: 0) is shown in the order of RGB. RG
It shows that each B is still composed of 6 bits. FIG. 6D shows 16-bit wide data Di (15: 0) output from the bit thinning unit 1. The bit width is 466 every other pixel in the order of RGB,
It is shown that it is 664. FIG. 6E shows an address when the data of one pixel in FIG. 6D is taken into the D-RAM 3. Here, the target pixel 2N
Is an even address.

【０００９】図８（ａ）はＡ／Ｄ変換器からの出力デー
タＲｉ（５：０）、Ｇｉ（５：０）、Ｂｉ（５：０）が
それぞれ６ビット幅を持っていることを示している。図
８（ｂ）（ｃ）は図６（ｄ）の４６６、６６４のビット
構成を示している。図８（ｂ）はビット間引き部１から
のデータＤｉ（１５：０）がＤ−ＲＡＭ３の偶数アドレ
スに格納されるときのビット構成を示す。ここではＲｉ
１とＲｉ０とが間引かれている。図８（ｃ）はビット間
引き部１からのデータＤｉ（１５：０）がＤ−ＲＡＭ３
の奇数アドレスに格納されるときのビット構成を示す。
ここではＢｉ１とＢｉ０とが間引かれている。このよう
にしてＲＢのビット１とビット０とは１画素おきに間引
かれる。FIG. 8A shows that the output data Ri (5: 0), Gi (5: 0) and Bi (5: 0) from the A / D converter each have a 6-bit width. ing. FIGS. 8B and 8C show bit configurations of 466 and 664 in FIG. 6D. FIG. 8B shows a bit configuration when the data Di (15: 0) from the bit thinning unit 1 is stored in an even address of the D-RAM 3. Ri here
1 and Ri0 are thinned out. In FIG. 8C, the data Di (15: 0) from the bit thinning unit 1 is the D-RAM3.
7 shows a bit configuration when stored in an odd address of.
Here, Bi1 and Bi0 are thinned out. In this way, bit 1 and bit 0 of RB are thinned out every other pixel.

【００１０】次に、Ｄ−ＲＡＭ３から読み出された１６
ビット幅の出力データＤｏ（１５：０）のＲＢが間引か
れたデータを再生してＲＧＢそれぞれ６ビットにし、後
段のＤ／Ａ変換器に送り出すときについて説明する。図
７（ａ）（ｂ）は図６（ａ）（ｂ）と同じクロック信号
である。図７（ｃ）はＤ−ＲＡＭ３から読み出されるデ
ータＤｏ（１５：０）のＲＧＢのビット幅を順に示して
いる。図７（ｄ）は図７（ｃ）の１画素のデータがＤ−
ＲＡＭ３から読み出されるときのアドレスを示してい
る。ここで着目画素２Ｎは偶数アドレスとする。また、
図６（ｅ）のＤ−ＲＡＭ３のアドレスと図７（ｄ）のＤ
−ＲＡＭ３のアドレスとは等しい。図７（ｅ）は、ビッ
ト再生部５から出力されてくるデータがＲＧＢそれぞれ
６ビット幅になっていることを示している。Next, 16 read out from the D-RAM 3
A description will be given of a case where the RB of the output data Do (15: 0) having a bit width is thinned out to reproduce the RGB data of 6 bits for each of the RGB and send it to the D / A converter in the subsequent stage. 7 (a) and 7 (b) are the same clock signals as those in FIGS. 6 (a) and 6 (b). FIG. 7C shows the RGB bit widths of the data Do (15: 0) read from the D-RAM 3 in order. In FIG. 7D, the data of one pixel in FIG.
The address when read from the RAM 3 is shown. Here, the target pixel 2N has an even address. Also,
The address of the D-RAM 3 of FIG. 6E and the D of FIG. 7D
-Equal to the address of RAM3. FIG. 7E shows that the data output from the bit reproduction unit 5 has a 6-bit width for each of RGB.

【００１１】図８（ｄ）（ｅ）は図７（ｅ）の６６６の
ビット構成を示す図である。図８（ｄ）は、Ｄ−ＲＡＭ
３の偶数アドレスに格納されていたデータのうちＲのデ
ータに相当する４ビットに、ビット１とビット０をビッ
ト再生部５が付加して６ビットにしている様子を示して
いる。このときビット１とビット０とは固定のデータ０
にしている。図８（ｅ）は、Ｄ−ＲＡＭ３の奇数アドレ
スに格納されていたデータのうちＢのデータに相当する
４ビットに、ビット１とビット０をビット再生部５が付
加して６ビットにしている様子を示している。このとき
ビット１とビット０とは固定のデータ０にしている。こ
のようにしてＲＢのビット１とビット０とは１画素おき
に６ビットに再生される。FIGS. 8D and 8E are diagrams showing the bit configuration of 666 in FIG. 7E. FIG. 8D shows a D-RAM.
3 shows that the bit reproducing unit 5 adds 6 bits to bit 1 and bit 0 to 4 bits corresponding to R data among the data stored in the even addresses of 3. At this time, bit 1 and bit 0 are fixed data 0
I have to. In FIG. 8E, the bit reproduction unit 5 adds 6 bits to bit 1 and bit 0 to 4 bits corresponding to B data among the data stored in the odd addresses of the D-RAM 3. It shows the situation. At this time, bit 1 and bit 0 are fixed data 0. In this way, the bit 1 and the bit 0 of the RB are reproduced as 6 bits every other pixel.

【００１２】[0012]

【発明が解決しようとする課題】上述した従来の画像処
理装置では、ビット再生部５によって再生されたＲＢの
ビット１とビット０のデータはデータ０の固定値として
付加されている。このため元の画像の階調が無視され、
結果的に再生画像の階調が減少してしまうという問題が
あった。In the above-mentioned conventional image processing apparatus, the data of bit 1 and bit 0 of RB reproduced by the bit reproducing section 5 is added as a fixed value of data 0. Therefore, the gradation of the original image is ignored,
As a result, there is a problem that the gradation of the reproduced image is reduced.

【００１３】本発明は上記の問題を解決するために成さ
れたもので、画像データを間引いて記憶手段に記憶して
も、読み出されたデータの階調の減少を抑えることので
きる画像処理装置を得ることを目的としている。The present invention has been made to solve the above problems, and image processing capable of suppressing a decrease in gradation of read data even if image data is thinned out and stored in a storage means. The purpose is to get the device.

【００１４】[0014]

【課題を解決するための手段】本発明においては、画素
を複数の色の階調で表現するための複数の画像データの
階調を制限する制限手段と、上記制限手段で階調が制限
された各画像データを記憶する記憶手段と、上記記憶手
段から読み出された各画像データの上記制限された階調
部分を所定の値に復元する復元手段と、上記復元手段に
より上記所定の値に復元された部分の画素の階調を、そ
の画素の周辺画素の値から補間する補間手段とを設けて
いる。According to the present invention, a limiting means for limiting the gradation of a plurality of image data for expressing a pixel with a gradation of a plurality of colors, and the gradation is limited by the limiting means. Storing means for storing each image data, a restoring means for restoring the limited gradation portion of each image data read from the storing means to a predetermined value, and the restoring means for setting the predetermined value to the predetermined value. Interpolation means for interpolating the gradation of the restored pixel from the values of the peripheral pixels of the pixel is provided.

【００１５】[0015]

【作用】本発明によれば、階調を制限された複数の画像
データは記憶手段に記憶され、読み出された各画像デー
タの階調が制限された部分は復元手段により所定の値に
置き換えられた後、その部分の画素は周辺画素に基づい
て補間手段で補間されることにより、元の各画像データ
の階調が疑似的に再現される。According to the present invention, a plurality of image data whose gradations are restricted are stored in the storage means, and the gradation restricted part of each read image data is replaced with a predetermined value by the restoration means. After that, the pixels of that portion are interpolated by the interpolating means based on the peripheral pixels, so that the gradation of each original image data is reproduced in a pseudo manner.

【００１６】[0016]

【実施例】図１は本発明の実施例を示すブロック図であ
る。図１においては、ビット補間部７をビット再生部５
とその後段に設けた不図示のＤ／Ａ変換器との間に設け
ている。他の部分の機能は図５と同一の番号を付されて
いる部分の機能と同等である。FIG. 1 is a block diagram showing an embodiment of the present invention. In FIG. 1, the bit interpolation unit 7 is replaced by the bit reproduction unit 5.
And a D / A converter (not shown) provided in the subsequent stage. The functions of the other parts are the same as those of the parts denoted by the same numbers as in FIG.

【００１７】図２はビット補間部７の第１の実施例を示
す。図２において、入力データＲｊ（５：０）は、ＦＦ
Ｒ１、Ｇｊ（５：０） はＦＦＧ１、Ｂｊ（５：０）は
ＦＦＢ１に入力される。ＦＦＲ１、ＦＦＲ２、ＦＦＲ
３、ＦＦＧ１、ＦＦＧ２、ＦＦＧ３、ＦＦＢ１、ＦＦＢ
２、ＦＦＢ３はそれぞれ６個のフリップフロップで構成
されたラッチ回路であり、それぞれはクロックＣＬＫ１
がＨ期間のときにクロックＣＬＫ２の立ち上がりで入力
データをラッチする。入力データＲｊ１、Ｒｊ０はＦＦ
Ｒ４に入力される。ＦＦＲ４の出力は後述の全加算器Ａ
ＲとＦＦＲ５とに入力される。ＦＦＲ４、ＦＦＲ５はそ
れぞれ２個のフリップフロップで構成されたラッチ回路
であり、クロックＣＫＲがＨ期間のときにＣＬＫ２の立
ち上がりで入力データをラッチする。FIG. 2 shows a first embodiment of the bit interpolation section 7. In FIG. 2, the input data Rj (5: 0) is FF.
R1 and Gj (5: 0) are input to FFG1, and Bj (5: 0) are input to FFB1. FFR1, FFR2, FFR
3, FFG1, FFG2, FFG3, FFB1, FFB
Reference numerals 2 and FFB3 are latch circuits each composed of six flip-flops, and each of them is a clock CLK1.
During the H period, the input data is latched at the rising edge of the clock CLK2. Input data Rj1 and Rj0 are FF
Input to R4. The output of FFR4 is the full adder A described later.
Input to R and FFR5. Each of FFR4 and FFR5 is a latch circuit composed of two flip-flops, and latches the input data at the rising edge of CLK2 when the clock CKR is in the H period.

【００１８】また、クロックＣＫＲはＤ−ＲＡＭ３に与
えるアドレスの奇偶数を利用して生成されているが、リ
セット解除後自走信号として生成されてもよい。ＡＲは
２ビットの全加算器であり、ＤＲは入力データを下１ビ
ットシフトして１／２のデータＲｏ１、Ｒｏ０を出力す
る１／２除算器である。ＳＲはクロックＣＫＲがＬのと
きにクロックＣＬＫ１の１周期期間Ｒｏ０、Ｒｏ１のデ
ータを１／２除算器ＤＲからの出力データに切り換える
セレクタである。またＦＦＢ４、ＦＦＢ５、全加算器Ａ
Ｂ、１／２除算器ＤＢ、セレクタＳＢの機能はＦＦＲ
４、ＦＦＲ５、ＡＲ、ＤＲ、ＳＲ同様であるので説明を
省略する。ただし、ＦＦＢ４、ＦＦＢ５はクロックＣＫ
ＢがＨ期間のときに入力データをラッチする。Further, although the clock CKR is generated by using an odd-numbered even number of addresses given to the D-RAM 3, it may be generated as a free-running signal after reset release. AR is a 2-bit full adder, and DR is a 1/2 divider that shifts the input data by 1 bit downward and outputs 1/2 data Ro1 and Ro0. SR is a selector for switching the data of Ro0 and Ro1 for one cycle period of the clock CLK1 to the output data from the 1/2 divider DR when the clock CKR is L. In addition, FFB4, FFB5, full adder A
The functions of B, 1/2 divider DB, and selector SB are FFR.
4, FFR5, AR, DR, and SR are the same, and the description is omitted. However, FFB4 and FFB5 are clock CK
Input data is latched when B is in the H period.

【００１９】次に図３を用いて動作について説明する。
図３の（ａ）（ｂ）（ｃ）（ｄ）（ｅ）は図７の（ａ）
（ｂ）（ｃ）（ｄ）（ｅ）と同様のため説明を省略す
る。また、図３におけるクロックＣＫＲとＣＫＢは図１
における同一符号のものと一致する。以下総てのステー
トはクロックＣＬＫ２の立ち上がりで同期されている。
ステート１において、クロックＣＫＲがＨなので、Ｄ−
ＲＡＭ３のアドレス２Ｎ−３のデータＲｊ１、Ｒｊ０は
ＦＦＲ４にラッチされる。このときやはりＤ−ＲＡＭ３
のアドレス２Ｎ−３のデータＲｊ（５：０）はＦＦＲ１
にラッチされる。ステート２において、ＦＦＲ１の出力
データはＦＦＲ２にラッチされる。つまりアドレス２Ｎ
−３のデータＲｊ（５：０）はＦＦＲ２にラッチされた
ことになる。Next, the operation will be described with reference to FIG.
(A), (b), (c), (d), and (e) of FIG. 3 are (a) of FIG.
Since it is the same as (b), (c), (d) and (e), the description thereof will be omitted. Further, the clocks CKR and CKB in FIG.
And the same code in. All the following states are synchronized with the rising edge of the clock CLK2.
In state 1, the clock CKR is H, so D-
The data Rj1 and Rj0 at the address 2N-3 of the RAM3 are latched by the FFR4. At this time, again D-RAM3
Data Rj (5: 0) of address 2N-3 of FFR1
Latched on. In state 2, the output data of FFR1 is latched in FFR2. That is, address 2N
The data Rj (5: 0) of -3 is latched in FFR2.

【００２０】ステート３において、クロックＣＫＲがＨ
なのでＤ−ＲＡＭ３のアドレス２Ｎ−１のデータＲｊ
１、Ｒｊ０はＦＦＲ４にラッチされる。また、アドレス
２Ｎ−３のデータＲｊ１、Ｒｊ０はＦＦＲ５にラッチさ
れる。同時にアドレス２Ｎ−１のデータＲｊ（５：０）
はＦＦＲ１にラッチされ、アドレス２Ｎ−２のデータＲ
ｊ（５：０）はＦＦＲ２にラッチされ、アドレス２Ｎ−
３のデータＲｊ（５：０）はＦＦＲ３にラッチされる。
つまりＲｏ（５：０）にはアドレス２Ｎ−３のデータが
出力されていることになる。図３（ｆ）において、ステ
ート３におけるＲＧＢデータがアドレス２Ｎ−３のデー
タであることが示されている。ＦＦＲ４とＦＦＲ５の出
力データは全加算器ＡＲにより加算され、その加算出力
データは１／２除算器ＤＲで１／２にされる。このデー
タＲｏ１、Ｒｏ０とＲｏ（５：２）は、結局アドレス２
Ｎ−２のデータに相当する。In state 3, the clock CKR is high.
Therefore, data Rj at address 2N-1 of D-RAM3
1, Rj0 are latched in FFR4. Further, the data Rj1 and Rj0 of the address 2N-3 are latched in the FFR5. At the same time, data Rj (5: 0) of address 2N-1
Is latched by FFR1 and data R of address 2N-2
j (5: 0) is latched by FFR2, and address 2N-
The data Rj (5: 0) of 3 is latched in FFR3.
That is, the data of address 2N-3 is output to Ro (5: 0). In FIG. 3F, it is shown that the RGB data in the state 3 is the data of the address 2N-3. The output data of FFR4 and FFR5 are added by the full adder AR, and the added output data is halved by the ½ divider DR. The data Ro1, Ro0, and Ro (5: 2) are the address 2 after all.
This corresponds to N-2 data.

【００２１】ステート４において、Ｄ−ＲＡＭ３のアド
レス２ＮのデータＲｊ（５：０）はＦＦＲ１にラッチさ
れ、アドレス２Ｎ−１のデータＲｊ（５：０）はＦＦＲ
２にラッチされ、アドレス２Ｎ−２のデータＲｊ（５：
０）はＦＦＲ３にラッチされる。つまりＲｏ（５：０）
にはアドレス２Ｎ−２のデータが出力されようとしてい
る。図３（ｆ）において、ステート４におけるＲＧＢデ
ータがアドレス２Ｎ−２のデータであることが示されて
いる。クロックＣＫＲがＬなので、セレクタＳＲはＲｏ
（５：０）のうちのビット０とビット１を１／２除算器
ＤＲからのデータに切り換え、このデータが後段のＤ／
Ａ変換器に供給される。つまりアドレス２Ｎ−２のデー
タＲｊ（５：０）のうちビット０とビット１が１／２除
算器ＤＲからのデータで埋め込まれている。In the state 4, the data Rj (5: 0) at the address 2N of the D-RAM 3 is latched by the FFR1 and the data Rj (5: 0) at the address 2N-1 is FFR.
Data Rj (5:
0) is latched in FFR3. That is Ro (5: 0)
The data of address 2N-2 is about to be output. FIG. 3 (f) shows that the RGB data in state 4 is the data at address 2N-2. Since the clock CKR is L, the selector SR is Ro
Bit 0 and bit 1 of (5: 0) are switched to the data from the 1/2 divider DR, and this data is transferred to the D /
It is supplied to the A converter. That is, bit 0 and bit 1 of the data Rj (5: 0) of the address 2N-2 are embedded with the data from the 1/2 divider DR.

【００２２】以上のように、Ｄ−ＲＡＭ３のアドレス２
Ｎ−２のデータはステート３においてビット補間部７で
処理されることにより、Ｒｏ１、Ｒｏ０のデータは固定
値ではなくなり、補間された値となる。Ｂｏ１、Ｂｏ０
の処理の流れも、タイミングがクロックＣＫＢによって
進められるだけで、本質は上記の説明と同じなので説明
を省略する。As described above, the address 2 of the D-RAM 3
Since the data of N-2 is processed by the bit interpolation unit 7 in the state 3, the data of Ro1 and Ro0 are not fixed values, but become interpolated values. Bo1, Bo0
As for the flow of the above process, only the timing is advanced by the clock CKB, and the essence is the same as the above description, so the description will be omitted.

【００２３】図４はビット補間部７の第２の実施例を示
すもので図２と同一符号が付されている部分は、同じ機
能、構成を有している。次に、図２と異なる部分につい
て説明する。ＦＦＲ２の出力データのうちビット１とビ
ット０のＲｋ１、Ｒｋ０とは全加算器ＡＲに入力され
る。ＦＦＲ３の出力データのうちビット１とビット０の
Ｒｍ１、Ｒｍ０とはＦＦＲ５に入力される。ＦＦＲ５は
２個のフリップフロップで構成されたラッチ回路であ
り、クロックＣＬＫ１がＨ期間のときにクロックＣＬＫ
２の立ち上がりで入力データをラッチする。尚、クロッ
クＣＫＲはＤ−ＲＡＭ３に与えるアドレスの奇偶数を利
用して生成されているが、リセット解除後自走信号とし
て生成されてもよい。ＦＦＢ５、ＡＢ、ＤＢ、ＳＢの機
能はＦＦＲ５、ＡＲ、ＤＲ、ＳＲと同様である。FIG. 4 shows a second embodiment of the bit interpolating unit 7, and the portions designated by the same reference numerals as those in FIG. 2 have the same functions and configurations. Next, a part different from FIG. 2 will be described. Of the output data of the FFR2, the bit 1 and the bits Rk1 and Rk0 of the bit 0 are input to the full adder AR. Bits 1 and 0 of Rm1 and Rm0 of the output data of FFR3 are input to FFR5. FFR5 is a latch circuit composed of two flip-flops. When the clock CLK1 is in the H period, the clock CLK is
Input data is latched at the rising edge of 2. Although the clock CKR is generated by using an odd even number of addresses given to the D-RAM 3, it may be generated as a free-running signal after reset release. The functions of FFB5, AB, DB, and SB are the same as those of FFR5, AR, DR, and SR.

【００２４】次に図３を用いて動作について説明する。
以下総てのステートはクロックＣＬＫ２の立ち上がりで
同期されている。ステート１において、Ｄ−ＲＡＭ３の
アドレス２Ｎ−３のデータＲｊ（５：０）はＦＦＲ１に
ラッチされる。ステート２において、ＦＦＲ１の出力デ
ータはＦＦＲ２にラッチされる。つまりアドレス２Ｎ−
３のデータＲｊ（５：０）はＦＦＲ２にラッチされたこ
とになる。Next, the operation will be described with reference to FIG.
All the following states are synchronized with the rising edge of the clock CLK2. In the state 1, the data Rj (5: 0) at the address 2N-3 of the D-RAM 3 is latched by the FFR 1. In state 2, the output data of FFR1 is latched in FFR2. That is, address 2N-
The data Rj (5: 0) of 3 is latched in FFR2.

【００２５】ステート３においてアドレス２Ｎ−１のデ
ータＲｊ（５：０）はＦＦＲ１にラッチされ、アドレス
２Ｎ−２のデータＲｊ（５：０）はＦＦＲ２にラッチさ
れ、アドレス２Ｎ−３のデータＲｊ（５：０）はＦＦＲ
３にラッチされる。つまりＲｏ（５：０）にはアドレス
２Ｎ−３のデータが出力されていることになる。図３
（ｆ）において、ステート３におけるＲＧＢデータがア
ドレス２Ｎ−３のデータであることが示されている。In the state 3, the data Rj (5: 0) of the address 2N-1 is latched by the FFR1, the data Rj (5: 0) of the address 2N-2 is latched by the FFR2, and the data Rj (of the address 2N-3 is latched. 5: 0) is FFR
Latched to 3. That is, the data of address 2N-3 is output to Ro (5: 0). FIG.
In (f), it is shown that the RGB data in state 3 is the data of address 2N-3.

【００２６】ステート４において、アドレス２Ｎのデー
タＲｊ（５：０）はＦＦＲ１にラッチされ、アドレス２
Ｎ−１のデータＲｊ（５：０）はＦＦＲ２にラッチさ
れ、アドレス２Ｎ−２のデータＲｊ（５：０）はＦＦＲ
３にラッチされる。つまりＲｏ（５：０）にはアドレス
２Ｎ−２のデータが出力されようとしている。図３
（ｆ）において、ステート４におけるＲＧＢデータがア
ドレス２Ｎ−２のデータであることが示されている。さ
らに、ＦＦＲ３の出力データのうちビット１とビット０
のＲｍ１、Ｒｍ０とはＦＦＲ５にラッチされる。In the state 4, the data Rj (5: 0) of the address 2N is latched in the FFR1 and the address 2N
The data Rj (5: 0) of N-1 is latched by the FFR2, and the data Rj (5: 0) of the address 2N-2 is FFR.
Latched to 3. That is, the data of the address 2N-2 is about to be output to Ro (5: 0). FIG.
In (f), it is shown that the RGB data in state 4 is the data of address 2N-2. Further, of the output data of FFR3, bit 1 and bit 0
Rm1 and Rm0 are latched by FFR5.

【００２７】全加算器ＡＲにはＲｋ１、Ｒｋ０とＦＦＲ
５の出力データとが入力されていて、それらの加算出力
データは１／２除算器ＤＲで１／２にされる。このとき
クロックＣＫＲがＬなので、セレクタＳＲはＲｏ（５：
０）のうちのビット０とビット１を１／２除算器ＤＲか
らのデータに切り換え、このデータがＤ／Ａ変換器に供
給される。つまりアドレス２Ｎ−２のデータＲｊ（５：
０）のうちビット０とビット１が１／２除算器ＤＲから
のデータで埋め込まれている。The full adder AR has Rk1, Rk0 and FFR.
5 and the output data of 5 are input, and the addition output data thereof are halved by the 1/2 divider DR. At this time, since the clock CKR is L, the selector SR is Ro (5:
Bits 0 and 1 of 0) are switched to data from the 1/2 divider DR, and this data is supplied to the D / A converter. That is, the data Rj (5:
Bit 0 and bit 1 of 0) are embedded with the data from the 1/2 divider DR.

【００２８】以上のように、Ｄ−ＲＡＭ３のアドレス２
Ｎ−２のデータはステート３においてビット補間部７で
処理されることにより、Ｒｏ１、Ｒｏ０のデータは固定
値ではなくなり、補間された値となる。Ｂｏ１、Ｂｏ０
の処理の流れも、タイミングがクロックＣＫＢによって
進められるだけで、本質は同じなので説明を省略する。As described above, the address 2 of the D-RAM 3
Since the data of N-2 is processed by the bit interpolation unit 7 in the state 3, the data of Ro1 and Ro0 are not fixed values, but become interpolated values. Bo1, Bo0
The flow of the above process is the same in its essence except that the timing is advanced by the clock CKB, and therefore its explanation is omitted.

【００２９】上述した第１、第２の実施例によれば、Ｄ
／Ａ変換器に送り込まれる画素データの６ビット総てを
復元することができる。その場合、前記補間された値
は、着目画素の周辺画素の平均値となっている。また、
例えばＤ／Ａ変換器からのＲＧＢデータをＮＴＳＣ、Ｐ
ＡＬ方式等のビデオ信号としてエンコードした場合、ビ
ット間引きにより階調が減少した部分を疑似階調とし目
立たない画像として再現することができる。According to the first and second embodiments described above, D
All 6 bits of pixel data sent to the A / A converter can be restored. In that case, the interpolated value is the average value of the peripheral pixels of the pixel of interest. Also,
For example, if the RGB data from the D / A converter is NTSC, P
When encoded as an AL system video signal, a portion in which gradation is reduced by bit thinning can be reproduced as an inconspicuous image as pseudo gradation.

【００３０】なお、ＲＧＢデータのビット幅は、各実施
例においては６ビットとしたが、８ビットやそれ以上で
も構わない。さらに、間引かれるビットが２ビット以上
でも構わない。Although the bit width of the RGB data is 6 bits in each embodiment, it may be 8 bits or more. Further, the number of thinned bits may be two or more.

【００３１】[0031]

【発明の効果】以上説明したように本発明によれば、複
数の画像データを階調制限して記憶手段に記憶し、これ
を読み出しても階調制限された部分を疑似的な階調とし
て再現することができる。特に、製品コストを低減させ
る目的でデータビット幅がＭビットの汎用のＤ−ＲＡＭ
を使い、ＲＧＢデータが各Ｎビットであり、Ｍ＜３Ｎの
とき、Ｎビットを画素毎に間引いてＮ′ビットとして記
憶手段に記憶する場合において、記憶手段から読み出さ
れた間引かれたビットを復元し、例えばＤ／Ａ変換器か
らのＲＧＢデータをＮＴＳＣ、ＰＡＬ方式等のビデオ信
号としてエンコードした場合、ビデオ画像上の階調を疑
似階調の目立たない画像として再現することができる。As described above, according to the present invention, a plurality of image data are gradation-limited and stored in the storage means, and even if this is read, the gradation-limited portion is regarded as a pseudo gradation. It can be reproduced. In particular, a general-purpose D-RAM with a data bit width of M bits for the purpose of reducing product cost
When RGB data is each N bits and M <3N, when N bits are thinned out for each pixel and stored in the storage means as N ′ bits, the thinned bits read from the storage means Is restored and, for example, the RGB data from the D / A converter is encoded as a video signal of the NTSC, PAL system or the like, the gradation on the video image can be reproduced as an image in which pseudo gradation is inconspicuous.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】図１のビット補間部の第１の実施例を示すブロ
ック図である。FIG. 2 is a block diagram showing a first embodiment of the bit interpolating unit of FIG.

【図３】本発明による画像処理の流れを説明するための
タイミングチャートである。FIG. 3 is a timing chart for explaining the flow of image processing according to the present invention.

【図４】ビット補間部の第２の実施例を示すブロック図
である。FIG. 4 is a block diagram showing a second embodiment of a bit interpolation unit.

【図５】従来の画像処理装置を示すブロック図である。FIG. 5 is a block diagram showing a conventional image processing apparatus.

【図６】従来のデータを間引くときの処理の流れを示す
タイミングチャートである。FIG. 6 is a timing chart showing the flow of processing when thinning out conventional data.

【図７】従来のデータのビット幅を復元するときの処理
を示すタイミングチャートである。FIG. 7 is a timing chart showing processing when restoring the bit width of conventional data.

【図８】データのビット幅が変化する様子を具体的に示
した構成図である。FIG. 8 is a configuration diagram specifically showing how the bit width of data changes.

【符号の説明】[Explanation of symbols]

１ ビット間引き部 ３ Ｄ−ＲＡＭ ５ ビット再生部 ７ ビット補間部 ＦＦＲ４、ＦＦＲ５、ＦＦＢ４、ＦＦＢ５ ラッチ回路 ＡＲ、ＡＢ 全加算器 ＤＲ、ＤＢ １／２除算器 ＳＲ、ＳＢ セレクタ 1-bit thinning unit 3 D-RAM 5-bit reproducing unit 7-bit interpolation unit FFR4, FFR5, FFB4, FFB5 latch circuit AR, AB full adder DR, DB 1/2 divider SR, SB selector

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 画素を複数の色の階調で表現するための
複数の画像データの階調を制限する制限手段と、 上記制限手段で階調が制限された各画像データを記憶す
る記憶手段と、 上記記憶手段から読み出された各画像データの上記制限
された階調部分を所定の値に復元する復元手段と、 上記復元手段により上記所定の値に復元された部分の画
素の階調を、その画素の周辺画素の値から補間する補間
手段とを備えた画像処理装置。1. A limiting means for limiting the gradation of a plurality of image data for expressing a pixel with a gradation of a plurality of colors, and a storage means for storing each image data whose gradation is limited by the limiting means. A restoring means for restoring the limited gradation portion of each image data read from the storage means to a predetermined value, and a gradation of a pixel of the portion restored to the predetermined value by the restoring means. And an interpolating means for interpolating from the values of the peripheral pixels of the pixel. 【請求項２】 上記複数の画像データが所定ビット数を
有するＲＧＢデータであることを特徴とする請求項１記
載の画像処理装置。2. The image processing apparatus according to claim 1, wherein the plurality of image data are RGB data having a predetermined number of bits. 【請求項３】 上記制限手段は、上記ＲＧＢデータのう
ちのＲＢデータのビットを間引くことにより階調を制限
するように成されている請求項２記載の画像処理装置。3. The image processing apparatus according to claim 2, wherein the limiting means limits the gradation by thinning out bits of RB data among the RGB data. 【請求項４】 上記記憶手段にＤ−ＲＡＭを用いたこと
を特徴とする請求項１記載の画像処理装置。4. The image processing apparatus according to claim 1, wherein a D-RAM is used as the storage means. 【請求項５】 上記記憶手段にデータビット幅がＭビッ
トのＤ−ＲＡＭを用い、上記ＲＧＢデータが各Ｎビット
であり、上記制限手段は、Ｍ＜３ＮのときＲＢデータの
Ｎビットを画素毎に間引いてＮ′ビットとすることによ
り階調の制限を行うようにした請求項２記載の画像処理
装置。5. A D-RAM having a data bit width of M bits is used as the storage means, the RGB data is each N bits, and the limiting means sets the N bits of the RB data for each pixel when M <3N. 3. The image processing apparatus according to claim 2, wherein the gradation is restricted by thinning out to N 'bits. 【請求項６】 上記補間手段は、上記復元された部分の
画素の階調を、その画素の周辺の画素の平均値で補間す
るように成された請求項１記載の画像処理装置。6. The image processing apparatus according to claim 1, wherein the interpolation means interpolates the gradation of the pixel of the restored portion with an average value of pixels around the pixel.