JPH08330979A - Error correction device - Google Patents
Error correction deviceInfo
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- JPH08330979A JPH08330979A JP13451495A JP13451495A JPH08330979A JP H08330979 A JPH08330979 A JP H08330979A JP 13451495 A JP13451495 A JP 13451495A JP 13451495 A JP13451495 A JP 13451495A JP H08330979 A JPH08330979 A JP H08330979A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＲＤＳ放送信号やＦＭ
多重放送信号等のように、予め誤り訂正符号が付加され
た信号を受信して、誤り訂正処理を実行する誤り訂正装
置に関する。BACKGROUND OF THE INVENTION The present invention relates to RDS broadcast signals and FM.
The present invention relates to an error correction device that receives a signal to which an error correction code is added in advance, such as a multiplex broadcast signal, and executes error correction processing.
【０００２】[0002]
【従来の技術】放送信号等を受信する場合、フェージン
グなどの伝送路上で発生する妨害などにより、受信され
た信号は一般にノイズを多く含んでおり、受信信号をデ
ジタルデータに復調する復調回路では、正確に０か１か
を判定できないことがある。そこで、従来のＲＤＳ放送
受信機やＦＭ多重放送受信機においては、復調回路によ
って復調されたデータに対し、誤り訂正処理を施してデ
ータの正確性を向上させるようにしていた。2. Description of the Related Art When a broadcast signal or the like is received, the received signal generally contains a lot of noise due to disturbances occurring on the transmission line such as fading, and a demodulation circuit for demodulating the received signal into digital data It may not be possible to accurately determine whether it is 0 or 1. Therefore, in the conventional RDS broadcast receiver and FM multiplex broadcast receiver, error correction processing is performed on the data demodulated by the demodulation circuit to improve the accuracy of the data.
【０００３】[0003]
【発明が解決しようとする課題】従来の復調回路では、
本来のデータが１であってもノイズによりそのレベルが
１に近い０となったような場合、復調回路では１ではな
く０と判定してしまう。このような誤判定ビットの数及
び位置が、誤り訂正回路の訂正能力の範囲内であれば、
誤り訂正処理により訂正されるので問題ないが、もし訂
正能力範囲を超えるようなときは訂正が不可能になって
しまう。In the conventional demodulation circuit,
Even if the original data is 1, if the level becomes 0 close to 1 due to noise, the demodulation circuit determines 0 instead of 1. If the number and position of such erroneous decision bits are within the correction capability of the error correction circuit,
There is no problem because it is corrected by the error correction process, but if it exceeds the correction capability range, the correction becomes impossible.
【０００４】例えば、ＲＤＳ放送受信機の誤り訂正回路
では、誤りビット間隔が５ビット以下のときは５ビット
まで訂正可能であるが、間隔が５ビットを越えると２ビ
ットの誤りでさえ訂正することができない。For example, in the error correction circuit of the RDS broadcast receiver, up to 5 bits can be corrected when the error bit interval is 5 bits or less, but even a 2-bit error can be corrected when the interval exceeds 5 bits. I can't.
【０００５】[0005]
【課題を解決するための手段】本発明は、入力信号を復
調して復調データパターンを出力すると共に、該復調デ
ータパターンの各復調データの確からしさを示す信頼度
情報ビットを復調データに対応して出力する復調回路
と、前記復調データパターンの誤り訂正を行う誤り訂正
回路と、前記信頼度情報ビットに応じて前記復調データ
パターンの誤り訂正を制御する制御回路とを備えたこと
を特徴とする。According to the present invention, an input signal is demodulated and a demodulated data pattern is output, and a reliability information bit indicating the certainty of each demodulated data of the demodulated data pattern corresponds to the demodulated data. A demodulation circuit that outputs the demodulated data pattern, an error correction circuit that performs error correction of the demodulated data pattern, and a control circuit that controls error correction of the demodulated data pattern according to the reliability information bits. .
【０００６】また、本発明では、前記制御回路は、前記
信頼度情報ビットが所定レベルである復調データを操作
して復調データパターンが取り得る可能性のある全ての
組み合わせの復調データパターンを生成する生成回路を
有し、前記誤り訂正回路は前記生成された全ての組み合
わせの復調データパターンに対して誤り訂正を実行する
ことを特徴とする。Further, in the present invention, the control circuit operates the demodulated data having the reliability information bits of a predetermined level to generate demodulated data patterns of all possible combinations of the demodulated data patterns. It has a generation circuit, and the error correction circuit performs error correction on the demodulated data patterns of all the generated combinations.
【０００７】また、本発明では、前記生成回路は、前記
所定レベルの信頼度情報ビットを入力し、前記所定レベ
ルの信頼度情報ビットに対応する復調データが取り得る
可能性のある全ての組み合わせのビットデータを順次出
力する誤り訂正制御回路と、前記復調データパターンの
うち所定レベルの信頼度情報ビットに対応する復調デー
タを前記全ての組み合わせのビットデータに順次変更し
て、前記全ての組み合わせの復調データパターンを順次
出力する論理回路を有することを特徴とする。Further, in the present invention, the generation circuit inputs the reliability information bits of the predetermined level, and the demodulation data corresponding to the reliability information bits of the predetermined level may have all possible combinations. An error correction control circuit that sequentially outputs bit data, and demodulation data of all the combinations by sequentially changing the demodulation data corresponding to the reliability information bits of a predetermined level in the demodulation data pattern to the bit data of all the combinations. It is characterized in that it has a logic circuit which sequentially outputs a data pattern.
【０００８】また、本発明では、前記生成回路は、前記
復調データパターン及び信頼度情報ビットを各々取り込
み互いに同期してシフト動作を行う第１及び第２のシフ
トレジスタと、第２のシフトレジスタに取り込まれた信
頼度情報ビットのうち所定レベルの信頼度情報ビットの
ビット数ｎを判定するビット数判定回路とを有し、前記
誤り訂正制御回路は、前記第１及び第２のシフトレジス
タが行う２のｎ乗サイクルのシフト動作のうち何サイク
ル目のシフト動作であるかをカウントする第１のカウン
タと、１サイクルのシフト動作中に現れる前記所定レベ
ルの信頼度情報ビットの出現回数をカウントする第２の
カウンタとを含み、前記所定レベルの信頼度情報ビット
を入力して前記第１及び第２のカウンタの内容に応じ
て、前記所定レベルの信頼度情報ビットに対応する復調
データが取り得る可能性のある全ての組み合わせのビッ
トデータを各サイクル毎に順次出力し、前記論理回路
は、前記各サイクル毎に所定レベルの信頼度情報ビット
に対応する復調データを前記順次出力されるビットデー
タに変更して、前記全ての組み合わせの復調データパタ
ーンを順次前記誤り訂正回路に出力することを特徴とす
る。Further, in the present invention, the generation circuit includes a first shift register and a second shift register, which capture the demodulated data pattern and the reliability information bit, respectively, and perform a shift operation in synchronization with each other. A bit number determination circuit that determines the number n of reliability information bits of a predetermined level among the captured reliability information bits, and the error correction control circuit is performed by the first and second shift registers. A first counter that counts which cycle of the 2 n-th power cycle shift operation and the number of appearances of the reliability information bit of the predetermined level that appears during the 1-cycle shift operation. A second counter, the reliability level information bit of the predetermined level is input, and the predetermined level is input according to the contents of the first and second counters. The demodulation data corresponding to the reliability information bits sequentially outputs bit data of all possible combinations for each cycle, and the logic circuit corresponds to the reliability information bits of a predetermined level for each cycle. The demodulation data to be output is changed to the sequentially output bit data, and the demodulation data patterns of all the combinations are sequentially output to the error correction circuit.
【０００９】また、本発明では、前記誤り訂正回路にお
ける訂正処理の結果少なくとも訂正が成功した復調デー
タパターンについて誤り訂正結果と前記復調データとの
信号間距離を測定する信号距離測定回路と、該信号距離
測定回路における訂正が成功した復調データパターンに
関する測定結果から信号間距離の最小値を判定する最小
値判定回路とを更に有し、該最小値と判定された信号間
距離を有する前記復調データパターンの誤り訂正結果を
を最終的な誤り訂正結果として出力することを特徴とす
る。Further, according to the present invention, a signal distance measuring circuit for measuring an inter-signal distance between an error correction result and the demodulated data at least for a demodulated data pattern that has been successfully corrected as a result of the correction processing in the error correction circuit, and the signal. The demodulation data pattern having a minimum value determination circuit for determining the minimum value of the inter-signal distance from the measurement result regarding the demodulated data pattern that has been successfully corrected in the distance measurement circuit, and having the inter-signal distance determined as the minimum value The error correction result of is output as the final error correction result.
【００１０】また、本発明では、前記最小値判定回路
は、少なくとも前記最小値が所定値より大きいか否かを
判定する判定回路を有し、前記最小値が所定値より大き
い場合に制御信号を出力することを特徴とする。また、
本発明では、前記信号距離測定回路は、前記誤り訂正結
果と復調回路からの復調データ及び信頼度情報ビットに
基づいて信号間距離を測定することを特徴とする。Further, in the present invention, the minimum value determination circuit has at least a determination circuit for determining whether or not the minimum value is larger than a predetermined value. When the minimum value is larger than the predetermined value, a control signal is sent. It is characterized by outputting. Also,
According to the present invention, the signal distance measuring circuit measures an inter-signal distance based on the error correction result, demodulated data from the demodulation circuit, and reliability information bits.
【００１１】また、本発明では、前記入力信号は、ＲＤ
Ｓ放送信号もしくはＦＭ多重放送信号であることを特徴
とする。Further, in the present invention, the input signal is RD.
It is characterized by being an S broadcast signal or an FM multiplex broadcast signal.
【００１２】[0012]
【作用】本発明では、復調データの確からしさを示す信
頼度情報ビットに基づいて、復調データが取り得る可能
性のある全ての復調データパターンが生成され、これら
の全てのデータパターンに対して誤り訂正回路が実行さ
れるので、誤り訂正回路の訂正能力範囲を越えるような
場合でも、確実に誤り訂正が実現される。According to the present invention, all the demodulated data patterns that the demodulated data may possibly have are generated based on the reliability information bits indicating the certainty of the demodulated data. Since the correction circuit is executed, the error correction is surely realized even when the correction capability range of the error correction circuit is exceeded.
【００１３】また、誤り訂正に成功したデータパターン
が複数存在するとき、誤り訂正結果と復調データとの信
号間距離が測定され、さらには、測定した信号間距離の
最小値が判定されて、信号間距離が最小となったデータ
パターンを最終的な誤り訂正結果として採用するように
しているので、より確かな訂正結果が得られる。Further, when there are a plurality of data patterns for which error correction has succeeded, the inter-signal distance between the error correction result and the demodulated data is measured, and further, the minimum value of the measured inter-signal distance is determined to determine the signal. Since the data pattern with the minimum distance is adopted as the final error correction result, a more reliable correction result can be obtained.
【００１４】[0014]
【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図であり、１ブロックのデータが、誤り訂正ビットを
含む全２６ビットで構成されるＲＤＳ信号を誤り訂正す
る例について説明する。図１において、１は受信したＲ
ＤＳ放送信号を復調して１ブロック単位の復調データパ
ターンを出力すると共に、１ブロックの復調データパタ
ーンの各ビットデータ毎にその確からしさを示す信頼度
情報ビットＴを出力する復調回路、４は１ブロックの復
調データパターンをスイッチ２を介して取り込み、取り
込んだ復調データパターンのシフト動作を複数サイクル
繰り返す２６ビット構成の第１シフトレジスタ、５は１
ブロックの復調データパターンに対応する２６ビットの
信頼度情報ビットをスイッチ３を介して取り込み、取り
込んだ２６ビットの信頼度情報ビットのシフト動作を複
数サイクル繰り返す２６ビット構成の第２シフトレジス
タ、６は復調データに基づき同期タイミング信号を発生
する同期再生回路、７は誤り訂正の制御を行う誤り訂正
制御回路、８は第２シフトレジスタ５に取り込まれた信
頼度情報ビットのうち１レベルであるビットの数を判定
するビット数判定回路、９は誤り訂正制御回路７から出
力されるイネーブル信号ＥＮにより第２シフトレジスタ
５から出力される信頼度情報ビットの通過を制御するＡ
ＮＤゲート、１０は第１シフトレジスタ４の出力とＡＮ
Ｄゲート９の出力との排他的論理和をとるＥＸＯＲゲー
ト、１１はＥＸＯＲゲート１０からのデータを入力して
誤り訂正を実行する誤り訂正回路、１２は誤り訂正結果
と第１シフトレジスタからの復調データとの信号間距離
を、第２シフトレジスタ５からの信頼度情報ビットに基
づいて測定する信号距離測定回路、１４はＡＮＤゲート
１３を介して誤り訂正が成功したものについて信号間距
離を入力しその最小値を判定する最小値判定回路であ
る。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention, and an example in which one block of data corrects an error in an RDS signal composed of 26 bits including error correction bits will be described. . In FIG. 1, 1 is the received R
A demodulation circuit that demodulates a DS broadcast signal and outputs a demodulated data pattern in units of one block, and also outputs a reliability information bit T indicating the certainty for each bit data of the demodulated data pattern of one block, 4 is 1 The first shift register having a 26-bit configuration in which the demodulated data pattern of the block is fetched through the switch 2 and the shift operation of the fetched demodulated data pattern is repeated for a plurality of cycles is 1
A second shift register having a 26-bit structure, which fetches 26-bit reliability information bits corresponding to the demodulated data pattern of the block via the switch 3 and repeats the shift operation of the fetched 26-bit reliability information bits for a plurality of cycles, A synchronous reproducing circuit for generating a synchronous timing signal based on the demodulated data, 7 is an error correction control circuit for controlling error correction, and 8 is one of the reliability information bits taken into the second shift register 5 that is one level. A bit number determination circuit for determining the number, 9 is an A for controlling passage of the reliability information bits output from the second shift register 5 by the enable signal EN output from the error correction control circuit 7.
ND gate, 10 is the output of the first shift register 4 and AN
An EXOR gate that takes an exclusive OR with the output of the D gate 9, 11 is an error correction circuit that inputs data from the EXOR gate 10 and executes error correction, and 12 is an error correction result and demodulation from the first shift register A signal distance measuring circuit for measuring the signal distance to the data based on the reliability information bit from the second shift register 5, and 14 inputs the signal distance for the error-corrected one via the AND gate 13. It is a minimum value determination circuit for determining the minimum value.
【００１５】スイッチ２，３は、誤り訂正制御回路７か
らのスイッチ切換信号ＳＷ１，ＳＷ２により切換が行わ
れ、シフトレジスタ４，５は誤り制御回路７からの同一
のクロック信号ＣＬに応じて同期してシフト動作を行
う。また、誤り訂正制御回路７は、シフトレジスタ２，
３が行うシフト動作のサイクル数をカウントするループ
カウンタ２１と、１サイクル中に第２シフトレジスタ５
から出力される１レベルの信頼度情報ビットの数をカウ
ントする順序カウンタ２０と、ビット判定回路８で判定
されたビット数ｎが基準値Ｎより大きいか否かを識別す
る識別回路２２とを備えており、外部からの制御信号Ａ
により基準値Ｎが２ビットもしくは４ビットの何れかに
設定されるよう構成されている。The switches 2 and 3 are switched by switch switching signals SW1 and SW2 from the error correction control circuit 7, and the shift registers 4 and 5 are synchronized in response to the same clock signal CL from the error control circuit 7. Shift operation. Further, the error correction control circuit 7 includes a shift register 2,
Loop counter 21 that counts the number of cycles of the shift operation performed by 3 and the second shift register 5 in one cycle.
An order counter 20 that counts the number of 1-level reliability information bits output from the output signal, and an identification circuit 22 that identifies whether or not the number of bits n determined by the bit determination circuit 8 is larger than a reference value N. Control signal A from the outside
By this, the reference value N is set to either 2 bits or 4 bits.
【００１６】ところで、最小値判定回路は、ＡＮＤゲー
ト１３を介して入力された信号間距離ｍを基準値Ｍと比
較し、基準値Ｍより小さいときのみ既に記憶されている
最小値より小さいか否かの判定に移り、この判定で小さ
いときのみ最小値の更新を行う。尚、図１においては、
誤り訂正回路１１で訂正が成功したことを示す訂正ＯＫ
／ＮＧ信号を、最小値判定回路１４の入力側に挿入され
たＡＮＤゲート１３に入力して、訂正が成功したデータ
パターンの信号間距離のみを最小値判定回路１４に入力
するようにしたが、信号距離測定回路１２で誤りが成功
したデータパターンのみについて信号間距離を測定する
ようにしてもよい。By the way, the minimum value judgment circuit compares the inter-signal distance m input via the AND gate 13 with the reference value M, and only when it is smaller than the reference value M, is it smaller than the already stored minimum value? Then, the minimum value is updated only when the determination is small. In addition, in FIG.
Correction OK indicating that the correction is successful in the error correction circuit 11
The / NG signal is input to the AND gate 13 inserted on the input side of the minimum value determination circuit 14 so that only the inter-signal distance of the data pattern that has been successfully corrected is input to the minimum value determination circuit 14. The signal distance measuring circuit 12 may measure the inter-signal distance only for a data pattern in which an error has succeeded.
【００１７】以下、図２〜図４を参照して、本実施例の
動作を説明する。まず、復調回路１は、図２に示すよう
に、入力されるアナログの受信信号を第１のスレッショ
ルドレベルＶ０と比較し、受信信号レベルがＶ０より大
きいときは１レベル、小さいとは０レベルの復調データ
を出力する。更に、この復調回路１では、復調データの
確からしさを検出するために、受信信号レベルを第２及
び第３のスレッショルドレベルＶＨ，ＶＬと比較し、受
信信号レベルがＶＨより大きいかもしくはＶＬより小さ
いとき、０レベルの信頼度情報ビットを出力し、受信信
号レベルがＶＨとＶＬの間にあるとき、１レベルの信頼
度情報ビットを出力する。つまり、復調データの確から
しさの度合いが大きいとき０レベルの信頼度情報ビット
を出力し、度合いが小さいとき１レベルの信頼度情報ビ
ットを出力する。The operation of this embodiment will be described below with reference to FIGS. First, as shown in FIG. 2, the demodulation circuit 1 compares the input analog reception signal with the first threshold level V0, and when the reception signal level is higher than V0, it is 1 level, and when it is low, it is 0 level. Output demodulated data. Further, in this demodulation circuit 1, in order to detect the certainty of the demodulated data, the received signal level is compared with the second and third threshold levels VH and VL, and the received signal level is higher than VH or lower than VL. At this time, the 0-level reliability information bit is output, and when the received signal level is between VH and VL, the 1-level reliability information bit is output. That is, when the degree of certainty of the demodulated data is large, 0-level reliability information bits are output, and when the degree is small, 1-level reliability information bits are output.
【００１８】そこで、今、受信した真のデータパターン
が図３アのＤＤの如きデータであり、復調回路１から、
図３イに示す復調データパターンＤ０とこの復調データ
パターンに対応する図３ウに示す信頼度情報ビット列Ｔ
０が出力されたとする。復調回路１から復調データ及び
信頼度情報ビットが出力されているときは、誤り訂正制
御回路７がスイッチ切換信号ＳＷ１，ＳＷ２を１レベル
とするので、スイッチ２，３は図中上側に切り換えら
れ、第１シフトレジスタ４に１ブロック２６ビットの復
調データパターンが、そして、第２シフトレジスタ５に
同様に１ブロック２６ビットの信頼度情報ビット列が取
り込まれる。各データが取り込まれると、誤り訂正制御
回路７がスイッチ切換信号ＳＷ１，ＳＷ２を０レベルと
するので、スイッチ２，３は図中下側に切り換えられ、
シフトレジスタ４，５には各々自己の出力が帰還され、
取り込まれたデータをサイクリックにシフト動作するこ
とが可能な状態となる。Therefore, the true data pattern received at this time is data such as DD in FIG.
The demodulated data pattern D0 shown in FIG. 3A and the reliability information bit string T shown in FIG. 3C corresponding to this demodulated data pattern
It is assumed that 0 is output. When the demodulation data and the reliability information bit are output from the demodulation circuit 1, the error correction control circuit 7 sets the switch switching signals SW1 and SW2 to 1 level, so that the switches 2 and 3 are switched to the upper side in the figure, A 1-block 26-bit demodulated data pattern is fetched into the first shift register 4, and a 1-block 26-bit reliability information bit string is similarly fetched into the second shift register 5. When each data is taken in, the error correction control circuit 7 sets the switch switching signals SW1 and SW2 to 0 level, so that the switches 2 and 3 are switched to the lower side in the figure,
The output of each of them is fed back to the shift registers 4 and 5,
It becomes possible to cyclically shift the captured data.
【００１９】ここで、ビット数判定回路８によって、第
２シフトレジスタ５に取り込まれた全信頼度情報ビット
のうち１レベルの信頼度情報ビットの数ｎが判定され
る。このビット数ｎは、誤り訂正制御回路７により取り
込まれ、内部の識別回路２２によって基準値Ｎより大き
いか否かが識別される。そして、基準値より大きいとき
は、信頼度情報ビットを用いない通常の誤り訂正動作
（以下、硬判定誤り訂正動作と呼ぶ）を行い、基準値よ
り小さいか等しいときは信頼度情報ビットを用いた軟判
定誤り訂正動作を行う。また、誤り訂正が硬判定により
行われたのか軟判定により行われたかを次段に知らせる
ために、誤り訂正制御回路７は、硬判定か軟判定かを示
す制御信号硬／軟を発生する。Here, the number-of-bits determination circuit 8 determines the number n of 1-level reliability information bits among all the reliability information bits fetched in the second shift register 5. The number of bits n is fetched by the error correction control circuit 7, and the internal discrimination circuit 22 discriminates whether or not it is larger than the reference value N. When it is larger than the reference value, a normal error correction operation without using the reliability information bit (hereinafter referred to as a hard decision error correction operation) is performed, and when it is smaller than or equal to the reference value, the reliability information bit is used. Performs soft-decision error correction operation. Further, in order to inform the next stage whether the error correction is performed by the hard decision or the soft decision, the error correction control circuit 7 generates the control signal hard / soft indicating whether the error decision is the hard decision or the soft decision.
【００２０】信頼度情報ビットが１レベルであるとき
は、対応する復調データは１と０の両方の可能性があ
り、このため、軟判定時には、復調データとして取り得
る可能性のある全ての組合わせの復調データパターンを
内部で生成し、これら全ての組合わせの復調データパタ
ーンに対して誤り訂正処理を実行するようにしている。
図３イ，ウに示す例では、２６ビットのデータのうち、
１２ビット目と２０ビット目に信頼度情報ビットが１レ
ベルである復調データ０が存在する。そこで、これらの
２ビットについて可能性のあるビットパターンは、「０
０」，「１０」，「０１」，「１１」の４通りであり、
従って、復調データパターンとして可能性のある全ての
組合わせの復調データパターンは、図３エ，オ，カ，キ
に示すＤ１〜Ｄ４までの４パターンである。よって、軟
判定誤り訂正時には、この４パターンに対して順次誤り
訂正を実行する。When the reliability information bit is at level 1, the corresponding demodulated data may be both 1 and 0. Therefore, at the time of soft decision, all possible sets of demodulated data are possible. The combined demodulated data patterns are internally generated, and the error correction processing is executed for all of these combined demodulated data patterns.
In the example shown in FIGS. 3A and 3C, of the 26-bit data,
There is demodulation data 0 in which the reliability information bit is 1 level at the 12th and 20th bits. So the possible bit pattern for these two bits is "0.
There are four types, 0 ”,“ 10 ”,“ 01 ”,“ 11 ”,
Therefore, the demodulation data patterns of all possible combinations as demodulation data patterns are four patterns D1 to D4 shown in FIGS. Therefore, at the time of soft decision error correction, error correction is sequentially performed on these four patterns.
【００２１】ビット数判定回路８で判定したビット数が
ｎであれば、上記可能性のある全ての組合わせの数は２
のｎ乗であるので、誤り訂正回路１１での処理回数も２
のｎ乗回となる。このため、第１及び第２のシフトレジ
スタ４，５のシフト動作は２のｎ乗サイクル繰り返すこ
とが必要となり、その回数を誤り訂正制御回路７内のル
ープカウンタ２１でカウントするようにしている。ま
た、誤り訂正制御回路７内の順序カウンタ２０は、１サ
イクル中に現れる１レベルの信頼度情報ビットの数をカ
ウントするカウンタであり、誤り訂正制御回路７は、こ
れら２つのカウンタの内容に応じてＡＮＤゲート９への
イネ−ブル信号ＥＮを制御する。If the number of bits determined by the number-of-bits determination circuit 8 is n, the number of all possible combinations is 2
Therefore, the number of processing times in the error correction circuit 11 is 2
N times. For this reason, the shift operation of the first and second shift registers 4 and 5 needs to be repeated 2 n cycles, and the number of times is counted by the loop counter 21 in the error correction control circuit 7. The sequence counter 20 in the error correction control circuit 7 is a counter that counts the number of 1-level reliability information bits that appear in one cycle. The error correction control circuit 7 responds to the contents of these two counters. And controls the enable signal EN to the AND gate 9.
【００２２】即ち、ループカウンタ２１が０となる第１
サイクルで、シフトレジスタ４，５のシフト動作により
第２シフトレジスタ５から１２ビット目の信頼度情報ビ
ット１が出力されると、順序カウンタ２０の内容が１と
なり、誤り訂正制御回路７はイネ−ブル信号ＥＮを０レ
ベルとする。このため、ＡＮＤゲート９では信頼度情報
ビット１の通過が阻止されて、ＡＮＤゲ−ト９の出力は
０を維持し、ＥＸＯＲゲート１０では第１シフトレジス
タ４からの復調データ０がそのまま出力される。シフト
動作が更に進み、第２シフトレジスタ５から２０ビット
目の信頼度情報ビット１が出力されると、順序カウンタ
２０がカウントアップして２となり、このとき、誤り訂
正制御回路７はイネ−ブル信号ＥＮを０レベルとする。
従って、上述と同様、ＡＮＤゲート９，ＥＸＯＲゲート
１０の出力は０となり、第１シフトレジスタ４からの復
調データ０がそのまま出力される。尚、第２シフトレジ
スタ５から０レベルが出力されたときは、ＡＮＤゲート
９の出力が常に０になるので、ＥＸＯＲゲート１０から
は第１シフトレジスタ４から出力される復調データがそ
のまま出力される。That is, the first loop counter 21 becomes 0
In the cycle, when the twelfth reliability information bit 1 is output from the second shift register 5 by the shift operation of the shift registers 4 and 5, the content of the sequence counter 20 becomes 1 and the error correction control circuit 7 is enabled. The bull signal EN is set to 0 level. Therefore, the AND gate 9 blocks the passage of the reliability information bit 1, the output of the AND gate 9 maintains 0, and the EXOR gate 10 outputs the demodulated data 0 from the first shift register 4 as it is. It When the shift operation further progresses and the reliability information bit 1 of the 20th bit is output from the second shift register 5, the sequence counter 20 counts up to 2 and at this time, the error correction control circuit 7 is enabled. The signal EN is set to 0 level.
Therefore, similarly to the above, the outputs of the AND gate 9 and the EXOR gate 10 become 0, and the demodulated data 0 from the first shift register 4 is output as it is. When the 0 level is output from the second shift register 5, the output of the AND gate 9 is always 0, so the demodulated data output from the first shift register 4 is output from the EXOR gate 10 as it is. .
【００２３】よって、シフト動作の第１サイクルにおい
ては、復調データと全く同一の図３エに示すデータパタ
ーンＤ１が誤り訂正回路１１に入力され、このパターン
に対して誤り訂正処理が実行される。次に、シフト動作
の第２サイクルにおいては、ループカウンタ２１の内容
が１にカウントアップされ、第２シフトレジスタ５から
１２ビット目の１が出力されて順序カウンタ２０が１と
なると、今度は、誤り訂正制御回路７はイネ−ブル信号
ＥＮを１レベルとする。このため、ＡＮＤゲート９の出
力は１となり、第１シフトレジスタ４から出力された復
調データ０はＥＸＯＲゲート１０で反転され１となる。
２０ビット目の１が出力されて順序カウンタ２０が２に
なると、誤り訂正制御回路７はイネ−ブル信号ＥＮを０
レベルと、これによって、復調データ０はＥＸＯＲゲー
ト１０からそのまま出力される。よって、この第２サイ
クルでは、図３オに示すデータパターンＤ２が誤り訂正
回路１１に入力される。Therefore, in the first cycle of the shift operation, the data pattern D1 shown in FIG. 3D, which is exactly the same as the demodulated data, is input to the error correction circuit 11, and the error correction process is executed on this pattern. Next, in the second cycle of the shift operation, when the content of the loop counter 21 is counted up to 1, the 12th bit 1 is output from the second shift register 5 and the sequence counter 20 becomes 1, this time, The error correction control circuit 7 sets the enable signal EN to 1 level. Therefore, the output of the AND gate 9 becomes 1, and the demodulated data 0 output from the first shift register 4 is inverted by the EXOR gate 10 and becomes 1.
When 1 of the 20th bit is output and the sequence counter 20 becomes 2, the error correction control circuit 7 sets the enable signal EN to 0.
As a result, the demodulated data 0 is output from the EXOR gate 10 as it is. Therefore, in this second cycle, the data pattern D2 shown in FIG. 3E is input to the error correction circuit 11.
【００２４】以下、第３サイクルにおいては、ループカ
ウンタ２１が２になり、順序カウンタ２０が１となった
ときにイネ−ブル信号ＥＮを０レベルとし、順序カウン
タ２０が２になったときにイネ−ブル信号ＥＮを１レベ
ルとする。従って、この場合は、１２ビット目が０とな
り、２０ビット目が１となる図３カに示すデータパター
ンＤ３がＥＸＯＲゲート１０から出力される。そして、
最後の第４サイクルにおいては、ループカウンタ２１が
３になり、順序カウンタ２０が１，２となったとき共に
イネ−ブル信号ＥＮを１レベルとし、これによって、１
２ビット目と２０ビット目とが共に１となる図３キに示
すデータパターンＤ４がＥＸＯＲゲート１０から出力さ
れる。In the following, in the third cycle, when the loop counter 21 becomes 2 and the sequence counter 20 becomes 1, the enable signal EN is set to 0 level, and when the sequence counter 20 becomes 2, the enable signal EN is set to 0. -Set the bull signal EN to 1 level. Therefore, in this case, the EXOR gate 10 outputs the data pattern D3 shown in FIG. 3C in which the 12th bit is 0 and the 20th bit is 1. And
In the final fourth cycle, when the loop counter 21 becomes 3 and the sequence counter 20 becomes 1 and 2, both enable signals EN are set to 1 level, whereby 1
The EXOR gate 10 outputs the data pattern D4 shown in FIG. 3C in which both the 2nd bit and the 20th bit are 1.
【００２５】このようにして、４通りのデータパターン
Ｄ１〜Ｄ４が、順次誤り訂正回路１１に入力され、ここ
で、順次誤り訂正処理が実行される。誤り訂正処理が成
功したときは訂正ＯＫ／ＮＧ信号が１となり、失敗した
ときは０となる。複数のデータパターンのうち唯一のデ
ータパターンのみ訂正が成功すれば、その誤り訂正結果
を最終的な訂正結果とすればよいが、複数のデータパタ
ーンにおいて訂正が成功することもある。そこで、以下
の処理を更に行うようにしている。In this way, the four data patterns D1 to D4 are sequentially input to the error correction circuit 11, and the error correction processing is sequentially performed here. The corrected OK / NG signal becomes 1 when the error correction processing succeeds, and 0 when it fails. If the correction of only one of the plurality of data patterns is successful, the error correction result may be used as the final correction result, but the correction may be successful in the plurality of data patterns. Therefore, the following processing is further performed.
【００２６】まず、誤り訂正結果と第１及び第２シフト
レジスタ４，５からの復調データ及び信頼度情報ビット
を、信号距離測定回路１２に入力し、図４に示す法則に
基づいて各ビット毎に誤り訂正結果と復調データとの信
号間距離を算出し、それらを１ブロック分積算してデー
タパターン毎の信号間距離を測定する。そして、ＡＮＤ
ゲート１３を介して訂正に成功したデータパターンの信
号間距離のみを最少値判定回路１４に送出し、ここで、
上述した方法で最少値の判定を行う。誤り訂正制御回路
７は、信号間距離が最小となったデータパターンに対応
するループカウンタ２１の値を記憶し、再び、この値を
ループカウンタ２１にセットして、信号間距離が最小と
なったデータパターンを再度発生させ、誤り訂正回路１
１に出力する。そして、この際の誤り訂正結果を最終的
な訂正結果として次段に送出する。First, the error correction result, the demodulated data from the first and second shift registers 4 and 5 and the reliability information bit are input to the signal distance measuring circuit 12, and each bit is based on the law shown in FIG. Then, the inter-signal distance between the error correction result and the demodulated data is calculated, and they are integrated for one block to measure the inter-signal distance for each data pattern. And AND
Only the inter-signal distance of the data pattern that has been successfully corrected is sent to the minimum value determination circuit 14 via the gate 13, where
The minimum value is determined by the method described above. The error correction control circuit 7 stores the value of the loop counter 21 corresponding to the data pattern having the minimum inter-signal distance, sets the value in the loop counter 21 again, and the inter-signal distance becomes the minimum. Data pattern is generated again, and error correction circuit 1
Output to 1. Then, the error correction result at this time is sent to the next stage as the final correction result.
【００２７】図３の例で、データパターンＤ２〜Ｄ４の
３つのデータパターンについて訂正が成功し、その誤り
結果が図３ク，ケ，コに示すＤＣ１，ＤＣ２，ＤＣ３に
なったとすると、これらについて、図４に基づき信号間
距離を測定すると、信号間距離はそれぞれ１０，９，１
０となる。従って、この場合は、最少値判定回路１４に
おいて最少値が９と決定され、対応するデータパターン
Ｄ３の誤り訂正結果ＤＣ２が最終的な訂正結果として採
用される。In the example of FIG. 3, assuming that the correction is successful for the three data patterns D2 to D4 and the error results are DC1, DC2, and DC3 shown in FIGS. , The inter-signal distance is measured as shown in FIG.
It becomes 0. Therefore, in this case, the minimum value determination circuit 14 determines the minimum value to be 9, and the error correction result DC2 of the corresponding data pattern D3 is adopted as the final correction result.
【００２８】尚、上述の実施例においては、信号間距離
が最小となるデータパターンについて２度誤り訂正を行
うようにしたが、各データパターンに対する誤り訂正結
果を訂正処理時にバッファメモリ等に記憶しておき、信
号間距離が最小となったデータパターンの誤り訂正結果
をこのバッファメモリから読み出すようにしてもよい。
あるいは、最少値の判定の際に、すでに記憶されている
信号間距離より小さいと判定されたときのみにバッファ
メモリの誤り訂正結果を書き替えるようにして、最後に
バッファメモリに残った訂正結果を最終的な結果として
採用するようにしてもよい。In the above embodiment, the error correction is performed twice for the data pattern having the minimum inter-signal distance, but the error correction result for each data pattern is stored in the buffer memory or the like during the correction process. Alternatively, the error correction result of the data pattern with the minimum inter-signal distance may be read from this buffer memory.
Alternatively, when determining the minimum value, the error correction result in the buffer memory is rewritten only when it is determined that it is smaller than the inter-signal distance that has already been stored, and the correction result that remains in the buffer memory at the end is rewritten. It may be adopted as the final result.
【００２９】ところで、最小値判定回路１４で、全ての
データパターンの信号間距離が基準値Ｍより大きい場合
には、最小値として初期値が残ってしまう。このような
場合には、誤り訂正制御回路７は、次段に誤り訂正処理
が成功しなかったことを示す誤り訂正ＮＧ信号を出力
し、これによって次段の回路では、出力された誤り訂正
結果を利用しないようにする。By the way, in the minimum value judgment circuit 14, when the signal distances of all the data patterns are larger than the reference value M, the initial value remains as the minimum value. In such a case, the error correction control circuit 7 outputs an error correction NG signal indicating that the error correction processing has not succeeded to the next stage, which causes the next stage circuit to output the output error correction result. Do not use.
【００３０】次に、ビット数判定回路８で判定したビッ
ト数ｎが基準値Ｎを越えるとき実行される硬判定誤り訂
正について、以下説明する。ビット数ｎが基準値を超え
るということは、復調データがきわめて不確かな状態に
あることを示している。このような状況において、信頼
度情報ビットを用いた軟判定誤り訂正を実行すると、誤
って訂正が成功してしまう可能性が高くなり、かえって
誤訂正が増加することとなる。そこで、本実施例では、
このような場合に以下のような硬判定誤り訂正を行うよ
うにしている。Next, the hard-decision error correction executed when the bit number n judged by the bit number judgment circuit 8 exceeds the reference value N will be described below. The fact that the number of bits n exceeds the reference value indicates that the demodulated data is in an extremely uncertain state. In such a situation, if soft-decision error correction using reliability information bits is executed, there is a high possibility that the correction will be successful by mistake, which in turn increases the error correction. Therefore, in this embodiment,
In such a case, the following hard decision error correction is performed.
【００３１】即ち、この硬判定においては、誤り訂正制
御回路７は常に０レベルのイネーブル信号ＥＮを出力す
るため、ＡＮＤゲート９の出力は常に０となり、ＥＸＯ
Ｒゲート１０では第１シフトレジスタ４の出力がそのま
ま通過することとなる。従って、この判定時には、復調
回路１から出力された復調データのみが誤り訂正回路１
１に入力され、他の復調データパターンの生成は行われ
ない。そして、この誤り訂正結果が最終的な結果として
次段に送出される。That is, in this hard decision, the error correction control circuit 7 always outputs the enable signal EN of 0 level, so the output of the AND gate 9 is always 0, and the EXO
The output of the first shift register 4 passes through the R gate 10 as it is. Therefore, at the time of this determination, only the demodulated data output from the demodulation circuit 1 is detected.
1 and no other demodulated data pattern is generated. Then, this error correction result is sent to the next stage as the final result.
【００３２】[0032]
【発明の効果】本発明によれば、誤り訂正回路の訂正能
力を超えるようなデータについても誤り訂正が可能とな
り、誤訂正の発生を極力抑えることができるようにな
る。According to the present invention, error correction can be performed even for data that exceeds the correction capability of the error correction circuit, and the occurrence of error correction can be suppressed as much as possible.
【図１】本発明の実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of an exemplary embodiment of the present invention.
【図２】実施例における復調回路の動作を説明するため
の説明図である。FIG. 2 is an explanatory diagram for explaining the operation of the demodulation circuit in the example.
【図３】実施例における各種のデータパターンを示す説
明図である。FIG. 3 is an explanatory diagram showing various data patterns according to the embodiment.
【図４】実施例における信号間距離を測定する法則を示
す図である。FIG. 4 is a diagram showing a law for measuring a distance between signals in an example.
１ 復調回路 ２，３ スイッチ ４ 第１シフトレジスタ ５ 第２シフトレジスタ ７ 誤り訂正制御回路 ８ ビット数判定回路 ９，１３ ＡＮＤゲート １０ ＥＸＯＲゲート １１ 誤り訂正回路 １２ 信号距離測定回路 １４ 最小値判定回路 ２０ 順序カウンタ ２１ ループカウンタ ２２ 識別回路 DESCRIPTION OF SYMBOLS 1 Demodulation circuit 2,3 switch 4 1st shift register 5 2nd shift register 7 Error correction control circuit 8 Bit number determination circuit 9,13 AND gate 10 EXOR gate 11 Error correction circuit 12 Signal distance measuring circuit 14 Minimum value determination circuit 20 Sequence counter 21 Loop counter 22 Discrimination circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 弘 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hiroshi Kaneko 2-5-5 Keihan Hondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd.
Claims (8)
を出力すると共に、該復調データパターンの各復調デー
タの確からしさを示す信頼度情報ビットを復調データに
対応して出力する復調回路と、前記復調データパターン
の誤り訂正を行う誤り訂正回路と、前記信頼度情報ビッ
トに応じて前記復調データパターンの誤り訂正を制御す
る制御回路とを備えたことを特徴とする誤り訂正装置。1. A demodulation circuit which demodulates an input signal and outputs a demodulated data pattern, and which outputs reliability information bits indicating the certainty of each demodulated data of the demodulated data pattern, corresponding to the demodulated data. An error correction device comprising: an error correction circuit that performs error correction of a demodulated data pattern; and a control circuit that controls error correction of the demodulated data pattern according to the reliability information bits.
が所定レベルである復調データを操作して復調データパ
ターンが取り得る可能性のある全ての組み合わせの復調
データパターンを生成する生成回路を有し、前記誤り訂
正回路は前記生成された全ての組み合わせの復調データ
パターンに対して誤り訂正を実行することを特徴とする
請求項１記載の誤り訂正装置。2. The control circuit includes a generation circuit that operates demodulation data having the reliability information bit at a predetermined level to generate demodulation data patterns of all possible combinations of demodulation data patterns. 2. The error correction device according to claim 1, wherein the error correction circuit performs error correction on the demodulated data patterns of all the generated combinations.
度情報ビットを入力し、前記所定レベルの信頼度情報ビ
ットに対応する復調データが取り得る可能性のある全て
の組み合わせのビットデータを順次出力する誤り訂正制
御回路と、前記復調データパターンのうち所定レベルの
信頼度情報ビットに対応する復調データを前記全ての組
み合わせのビットデータに順次変更して、前記全ての組
み合わせの復調データパターンを順次出力する論理回路
を有することを特徴とする請求項２記載の誤り訂正装
置。3. The generation circuit inputs the reliability information bits of the predetermined level, and sequentially outputs bit data of all combinations that demodulation data corresponding to the reliability information bits of the predetermined level can take. An error correction control circuit for outputting and demodulated data corresponding to reliability information bits of a predetermined level among the demodulated data patterns are sequentially changed to bit data of all the combinations, and demodulated data patterns of all the combinations are sequentially output. 3. The error correction device according to claim 2, further comprising a logic circuit for outputting.
ン及び信頼度情報ビットを各々取り込み互いに同期して
シフト動作を行う第１及び第２のシフトレジスタと、第
２のシフトレジスタに取り込まれた信頼度情報ビットの
うち所定レベルの信頼度情報ビットのビット数ｎを判定
するビット数判定回路とを有し、前記誤り訂正制御回路
は、前記第１及び第２のシフトレジスタが行う２のｎ乗
サイクルのシフト動作のうち何サイクル目のシフト動作
であるかをカウントする第１のカウンタと、１サイクル
のシフト動作中に現れる前記所定レベルの信頼度情報ビ
ットの出現回数をカウントする第２のカウンタとを含
み、前記所定レベルの信頼度情報ビットを入力して前記
第１及び第２のカウンタの内容に応じて、前記所定レベ
ルの信頼度情報ビットに対応する復調データが取り得る
可能性のある全ての組み合わせのビットデータを各サイ
クル毎に順次出力し、前記論理回路は、前記各サイクル
毎に所定レベルの信頼度情報ビットに対応する復調デー
タを前記順次出力されるビットデータに変更して、前記
全ての組み合わせの復調データパターンを順次前記誤り
訂正回路に出力することを特徴とする請求項３記載の誤
り訂正装置。4. The generation circuit includes first and second shift registers that capture the demodulated data pattern and the reliability information bit, respectively, and perform a shift operation in synchronization with each other, and a reliability captured in the second shift register. And a bit number judging circuit for judging the number n of reliability information bits of a predetermined level among the frequency information bits, wherein the error correction control circuit is the n-th power of 2 performed by the first and second shift registers. A first counter that counts which cycle of the cycle shift operation is the shift operation, and a second counter that counts the number of appearances of the reliability information bit of the predetermined level that appears during the shift operation of one cycle. And the reliability information bit of the predetermined level is input, and the reliability information bit of the predetermined level is input according to the contents of the first and second counters. The bit data of all the combinations that the demodulation data corresponding to can possibly take are sequentially output for each cycle, and the logic circuit outputs the demodulation data corresponding to the reliability information bit of a predetermined level for each cycle. 4. The error correction apparatus according to claim 3, wherein the bit data to be sequentially output is changed and the demodulated data patterns of all the combinations are sequentially output to the error correction circuit.
果少なくとも訂正が成功した復調データパターンについ
て誤り訂正結果と前記復調データとの信号間距離を測定
する信号距離測定回路と、該信号距離測定回路における
訂正が成功した復調データパターンに関する測定結果か
ら信号間距離の最小値を判定する最小値判定回路とを更
に有し、該最小値と判定された信号間距離を有する前記
復調データパターンの誤り訂正結果を最終的な誤り訂正
結果として出力することを特徴とする請求項２乃至４記
載の誤り訂正装置。5. A signal distance measuring circuit for measuring an inter-signal distance between an error correction result and the demodulated data for at least a demodulated data pattern that has been successfully corrected as a result of correction processing in the error correction circuit, and the signal distance measuring circuit. An error correction result of the demodulated data pattern having a minimum value determination circuit for determining the minimum value of the inter-signal distance from the measurement result regarding the demodulated data pattern that has been successfully corrected, and having the inter-signal distance determined to be the minimum value. Is output as a final error correction result.
最小値が所定値より大きいか否かを判定する判定回路を
有し、前記最小値が所定値より大きい場合に制御信号を
出力することを特徴とする請求項５記載の誤り訂正装
置。6. The minimum value determination circuit has at least a determination circuit that determines whether the minimum value is larger than a predetermined value, and outputs a control signal when the minimum value is larger than a predetermined value. The error correction device according to claim 5, which is characterized in that:
結果と復調回路からの復調データ及び信頼度情報ビット
に基づいて信号間距離を測定することを特徴とする請求
項６記載の誤り訂正装置。7. The error correction device according to claim 6, wherein the signal distance measurement circuit measures an inter-signal distance based on the error correction result, demodulated data from the demodulation circuit, and reliability information bits. .
はＦＭ多重放送信号であることを特徴とする請求項１乃
至７記載の誤り訂正装置。8. The error correction device according to claim 1, wherein the input signal is an RDS broadcast signal or an FM multiplex broadcast signal.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13451495A JP3263567B2 (en) | 1995-05-31 | 1995-05-31 | Error correction device |
| US08/654,859 US6017146A (en) | 1995-05-31 | 1996-05-29 | Error correction device |
| KR1019960018730A KR100439368B1 (en) | 1995-05-31 | 1996-05-30 | Error correction device |
| EP96303977A EP0746112B1 (en) | 1995-05-31 | 1996-05-31 | Error correction device |
| DE69632223T DE69632223T2 (en) | 1995-05-31 | 1996-05-31 | Error correction method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
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| JPH08330979A true JPH08330979A (en) | 1996-12-13 |
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ID=15130114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP3263567B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267964A (en) * | 2008-04-28 | 2009-11-12 | Sanyo Electric Co Ltd | Synchronous reproduction circuit |
| JP2010268215A (en) * | 2009-05-14 | 2010-11-25 | Mitsubishi Electric Corp | Error correction device |
| US9934093B2 (en) | 2016-01-19 | 2018-04-03 | Fujitsu Limited | Control device, method of controlling a storage device, and storage system |
-
1995
- 1995-05-31 JP JP13451495A patent/JP3263567B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009267964A (en) * | 2008-04-28 | 2009-11-12 | Sanyo Electric Co Ltd | Synchronous reproduction circuit |
| JP2010268215A (en) * | 2009-05-14 | 2010-11-25 | Mitsubishi Electric Corp | Error correction device |
| US9934093B2 (en) | 2016-01-19 | 2018-04-03 | Fujitsu Limited | Control device, method of controlling a storage device, and storage system |
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| Publication number | Publication date |
|---|---|
| JP3263567B2 (en) | 2002-03-04 |
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