JPH08330250A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、プラズマドライエッチ
ングによるチャージアップダメージを低減させることが
できる半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method capable of reducing charge-up damage due to plasma dry etching.
【０００２】[0002]
【従来の技術】従来よりプラズマドライエッチングによ
る半導体装置の製造工程において、電荷の蓄積による電
気的ストレスにより、半導体素子がダメージを受け、耐
圧不良や信頼性劣化が発生することが指摘されていた。
つまり、絶縁体膜上に形成された導電体膜をプラズマド
ライエッチング法によりエッチングする過程で導電体膜
がオーバーエッチングされる際に絶縁体膜に電界が印加
されることによって、この絶縁体膜が静電気的なストレ
スによるダメージを受けるためである。2. Description of the Related Art It has been conventionally pointed out that in a semiconductor device manufacturing process by plasma dry etching, a semiconductor element is damaged by electrical stress due to accumulation of electric charges, resulting in breakdown voltage failure and reliability deterioration.
That is, when an electric field is applied to the insulator film when the conductor film is over-etched in the process of etching the conductor film formed on the insulator film by the plasma dry etching method, this insulator film is This is because it is damaged by electrostatic stress.
【０００３】絶縁体膜上の導電体膜をプラズマドライエ
ッチング法によりエッチングする工程は、半導体装置の
製造過程において多くの工程でみられるが、ここではゲ
ート配線とキャパシタ電極の製造工程について説明す
る。The step of etching the conductor film on the insulator film by the plasma dry etching method is found in many steps in the manufacturing process of semiconductor devices. Here, the manufacturing steps of the gate wiring and the capacitor electrode will be described.
【０００４】図４は従来の半導体装置におけるゲート配
線のエッチング過程を示す断面図および上面図である。
この図において、１はシリコン等の半導体からなる基
板、２は素子を分離するためにこの基板１上に形成され
た二酸化シリコン等の絶縁体膜からなる素子分離絶縁体
膜であるＬＯＣＯＳ酸化膜、３は基板１のこのＬＯＣＯ
Ｓ酸化膜２が形成された領域以外の実際素子として用い
られる島状の活性化領域、４はこの活性化領域３に形成
され、例えば膜厚約５〜１５ｎｍの二酸化シリコン等の
絶縁体膜からなるゲート絶縁体膜、５はこのゲート絶縁
体膜４上に形成され、例えば膜厚約５０〜２００ｎｍの
ポリシリコン等の導電体膜からなるゲート配線、６はこ
のゲート配線５上に形成され、ゲート配線５のエッチン
グ時に用いられるレジストパターンである。FIG. 4 is a sectional view and a top view showing a process of etching a gate wiring in a conventional semiconductor device.
In this figure, 1 is a substrate made of a semiconductor such as silicon, 2 is a LOCOS oxide film which is an element isolation insulator film made of an insulator film such as silicon dioxide formed on the substrate 1 to isolate elements, 3 is this LOCO of substrate 1
The island-shaped activation regions 4 used as actual elements other than the region where the S oxide film 2 is formed are formed in the activation region 3 and are formed of, for example, an insulating film such as silicon dioxide having a film thickness of about 5 to 15 nm. Is formed on the gate insulator film 4, and the gate wiring 6 is formed on the gate wiring 5 by a conductive film such as polysilicon having a film thickness of about 50 to 200 nm. This is a resist pattern used when etching the gate wiring 5.
【０００５】以下、ゲート配線５の形成方法について簡
単に説明する。まず、基板１上にＬＯＣＯＳ酸化法（局
所酸化法）により、ＬＯＣＯＳ酸化膜２を形成した後、
活性化領域３に熱酸化法によりゲート絶縁体膜４を形成
する。次に、ＣＶＤ法により基板１上にポリシリコン膜
を全面に堆積した後、リソグラフィー技術によって、ゲ
ート配線５となる部分が残るようにレジストパターン６
を形成し、このレジストパターン６をマスクとして、プ
ラズマドライエッチングである反応性イオンエッチング
法（以下、ＲＩＥと称す）によって、ポリシリコン膜を
エッチングした後、レジストパターン６を除去すること
によって、ゲート配線５が形成される。A method of forming the gate wiring 5 will be briefly described below. First, after the LOCOS oxide film 2 is formed on the substrate 1 by the LOCOS oxidation method (local oxidation method),
A gate insulator film 4 is formed on the activation region 3 by a thermal oxidation method. Next, after depositing a polysilicon film on the entire surface of the substrate 1 by the CVD method, the resist pattern 6 is formed by the lithography technique so that the portion to be the gate wiring 5 remains.
By using the resist pattern 6 as a mask, the polysilicon film is etched by a reactive ion etching method (hereinafter referred to as RIE) which is plasma dry etching, and then the resist pattern 6 is removed. 5 is formed.
【０００６】次に、ＲＩＥによってゲート配線５を形成
する過程について詳細に説明する。ＲＩＥ装置中におい
て、プラズマ中の荷電粒子はランダムに運動している
が、基板１の近傍では、基板１の垂直方向に電界が発生
しいているため、正イオンはこの電界領域に入ると、そ
の影響を受け、基板１の垂直方向に加速され大きな速度
成分を持つようになり、異方性エッチングが行われるこ
ととなる。Next, the process of forming the gate wiring 5 by RIE will be described in detail. In the RIE apparatus, charged particles in plasma move randomly, but an electric field is not generated in the vertical direction of the substrate 1 in the vicinity of the substrate 1. Therefore, when positive ions enter this electric field region, Under the influence of this, the substrate 1 is accelerated in the vertical direction to have a large velocity component, and anisotropic etching is performed.
【０００７】一方、電子は、電界によって基板１の垂直
方向に減少し、速度成分は小さくなり、電子は狭いパタ
ーン底まで入射することができず、電子の多くがレジス
トにトラップされ、正イオンのみがパターンの底まで入
り込むこととなる。On the other hand, the electrons are reduced in the vertical direction of the substrate 1 by the electric field, the velocity component is reduced, the electrons cannot enter the narrow pattern bottom, most of the electrons are trapped in the resist, and only the positive ions are trapped. Will enter the bottom of the pattern.
【０００８】また、ポリシリコン膜の膜厚のばらつき等
の原因で、ゲート配線５間にポリシリコン膜が残存し、
ゲート配線５間がショートすることを防ぐため、ＲＩＥ
はオーバーエッチングされることとなるが、このオーバ
ーエッチング中、つまりゲート配線５間にゲート絶縁体
膜４が露出した状態においては、各ゲート配線５が孤立
するため、正の電荷がゲート配線５に蓄積されることと
なり、ゲート配線５と基板１間に電位差が発生し、高い
電界がゲート絶縁体膜４に印加されることとなる。従っ
て、ゲート絶縁体膜４に静電気的ストレスが印加され、
ゲート絶縁体膜４がダメージを受け、耐圧劣化等が生
じ、半導体素子として不良が発生することとなる。Further, due to variations in the thickness of the polysilicon film, the polysilicon film remains between the gate wirings 5,
In order to prevent short circuit between the gate wirings 5, RIE
Is over-etched, but during this over-etching, that is, when the gate insulating film 4 is exposed between the gate wirings 5, each gate wiring 5 is isolated, so that positive charges are applied to the gate wiring 5. As a result, the potential difference is generated between the gate wiring 5 and the substrate 1, and a high electric field is applied to the gate insulator film 4. Therefore, electrostatic stress is applied to the gate insulator film 4,
The gate insulator film 4 is damaged, the breakdown voltage is deteriorated, and the semiconductor element is defective.
【０００９】次に、従来の半導体装置のスタック型キャ
パシタ電極の製造方法について説明する。図５は従来の
半導体装置のスタック型キャパシタ電極のエッチング過
程を示す断面図である。この図において、７は基板１上
に形成された膜厚約６００〜１０００ｎｍの二酸化シリ
コン等の絶縁体膜からなる層間絶縁体膜、８はこの層間
絶縁体膜７に形成された開口部であるコンタクトホール
である。Next, a method of manufacturing a stack type capacitor electrode of a conventional semiconductor device will be described. FIG. 5 is a sectional view showing an etching process of a stack type capacitor electrode of a conventional semiconductor device. In this figure, 7 is an interlayer insulator film made of an insulator film such as silicon dioxide having a film thickness of about 600 to 1000 nm formed on the substrate 1, and 8 is an opening formed in the interlayer insulator film 7. It is a contact hole.
【００１０】９は層間絶縁体膜７上に形成され、コンタ
クトホール８を介して基板１と電気的に接続された例え
ば膜厚約５００〜７００ｎｍのポリシリコン膜等の導電
体膜からなるキャパシタの下部電極、１０はこの下部電
極９上に形成された例えば膜厚約６〜１０ｎｍの窒化シ
リコン等の絶縁体膜からなるキャパシタ絶縁体膜、１１
は下部電極９上にキャパシタ絶縁体膜１０を介して形成
され、例えば膜厚約１５０〜３００ｎｍのポリシリコン
膜等の導電体膜からなるキャパシタの上部電極で、数万
個の下部電極９に対して１つの上部電極１１が形成され
る。１２は上部電極１１上に形成され、この上部電極１
１のエッチング時に用いられるレジストパターンであ
る。Reference numeral 9 denotes a capacitor which is formed on the interlayer insulating film 7 and is electrically connected to the substrate 1 through the contact hole 8 and is made of a conductive film such as a polysilicon film having a thickness of about 500 to 700 nm. The lower electrode 10 is a capacitor insulator film formed on the lower electrode 9 and made of an insulator film such as silicon nitride having a film thickness of about 6 to 10 nm, 11
Is an upper electrode of a capacitor formed of a conductor film such as a polysilicon film having a film thickness of about 150 to 300 nm on the lower electrode 9 with a capacitor insulator film 10 interposed therebetween. As a result, one upper electrode 11 is formed. 12 is formed on the upper electrode 11, and the upper electrode 1
1 is a resist pattern used at the time of etching 1.
【００１１】以下、キャパシタ電極の形成方法について
説明する。まず、基板１上にＣＶＤ法により二酸化シリ
コン膜を堆積し、層間絶縁体膜７を形成した後、層間絶
縁体膜７上にリソグラフィー技術を用いてコンタクトホ
ール８となる領域が開口部となるレジストパターンを形
成した後、ＲＩＥによりコンタクトホール８を形成す
る。次に、ＣＶＤ法によりポリシリコン膜を堆積した
後、リソグラフィー技術を用いてコンタクトホール８を
覆う下部電極９形状のレジストマスクを形成した後、Ｒ
ＩＥによりコンタクトホール８上にポリシリコン膜から
なる下部電極８を形成する。The method of forming the capacitor electrode will be described below. First, a silicon dioxide film is deposited on the substrate 1 by the CVD method to form an interlayer insulating film 7, and then a region where the contact hole 8 is to be an opening is formed on the interlayer insulating film 7 by a lithography technique. After forming the pattern, the contact hole 8 is formed by RIE. Next, after depositing a polysilicon film by the CVD method, a resist mask in the shape of the lower electrode 9 that covers the contact hole 8 is formed by using the lithography technique, and then R
A lower electrode 8 made of a polysilicon film is formed on the contact hole 8 by IE.
【００１２】次に、ＣＶＤ法により窒化シリコン膜を堆
積し、キャパシタ絶縁体膜１０を形成した後、ＣＶＤ法
によりポリシリコン膜を堆積し、リソグラフィー技術を
用いて、上部電極１１形状のレジストパターン１２を形
成した後、ＲＩＥによりポリシリコン膜を上部電極１１
の形状にエッチング加工した後、レジストパターン１２
を除去し、キャパシタ電極が完成する。Next, a silicon nitride film is deposited by the CVD method to form a capacitor insulator film 10, a polysilicon film is deposited by the CVD method, and a resist pattern 12 in the shape of the upper electrode 11 is formed by the lithography technique. Then, the polysilicon film is formed on the upper electrode 11 by RIE.
After etching into the shape of
Is removed, and the capacitor electrode is completed.
【００１３】上述した上部電極１１のＲＩＥによるエッ
チング過程においても、ゲート配線５と同様に、オーバ
ーエッチング中に上部電極１１に正の電荷が蓄積される
こととなり、下部電極８との間に電位差が発生し、高い
電界がキャパシタ絶縁体膜１０に印加されることとな
り、キャパシタ絶縁体膜１０に静電気的なストレスが印
加され、キャパシタ絶縁体膜１０がダメージを受け、耐
圧劣化などの半導体素子としての不良が発生することに
なる。Also in the above-described etching process of the upper electrode 11 by RIE, as in the case of the gate wiring 5, positive charges are accumulated in the upper electrode 11 during overetching, and a potential difference from the lower electrode 8 is generated. As a result, a high electric field is applied to the capacitor insulator film 10, electrostatic stress is applied to the capacitor insulator film 10, the capacitor insulator film 10 is damaged, and as a semiconductor element such as breakdown voltage deterioration. Defects will occur.
【００１４】[0014]
【発明が解決しようとする課題】上述したように、半導
体または導電体上に薄い絶縁体膜を介して形成された導
電体膜をプラズマドライエッチングによって、エッチン
グ加工する過程において、上記絶縁体膜を介して形成さ
れる半導体または導電体と導電体膜との間に不可避的に
電位差が発生することになり、絶縁体膜に電気的なスト
レスが加わり、耐圧劣化等の絶縁体膜の信頼性が低下す
ることとなる。従って、半導体装置としての信頼性が低
下するという課題があった。As described above, in the process of etching the conductor film formed on the semiconductor or conductor via the thin insulator film by plasma dry etching, the insulator film is removed. Therefore, a potential difference is inevitably generated between the semiconductor or conductor and the conductor film formed through this, electrical stress is applied to the insulator film, and the reliability of the insulator film such as deterioration of withstand voltage is reduced. Will be reduced. Therefore, there is a problem that the reliability of the semiconductor device is lowered.
【００１５】本発明は係る課題を解決するためになされ
たもので、プラズマドライエッチングによる電荷の帯電
を防ぎ、半導体装置の信頼性を向上することができる半
導体装置の製造方法を提供することを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing the charging of electric charges by plasma dry etching and improving the reliability of the semiconductor device. And
【００１６】[0016]
【課題を解決するための手段】本発明の請求項１記載の
半導体装置の製造方法においては、プロセス中に帯電電
荷による電界によって破壊の恐れのある薄い膜厚の領域
を有する絶縁体膜を介して半導体または導電体上に形成
された導電体膜をプラズマドライエッチングにより所定
パターンにエッチング加工する半導体装置の製造方法に
おいて、上記絶縁体膜を形成し、この導電体膜をプラズ
マドライエッチングによりエッチングし、上記所定パタ
ーンとこの所定パターンと電気的に接続し、上記半導体
または導電体とコンタクトホールを介して電気的に接続
するダミーパターンとを同時に形成した後、上記所定パ
ターンと上記ダミーパターンとを電気的に切り離すこと
を特徴とするものである。In the method of manufacturing a semiconductor device according to the first aspect of the present invention, an insulating film having a thin film region which is liable to be destroyed by an electric field due to a charge during the process is used. In a method of manufacturing a semiconductor device, in which a conductor film formed on a semiconductor or conductor is etched into a predetermined pattern by plasma dry etching, the insulator film is formed, and the conductor film is etched by plasma dry etching. After simultaneously forming the predetermined pattern and a dummy pattern electrically connected to the predetermined pattern and electrically connected to the semiconductor or conductor through a contact hole, the predetermined pattern and the dummy pattern are electrically connected. The feature is that they are separated physically.
【００１７】本発明の請求項２記載の半導体装置の製造
方法においては、半導体基板上に素子分離絶縁体膜およ
びゲート絶縁体膜およびダミー絶縁体膜を形成する工程
と、ダミー絶縁体膜に半導体基板にまで到達するコンタ
クトホールを形成した後、上記ゲート絶縁体膜および素
子分離絶縁体膜およびダミー絶縁体膜上に導電体膜を堆
積する工程と、プラズマドライエッチングによりこの導
電体膜をエッチングし、ゲート配線と、上記ダミー絶縁
体膜のコンタクトホールを介して半導体基板と電気的に
接続されるとともに、上記ゲート配線と電気的に接続さ
れるダミーパターンとを同時に形成する工程と、上記ゲ
ート配線と上記ダミーパターンとの間を電気的に切り離
す工程とを備えたことを特徴とするものである。In a method of manufacturing a semiconductor device according to a second aspect of the present invention, a step of forming an element isolation insulator film, a gate insulator film and a dummy insulator film on a semiconductor substrate, and a semiconductor on the dummy insulator film. After forming a contact hole reaching the substrate, a step of depositing a conductor film on the gate insulator film, the element isolation insulator film and the dummy insulator film, and etching this conductor film by plasma dry etching. A step of simultaneously forming a gate wiring and a dummy pattern electrically connected to the semiconductor substrate through a contact hole of the dummy insulator film and electrically connected to the gate wiring; And a step of electrically disconnecting the dummy pattern from the dummy pattern.
【００１８】本発明の請求項３記載の半導体装置の製造
方法においては、半導体または導電体上に導電体膜から
なるキャパシタの下部電極とダミー下部電極とを形成す
る工程と、上記キャパシタの下部電極およびダミー下部
電極上を覆うようにキャパシタ絶縁体膜を形成する工程
と、上記ダミー下部電極上のキャパシタ絶縁体膜にコン
タクトホールを形成する工程と、このコンタクトホール
を有するキャパシタ絶縁体膜上に導電体膜を堆積した
後、プラズマドライエッチングにより、この導電体膜を
エッチングし、キャパシタの上部電極と、このキャパシ
タの上部電極と電気的に接続されるとともに、上記コン
タクトホールをへて上記半導体または導電体と電気的に
接続されるダミー上部電極とを形成する工程と、このダ
ミー上部電極とキャパシタの上部電極との間を、電気的
に切り離す工程とを備えたことを特徴とするものであ
る。In a method of manufacturing a semiconductor device according to a third aspect of the present invention, a step of forming a lower electrode of a capacitor and a dummy lower electrode made of a conductor film on a semiconductor or a conductor, and a lower electrode of the capacitor. And a step of forming a capacitor insulator film so as to cover the dummy lower electrode, a step of forming a contact hole in the capacitor insulator film on the dummy lower electrode, and a step of forming a conductive film on the capacitor insulator film having the contact hole. After the body film is deposited, the conductor film is etched by plasma dry etching to electrically connect the upper electrode of the capacitor and the upper electrode of the capacitor, and to connect the semiconductor or conductive layer through the contact hole. A step of forming a dummy upper electrode electrically connected to the body, and the dummy upper electrode and the capacitor. Between the upper electrode of Sita, it is characterized in that a step of electrically disconnecting.
【００１９】本発明の請求項４記載の半導体装置の製造
方法においては、プラズマドライエッチング時に正イオ
ンとともに電子も充分通過することのできる大きさの開
口部を有するマスクを形成し、プラズマドライエッチン
グによりこの開口部に対する導電体膜をエッチングする
ことによって、所定パターンとダミーパターン、または
ゲート配線とダミーパターンまたはキャパシタの上部電
極とダミー上部電極とを電気的に切り離すことを特徴と
するものである。In the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, a mask having an opening having a size sufficient to allow positive ions and electrons to pass through is formed at the time of plasma dry etching, and then plasma dry etching is performed. By etching the conductor film for the opening, the predetermined pattern and the dummy pattern, the gate wiring and the dummy pattern, or the upper electrode of the capacitor and the dummy upper electrode are electrically separated.
【００２０】本発明の請求項５記載の半導体装置の製造
方法においては、半導体基板上にゲート絶縁体膜を形成
する工程と、このゲート絶縁体膜に開口部を形成する工
程と、この開口部を有するゲート絶縁体膜上に導電体膜
を堆積した後、上記ゲート絶縁体膜上およびゲート絶縁
体膜の開口部の半導体基板上に、プラズマドライエッチ
ングにより上記導電体膜をエッチングしてゲート配線を
形成する工程とを備えたことを特徴とするものである。In a method of manufacturing a semiconductor device according to a fifth aspect of the present invention, a step of forming a gate insulating film on a semiconductor substrate, a step of forming an opening in this gate insulating film, and this opening After depositing a conductor film on the gate insulator film having the above, the conductor film is etched by plasma dry etching on the gate insulator film and on the semiconductor substrate at the opening of the gate insulator film to form a gate wiring. And a step of forming.
【００２１】[0021]
【作用】本発明の請求項１記載の半導体装置の製造方法
においては、半導体または導電体上の絶縁体膜にコンタ
クトホールを形成した後、この絶縁体膜上に導電体膜を
形成し、プラズマドライエッチングによりこの導電体膜
をエッチングし、所定パターンと、この所定パターンと
電気的に接続され、上記半導体または導電体とコンタク
トホールを介して電気的に接続されるダミーパターンと
を同時に形成する。従って、このプラズマドライエッチ
ングによって、所定パターンに帯電した電荷は、ダミー
パターンを通じて、絶縁体膜下の半導体または導電体に
逃げるため、この半導体または導電体と、絶縁体膜を介
して形成された所定パターン間に電位差が生じず、絶縁
体膜に電界が印加されることもないので、絶縁体膜のダ
メージを防ぐことができる。In the method of manufacturing a semiconductor device according to the first aspect of the present invention, after forming a contact hole in an insulator film on a semiconductor or a conductor, a conductor film is formed on the insulator film, and a plasma is formed. The conductor film is etched by dry etching to simultaneously form a predetermined pattern and a dummy pattern electrically connected to the predetermined pattern and electrically connected to the semiconductor or conductor through a contact hole. Therefore, the electric charge charged in a predetermined pattern by the plasma dry etching escapes to the semiconductor or the conductor under the insulator film through the dummy pattern, so that the predetermined charge formed through the semiconductor film and the conductor and the insulator film. Since there is no potential difference between the patterns and no electric field is applied to the insulator film, damage to the insulator film can be prevented.
【００２２】さらに、その後所定パターンとダミーパタ
ーンとを切り離すことによって、所定パターン自身の機
能を損することはない。Further, by separating the predetermined pattern and the dummy pattern thereafter, the function of the predetermined pattern itself is not impaired.
【００２３】本発明の請求項２記載の半導体装置の製造
方法においては、半導体基板上にゲート絶縁体膜を介し
て形成された導電体膜をプラズマドライエッチングによ
りエッチングする工程で、ゲート配線と電気的に接続さ
れるとともに、半導体基板とダミー絶縁体膜に形成され
たコンタクトホールを介して電気的に接続されるダミー
パターンをゲート配線とともに形成する。従って、この
プラズマドライエッチング中にゲート配線に帯電した電
荷は、ダミーパターンを通じて半導体基板に逃げるた
め、半導体基板とゲート絶縁体膜を介して形成されたゲ
ート配線間に電位差が生じることがなく、ゲート絶縁体
膜に電界が印加されることもないので、ゲート絶縁体膜
のダメージを防ぐことができる。In the method of manufacturing a semiconductor device according to the second aspect of the present invention, in the step of etching the conductor film formed on the semiconductor substrate via the gate insulator film by plasma dry etching, the gate wiring and the electrical conductor are formed. A dummy pattern that is electrically connected to the semiconductor substrate and is electrically connected to the semiconductor substrate through a contact hole formed in the dummy insulator film together with the gate wiring. Therefore, the charge charged on the gate wiring during the plasma dry etching escapes to the semiconductor substrate through the dummy pattern, so that there is no potential difference between the semiconductor substrate and the gate wiring formed through the gate insulator film, and the gate wiring is formed. Since no electric field is applied to the insulator film, damage to the gate insulator film can be prevented.
【００２４】さらに、その後ゲート配線とダミーパター
ンとを切り離すことによって、ゲート配線自身の機能を
損することはない。Further, by separating the gate wiring and the dummy pattern thereafter, the function of the gate wiring itself is not impaired.
【００２５】本発明の請求項３記載の半導体装置の製造
方法においては、プラズマドライエッチングにより導電
体膜をエッチングし、キャパシタの上部電極を形成する
工程において、キャパシタの上部電極と、このキャパシ
タの上部電極と電気的に接続されるとともに、キャパシ
タの絶縁体膜を介してダミー下部電極と電気的に接続さ
れるダミー上部電極を形成することによって、プラズマ
ドライエッチングによりキャパシタの上部電極に帯電し
た電荷は、ダミー上部電極およびダミー下部電極を通じ
て半導体基板に逃げるため、キャパシタの上部電極およ
びキャパシタの下部電極間に電位差が生じることがな
く、ゲート絶縁体膜に電界が印加されることもないた
め、キャパシタ絶縁体膜のダメージを防ぐことができ
る。In the method of manufacturing a semiconductor device according to the third aspect of the present invention, in the step of etching the conductor film by plasma dry etching to form the upper electrode of the capacitor, the upper electrode of the capacitor and the upper electrode of the capacitor are formed. By forming a dummy upper electrode that is electrically connected to the electrode and electrically connected to the dummy lower electrode via the insulator film of the capacitor, the charge charged on the upper electrode of the capacitor by plasma dry etching is Since it escapes to the semiconductor substrate through the dummy upper electrode and the dummy lower electrode, there is no potential difference between the capacitor upper electrode and the capacitor lower electrode, and no electric field is applied to the gate insulator film. It is possible to prevent damage to the body membrane.
【００２６】さらに、その後キャパシタの上部電極とダ
ミー上部電極とを電気的に切り離すことによって、キャ
パシタ電極の機能を損することはない。Further, thereafter, by electrically disconnecting the upper electrode of the capacitor and the dummy upper electrode, the function of the capacitor electrode is not impaired.
【００２７】本発明の請求項４記載の半導体装置の製造
方法においては、正イオンとともに電子も充分通過でき
る大きさの開口部を有するマスクを用いて、プラズマエ
ッチングによりこの開口部の導電体膜をエッチングする
ことにより、電荷を帯電させることなく所定パターンと
ダミーパターン、またはゲート配線とダミーパターン、
またはキャパシタの上部電極とダミー上部電極とが切り
離される。In the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, a mask having an opening having a size that allows electrons to pass through together with positive ions is used, and the conductive film in the opening is formed by plasma etching. By etching, a predetermined pattern and a dummy pattern, or a gate wiring and a dummy pattern, without charging electric charge,
Alternatively, the upper electrode of the capacitor and the dummy upper electrode are separated.
【００２８】本発明の請求項５記載の半導体装置の製造
方法においては、半導体基板上のゲート絶縁体膜に開口
部を形成し、プラズマドライエッチングにより導電体膜
をエッチングし、ゲート絶縁体膜上にゲート配線を形成
する工程で、上記ゲート絶縁体膜の開口部の半導体基板
の露出した面にもゲート配線を形成することによって、
プラズマドライエッチングによりゲート絶縁体膜上のゲ
ート配線に正の電荷が帯電しても、ゲート絶縁体膜の開
口部における半導体基板にも正の電荷が帯電することと
なるため、半導体基板とゲート配線間に電位差が生じる
ことがなく、ゲート絶縁体膜に電界が印加されることも
ないため、ゲート絶縁体膜のダメージを防ぐことができ
る。In the method of manufacturing a semiconductor device according to claim 5 of the present invention, an opening is formed in the gate insulator film on the semiconductor substrate, the conductor film is etched by plasma dry etching, and the gate insulator film is formed. In the step of forming the gate wiring in the step of forming the gate wiring on the exposed surface of the semiconductor substrate in the opening of the gate insulator film,
Even if the gate wiring on the gate insulating film is positively charged by plasma dry etching, the semiconductor substrate in the opening of the gate insulating film is also positively charged. Since there is no potential difference between them and no electric field is applied to the gate insulator film, damage to the gate insulator film can be prevented.
【００２９】[0029]
実施例１．以下、本発明の一実施例の半導体装置の製造
方法について説明する。図１は本発明の一実施例の半導
体装置におけるゲート配線のエッチング過程を示す断面
図および上面図である。この図において、従来例と同一
符号は同一のものを示す。また、１３はこの実施例では
ＬＯＣＯＳ酸化膜２の一部に形成されたダミー絶縁体膜
に形成され、基板１にまで到達するコンタクトホール、
１４はゲート配線５形成工程中に形成され、複数のゲー
ト配線５と基板１とをコンタクトホール１３をへて、電
気的に接続するためのダミーパターンで、複数のゲート
配線５の一端部を接続するダミー配線１４ａとコンタク
トホール１３を介してダミー配線１４ａと基板１とを電
気的に接続するためのダミー領域１４ｂとから構成され
る。１５はこのダミーパターン１４とゲート配線５とを
切り離すためのレジストパターンの開口部となるエッチ
ング領域である。Example 1. Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described. FIG. 1 is a cross-sectional view and a top view showing an etching process of a gate wiring in a semiconductor device according to an embodiment of the present invention. In this figure, the same reference numerals as those in the conventional example indicate the same parts. Further, 13 is a contact hole formed in the dummy insulator film formed in a part of the LOCOS oxide film 2 in this embodiment, and reaching the substrate 1.
A dummy pattern 14 is formed during the process of forming the gate wiring 5 and electrically connects the plurality of gate wirings 5 and the substrate 1 to each other through the contact holes 13 and connects one end of the plurality of gate wirings 5. The dummy wiring 14a and the dummy region 14b for electrically connecting the dummy wiring 14a and the substrate 1 through the contact hole 13 are formed. Reference numeral 15 is an etching region serving as an opening of a resist pattern for separating the dummy pattern 14 and the gate wiring 5.
【００３０】次に、ゲート配線５の形成方法について説
明する。ゲート絶縁体膜４を形成するまでの工程は、従
来の技術で説明した工程と全く同一であるので、ここで
は省略し、それ以後の工程について詳細に説明する。ゲ
ート絶縁体膜４、素子分離絶縁体膜およびダミー絶縁体
膜となるＬＯＣＯＳ酸化膜２の上にリソグラフィー技術
によって、コンタクトホール１３部分が開口部となるレ
ジストパターンを形成した後、ＲＩＥによりダミー絶縁
体膜をエッチングし、このレジストパターンを除去する
ことによりダミー絶縁体膜にコンタクトホール１３が形
成される。Next, a method of forming the gate wiring 5 will be described. Since the steps up to the formation of the gate insulator film 4 are exactly the same as the steps described in the conventional technique, they are omitted here and the subsequent steps will be described in detail. A resist pattern having a contact hole 13 as an opening is formed by a lithography technique on the LOCOS oxide film 2 serving as the gate insulator film 4, the element isolation insulator film, and the dummy insulator film, and then the dummy insulator is formed by RIE. The contact hole 13 is formed in the dummy insulator film by etching the film and removing the resist pattern.
【００３１】次に、ゲート絶縁体膜４およびＬＯＣＯＳ
酸化膜２上にゲート配線５となるポリシリコン膜をＣＶ
Ｄ法により堆積した後、リソグラフィー技術により、ゲ
ート配線５とダミーパターン１４部分が残るようにレジ
ストパターン６を形成し、このレジストパターン６をマ
スクとして、プラズマドライエッチングであるＲＩＥに
よって、ポリシリコン膜をエッチングした後、レジスト
パターン６を除去し、ゲート配線５およびダミーパター
ン１４が形成される。Next, the gate insulator film 4 and the LOCOS.
A polysilicon film to be the gate wiring 5 is formed on the oxide film 2 by CV.
After depositing by the D method, a resist pattern 6 is formed by a lithographic technique so that the gate wiring 5 and the dummy pattern 14 remain, and the polysilicon film is formed by RIE which is plasma dry etching using the resist pattern 6 as a mask. After etching, the resist pattern 6 is removed and the gate wiring 5 and the dummy pattern 14 are formed.
【００３２】このダミーパターン１４は、ゲート配線５
の一端をダミー配線１４ａによって接続し、このダミー
配線１４ａと接続するダミー領域１４ｂによってコンタ
クトホール１３を介してゲート配線５と基板１とを電気
的に接続させるような構成となっている。従って、ＲＩ
Ｅによるエッチングの際に、ゲート配線５とともにダミ
ーパターン１４をエッチングすることによって、ゲート
配線５がダミーパターン１４を介して基板１と電気的に
接続されているので、電子は狭いパターン底まで入射す
ることができず、電子の多くがレジストパターンにトラ
ップされ、正イオンのみがパターンの底まで入り込むこ
ととなり、正の電荷がゲート配線５に帯電しても、ゲー
ト配線５の正の電荷は、ダミーパターン１４を通じて基
板１に逃げるため、ゲート配線５と基板１間に電位差が
生じず、ゲート絶縁体膜４に電界が印加されることはな
い。従って、ゲート絶縁体膜４が損傷することはない。The dummy pattern 14 is used for the gate wiring 5
One end is connected by the dummy wiring 14a, and the dummy region 14b connected to the dummy wiring 14a electrically connects the gate wiring 5 and the substrate 1 through the contact hole 13. Therefore, RI
Since the gate wiring 5 is electrically connected to the substrate 1 through the dummy pattern 14 by etching the dummy pattern 14 together with the gate wiring 5 during the etching by E, electrons are incident to the narrow pattern bottom. However, most of the electrons are trapped in the resist pattern and only positive ions enter the bottom of the pattern. Even if positive charges are charged on the gate wiring 5, the positive charges on the gate wiring 5 are dummy. Since it escapes to the substrate 1 through the pattern 14, no potential difference is generated between the gate wiring 5 and the substrate 1, and no electric field is applied to the gate insulator film 4. Therefore, the gate insulator film 4 is not damaged.
【００３３】次に、リソグラフィー技術によって、図１
（ｂ）中のエッチング領域１５が開口部となるレジスト
パターンを形成した後、ＲＩＥによってエッチング領域
１５のポリシリコン膜をエッチングし、ゲート配線５と
ダミーパターン１４とを切り離し、ゲート配線５間の接
続および基板１との接続を断ち、ゲート配線５が完成す
る。Next, as shown in FIG.
After forming a resist pattern in which the etching region 15 in (b) is an opening, the polysilicon film in the etching region 15 is etched by RIE to separate the gate wiring 5 and the dummy pattern 14 and connect the gate wirings 5 to each other. Then, the connection with the substrate 1 is cut off, and the gate wiring 5 is completed.
【００３４】ここで、上述したダミーパターン１４とゲ
ート配線５との切断工程にＲＩＥを用いるが、エッチン
グ領域１５が例えば１０μｍ×２００μｍと非常に大き
いため、正イオンとともに電子も充分入り込むため、オ
ーバーエッチング中にチャージアップが生じることはな
い。Here, RIE is used in the step of cutting the dummy pattern 14 and the gate wiring 5 described above. However, since the etching region 15 is very large, for example, 10 μm × 200 μm, electrons are sufficiently introduced together with positive ions, so that overetching is performed. There is no charge-up inside.
【００３５】上述したように、ゲート配線５とダミーパ
ターン１４とを同時にＲＩＥによってエッチングするこ
とにより、ゲート配線５の正の電荷をダミーパターン１
４を介して基板１に逃がすことによって、ゲート絶縁体
膜４に静電気のストレスが印加されることがなく、耐圧
劣化の発生やダメージの発生を防ぎ、半導体素子として
不良が発生することを避けることができる。As described above, the gate wiring 5 and the dummy pattern 14 are simultaneously etched by RIE, so that the positive charges of the gate wiring 5 are transferred to the dummy pattern 1.
By allowing it to escape to the substrate 1 via 4, the static electricity stress is not applied to the gate insulator film 4, the occurrence of breakdown voltage deterioration and the occurrence of damage are prevented, and the occurrence of defects as semiconductor elements is avoided. You can
【００３６】さらに、ゲート配線５とダミーパターン１
４とを切り離すことによってゲート配線５としての機能
を損することはない。Furthermore, the gate wiring 5 and the dummy pattern 1
The function as the gate wiring 5 is not impaired by separating the wiring 4 from the wiring 4.
【００３７】ところで、上述した実施例においては、ゲ
ート配線５の一端をダミー配線１４ａで接続し、このダ
ミー配線１４ａと接続されるダミー領域１４ｂによって
基板１と接続させているが、各ゲート配線５毎に基板１
と接続したダミーパターン１４を形成してもよいことは
言うまでもない。In the above embodiment, one end of the gate wiring 5 is connected by the dummy wiring 14a and the dummy area 14b connected to the dummy wiring 14a is connected to the substrate 1. Board 1 for each
It goes without saying that the dummy pattern 14 connected to the above may be formed.
【００３８】実施例２．図２は本発明の実施例２の半導
体装置におけるキャパシタ電極の製造方法を示す製造工
程断面図である。図において、１６は素子が形成される
領域以外の領域にキャパシタの下部電極９と同時に形成
されるダミーパターンであるダミー下部電極で、このダ
ミー下部電極１６は基板１を介して下部電極９と電気的
に接続されている。１７はダミー下部電極１６上のキャ
パシタ絶縁体膜１０に形成されたコンタクトホール、１
８はこのコンタクトホール１７を形成するためのレジス
トパターン、１９は上部電極１１と同時に形成され、上
部電極１１と電気的に接続されるとともにコンタクトホ
ール１７を介してダミー下部電極１６と電気的に接続さ
れたダミー上部電極、２０はダミー上部電極１９が接続
した状態で上部電極１１をエッチングするためのレジス
トパターン、２１は上部電極１１とダミー上部電極１９
とを切り離すための開口部を有するレジストパターンで
ある。Example 2. 2A to 2D are sectional views of a manufacturing process showing a method of manufacturing a capacitor electrode in a semiconductor device according to a second embodiment of the present invention. In the figure, 16 is a dummy lower electrode which is a dummy pattern formed at the same time as the lower electrode 9 of the capacitor in a region other than the region where the element is formed. The dummy lower electrode 16 is electrically connected to the lower electrode 9 via the substrate 1. Connected to each other. Reference numeral 17 denotes a contact hole formed in the capacitor insulator film 10 on the dummy lower electrode 16 and 1
8 is a resist pattern for forming this contact hole 17, 19 is formed at the same time as the upper electrode 11, is electrically connected to the upper electrode 11, and is electrically connected to the dummy lower electrode 16 through the contact hole 17. The dummy upper electrode 20 is a resist pattern for etching the upper electrode 11 with the dummy upper electrode 19 connected, and 21 is the upper electrode 11 and the dummy upper electrode 19
It is a resist pattern having an opening for separating and.
【００３９】次に、キャパシタ電極の形成方法について
説明する。基板１上にＣＶＤ法により二酸化シリコン膜
を堆積し、層間絶縁体膜７を形成した後、層間絶縁体膜
７上にリソグラフィー技術を用いてコンタクトホール８
となる領域が開口部となるレジストパターンを形成した
後、ＲＩＥによりコンタクトホールを形成する。このと
き、下部電極９に隣接してダミー下部電極１６が形成さ
れるためのコンタクトホール８をも形成する。Next, a method of forming the capacitor electrode will be described. After depositing a silicon dioxide film on the substrate 1 by the CVD method to form an interlayer insulating film 7, a contact hole 8 is formed on the interlayer insulating film 7 by using a lithography technique.
After forming a resist pattern in which the region to be an opening becomes an opening, a contact hole is formed by RIE. At this time, the contact hole 8 for forming the dummy lower electrode 16 is also formed adjacent to the lower electrode 9.
【００４０】次に、ＣＶＤ法によりポリシリコン膜を堆
積した後、リソグラフィー技術を用いて所望領域を覆う
マスクを形成した後、ＲＩＥによりポリシリコン膜をダ
ミー下部電極１６とともに、下部電極９の形状にエッチ
ング加工する。Next, after depositing a polysilicon film by the CVD method, a mask covering a desired region is formed by using a lithography technique, and then the polysilicon film is formed into a shape of the lower electrode 9 together with the dummy lower electrode 16 by RIE. Etching process.
【００４１】次に、図２（ａ）に示されるように、ＣＶ
Ｄ法により窒化シリコン膜を堆積し、キャパシタ絶縁体
膜１０を形成した後、リソグラフィー技術を用いてダミ
ー下部電極１６上が開口部となるレジストマスクを形成
し、ＲＩＥによりキャパシタ絶縁体膜１０をエッチング
し、キャパシタ絶縁体膜１０にコンタクトホール１７を
形成する。その後、ＣＶＤ法によりポリシリコン膜を堆
積し、リソグラフィー技術により上部電極１１とともに
キャパシタ絶縁体膜１０のコンタクトホール１６上にダ
ミー上部電極１９が残存するようなレジストパターンを
形成する。Next, as shown in FIG. 2A, CV
After depositing a silicon nitride film by the D method and forming the capacitor insulator film 10, a resist mask having an opening above the dummy lower electrode 16 is formed by using a lithography technique, and the capacitor insulator film 10 is etched by RIE. Then, a contact hole 17 is formed in the capacitor insulator film 10. Then, a polysilicon film is deposited by the CVD method, and a resist pattern is formed by the lithography technique such that the dummy upper electrode 19 remains on the contact hole 16 of the capacitor insulator film 10 together with the upper electrode 11.
【００４２】次に、図２（ｂ）に示されるように、ＲＩ
Ｅによりポリシリコン膜を上部電極１１とダミー上部電
極１９が接続された形状にエッチングする。このエッチ
ング過程において、上部電極１１とともにこの上部電極
１１と接続したダミー上部電極１９をエッチングするこ
とによって、上部電極１１の電荷は、ダミー上部電極１
９およびコンタクトホール１７を介してダミー下部電極
１６を通じて、基板１に逃げるため、キャパシタの上部
電極１１と下部電極９間に電位差が生じることがなく、
キャパシタ絶縁体膜１０に電界が印加されることがな
く、キャパシタ絶縁体膜１０が損傷することはない。Next, as shown in FIG. 2B, RI
The polysilicon film is etched by E so that the upper electrode 11 and the dummy upper electrode 19 are connected to each other. In this etching process, the dummy upper electrode 19 connected to the upper electrode 11 is etched together with the upper electrode 11, so that the charge of the upper electrode 11 is changed.
9 and the contact hole 17 and escapes to the substrate 1 through the dummy lower electrode 16, so that there is no potential difference between the upper electrode 11 and the lower electrode 9 of the capacitor.
No electric field is applied to the capacitor insulator film 10 and the capacitor insulator film 10 is not damaged.
【００４３】最後に、図２（ｃ）に示されるように、リ
ソグラフィー技術により上部電極１１とダミー上部電極
１９間が幅２μｍ以上の開口部となるレジストパターン
２１を形成し、ＲＩＥによってエッチングすることによ
って上部電極１１とダミー上部電極１９間を切り離し、
上部電極１１のみをデバイスとして使用する。Finally, as shown in FIG. 2C, a resist pattern 21 having an opening of 2 μm or more in width is formed between the upper electrode 11 and the dummy upper electrode 19 by a lithography technique, and etching is performed by RIE. The upper electrode 11 and the dummy upper electrode 19 are separated by
Only the upper electrode 11 is used as a device.
【００４４】上述したように、上部電極１１とダミー上
部電極１９との切り離し幅を約２μｍ以上とすることに
よって、パターンの底まで正イオンとともに電子も充分
にとどくためＲＩＥによる上部電極１１への電荷の帯電
を防ぐことができる。As described above, by setting the separation width between the upper electrode 11 and the dummy upper electrode 19 to be about 2 μm or more, the positive ions and the electrons can reach the bottom of the pattern sufficiently to charge the upper electrode 11 by RIE. Can be prevented from being charged.
【００４５】上述した実施例においては、ゲート絶縁体
膜４およびキャパシタ絶縁体膜１０の損傷を防ぐ例につ
いて説明したが、これに限らず、プロセス中に帯電電荷
による電界によって破壊の恐れのある薄い絶縁体膜を介
して形成された導電体膜をプラズマエッチングによっ
て、狭ピッチのパターンを形成する工程において、同様
の方法を用いることができる。In the above-mentioned embodiment, the example of preventing the damage of the gate insulator film 4 and the capacitor insulator film 10 is described, but the present invention is not limited to this, and there is a possibility that the electric field due to the charged electric charges may cause destruction during the process. The same method can be used in the step of forming a pattern with a narrow pitch by plasma etching the conductor film formed via the insulator film.
【００４６】実施例３．図３は本発明の実施例３である
半導体装置におけるゲート配線の形成方法を説明するた
めの製造工程断面図である。この図において、２２はゲ
ート絶縁体膜４に形成された、例えば約１チップ分の大
きさ約１．５×１．５ｃｍの開口部、２３はこの開口部
２２を形成するためにゲート絶縁体膜４上に形成された
レジストパターンである。また、２４はゲート配線５を
形成するための導電体膜であるポリシリコン膜である。Example 3. 3A to 3D are sectional views of a manufacturing process for explaining a method of forming a gate wiring in a semiconductor device which is Embodiment 3 of the present invention. In this figure, 22 is an opening formed in the gate insulating film 4, for example, a size of about 1 chip and having a size of about 1.5 × 1.5 cm, and 23 is a gate insulating material for forming the opening 22. It is a resist pattern formed on the film 4. Reference numeral 24 is a polysilicon film which is a conductor film for forming the gate wiring 5.
【００４７】実施例３のゲート配線の形成方法と従来の
技術と異なる点は、ゲート絶縁体膜４を形成した後、リ
ソグラフィー技術にて約１チップ分の開口部となるレジ
ストパターン２３を形成し、ＲＩＥによってゲート絶縁
体膜４をエッチングし、ゲート絶縁体膜４に１チップ分
の大きさの開口部２２を形成した点であって、ゲート絶
縁体膜４の開口部２２を形成した後の工程は、従来の技
術にて説明したものと全く同様の方法にて、ゲート配線
５を形成する。このとき、ゲート絶縁体膜４の開口部２
２、つまり露出した基板１上にもゲート配線５を形成す
る。The difference between the method of forming the gate wiring of the third embodiment and the conventional technique is that after forming the gate insulator film 4, a resist pattern 23 which will be an opening for about one chip is formed by the lithography technique. , RIE is used to etch the gate insulating film 4 to form an opening 22 having a size of one chip in the gate insulating film 4. After the opening 22 of the gate insulating film 4 is formed, In the process, the gate wiring 5 is formed by the same method as that described in the related art. At this time, the opening 2 of the gate insulator film 4
2, that is, the gate wiring 5 is formed also on the exposed substrate 1.
【００４８】このように、ゲート絶縁体膜４の開口部２
２の露出した基板１上にゲート配線５を形成することに
よって、ポリシリコン膜２４をＲＩＥによってゲート配
線５にエッチングする工程において、オーバーエッチン
グ中に従来の技術にて述べたようにゲート配線５に正の
電荷が帯電しても、同様にゲート絶縁体膜４の開口部２
２を通して基板１も正の電荷が帯電するとともに、ゲー
ト絶縁体膜４の開口部２２の基板１上に形成されたゲー
ト配線５に帯電した正の電荷も基板１に流れる。従っ
て、ゲート配線５と基板１との間に電位差が生じず、ゲ
ート絶縁体膜４に電界が印加されず、ゲート絶縁体膜４
が損傷することはない。Thus, the opening 2 of the gate insulator film 4 is formed.
In the step of etching the polysilicon film 24 to the gate wiring 5 by RIE by forming the gate wiring 5 on the exposed substrate 1 of 2, the gate wiring 5 is formed on the gate wiring 5 during overetching as described in the related art. Even when the positive charge is charged, the opening 2 of the gate insulator film 4 is similarly formed.
The substrate 1 is also charged with positive charges through 2, and the positive charges charged on the gate wiring 5 formed on the substrate 1 in the opening 22 of the gate insulator film 4 also flow to the substrate 1. Therefore, there is no potential difference between the gate wiring 5 and the substrate 1, no electric field is applied to the gate insulator film 4, and the gate insulator film 4
Will not be damaged.
【００４９】従って、この実施例のゲート配線の形成方
法においては、ゲート絶縁体膜４の耐圧劣化やダメージ
の発生を抑制することができるため、半導体装置の不良
発生を防ぎ、歩留まりが向上するとともに、半導体装置
の信頼性を向上させることができる。Therefore, in the gate wiring forming method of this embodiment, it is possible to prevent the breakdown voltage of the gate insulator film 4 and the occurrence of damage, so that it is possible to prevent the occurrence of defects in the semiconductor device and improve the yield. The reliability of the semiconductor device can be improved.
【００５０】[0050]
【発明の効果】本発明の請求項１記載の半導体装置の製
造方法においては、半導体または導電体上に絶縁体膜を
介して形成された導電体膜をプラズマドライエッチング
によりエッチングし、所定パターンを形成する工程で、
所定パターンとともにこの所定パターンと電気的に接続
され、半導体または導電体と電気的に接続されるダミー
パターンをエッチングにより形成することによって、所
定パターンと半導体または導電体間に電位差が生じず、
所定パターンと半導体または導電体間の絶縁体膜に電界
が印加されることがないため絶縁体膜のダメージを防ぐ
ことができる。さらに、その後所定パターンとダミーパ
ターンとを電気的に切り離すことによって、所定パター
ンの機能を損することはなく、半導体装置の信頼性が向
上するという効果を有する。In the method of manufacturing a semiconductor device according to the first aspect of the present invention, the conductor film formed on the semiconductor or conductor via the insulator film is etched by plasma dry etching to form a predetermined pattern. In the process of forming
By forming a dummy pattern that is electrically connected to the predetermined pattern together with the predetermined pattern and is electrically connected to the semiconductor or the conductor, a potential difference does not occur between the predetermined pattern and the semiconductor or the conductor,
Since the electric field is not applied to the insulating film between the predetermined pattern and the semiconductor or the conductor, the insulating film can be prevented from being damaged. Further, by electrically separating the predetermined pattern and the dummy pattern thereafter, the function of the predetermined pattern is not impaired, and the reliability of the semiconductor device is improved.
【００５１】本発明の請求項２記載の半導体装置の製造
方法においては、半導体基板上にゲート絶縁体膜を介し
て形成された導電体膜をプラズマドライエッチングによ
りエッチングし、ゲート配線とする工程で、ゲート配線
とともに、このゲート配線と電気的に接続されるととも
に、半導体基板と電気的に接続されるダミーパターンを
エッチングにより形成することによって、ゲート配線と
半導体基板との間に電位差が生じず、ゲート絶縁体膜に
電界が印加されることがないため、ゲート絶縁体膜への
ダメージを防ぐことができる。さらに、その後ゲート配
線とダミーパターンとを電気的に切り離すことによっ
て、ゲート配線の機能を損することなく、半導体装置の
信頼性が向上するという効果を有する。In the method of manufacturing a semiconductor device according to the second aspect of the present invention, the step of etching the conductor film formed on the semiconductor substrate via the gate insulator film by plasma dry etching to form a gate wiring is performed. By forming a dummy pattern that is electrically connected to the gate wiring together with the gate wiring and electrically connected to the semiconductor substrate by etching, a potential difference does not occur between the gate wiring and the semiconductor substrate, Since no electric field is applied to the gate insulator film, damage to the gate insulator film can be prevented. Furthermore, by electrically separating the gate wiring from the dummy pattern thereafter, there is an effect that the reliability of the semiconductor device is improved without impairing the function of the gate wiring.
【００５２】また、本発明の請求項３記載の半導体装置
の製造方法においては、半導体または導電体上に形成さ
れたキャパシタの下部電極とダミー下部電極上にキャパ
シタ絶縁体膜を介して形成された導電体膜をプラズマド
ライエッチングによりエッチングして、キャパシタの上
部電極とする工程で、キャパシタの上部電極とともに、
このキャパシタの上部電極と電気的に接続されるととも
に、ダミー下部電極を介して上記半導体または導電体と
電気的に接続されるダミー上部電極をエッチングにより
形成することによって、キャパシタの上部電極と下部電
極との間に電位差が生じず、キャパシタ絶縁体膜に電界
が印加されることがないため、キャパシタ絶縁体膜への
ダメージを防ぐことができる。さらに、その後、キャパ
シタの上部電極とダミー上部電極とを電気的に切り離す
ことによって、キャパシタ電極の機能を損することな
く、半導体装置の信頼性が向上するという効果を有す
る。In the method of manufacturing a semiconductor device according to the third aspect of the present invention, the lower electrode of the capacitor formed on the semiconductor or the conductor and the dummy lower electrode are formed via the capacitor insulator film. In the process of etching the conductor film by plasma dry etching to form the upper electrode of the capacitor, together with the upper electrode of the capacitor,
By forming a dummy upper electrode, which is electrically connected to the upper electrode of the capacitor and electrically connected to the semiconductor or the conductor through the dummy lower electrode, by etching, the upper electrode and the lower electrode of the capacitor are formed. Since there is no potential difference between the capacitor insulator film and the capacitor insulator film and no electric field is applied to the capacitor insulator film, damage to the capacitor insulator film can be prevented. Further, thereafter, by electrically disconnecting the upper electrode of the capacitor and the dummy upper electrode, there is an effect that the reliability of the semiconductor device is improved without impairing the function of the capacitor electrode.
【００５３】本発明の請求項４記載の半導体装置の製造
方法においては、正イオンとともに電子も充分通過でき
る開口部を有するマスクを用いてプラズマエッチングに
よってこの開口部に対する導電体膜をエッチングするこ
とによって、電荷を帯電させることなく、所定パターン
とダミーパターン、またはゲート配線とダミーパター
ン、またはキャパシタ上部電極とダミーパターンを切り
離すことができるという効果を有する。In the method for manufacturing a semiconductor device according to the fourth aspect of the present invention, the conductive film for the opening is etched by plasma etching using a mask having an opening through which electrons as well as positive ions can sufficiently pass. There is an effect that the predetermined pattern and the dummy pattern, the gate wiring and the dummy pattern, or the capacitor upper electrode and the dummy pattern can be separated without charging the electric charge.
【００５４】また本発明の請求項５記載の半導体装置の
製造方法においては、ゲート絶縁体膜に開口部を形成
し、プラズマドライエッチングによりゲート絶縁体膜上
の導電体膜をエッチングして、ゲート配線を形成する工
程でゲート絶縁体膜の開口部の半導体基板の露出した面
にも同時にゲート配線を形成することによって、ゲート
配線とともに、半導体基板にも電荷が帯電するため、ゲ
ート配線と半導体基板間に電位差が生じず、ゲート絶縁
体膜に電荷が印加されないため、ゲート絶縁体膜のダメ
ージを防ぐことができ、半導体装置の信頼性が向上する
という効果を有する。In the method for manufacturing a semiconductor device according to the fifth aspect of the present invention, an opening is formed in the gate insulator film, and the conductor film on the gate insulator film is etched by plasma dry etching to form a gate. By simultaneously forming the gate wiring on the exposed surface of the semiconductor substrate in the opening of the gate insulating film in the step of forming the wiring, charges are charged on the semiconductor substrate together with the gate wiring, so that the gate wiring and the semiconductor substrate Since there is no potential difference between them and no charge is applied to the gate insulator film, damage to the gate insulator film can be prevented, and the reliability of the semiconductor device is improved.
【図１】 本発明の実施例１である半導体装置の製造方
法を説明するための断面図および上面図である。FIG. 1 is a cross-sectional view and a top view for explaining a method for manufacturing a semiconductor device that is Embodiment 1 of the present invention.
【図２】 本発明の実施例２である半導体装置の製造方
法を示す製造工程断面図である。FIG. 2 is a manufacturing step sectional view showing a method of manufacturing a semiconductor device, which is Embodiment 2 of the present invention.
【図３】 本発明の実施例３である半導体装置の製造方
法を示す製造工程断面図である。FIG. 3 is a manufacturing step sectional view showing a method of manufacturing a semiconductor device, which is Embodiment 3 of the present invention.
【図４】 従来の半導体装置の製造方法を説明するため
の断面図である。FIG. 4 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.
【図５】 従来の他の半導体装置の製造方法を説明する
ための断面図である。FIG. 5 is a cross-sectional view for explaining another conventional method for manufacturing a semiconductor device.
１ 基板、２ ＬＯＣＯＳ酸化膜、４ ゲート絶縁体
膜、５ ゲート配線、９ 下部電極、１０ キャパシタ
絶縁体膜、１１ 上部電極、１３ コンタクトホール、
１４ａ ダミー配線、１４ｂ ダミー領域、１５ エッ
チング領域、１６ ダミー下部電極、１７ コンタクト
ホール、１９ ダミー上部電極、２２ 開口部。1 substrate, 2 LOCOS oxide film, 4 gate insulator film, 5 gate wiring, 9 lower electrode, 10 capacitor insulator film, 11 upper electrode, 13 contact hole,
14a dummy wiring, 14b dummy region, 15 etching region, 16 dummy lower electrode, 17 contact hole, 19 dummy upper electrode, 22 opening.
Claims (5)
て破壊の恐れのある薄い膜厚の領域を有する絶縁体膜を
介して半導体または導電体上に形成された導電体膜をプ
ラズマドライエッチングにより所定パターンにエッチン
グ加工する半導体装置の製造方法において、上記絶縁体
膜を形成し、この導電体膜をプラズマドライエッチング
によりエッチングし、上記所定パターンとこの所定パタ
ーンと電気的に接続し、上記半導体または導電体とコン
タクトホールを介して電気的に接続するダミーパターン
とを同時に形成した後、上記所定パターンと上記ダミー
パターンとを電気的に切り離すことを特徴とする半導体
装置の製造方法。1. A conductor film formed on a semiconductor or a conductor through an insulator film having a thin film region that is likely to be destroyed by an electric field due to a charged electric charge during a process is subjected to plasma dry etching in a predetermined pattern. In the method of manufacturing a semiconductor device, wherein the insulator film is formed, the conductor film is etched by plasma dry etching, and the predetermined pattern and the predetermined pattern are electrically connected to each other, and the semiconductor or conductor is formed. And a dummy pattern that is electrically connected through a contact hole are formed at the same time, and then the predetermined pattern and the dummy pattern are electrically separated from each other.
ゲート絶縁体膜およびダミー絶縁体膜を形成する工程
と、ダミー絶縁体膜に半導体基板にまで到達するコンタ
クトホールを形成した後、上記ゲート絶縁体膜および素
子分離絶縁体膜およびダミー絶縁体膜上に導電体膜を堆
積する工程と、プラズマドライエッチングによりこの導
電体膜をエッチングし、ゲート配線と、上記ダミー絶縁
体膜のコンタクトホールを介して半導体基板と電気的に
接続されるとともに、上記ゲート配線と電気的に接続さ
れるダミーパターンとを同時に形成する工程と、上記ゲ
ート配線と上記ダミーパターンとの間を電気的に切り離
す工程とを備えたことを特徴とする半導体装置の製造方
法。2. A step of forming an element isolation insulator film, a gate insulator film and a dummy insulator film on a semiconductor substrate, and a step of forming a contact hole reaching the semiconductor substrate in the dummy insulator film, and then forming the gate. A step of depositing a conductor film on the insulator film, the element isolation insulator film and the dummy insulator film, and etching this conductor film by plasma dry etching to remove the gate wiring and the contact hole of the dummy insulator film. A step of simultaneously forming a dummy pattern electrically connected to the semiconductor substrate via the gate wiring and the gate wiring, and a step of electrically disconnecting the gate wiring and the dummy pattern. A method of manufacturing a semiconductor device, comprising:
るキャパシタの下部電極とダミー下部電極とを形成する
工程と、上記キャパシタの下部電極およびダミー下部電
極上を覆うようにキャパシタ絶縁体膜を形成する工程
と、上記ダミー下部電極上のキャパシタ絶縁体膜にコン
タクトホールを形成する工程と、このコンタクトホール
を有するキャパシタ絶縁体膜上に導電体膜を堆積した
後、プラズマドライエッチングにより、この導電体膜を
エッチングし、キャパシタの上部電極と、このキャパシ
タの上部電極と電気的に接続されるとともに、上記コン
タクトホールをへて上記半導体または導電体と電気的に
接続されるダミー上部電極とを形成する工程と、このダ
ミー上部電極とキャパシタの上部電極との間を、電気的
に切り離す工程とを備えたことを特徴とする半導体装置
の製造方法。3. A step of forming a lower electrode of a capacitor and a dummy lower electrode made of a conductor film on a semiconductor or a conductor, and a capacitor insulator film covering the lower electrode of the capacitor and the dummy lower electrode. Forming step, forming a contact hole in the capacitor insulator film on the dummy lower electrode, depositing a conductor film on the capacitor insulator film having the contact hole, and then performing plasma dry etching The body film is etched to form an upper electrode of the capacitor and a dummy upper electrode electrically connected to the upper electrode of the capacitor and electrically connected to the semiconductor or the conductor through the contact hole. And a step of electrically disconnecting the dummy upper electrode and the upper electrode of the capacitor. A method for manufacturing a semiconductor device, comprising:
とともに電子も充分通過することのできる大きさの開口
部を有するマスクを形成し、プラズマドライエッチング
によりこの開口部に対する導電体膜をエッチングするこ
とによって、所定パターンとダミーパターン、またはゲ
ート配線とダミーパターンまたはキャパシタの上部電極
とダミー上部電極とを電気的に切り離すことを特徴とす
る請求項１〜３のいずれかに記載の半導体装置の製造方
法。4. A predetermined mask is formed by forming a mask having an opening having a size that allows electrons together with positive ions to pass through sufficiently during plasma dry etching, and etching the conductor film corresponding to the opening by plasma dry etching. 4. The method of manufacturing a semiconductor device according to claim 1, wherein the pattern and the dummy pattern, the gate wiring and the dummy pattern, or the upper electrode of the capacitor and the dummy upper electrode are electrically separated.
る工程と、このゲート絶縁体膜に開口部を形成する工程
と、この開口部を有するゲート絶縁体膜上に導電体膜を
堆積した後、上記ゲート絶縁体膜上およびゲート絶縁体
膜の開口部の半導体基板上に、プラズマドライエッチン
グにより上記導電体膜をエッチングしてゲート配線を形
成する工程とを備えたことを特徴とする半導体装置の製
造方法。5. A step of forming a gate insulator film on a semiconductor substrate, a step of forming an opening in the gate insulator film, and a conductor film deposited on the gate insulator film having the opening. And a step of forming a gate wiring on the gate insulator film and on the semiconductor substrate in the opening of the gate insulator film by plasma dry etching. Device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13672695A JPH08330250A (en) | 1995-06-02 | 1995-06-02 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13672695A JPH08330250A (en) | 1995-06-02 | 1995-06-02 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330250A true JPH08330250A (en) | 1996-12-13 |
Family
ID=15182072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13672695A Pending JPH08330250A (en) | 1995-06-02 | 1995-06-02 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330250A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924183B2 (en) | 2003-06-13 | 2005-08-02 | Oki Electric Industry Co., Ltd. | Manufacturing method for SOI semiconductor device, and SOI semiconductor device |
| US7445966B2 (en) | 2005-06-24 | 2008-11-04 | International Business Machines Corporation | Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof |
| JP2014146776A (en) * | 2013-01-25 | 2014-08-14 | Toshiba Corp | Nonvolatile storage and manufacturing method therefor |
| US9093642B2 (en) | 2013-01-25 | 2015-07-28 | Kabushiki Kaisha Toshiba | Non-volatile memory device and method of manufacturing the same |
-
1995
- 1995-06-02 JP JP13672695A patent/JPH08330250A/en active Pending
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