JPH08321761A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH08321761A JPH08321761A JP12463995A JP12463995A JPH08321761A JP H08321761 A JPH08321761 A JP H08321761A JP 12463995 A JP12463995 A JP 12463995A JP 12463995 A JP12463995 A JP 12463995A JP H08321761 A JPH08321761 A JP H08321761A
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Abstract
(57)【要約】
【目的】 制御端子や専用プログラムがなくても出力バ
ッファの駆動能力を調整することが可能な出力バッファ
を提供すること。 【構成】 エクスクルーシブ・オア回路６で第１の出力
バッファ５０の入力信号と出力信号の立上がりのタイミ
ングを比較する。もし、第１の出力バッファ５０の定格
負荷より過大な負荷が出力端子５４にかかった場合、第
１の出力バッファ５０の出力信号の立上がりに遅れが生
じるため、この遅れ期間はエクスクルーシブ・オア回路
６の２つの入力は一方が高レベル、他方が低レベルとな
り出力は高レベルとなる。よって、ゲート回路２，３を
介して入力信号が第２の出力バッファ１ａ，１ｂに入力
されるため、第２の出力バッファ１ａ，１ｂも駆動され
る。
ッファの駆動能力を調整することが可能な出力バッファ
を提供すること。 【構成】 エクスクルーシブ・オア回路６で第１の出力
バッファ５０の入力信号と出力信号の立上がりのタイミ
ングを比較する。もし、第１の出力バッファ５０の定格
負荷より過大な負荷が出力端子５４にかかった場合、第
１の出力バッファ５０の出力信号の立上がりに遅れが生
じるため、この遅れ期間はエクスクルーシブ・オア回路
６の２つの入力は一方が高レベル、他方が低レベルとな
り出力は高レベルとなる。よって、ゲート回路２，３を
介して入力信号が第２の出力バッファ１ａ，１ｂに入力
されるため、第２の出力バッファ１ａ，１ｂも駆動され
る。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファに関し、特
に半導体集積回路の出力バッファに関する。
に半導体集積回路の出力バッファに関する。
【０００２】
【従来の技術】半導体集積回路における出力バッファ
は、駆動能力が固定のため、アプリケーションによって
出力の負荷が変わる場合には、出力波形の立上がり、立
ち下がり、リンギング等を調整することができなかっ
た。
は、駆動能力が固定のため、アプリケーションによって
出力の負荷が変わる場合には、出力波形の立上がり、立
ち下がり、リンギング等を調整することができなかっ
た。
【０００３】そこで、この調整を行うための技術として
次の出力バッファが知られている。
次の出力バッファが知られている。
【０００４】図２は従来の出力バッファの一回路図であ
る。この出力バッファは第１の出力バッファ５０と、こ
の出力バッファ５０と並列接続された第２の出力バッフ
ァ５１と、共通入力側に接続されたプリバッファ５２
と、入力端子５３と、出力端子５４とを有し、さらに第
２の出力バッファ５１は３ステートバッファで構成され
るためその制御端子５５を有する。
る。この出力バッファは第１の出力バッファ５０と、こ
の出力バッファ５０と並列接続された第２の出力バッフ
ァ５１と、共通入力側に接続されたプリバッファ５２
と、入力端子５３と、出力端子５４とを有し、さらに第
２の出力バッファ５１は３ステートバッファで構成され
るためその制御端子５５を有する。
【０００５】この構成によれば、出力端子５４に出力バ
ッファ５０単独使用の場合の定格負荷が接続されている
場合は、出力バッファ５０のみで駆動可能なので制御端
子に第２の出力バッファ５１をハイインピーダンスとす
る信号を入力し、一方、出力端子５４に出力バッファ５
０単独使用の場合の定格負荷を超える負荷が接続されて
いる場合は、出力バッファ５０のみでは駆動能力が不足
するため制御端子に第２の出力バッファ５１を駆動させ
る信号を入力し、出力バッファ５０，５１を並列駆動さ
せることにより駆動能力を増大させていた。
ッファ５０単独使用の場合の定格負荷が接続されている
場合は、出力バッファ５０のみで駆動可能なので制御端
子に第２の出力バッファ５１をハイインピーダンスとす
る信号を入力し、一方、出力端子５４に出力バッファ５
０単独使用の場合の定格負荷を超える負荷が接続されて
いる場合は、出力バッファ５０のみでは駆動能力が不足
するため制御端子に第２の出力バッファ５１を駆動させ
る信号を入力し、出力バッファ５０，５１を並列駆動さ
せることにより駆動能力を増大させていた。
【０００６】また、従来の技術として、（１）特開平５
−２７４２５７号公報に、ユーザプログラムにより複数
の出力バッファをオンとし駆動力を大きくするようにし
たマイクロコンピュータが開示され、（２）特開平５−
２０６８０９号公報に、外部からのコントロール信号に
より複数の出力バッファをオンとし駆動力を大きくする
ようにした出力バッファ回路が開示され、（３）特開平
２−８２７１５号公報に、並列接続された２個のトラン
ジスタの一方を外部からのコントロール信号によりＰ型
ＭＯＳトランジスタを介して選択駆動させる出力バッフ
ァ回路が開示されている。
−２７４２５７号公報に、ユーザプログラムにより複数
の出力バッファをオンとし駆動力を大きくするようにし
たマイクロコンピュータが開示され、（２）特開平５−
２０６８０９号公報に、外部からのコントロール信号に
より複数の出力バッファをオンとし駆動力を大きくする
ようにした出力バッファ回路が開示され、（３）特開平
２−８２７１５号公報に、並列接続された２個のトラン
ジスタの一方を外部からのコントロール信号によりＰ型
ＭＯＳトランジスタを介して選択駆動させる出力バッフ
ァ回路が開示されている。
【０００７】
【発明が解決しようとする課題】しかし、従来の出力バ
ッファは出力バッファを外部から制御するための制御端
子を必要とするため、半導体装置のパッケージの端子数
が増大するという欠点があった。さらに、外部から制御
するための操作または部品が必要となるため、作業工数
の増大・部品点数の増大をもたらし、低コスト化・小型
化の障害となるという欠点があった。
ッファは出力バッファを外部から制御するための制御端
子を必要とするため、半導体装置のパッケージの端子数
が増大するという欠点があった。さらに、外部から制御
するための操作または部品が必要となるため、作業工数
の増大・部品点数の増大をもたらし、低コスト化・小型
化の障害となるという欠点があった。
【０００８】また、プログラムで出力バッファを制御す
る場合は制御専用のプログラムを別途用意しなければな
らなかった。
る場合は制御専用のプログラムを別途用意しなければな
らなかった。
【０００９】そこで本発明の目的は、制御端子や専用プ
ログラムがなくても出力バッファの駆動能力を調整する
ことが可能な出力バッファを提供することにある。
ログラムがなくても出力バッファの駆動能力を調整する
ことが可能な出力バッファを提供することにある。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に本発明は、第１の出力バッファと、この出力バッファ
と並列接続される第２の出力バッファと、前記第１の出
力バッファに入力される信号を遅延させて取り出す遅延
手段と、この遅延手段から出力される信号と前記第１お
よび第２の出力バッファから出力される信号との立上が
りタイミングを比較する比較手段と、この比較手段にて
前記立上がりタイミングが一致する場合は前記第２の出
力バッファの入力側を遮断し、不一致の場合は前記第２
の出力バッファの入力側を導通させる制御手段とからな
ることを特徴とする。
に本発明は、第１の出力バッファと、この出力バッファ
と並列接続される第２の出力バッファと、前記第１の出
力バッファに入力される信号を遅延させて取り出す遅延
手段と、この遅延手段から出力される信号と前記第１お
よび第２の出力バッファから出力される信号との立上が
りタイミングを比較する比較手段と、この比較手段にて
前記立上がりタイミングが一致する場合は前記第２の出
力バッファの入力側を遮断し、不一致の場合は前記第２
の出力バッファの入力側を導通させる制御手段とからな
ることを特徴とする。
【００１１】
【作用】第１出力バッファの入出力タイミングを、予め
定格以下の負荷にて遅延手段により一致させておき、実
際に負荷を接続した状態での入出力タイミングを比較手
段で比較する。そして、過負荷となったの場合は出力タ
イミングが遅くなるため、比較手段で入力レベルと出力
レベルの不一致が検出され、不一致が検出された場合は
制御手段が第２の出力バッファを駆動する。
定格以下の負荷にて遅延手段により一致させておき、実
際に負荷を接続した状態での入出力タイミングを比較手
段で比較する。そして、過負荷となったの場合は出力タ
イミングが遅くなるため、比較手段で入力レベルと出力
レベルの不一致が検出され、不一致が検出された場合は
制御手段が第２の出力バッファを駆動する。
【００１２】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係る出力バッファ
の一実施例の構成図である。なお、従来例と同様な構成
部分については同一番号を付し、その説明を省略する。
照しながら説明する。図１は本発明に係る出力バッファ
の一実施例の構成図である。なお、従来例と同様な構成
部分については同一番号を付し、その説明を省略する。
【００１３】出力バッファは、第１の出力バッファ５０
と、Ｐ型ＭＯＳトランジスタ１ａとＮ型ＭＯＳトランジ
スタ１ｂとを直列接続してなる第２の出力バッファ１
と、Ｐ型ＭＯＳトランジスタ１ａのゲートにその出力側
が接続されたナンド回路２と、Ｎ型ＭＯＳトランジスタ
１ｂのゲートにその出力側が接続されたアンド回路３
と、第１の出力バッファ５０の入力側と入力端子５３間
に接続されたプリバッファ５２と、プリバッファ５２の
出力側およびＰ型ＭＯＳトランジスタ１ａの入力側にそ
の入力側が接続された内部バッファ４と、第１の出力バ
ッファ５０の出力側、第２の出力バッファ１の出力側お
よび出力端子５４にその入力側が接続された波形整形用
の出力モニタバッファ５と、内部バッファ４の出力と出
力モニタバッファ５の出力とが入力されるエクスクルー
シブ・オア（以下、ＥＸＯＲという。））回路６とから
なり、ＥＸＯＲ回路６の出力はナンド回路２とアンド回
路３の一方の入力側に共通入力され、さらにナンド回路
２の他方の入力側には入力端子５３より信号が入力さ
れ、アンド回路３の他方の入力側にはプリバッファ５２
の出力が入力される。
と、Ｐ型ＭＯＳトランジスタ１ａとＮ型ＭＯＳトランジ
スタ１ｂとを直列接続してなる第２の出力バッファ１
と、Ｐ型ＭＯＳトランジスタ１ａのゲートにその出力側
が接続されたナンド回路２と、Ｎ型ＭＯＳトランジスタ
１ｂのゲートにその出力側が接続されたアンド回路３
と、第１の出力バッファ５０の入力側と入力端子５３間
に接続されたプリバッファ５２と、プリバッファ５２の
出力側およびＰ型ＭＯＳトランジスタ１ａの入力側にそ
の入力側が接続された内部バッファ４と、第１の出力バ
ッファ５０の出力側、第２の出力バッファ１の出力側お
よび出力端子５４にその入力側が接続された波形整形用
の出力モニタバッファ５と、内部バッファ４の出力と出
力モニタバッファ５の出力とが入力されるエクスクルー
シブ・オア（以下、ＥＸＯＲという。））回路６とから
なり、ＥＸＯＲ回路６の出力はナンド回路２とアンド回
路３の一方の入力側に共通入力され、さらにナンド回路
２の他方の入力側には入力端子５３より信号が入力さ
れ、アンド回路３の他方の入力側にはプリバッファ５２
の出力が入力される。
【００１４】ところで、内部バッファ４は第１の出力バ
ッファ５０に入力される信号を一定時間遅延させて取り
出すためのバッファである。そして、第１の出力バッフ
ァ５０に小さな負荷（定格以下の負荷）をかけた状態で
第１の出力バッファ５０の入力信号と出力信号の立上が
りタイミングがＥＸＯＲ回路６の入力側にて一致するよ
う入力信号の立上がりタイミングを内部バッファ４で遅
延させる。すなわち、予めこの入出力信号の立上がりタ
イミングが一致するように内部バッファ４の遅延時間を
調整しておくのである。なお、この調整に際し第２の出
力バッファ２の入力側には信号が入力されないようにし
ておく必要がある。たとえば、ＥＸＯＲ回路６の出力側
を強制的にアースする。
ッファ５０に入力される信号を一定時間遅延させて取り
出すためのバッファである。そして、第１の出力バッフ
ァ５０に小さな負荷（定格以下の負荷）をかけた状態で
第１の出力バッファ５０の入力信号と出力信号の立上が
りタイミングがＥＸＯＲ回路６の入力側にて一致するよ
う入力信号の立上がりタイミングを内部バッファ４で遅
延させる。すなわち、予めこの入出力信号の立上がりタ
イミングが一致するように内部バッファ４の遅延時間を
調整しておくのである。なお、この調整に際し第２の出
力バッファ２の入力側には信号が入力されないようにし
ておく必要がある。たとえば、ＥＸＯＲ回路６の出力側
を強制的にアースする。
【００１５】このようにしておけば、第１の出力バッフ
ァ５０に大きな負荷（定格以上の負荷）がかかった場合
は、第１の出力バッファ５０の出力の立上がりタイミン
グが遅延するため、この遅延が発生するか否かを検出す
ることにより第１の出力バッファ５０にかかる負荷が適
性か過大かを判定することができる。
ァ５０に大きな負荷（定格以上の負荷）がかかった場合
は、第１の出力バッファ５０の出力の立上がりタイミン
グが遅延するため、この遅延が発生するか否かを検出す
ることにより第１の出力バッファ５０にかかる負荷が適
性か過大かを判定することができる。
【００１６】次に、この出力バッファの動作について説
明する。まず、出力端子５４に小さな負荷（定格以下の
負荷）をかけた場合から説明する。
明する。まず、出力端子５４に小さな負荷（定格以下の
負荷）をかけた場合から説明する。
【００１７】入力端子５３に高レベル信号が入力される
場合、この信号はプリバッファ５２で反転されて低レベ
ルとなりかつ遅延回路４で一定の遅延が与えられた後Ｅ
ＸＯＲ回路６に入力される。
場合、この信号はプリバッファ５２で反転されて低レベ
ルとなりかつ遅延回路４で一定の遅延が与えられた後Ｅ
ＸＯＲ回路６に入力される。
【００１８】また、第１の出力バッファ５０に入力され
た信号はさらに反転されて高レベルとなり出力端子５４
に出力されると同時に出力モニタバッファ５で反転され
低レベルとなりＥＸＯＲ回路６に入力される。
た信号はさらに反転されて高レベルとなり出力端子５４
に出力されると同時に出力モニタバッファ５で反転され
低レベルとなりＥＸＯＲ回路６に入力される。
【００１９】この場合、第１の出力バッファ５０の出力
信号に遅延が生じないため、このＥＸＯＲ回路６に入力
される２つの信号は両者とも低レベルでありかつ立上が
り（この場合は立ち下がり）タイミングが一致している
ためＥＸＯＲ回路６の出力側からは低レベル信号が出力
される。
信号に遅延が生じないため、このＥＸＯＲ回路６に入力
される２つの信号は両者とも低レベルでありかつ立上が
り（この場合は立ち下がり）タイミングが一致している
ためＥＸＯＲ回路６の出力側からは低レベル信号が出力
される。
【００２０】したがって、ナンド回路２の出力は高レベ
ル、アンド回路３の出力は低レベルとなるためＰ型ＭＯ
Ｓトランジスタ１ａ、Ｎ型ＭＯＳトランジスタ１ｂとも
に駆動されず、第１の出力バッファのみが駆動される。
ル、アンド回路３の出力は低レベルとなるためＰ型ＭＯ
Ｓトランジスタ１ａ、Ｎ型ＭＯＳトランジスタ１ｂとも
に駆動されず、第１の出力バッファのみが駆動される。
【００２１】一方、入力端子５３に低レベル信号が入力
される場合、この信号はプリバッファ５２で反転されて
高レベルとなりかつ遅延回路４で一定の遅延が与えられ
た後ＥＸＯＲ回路６に入力される。
される場合、この信号はプリバッファ５２で反転されて
高レベルとなりかつ遅延回路４で一定の遅延が与えられ
た後ＥＸＯＲ回路６に入力される。
【００２２】また、第１の出力バッファ５０に入力され
た信号はさらに反転されて低レベルとなり出力端子５４
に出力されると同時に出力モニタバッファ５で反転され
高レベルとなりＥＸＯＲ回路６に入力される。
た信号はさらに反転されて低レベルとなり出力端子５４
に出力されると同時に出力モニタバッファ５で反転され
高レベルとなりＥＸＯＲ回路６に入力される。
【００２３】この場合、第１の出力バッファ５０の出力
信号に遅延が生じないため、このＥＸＯＲ回路６に入力
される２つの信号は両者とも高レベルでありかつ立上が
りタイミングが一致しているためＥＸＯＲ回路６の出力
側からは低レベル信号が出力される。
信号に遅延が生じないため、このＥＸＯＲ回路６に入力
される２つの信号は両者とも高レベルでありかつ立上が
りタイミングが一致しているためＥＸＯＲ回路６の出力
側からは低レベル信号が出力される。
【００２４】したがって、ナンド回路２の出力は高レベ
ル、アンド回路３の出力は低レベルとなるためＰ型ＭＯ
Ｓトランジスタ１ａ、Ｎ型ＭＯＳトランジスタ１ｂとも
に駆動されず、第１の出力バッファのみが駆動される。
ル、アンド回路３の出力は低レベルとなるためＰ型ＭＯ
Ｓトランジスタ１ａ、Ｎ型ＭＯＳトランジスタ１ｂとも
に駆動されず、第１の出力バッファのみが駆動される。
【００２５】次に、出力端子５４に大きな負荷（定格以
上の負荷）をかけた場合について説明する。
上の負荷）をかけた場合について説明する。
【００２６】入力端子５３に高レベル信号が入力される
場合、第１の出力バッファ５０から高レベル信号が出力
されるが、大きな負荷がかかっているためこの高レベル
信号は一定時間遅延して出力される。したがって、この
遅延している期間は低レベル信号が出力することにな
る。これによりこの期間出力モニタバッファ５から高レ
ベル信号が出力され、ＥＸＯＲ回路６の一方に入力され
る。したがって、ＥＸＯＲ回路６には内部バッファ４か
らの低レベル信号と出力モニタバッファ５からの高レベ
ル信号が入力されるためＥＸＯＲ回路６の出力は高レベ
ルとなる。
場合、第１の出力バッファ５０から高レベル信号が出力
されるが、大きな負荷がかかっているためこの高レベル
信号は一定時間遅延して出力される。したがって、この
遅延している期間は低レベル信号が出力することにな
る。これによりこの期間出力モニタバッファ５から高レ
ベル信号が出力され、ＥＸＯＲ回路６の一方に入力され
る。したがって、ＥＸＯＲ回路６には内部バッファ４か
らの低レベル信号と出力モニタバッファ５からの高レベ
ル信号が入力されるためＥＸＯＲ回路６の出力は高レベ
ルとなる。
【００２７】したがって、ナンド回路２またはアンド回
路３の出力は入力信号のレベルに依存する。すなわち、
ナンド回路２に入力される２つの信号はともに高レベル
であるため出力は高レベルとなる一方、アンド回路３に
入力される２つの信号は高レベル信号と低レベル信号と
なるため出力は低レベルとなる。したがって、Ｐ型ＭＯ
Ｓトランジスタ１ａが駆動され、Ｎ型ＭＯＳトランジス
タ１ｂは駆動されないため第２の出力バッファ１の出力
は高レベルとなり、よって第１の出力バッファ５０と第
２の出力バッファ１が並列駆動される。
路３の出力は入力信号のレベルに依存する。すなわち、
ナンド回路２に入力される２つの信号はともに高レベル
であるため出力は高レベルとなる一方、アンド回路３に
入力される２つの信号は高レベル信号と低レベル信号と
なるため出力は低レベルとなる。したがって、Ｐ型ＭＯ
Ｓトランジスタ１ａが駆動され、Ｎ型ＭＯＳトランジス
タ１ｂは駆動されないため第２の出力バッファ１の出力
は高レベルとなり、よって第１の出力バッファ５０と第
２の出力バッファ１が並列駆動される。
【００２８】入力端子５３に低レベル信号が入力される
場合、第１の出力バッファ５０から低レベル信号が出力
されるが、大きな負荷がかかっているためこの低レベル
信号は一定時間遅延して出力される。したがって、この
遅延している期間は高レベル信号が出力することにな
る。これによりこの期間出力モニタバッファ５から低レ
ベル信号が出力され、ＥＸＯＲ回路６の一方に入力され
る。したがって、ＥＸＯＲ回路６には内部バッファ４か
らの高レベル信号と出力モニタバッファ５からの低レベ
ル信号が入力されるためＥＸＯＲ回路６の出力は高レベ
ルとなる。
場合、第１の出力バッファ５０から低レベル信号が出力
されるが、大きな負荷がかかっているためこの低レベル
信号は一定時間遅延して出力される。したがって、この
遅延している期間は高レベル信号が出力することにな
る。これによりこの期間出力モニタバッファ５から低レ
ベル信号が出力され、ＥＸＯＲ回路６の一方に入力され
る。したがって、ＥＸＯＲ回路６には内部バッファ４か
らの高レベル信号と出力モニタバッファ５からの低レベ
ル信号が入力されるためＥＸＯＲ回路６の出力は高レベ
ルとなる。
【００２９】したがって、ナンド回路２またはアンド回
路３の出力は入力信号のレベルに依存する。すなわち、
ナンド回路２に入力される２つの信号は高レベル信号と
低レベル信号となるため出力は高レベルとなる。一方、
アンド回路３に入力される２つの信号はともに高レベル
となるため出力は高レベルとなる。
路３の出力は入力信号のレベルに依存する。すなわち、
ナンド回路２に入力される２つの信号は高レベル信号と
低レベル信号となるため出力は高レベルとなる。一方、
アンド回路３に入力される２つの信号はともに高レベル
となるため出力は高レベルとなる。
【００３０】したがって、Ｐ型ＭＯＳトランジスタ１ａ
は駆動されず、Ｎ型ＭＯＳトランジスタ１ｂが駆動され
るため第２の出力バッファ１の出力は低レベルとなり、
よって第１の出力バッファ５０と第２の出力バッファ１
が並列駆動される。
は駆動されず、Ｎ型ＭＯＳトランジスタ１ｂが駆動され
るため第２の出力バッファ１の出力は低レベルとなり、
よって第１の出力バッファ５０と第２の出力バッファ１
が並列駆動される。
【００３１】なお、出力バッファ１，５０を位相反転し
ないバッファで構成することも可能で、この場合は出力
モニタバッファ５も位相反転しないバッファで構成する
必要がある。
ないバッファで構成することも可能で、この場合は出力
モニタバッファ５も位相反転しないバッファで構成する
必要がある。
【００３２】
【発明の効果】本発明によれば、第１の出力バッファの
入力信号と出力信号の立上がりタイミングを比較し、立
上がりタイミングに差異が生じた場合に負荷が過大なも
のと判定し、この場合に第２の出力バッファを駆動する
よう構成したため、制御端子や専用プログラムがなくて
も出力バッファの駆動能力を調整することが可能とな
る。
入力信号と出力信号の立上がりタイミングを比較し、立
上がりタイミングに差異が生じた場合に負荷が過大なも
のと判定し、この場合に第２の出力バッファを駆動する
よう構成したため、制御端子や専用プログラムがなくて
も出力バッファの駆動能力を調整することが可能とな
る。
【図１】本発明に係る出力バッファの一実施例の構成図
である。
である。
【図２】従来の出力バッファの一回路図である。
１ａ Ｐ型ＭＯＳトランジスタ １ｂ Ｎ型ＭＯＳトランジスタ ２ ナンド回路 ３ アンド回路 ４ 内部バッファ ５ 出力モニタバッファ ６ エクスクルーシブ・オア回路 ５０ 第１の出力バッファ
Claims (6)
- 【請求項１】 第１の出力バッファと、この出力バッフ
ァと並列接続される第２の出力バッファと、前記第１の
出力バッファに入力される信号を遅延させて取り出す遅
延手段と、この遅延手段から出力される信号と前記第１
および第２の出力バッファから出力される信号との立上
がりタイミングを比較する比較手段と、この比較手段に
て前記立上がりタイミングが一致する場合は前記第２の
出力バッファの入力側を遮断し、不一致の場合は前記第
２の出力バッファの入力側を導通させる制御手段とから
なることを特徴とする出力バッファ回路。 - 【請求項２】 前記遅延手段は、前記第１の出力バッフ
ァを定格負荷で駆動した場合に前記遅延手段の出力信号
と前記第１の出力バッファの出力信号との立上がりタイ
ミングが一致するような遅延時間を有することを特徴と
する請求項１記載の出力バッファ回路。 - 【請求項３】 前記比較手段は、前記遅延手段の出力レ
ベルと前記第１および第２の出力バッファの出力レベル
とを論理演算する回路であることを特徴とする請求項１
または２記載の出力バッファ回路。 - 【請求項４】 前記制御手段は、一方の入力側に前記比
較手段の出力が入力され、他方の入力側に前記第１の出
力バッファに入力される信号と同一信号が入力され、前
記比較手段で不一致が検出される場合は前記他方の入力
側に入力される信号を前記第２の出力バッファに入力さ
せることを特徴とする請求項１〜３いずれかに記載の出
力バッファ回路。 - 【請求項５】 前記制御手段は、前記比較手段の出力レ
ベルと前記第１の出力バッファに入力される信号レベル
とを論理演算する回路であることを特徴とする請求項１
〜４いずれかに記載の出力バッファ回路。 - 【請求項６】 前記第２の出力バッファはＭＯＳトラン
ジスタで構成されることを特徴とする請求項１〜５いず
れかに記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12463995A JPH08321761A (ja) | 1995-05-24 | 1995-05-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12463995A JPH08321761A (ja) | 1995-05-24 | 1995-05-24 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321761A true JPH08321761A (ja) | 1996-12-03 |
Family
ID=14890394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12463995A Withdrawn JPH08321761A (ja) | 1995-05-24 | 1995-05-24 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
| US7536519B2 (en) | 2004-06-03 | 2009-05-19 | Canon Kabushiki Kaisha | Memory access control apparatus and method for accomodating effects of signal delays caused by load |
-
1995
- 1995-05-24 JP JP12463995A patent/JPH08321761A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
| US7536519B2 (en) | 2004-06-03 | 2009-05-19 | Canon Kabushiki Kaisha | Memory access control apparatus and method for accomodating effects of signal delays caused by load |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |