JPH08321761A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH08321761A JPH08321761A JP12463995A JP12463995A JPH08321761A JP H08321761 A JPH08321761 A JP H08321761A JP 12463995 A JP12463995 A JP 12463995A JP 12463995 A JP12463995 A JP 12463995A JP H08321761 A JPH08321761 A JP H08321761A
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Abstract
(57)【要約】
【目的】 制御端子や専用プログラムがなくても出力バ
ッファの駆動能力を調整することが可能な出力バッファ
を提供すること。 【構成】 エクスクルーシブ・オア回路6で第1の出力
バッファ50の入力信号と出力信号の立上がりのタイミ
ングを比較する。もし、第1の出力バッファ50の定格
負荷より過大な負荷が出力端子54にかかった場合、第
1の出力バッファ50の出力信号の立上がりに遅れが生
じるため、この遅れ期間はエクスクルーシブ・オア回路
6の2つの入力は一方が高レベル、他方が低レベルとな
り出力は高レベルとなる。よって、ゲート回路2,3を
介して入力信号が第2の出力バッファ1a,1bに入力
されるため、第2の出力バッファ1a,1bも駆動され
る。
ッファの駆動能力を調整することが可能な出力バッファ
を提供すること。 【構成】 エクスクルーシブ・オア回路6で第1の出力
バッファ50の入力信号と出力信号の立上がりのタイミ
ングを比較する。もし、第1の出力バッファ50の定格
負荷より過大な負荷が出力端子54にかかった場合、第
1の出力バッファ50の出力信号の立上がりに遅れが生
じるため、この遅れ期間はエクスクルーシブ・オア回路
6の2つの入力は一方が高レベル、他方が低レベルとな
り出力は高レベルとなる。よって、ゲート回路2,3を
介して入力信号が第2の出力バッファ1a,1bに入力
されるため、第2の出力バッファ1a,1bも駆動され
る。
Description
【0001】
【産業上の利用分野】本発明は出力バッファに関し、特
に半導体集積回路の出力バッファに関する。
に半導体集積回路の出力バッファに関する。
【0002】
【従来の技術】半導体集積回路における出力バッファ
は、駆動能力が固定のため、アプリケーションによって
出力の負荷が変わる場合には、出力波形の立上がり、立
ち下がり、リンギング等を調整することができなかっ
た。
は、駆動能力が固定のため、アプリケーションによって
出力の負荷が変わる場合には、出力波形の立上がり、立
ち下がり、リンギング等を調整することができなかっ
た。
【0003】そこで、この調整を行うための技術として
次の出力バッファが知られている。
次の出力バッファが知られている。
【0004】図2は従来の出力バッファの一回路図であ
る。この出力バッファは第1の出力バッファ50と、こ
の出力バッファ50と並列接続された第2の出力バッフ
ァ51と、共通入力側に接続されたプリバッファ52
と、入力端子53と、出力端子54とを有し、さらに第
2の出力バッファ51は3ステートバッファで構成され
るためその制御端子55を有する。
る。この出力バッファは第1の出力バッファ50と、こ
の出力バッファ50と並列接続された第2の出力バッフ
ァ51と、共通入力側に接続されたプリバッファ52
と、入力端子53と、出力端子54とを有し、さらに第
2の出力バッファ51は3ステートバッファで構成され
るためその制御端子55を有する。
【0005】この構成によれば、出力端子54に出力バ
ッファ50単独使用の場合の定格負荷が接続されている
場合は、出力バッファ50のみで駆動可能なので制御端
子に第2の出力バッファ51をハイインピーダンスとす
る信号を入力し、一方、出力端子54に出力バッファ5
0単独使用の場合の定格負荷を超える負荷が接続されて
いる場合は、出力バッファ50のみでは駆動能力が不足
するため制御端子に第2の出力バッファ51を駆動させ
る信号を入力し、出力バッファ50,51を並列駆動さ
せることにより駆動能力を増大させていた。
ッファ50単独使用の場合の定格負荷が接続されている
場合は、出力バッファ50のみで駆動可能なので制御端
子に第2の出力バッファ51をハイインピーダンスとす
る信号を入力し、一方、出力端子54に出力バッファ5
0単独使用の場合の定格負荷を超える負荷が接続されて
いる場合は、出力バッファ50のみでは駆動能力が不足
するため制御端子に第2の出力バッファ51を駆動させ
る信号を入力し、出力バッファ50,51を並列駆動さ
せることにより駆動能力を増大させていた。
【0006】また、従来の技術として、(1)特開平5
−274257号公報に、ユーザプログラムにより複数
の出力バッファをオンとし駆動力を大きくするようにし
たマイクロコンピュータが開示され、(2)特開平5−
206809号公報に、外部からのコントロール信号に
より複数の出力バッファをオンとし駆動力を大きくする
ようにした出力バッファ回路が開示され、(3)特開平
2−82715号公報に、並列接続された2個のトラン
ジスタの一方を外部からのコントロール信号によりP型
MOSトランジスタを介して選択駆動させる出力バッフ
ァ回路が開示されている。
−274257号公報に、ユーザプログラムにより複数
の出力バッファをオンとし駆動力を大きくするようにし
たマイクロコンピュータが開示され、(2)特開平5−
206809号公報に、外部からのコントロール信号に
より複数の出力バッファをオンとし駆動力を大きくする
ようにした出力バッファ回路が開示され、(3)特開平
2−82715号公報に、並列接続された2個のトラン
ジスタの一方を外部からのコントロール信号によりP型
MOSトランジスタを介して選択駆動させる出力バッフ
ァ回路が開示されている。
【0007】
【発明が解決しようとする課題】しかし、従来の出力バ
ッファは出力バッファを外部から制御するための制御端
子を必要とするため、半導体装置のパッケージの端子数
が増大するという欠点があった。さらに、外部から制御
するための操作または部品が必要となるため、作業工数
の増大・部品点数の増大をもたらし、低コスト化・小型
化の障害となるという欠点があった。
ッファは出力バッファを外部から制御するための制御端
子を必要とするため、半導体装置のパッケージの端子数
が増大するという欠点があった。さらに、外部から制御
するための操作または部品が必要となるため、作業工数
の増大・部品点数の増大をもたらし、低コスト化・小型
化の障害となるという欠点があった。
【0008】また、プログラムで出力バッファを制御す
る場合は制御専用のプログラムを別途用意しなければな
らなかった。
る場合は制御専用のプログラムを別途用意しなければな
らなかった。
【0009】そこで本発明の目的は、制御端子や専用プ
ログラムがなくても出力バッファの駆動能力を調整する
ことが可能な出力バッファを提供することにある。
ログラムがなくても出力バッファの駆動能力を調整する
ことが可能な出力バッファを提供することにある。
【0010】
【課題を解決するための手段】前記課題を解決するため
に本発明は、第1の出力バッファと、この出力バッファ
と並列接続される第2の出力バッファと、前記第1の出
力バッファに入力される信号を遅延させて取り出す遅延
手段と、この遅延手段から出力される信号と前記第1お
よび第2の出力バッファから出力される信号との立上が
りタイミングを比較する比較手段と、この比較手段にて
前記立上がりタイミングが一致する場合は前記第2の出
力バッファの入力側を遮断し、不一致の場合は前記第2
の出力バッファの入力側を導通させる制御手段とからな
ることを特徴とする。
に本発明は、第1の出力バッファと、この出力バッファ
と並列接続される第2の出力バッファと、前記第1の出
力バッファに入力される信号を遅延させて取り出す遅延
手段と、この遅延手段から出力される信号と前記第1お
よび第2の出力バッファから出力される信号との立上が
りタイミングを比較する比較手段と、この比較手段にて
前記立上がりタイミングが一致する場合は前記第2の出
力バッファの入力側を遮断し、不一致の場合は前記第2
の出力バッファの入力側を導通させる制御手段とからな
ることを特徴とする。
【0011】
【作用】第1出力バッファの入出力タイミングを、予め
定格以下の負荷にて遅延手段により一致させておき、実
際に負荷を接続した状態での入出力タイミングを比較手
段で比較する。そして、過負荷となったの場合は出力タ
イミングが遅くなるため、比較手段で入力レベルと出力
レベルの不一致が検出され、不一致が検出された場合は
制御手段が第2の出力バッファを駆動する。
定格以下の負荷にて遅延手段により一致させておき、実
際に負荷を接続した状態での入出力タイミングを比較手
段で比較する。そして、過負荷となったの場合は出力タ
イミングが遅くなるため、比較手段で入力レベルと出力
レベルの不一致が検出され、不一致が検出された場合は
制御手段が第2の出力バッファを駆動する。
【0012】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図1は本発明に係る出力バッファ
の一実施例の構成図である。なお、従来例と同様な構成
部分については同一番号を付し、その説明を省略する。
照しながら説明する。図1は本発明に係る出力バッファ
の一実施例の構成図である。なお、従来例と同様な構成
部分については同一番号を付し、その説明を省略する。
【0013】出力バッファは、第1の出力バッファ50
と、P型MOSトランジスタ1aとN型MOSトランジ
スタ1bとを直列接続してなる第2の出力バッファ1
と、P型MOSトランジスタ1aのゲートにその出力側
が接続されたナンド回路2と、N型MOSトランジスタ
1bのゲートにその出力側が接続されたアンド回路3
と、第1の出力バッファ50の入力側と入力端子53間
に接続されたプリバッファ52と、プリバッファ52の
出力側およびP型MOSトランジスタ1aの入力側にそ
の入力側が接続された内部バッファ4と、第1の出力バ
ッファ50の出力側、第2の出力バッファ1の出力側お
よび出力端子54にその入力側が接続された波形整形用
の出力モニタバッファ5と、内部バッファ4の出力と出
力モニタバッファ5の出力とが入力されるエクスクルー
シブ・オア(以下、EXORという。))回路6とから
なり、EXOR回路6の出力はナンド回路2とアンド回
路3の一方の入力側に共通入力され、さらにナンド回路
2の他方の入力側には入力端子53より信号が入力さ
れ、アンド回路3の他方の入力側にはプリバッファ52
の出力が入力される。
と、P型MOSトランジスタ1aとN型MOSトランジ
スタ1bとを直列接続してなる第2の出力バッファ1
と、P型MOSトランジスタ1aのゲートにその出力側
が接続されたナンド回路2と、N型MOSトランジスタ
1bのゲートにその出力側が接続されたアンド回路3
と、第1の出力バッファ50の入力側と入力端子53間
に接続されたプリバッファ52と、プリバッファ52の
出力側およびP型MOSトランジスタ1aの入力側にそ
の入力側が接続された内部バッファ4と、第1の出力バ
ッファ50の出力側、第2の出力バッファ1の出力側お
よび出力端子54にその入力側が接続された波形整形用
の出力モニタバッファ5と、内部バッファ4の出力と出
力モニタバッファ5の出力とが入力されるエクスクルー
シブ・オア(以下、EXORという。))回路6とから
なり、EXOR回路6の出力はナンド回路2とアンド回
路3の一方の入力側に共通入力され、さらにナンド回路
2の他方の入力側には入力端子53より信号が入力さ
れ、アンド回路3の他方の入力側にはプリバッファ52
の出力が入力される。
【0014】ところで、内部バッファ4は第1の出力バ
ッファ50に入力される信号を一定時間遅延させて取り
出すためのバッファである。そして、第1の出力バッフ
ァ50に小さな負荷(定格以下の負荷)をかけた状態で
第1の出力バッファ50の入力信号と出力信号の立上が
りタイミングがEXOR回路6の入力側にて一致するよ
う入力信号の立上がりタイミングを内部バッファ4で遅
延させる。すなわち、予めこの入出力信号の立上がりタ
イミングが一致するように内部バッファ4の遅延時間を
調整しておくのである。なお、この調整に際し第2の出
力バッファ2の入力側には信号が入力されないようにし
ておく必要がある。たとえば、EXOR回路6の出力側
を強制的にアースする。
ッファ50に入力される信号を一定時間遅延させて取り
出すためのバッファである。そして、第1の出力バッフ
ァ50に小さな負荷(定格以下の負荷)をかけた状態で
第1の出力バッファ50の入力信号と出力信号の立上が
りタイミングがEXOR回路6の入力側にて一致するよ
う入力信号の立上がりタイミングを内部バッファ4で遅
延させる。すなわち、予めこの入出力信号の立上がりタ
イミングが一致するように内部バッファ4の遅延時間を
調整しておくのである。なお、この調整に際し第2の出
力バッファ2の入力側には信号が入力されないようにし
ておく必要がある。たとえば、EXOR回路6の出力側
を強制的にアースする。
【0015】このようにしておけば、第1の出力バッフ
ァ50に大きな負荷(定格以上の負荷)がかかった場合
は、第1の出力バッファ50の出力の立上がりタイミン
グが遅延するため、この遅延が発生するか否かを検出す
ることにより第1の出力バッファ50にかかる負荷が適
性か過大かを判定することができる。
ァ50に大きな負荷(定格以上の負荷)がかかった場合
は、第1の出力バッファ50の出力の立上がりタイミン
グが遅延するため、この遅延が発生するか否かを検出す
ることにより第1の出力バッファ50にかかる負荷が適
性か過大かを判定することができる。
【0016】次に、この出力バッファの動作について説
明する。まず、出力端子54に小さな負荷(定格以下の
負荷)をかけた場合から説明する。
明する。まず、出力端子54に小さな負荷(定格以下の
負荷)をかけた場合から説明する。
【0017】入力端子53に高レベル信号が入力される
場合、この信号はプリバッファ52で反転されて低レベ
ルとなりかつ遅延回路4で一定の遅延が与えられた後E
XOR回路6に入力される。
場合、この信号はプリバッファ52で反転されて低レベ
ルとなりかつ遅延回路4で一定の遅延が与えられた後E
XOR回路6に入力される。
【0018】また、第1の出力バッファ50に入力され
た信号はさらに反転されて高レベルとなり出力端子54
に出力されると同時に出力モニタバッファ5で反転され
低レベルとなりEXOR回路6に入力される。
た信号はさらに反転されて高レベルとなり出力端子54
に出力されると同時に出力モニタバッファ5で反転され
低レベルとなりEXOR回路6に入力される。
【0019】この場合、第1の出力バッファ50の出力
信号に遅延が生じないため、このEXOR回路6に入力
される2つの信号は両者とも低レベルでありかつ立上が
り(この場合は立ち下がり)タイミングが一致している
ためEXOR回路6の出力側からは低レベル信号が出力
される。
信号に遅延が生じないため、このEXOR回路6に入力
される2つの信号は両者とも低レベルでありかつ立上が
り(この場合は立ち下がり)タイミングが一致している
ためEXOR回路6の出力側からは低レベル信号が出力
される。
【0020】したがって、ナンド回路2の出力は高レベ
ル、アンド回路3の出力は低レベルとなるためP型MO
Sトランジスタ1a、N型MOSトランジスタ1bとも
に駆動されず、第1の出力バッファのみが駆動される。
ル、アンド回路3の出力は低レベルとなるためP型MO
Sトランジスタ1a、N型MOSトランジスタ1bとも
に駆動されず、第1の出力バッファのみが駆動される。
【0021】一方、入力端子53に低レベル信号が入力
される場合、この信号はプリバッファ52で反転されて
高レベルとなりかつ遅延回路4で一定の遅延が与えられ
た後EXOR回路6に入力される。
される場合、この信号はプリバッファ52で反転されて
高レベルとなりかつ遅延回路4で一定の遅延が与えられ
た後EXOR回路6に入力される。
【0022】また、第1の出力バッファ50に入力され
た信号はさらに反転されて低レベルとなり出力端子54
に出力されると同時に出力モニタバッファ5で反転され
高レベルとなりEXOR回路6に入力される。
た信号はさらに反転されて低レベルとなり出力端子54
に出力されると同時に出力モニタバッファ5で反転され
高レベルとなりEXOR回路6に入力される。
【0023】この場合、第1の出力バッファ50の出力
信号に遅延が生じないため、このEXOR回路6に入力
される2つの信号は両者とも高レベルでありかつ立上が
りタイミングが一致しているためEXOR回路6の出力
側からは低レベル信号が出力される。
信号に遅延が生じないため、このEXOR回路6に入力
される2つの信号は両者とも高レベルでありかつ立上が
りタイミングが一致しているためEXOR回路6の出力
側からは低レベル信号が出力される。
【0024】したがって、ナンド回路2の出力は高レベ
ル、アンド回路3の出力は低レベルとなるためP型MO
Sトランジスタ1a、N型MOSトランジスタ1bとも
に駆動されず、第1の出力バッファのみが駆動される。
ル、アンド回路3の出力は低レベルとなるためP型MO
Sトランジスタ1a、N型MOSトランジスタ1bとも
に駆動されず、第1の出力バッファのみが駆動される。
【0025】次に、出力端子54に大きな負荷(定格以
上の負荷)をかけた場合について説明する。
上の負荷)をかけた場合について説明する。
【0026】入力端子53に高レベル信号が入力される
場合、第1の出力バッファ50から高レベル信号が出力
されるが、大きな負荷がかかっているためこの高レベル
信号は一定時間遅延して出力される。したがって、この
遅延している期間は低レベル信号が出力することにな
る。これによりこの期間出力モニタバッファ5から高レ
ベル信号が出力され、EXOR回路6の一方に入力され
る。したがって、EXOR回路6には内部バッファ4か
らの低レベル信号と出力モニタバッファ5からの高レベ
ル信号が入力されるためEXOR回路6の出力は高レベ
ルとなる。
場合、第1の出力バッファ50から高レベル信号が出力
されるが、大きな負荷がかかっているためこの高レベル
信号は一定時間遅延して出力される。したがって、この
遅延している期間は低レベル信号が出力することにな
る。これによりこの期間出力モニタバッファ5から高レ
ベル信号が出力され、EXOR回路6の一方に入力され
る。したがって、EXOR回路6には内部バッファ4か
らの低レベル信号と出力モニタバッファ5からの高レベ
ル信号が入力されるためEXOR回路6の出力は高レベ
ルとなる。
【0027】したがって、ナンド回路2またはアンド回
路3の出力は入力信号のレベルに依存する。すなわち、
ナンド回路2に入力される2つの信号はともに高レベル
であるため出力は高レベルとなる一方、アンド回路3に
入力される2つの信号は高レベル信号と低レベル信号と
なるため出力は低レベルとなる。したがって、P型MO
Sトランジスタ1aが駆動され、N型MOSトランジス
タ1bは駆動されないため第2の出力バッファ1の出力
は高レベルとなり、よって第1の出力バッファ50と第
2の出力バッファ1が並列駆動される。
路3の出力は入力信号のレベルに依存する。すなわち、
ナンド回路2に入力される2つの信号はともに高レベル
であるため出力は高レベルとなる一方、アンド回路3に
入力される2つの信号は高レベル信号と低レベル信号と
なるため出力は低レベルとなる。したがって、P型MO
Sトランジスタ1aが駆動され、N型MOSトランジス
タ1bは駆動されないため第2の出力バッファ1の出力
は高レベルとなり、よって第1の出力バッファ50と第
2の出力バッファ1が並列駆動される。
【0028】入力端子53に低レベル信号が入力される
場合、第1の出力バッファ50から低レベル信号が出力
されるが、大きな負荷がかかっているためこの低レベル
信号は一定時間遅延して出力される。したがって、この
遅延している期間は高レベル信号が出力することにな
る。これによりこの期間出力モニタバッファ5から低レ
ベル信号が出力され、EXOR回路6の一方に入力され
る。したがって、EXOR回路6には内部バッファ4か
らの高レベル信号と出力モニタバッファ5からの低レベ
ル信号が入力されるためEXOR回路6の出力は高レベ
ルとなる。
場合、第1の出力バッファ50から低レベル信号が出力
されるが、大きな負荷がかかっているためこの低レベル
信号は一定時間遅延して出力される。したがって、この
遅延している期間は高レベル信号が出力することにな
る。これによりこの期間出力モニタバッファ5から低レ
ベル信号が出力され、EXOR回路6の一方に入力され
る。したがって、EXOR回路6には内部バッファ4か
らの高レベル信号と出力モニタバッファ5からの低レベ
ル信号が入力されるためEXOR回路6の出力は高レベ
ルとなる。
【0029】したがって、ナンド回路2またはアンド回
路3の出力は入力信号のレベルに依存する。すなわち、
ナンド回路2に入力される2つの信号は高レベル信号と
低レベル信号となるため出力は高レベルとなる。一方、
アンド回路3に入力される2つの信号はともに高レベル
となるため出力は高レベルとなる。
路3の出力は入力信号のレベルに依存する。すなわち、
ナンド回路2に入力される2つの信号は高レベル信号と
低レベル信号となるため出力は高レベルとなる。一方、
アンド回路3に入力される2つの信号はともに高レベル
となるため出力は高レベルとなる。
【0030】したがって、P型MOSトランジスタ1a
は駆動されず、N型MOSトランジスタ1bが駆動され
るため第2の出力バッファ1の出力は低レベルとなり、
よって第1の出力バッファ50と第2の出力バッファ1
が並列駆動される。
は駆動されず、N型MOSトランジスタ1bが駆動され
るため第2の出力バッファ1の出力は低レベルとなり、
よって第1の出力バッファ50と第2の出力バッファ1
が並列駆動される。
【0031】なお、出力バッファ1,50を位相反転し
ないバッファで構成することも可能で、この場合は出力
モニタバッファ5も位相反転しないバッファで構成する
必要がある。
ないバッファで構成することも可能で、この場合は出力
モニタバッファ5も位相反転しないバッファで構成する
必要がある。
【0032】
【発明の効果】本発明によれば、第1の出力バッファの
入力信号と出力信号の立上がりタイミングを比較し、立
上がりタイミングに差異が生じた場合に負荷が過大なも
のと判定し、この場合に第2の出力バッファを駆動する
よう構成したため、制御端子や専用プログラムがなくて
も出力バッファの駆動能力を調整することが可能とな
る。
入力信号と出力信号の立上がりタイミングを比較し、立
上がりタイミングに差異が生じた場合に負荷が過大なも
のと判定し、この場合に第2の出力バッファを駆動する
よう構成したため、制御端子や専用プログラムがなくて
も出力バッファの駆動能力を調整することが可能とな
る。
【図1】本発明に係る出力バッファの一実施例の構成図
である。
である。
【図2】従来の出力バッファの一回路図である。
1a P型MOSトランジスタ 1b N型MOSトランジスタ 2 ナンド回路 3 アンド回路 4 内部バッファ 5 出力モニタバッファ 6 エクスクルーシブ・オア回路 50 第1の出力バッファ
Claims (6)
- 【請求項1】 第1の出力バッファと、この出力バッフ
ァと並列接続される第2の出力バッファと、前記第1の
出力バッファに入力される信号を遅延させて取り出す遅
延手段と、この遅延手段から出力される信号と前記第1
および第2の出力バッファから出力される信号との立上
がりタイミングを比較する比較手段と、この比較手段に
て前記立上がりタイミングが一致する場合は前記第2の
出力バッファの入力側を遮断し、不一致の場合は前記第
2の出力バッファの入力側を導通させる制御手段とから
なることを特徴とする出力バッファ回路。 - 【請求項2】 前記遅延手段は、前記第1の出力バッフ
ァを定格負荷で駆動した場合に前記遅延手段の出力信号
と前記第1の出力バッファの出力信号との立上がりタイ
ミングが一致するような遅延時間を有することを特徴と
する請求項1記載の出力バッファ回路。 - 【請求項3】 前記比較手段は、前記遅延手段の出力レ
ベルと前記第1および第2の出力バッファの出力レベル
とを論理演算する回路であることを特徴とする請求項1
または2記載の出力バッファ回路。 - 【請求項4】 前記制御手段は、一方の入力側に前記比
較手段の出力が入力され、他方の入力側に前記第1の出
力バッファに入力される信号と同一信号が入力され、前
記比較手段で不一致が検出される場合は前記他方の入力
側に入力される信号を前記第2の出力バッファに入力さ
せることを特徴とする請求項1〜3いずれかに記載の出
力バッファ回路。 - 【請求項5】 前記制御手段は、前記比較手段の出力レ
ベルと前記第1の出力バッファに入力される信号レベル
とを論理演算する回路であることを特徴とする請求項1
〜4いずれかに記載の出力バッファ回路。 - 【請求項6】 前記第2の出力バッファはMOSトラン
ジスタで構成されることを特徴とする請求項1〜5いず
れかに記載の出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12463995A JPH08321761A (ja) | 1995-05-24 | 1995-05-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12463995A JPH08321761A (ja) | 1995-05-24 | 1995-05-24 | 出力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08321761A true JPH08321761A (ja) | 1996-12-03 |
Family
ID=14890394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12463995A Withdrawn JPH08321761A (ja) | 1995-05-24 | 1995-05-24 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08321761A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
US7536519B2 (en) | 2004-06-03 | 2009-05-19 | Canon Kabushiki Kaisha | Memory access control apparatus and method for accomodating effects of signal delays caused by load |
-
1995
- 1995-05-24 JP JP12463995A patent/JPH08321761A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100369123B1 (ko) * | 1998-12-22 | 2003-03-17 | 주식회사 하이닉스반도체 | 데이터출력버퍼 |
US7536519B2 (en) | 2004-06-03 | 2009-05-19 | Canon Kabushiki Kaisha | Memory access control apparatus and method for accomodating effects of signal delays caused by load |
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