JPH08321609A - Method of manufacturing semiconductor device - Google Patents

Abstract

PURPOSE: To avoid the deterioration in reliability upon films or an SOG film formed as the interlayer insulating films of a dual Al wiring structure by a method wherein, after covering a MOS transistor formed on a semiconductor substrate with a barrier film made of an SiN film. CONSTITUTION: The title semiconductor device in dual layer metallic wiring structure containing TEOS films 18, 20 or an SOG film 19 as interlayer insulating films between a metallic wiring layer 17 as the first layer and another metallic wiring layer 21 as the second layer is manufactured. At this time, after covering a MOS transistor formed on a semiconductor substrate with a barrier film made of an SiN film 13, a dual metallic wiring structure is formed. For example, after the formation of the LDD structured MOS transistor, a reoxidized film 11 an SiO2 film 12 the SiN film 13 and a BPSG film 14 are formed Finally, after the formation of a contact hole and the first electrodes 17, the TEOS film 18, the SOG film 19 and the other TEOS film 20 are formed further to form the second Al electrode 21 on the TEOS film 20.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にホットキャリア寿命の向上をはかるもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to improving the hot carrier life.

【０００２】[0002]

【従来の技術】従来の半導体装置の製造方法を図９乃至
図１５を基に説明する。先ず、図９に示すようにシリコ
ン基板のＰ型ウエル領域５１にチャネルストッパ層５２
及びＬＯＣＯＳ酸化膜５３を形成した後に、該ＬＯＣＯ
Ｓ酸化膜５３を除く前記ウエル領域５１上にゲート酸化
膜５４を形成する。2. Description of the Related Art A conventional method of manufacturing a semiconductor device will be described with reference to FIGS. First, as shown in FIG. 9, a channel stopper layer 52 is formed in a P-type well region 51 of a silicon substrate.
And after forming the LOCOS oxide film 53,
A gate oxide film 54 is formed on the well region 51 except for the S oxide film 53.

【０００３】次に、図１０に示すように全面にポリシリ
コン層５５及びタングステンシリサイド膜５６を積層し
た後に、ゲート電極形成領域上にフォトレジスト膜５７
を形成する。そして、該フォトレジスト膜５７をマスク
にしてタングステンシリサイド膜５６、ポリシリコン層
５５をエッチング除去して、ゲート電極を形成する。
尚、このエッチングによりゲート酸化膜５４もエッチン
グされ、薄くなる。Next, as shown in FIG. 10, after depositing a polysilicon layer 55 and a tungsten silicide film 56 on the entire surface, a photoresist film 57 is formed on the gate electrode formation region.
To form. Then, the tungsten silicide film 56 and the polysilicon layer 55 are removed by etching using the photoresist film 57 as a mask to form a gate electrode.
Note that the gate oxide film 54 is also etched and thinned by this etching.

【０００４】続いて、図１１に示すように例えばリンイ
オン（31Ｐ+ ）を注入することにより、前記ゲート電極
の端からＬＯＣＯＳ酸化膜５３の端まで低濃度のＮ- 型
拡散層５８を形成する。次に、図１２に示すようにゲー
ト電極の側壁部にサイドスペーサ５９を形成した後に、
当該ゲート電極及びサイドスペーサ５９をマスクにして
例えばヒ素イオン（73Ａｓ+ ）を注入することにより、
サイドスペーサ５９の端からＬＯＣＯＳ酸化膜５３の端
まで高濃度のＮ+ 型拡散層６０を形成する。これによ
り、ＬＤＤ構造のＭＯＳトランジスタが完成する。尚、
サイドスペーサ５９形成時のエッチングにより前記拡散
層５８上のゲート酸化膜５４は完全に除去される。Then, as shown in FIG. 11, for example, phosphorus ions (31 P +) are implanted to form a low concentration N-type diffusion layer 58 from the end of the gate electrode to the end of the LOCOS oxide film 53. Next, as shown in FIG. 12, after forming a side spacer 59 on the side wall of the gate electrode,
By implanting, for example, arsenic ions (73 As +) using the gate electrode and the side spacer 59 as a mask,
A high-concentration N + type diffusion layer 60 is formed from the end of the side spacer 59 to the end of the LOCOS oxide film 53. As a result, the LDD structure MOS transistor is completed. still,
The gate oxide film 54 on the diffusion layer 58 is completely removed by etching when forming the side spacer 59.

【０００５】続いて、図１３に示すように前記高濃度の
Ｎ+ 型拡散層６０上に再酸化膜６１を形成した後に、第
１の層間絶縁膜としてのＢＰＳＧ膜６２を形成する。次
に、図１４に示すように該ＢＰＳＧ膜６２上に前記Ｎ+
型拡散層６０上方に開口を有するフォトレジスト膜６３
を形成し、該フォトレジスト膜６３をマスクにしてＢＰ
ＳＧ膜６２及び再酸化膜６１をエッチング除去して、コ
ンタクト孔６４を形成する。Subsequently, as shown in FIG. 13, a re-oxidation film 61 is formed on the high-concentration N + type diffusion layer 60, and then a BPSG film 62 as a first interlayer insulating film is formed. Next, as shown in FIG. 14, the N + is formed on the BPSG film 62.
Photoresist film 63 having an opening above the mold diffusion layer 60
Is formed, and using the photoresist film 63 as a mask, BP
The SG film 62 and the reoxidation film 61 are removed by etching to form a contact hole 64.

【０００６】そして、該コンタクト孔６４を介して図１
５に示すように前記Ｎ+ 型拡散層６０にコンタクトする
第１のＡｌ電極６５を形成した後に、第２の層間絶縁膜
として平坦性向上のためＴＥＯＳ膜（テトラエチルオル
ソシリケートグラス）６６及びＳＯＧ膜（スピンオング
ラス）６７を形成し、更にＴＥＯＳ膜６８を形成する。
その上に、第２のＡｌ電極６９を形成し、ＳｉＮ膜等の
パッシベーション膜（不図示）を形成して２層Ａｌ配線
の半導体装置を完成させていた。1 through the contact hole 64.
5, a TEOS film (tetraethyl orthosilicate glass) 66 and an SOG film for improving flatness are formed as a second interlayer insulating film after forming a first Al electrode 65 in contact with the N + type diffusion layer 60. (Spin on glass) 67 is formed, and then a TEOS film 68 is formed.
A second Al electrode 69 was formed thereon, and a passivation film (not shown) such as a SiN film was formed to complete a semiconductor device having a two-layer Al wiring.

【０００７】[0007]

【発明が解決しようとする課題】このように従来、ＭＯ
Ｓトランジスタとしては微細化の妨げとなるホットキャ
リア効果を防止するため、ＬＤＤ構造を採用している。
しかし、１層Ａｌ配線構造では問題にならなかったホッ
トキャリア寿命が、前記したような２層Ａｌ配線構造で
は短くなるという試験結果が得られた。ここでいうホッ
トキャリア寿命とは、ドレイン電流に対するゲート電圧
の割合を示す相互コンダクタンスAs described above, the conventional MO
As the S transistor, an LDD structure is adopted in order to prevent a hot carrier effect which hinders miniaturization.
However, a test result was obtained in which the hot carrier life, which was not a problem in the one-layer Al wiring structure, becomes shorter in the above-described two-layer Al wiring structure. The hot carrier lifetime here is the transconductance that indicates the ratio of the gate voltage to the drain current.

【０００８】[0008]

【数１】 [Equation 1]

【０００９】の変化率が１０％となる時間のことであ
る。ここで、前記２層Ａｌ配線構造の半導体装置のホッ
トキャリア寿命を計測した結果、本０．８μｍプロセス
では最大基板電流Ｉｓｕｂｍａｘ（μＡ）はおよそ９０
μＡであり、図８の黒丸を結んだ線からホットキャリア
寿命は２掛ける１０の６乗ｓｅｃとなり、年に換算する
とおよそ３年（ｄｕｔｙ２％を掛けている。）となり、
前記信頼性基準（１０年）を満足しないことがわかっ
た。It is the time when the rate of change of 10%. Here, as a result of measuring the hot carrier life of the semiconductor device having the two-layer Al wiring structure, the maximum substrate current Isubmax (μA) is about 90 in the 0.8 μm process.
μA, and the hot carrier life is 2 times 10 6 sec from the line connecting the black circles in FIG. 8, which is approximately 3 years (duty 2% is multiplied) in terms of year,
It was found that the reliability standard (10 years) was not satisfied.

【００１０】そこで、本発明者は各工程毎にホットキャ
リア寿命を測定し、どの工程以降で信頼性が劣化するか
同様に実験した。その結果、各寿命は、前述した第１の
Ａｌ電極６５形成後ではおよそ６０年で、１層目のＴＥ
ＯＳ膜６６形成後ではおよそ１０年で、ＴＥＯＳ膜６
６、ＳＯＧ膜６７及びＴＥＯＳ膜６８形成後ではおよそ
５．５年となり、ＴＥＯＳ膜６６、ＳＯＧ膜６７及びＴ
ＥＯＳ膜６８形成後著しく信頼性が劣化することが確認
された。Therefore, the inventor of the present invention measured the hot carrier life for each process, and similarly conducted an experiment to determine from which process the reliability deteriorates. As a result, each life is about 60 years after the formation of the above-mentioned first Al electrode 65, and the TE layer of the first layer is
It takes about 10 years for the TEOS film 6 to be formed after the OS film 66 is formed.
6, after the SOG film 67 and the TEOS film 68 are formed, about 5.5 years have passed, and the TEOS film 66, the SOG film 67, and the T
It was confirmed that the reliability was significantly deteriorated after the EOS film 68 was formed.

【００１１】以上のことから、信頼性劣化の原因として
ＴＥＯＳ膜やＳＯＧ膜に含まれるＨあるいはＯＨが拡散
して、ゲート酸化膜にトラップされることが影響してい
ると考えた。従って、本発明は２層Ａｌ配線構造の層間
絶縁膜としてＴＥＯＳ膜またはＳＯＧ膜を形成したもの
において、信頼性劣化を防止することを目的とする。From the above, it was considered that H or OH contained in the TEOS film or SOG film was diffused and trapped in the gate oxide film as a cause of reliability deterioration. Therefore, it is an object of the present invention to prevent reliability deterioration in a TEOS film or SOG film formed as an interlayer insulating film of a two-layer Al wiring structure.

【００１２】[0012]

【課題を解決するための手段】そこで本発明は、ＴＥＯ
Ｓ膜またはＳＯＧ膜に含まれるＨあるいはＯＨが拡散し
てもゲート酸化膜にトラップされないようにゲート酸化
膜上にＳｉＮ膜によるバリア膜を形成するようにしたも
のである。Therefore, the present invention is based on TEO.
A barrier film made of a SiN film is formed on the gate oxide film so that even if H or OH contained in the S film or SOG film is diffused, the barrier film is not trapped in the gate oxide film.

【００１３】[0013]

【作用】以上の構成から、ゲート酸化膜上に形成したＳ
ｉＮ膜によりＴＥＯＳ膜またはＳＯＧ膜に含まれるＨあ
るいはＯＨが当該ゲート酸化膜にトラップされないた
め、ホットキャリアによる信頼性劣化が防止される。With the above structure, the S formed on the gate oxide film
Since the iN film does not trap H or OH contained in the TEOS film or SOG film in the gate oxide film, reliability deterioration due to hot carriers is prevented.

【００１４】[0014]

【実施例】以下、本発明の一実施例を詳述する。先ず、
図１に示すようにシリコン基板のＰ型ウエル領域１にチ
ャネルストッパ層２及びＬＯＣＯＳ酸化膜３を形成した
後に、該ＬＯＣＯＳ酸化膜３を除く前記ウエル領域１上
にゲート酸化膜４を形成する。EXAMPLE An example of the present invention will be described in detail below. First,
As shown in FIG. 1, after forming the channel stopper layer 2 and the LOCOS oxide film 3 in the P-type well region 1 of the silicon substrate, the gate oxide film 4 is formed on the well region 1 excluding the LOCOS oxide film 3.

【００１５】次に、図２に示すように全面にポリシリコ
ン層５及びタングステンシリサイド膜６を積層した後
に、ゲート電極形成領域上にフォトレジスト膜７を形成
する。そして、該フォトレジスト膜７をマスクにしてタ
ングステンシリサイド膜６、ポリシリコン層５をエッチ
ング除去して、ゲート電極を形成する。尚、このときゲ
ート酸化膜４もエッチングされて薄くなる。Next, as shown in FIG. 2, after depositing the polysilicon layer 5 and the tungsten silicide film 6 on the entire surface, a photoresist film 7 is formed on the gate electrode formation region. Then, the tungsten silicide film 6 and the polysilicon layer 5 are removed by etching using the photoresist film 7 as a mask to form a gate electrode. At this time, the gate oxide film 4 is also etched and thinned.

【００１６】続いて、図３に示すように例えばリンイオ
ン（31Ｐ+ ）を注入することにより、前記ゲート電極の
端からＬＯＣＯＳ酸化膜３の端まで低濃度のＮ- 型拡散
層８を形成する。次に、図４に示すようにゲート電極の
側壁部にサイドスペーサ９を形成した後に、当該ゲート
電極及びサイドスペーサ９をマスクにして例えばヒ素イ
オン（73Ａｓ+ ）を注入することにより、サイドスペー
サ９の端からＬＯＣＯＳ酸化膜３の端まで高濃度のＮ+
型拡散層１０を形成する。これにより、ＬＤＤ構造のＭ
ＯＳトランジスタが完成する。尚、サイドスペーサ９形
成時のエッチングにより前記拡散層８上に薄く残ったゲ
ート酸化膜４は完全に除去される。Subsequently, as shown in FIG. 3, for example, phosphorus ions (31 P +) are implanted to form a low concentration N-type diffusion layer 8 from the end of the gate electrode to the end of the LOCOS oxide film 3. Next, as shown in FIG. 4, after forming the side spacers 9 on the side walls of the gate electrodes, arsenic ions (73 As +) are implanted using the gate electrodes and the side spacers 9 as masks to form the side spacers 9. From the edge of LOCOS to the edge of LOCOS oxide film 3
The mold diffusion layer 10 is formed. This makes the LDD structure M
The OS transistor is completed. The thin gate oxide film 4 left on the diffusion layer 8 is completely removed by the etching when forming the side spacer 9.

【００１７】続いて、図５に示すように前記高濃度のＮ
+ 型拡散層１０上に再酸化膜１１を形成した後に、ＬＰ
ＣＶＤ法により全面におよそ１０００Åの膜厚のＳｉＯ
2 膜１２を形成し、およそ３００Åの膜厚のＳｉＮ膜１
３を形成する。ここで、前記ＳｉＯ2 膜１２はＳｉＮ膜
１３を直接形成した場合のＳｉＮ膜１３のストレス等の
影響を考慮して形成させている。そして、その上に第１
の層間絶縁膜としてのＢＰＳＧ膜１４をおよそ６０００
Åの膜厚で形成する。Then, as shown in FIG.
After forming the re-oxidation film 11 on the + type diffusion layer 10, LP
SiO about 1000 Å film thickness on the whole surface by CVD method
2 The film 12 is formed and the SiN film 1 with a film thickness of about 300Å
3 is formed. Here, the SiO2 film 12 is formed in consideration of the influence of stress of the SiN film 13 when the SiN film 13 is directly formed. And on top of that
The BPSG film 14 as an interlayer insulating film of about 6000
Form with a film thickness of Å.

【００１８】次に、図６に示すように該ＢＰＳＧ膜１４
上に前記Ｎ+ 型拡散層１０上方に開口を有するフォトレ
ジスト膜１５を形成し、該フォトレジスト膜１５をマス
クにしてＢＰＳＧ膜１４、ＳｉＮ膜１３、ＳｉＯ2 膜１
２及び再酸化膜１１をエッチング除去して、Ｎ+ 拡散層
１０上にコンタクト孔１６を形成する。そして、該コン
タクト孔１６を介して図７に示すように前記Ｎ+ 型拡散
層１０にコンタクトする第１層の金属配線層としての第
１のＡｌ電極１７を形成した後に、第２の層間絶縁膜と
して平坦性向上のためＴＥＯＳ膜１８及びＳＯＧ膜１９
を形成し、更にＴＥＯＳ膜２０を形成する。その上に、
第２層の金属配線層としての第２のＡｌ電極２１を形成
し、ＳｉＮ膜等のパッシベーション膜（不図示）を形成
して２層Ａｌ配線構造の半導体装置が完成する。Next, as shown in FIG. 6, the BPSG film 14 is formed.
A photoresist film 15 having an opening above the N + type diffusion layer 10 is formed thereon, and the BPSG film 14, SiN film 13 and SiO2 film 1 are formed using the photoresist film 15 as a mask.
2 and the reoxidation film 11 are removed by etching to form a contact hole 16 on the N + diffusion layer 10. Then, as shown in FIG. 7 through the contact hole 16, a first Al electrode 17 as a first metal wiring layer which contacts the N + type diffusion layer 10 is formed, and then a second interlayer insulation film is formed. TEOS film 18 and SOG film 19 as films for improving flatness
And a TEOS film 20 is further formed. in addition,
A second Al electrode 21 as a second metal wiring layer is formed and a passivation film (not shown) such as a SiN film is formed to complete a semiconductor device having a two-layer Al wiring structure.

【００１９】本発明では、ゲート酸化膜４上に形成した
ＳｉＮ膜１３によりＴＥＯＳ膜１８、２０またはＳＯＧ
膜１９に含まれるＨあるいはＯＨが拡散して、当該ゲー
ト酸化膜４にトラップされないようにしたため、ホット
キャリアによる信頼性劣化が防止される。この場合の試
験結果は図８から、最大基板電流Ｉｓｕｂｍａｘ（μ
Ａ）９０μＡのところの白丸を結んだ線からホットキャ
リア寿命が２掛ける１０の７乗ｓｅｃとなり、年に換算
するとおよそ３０年（ｄｕｔｙ２％を掛けている。）と
なり、従来構造に比して１０倍となっており、前記信頼
性基準（１０年）を十分に満足する結果が得られた。In the present invention, the TEOS films 18, 20 or SOG are formed by the SiN film 13 formed on the gate oxide film 4.
Since H or OH contained in the film 19 is prevented from being diffused and trapped in the gate oxide film 4, deterioration of reliability due to hot carriers is prevented. The test result in this case is shown in FIG. 8 as the maximum substrate current Isubmax (μ
A) The hot carrier life from the line connecting the white circles at 90 μA is 2 times 10 7 sec, which is approximately 30 years (duty2% is multiplied), which is 10 compared with the conventional structure. This is twice the result, and the result sufficiently satisfying the reliability standard (10 years) was obtained.

【００２０】[0020]

【発明の効果】以上、本発明によればゲート酸化膜上に
形成したＳｉＮ膜によりＴＥＯＳ膜またはＳＯＧ膜に含
まれるＨあるいはＯＨが拡散しないようにして、当該ゲ
ート酸化膜にトラップされないようにしたため、ホット
キャリアによる信頼性劣化が防止できる。As described above, according to the present invention, the SiN film formed on the gate oxide film prevents H or OH contained in the TEOS film or the SOG film from diffusing so that it is not trapped in the gate oxide film. The reliability deterioration due to hot carriers can be prevented.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の半導体装置の製造方法を示す第１の断
面図である。FIG. 1 is a first cross-sectional view showing a method for manufacturing a semiconductor device of the present invention.

【図２】本発明の半導体装置の製造方法を示す第２の断
面図である。FIG. 2 is a second cross-sectional view showing the method of manufacturing a semiconductor device of the present invention.

【図３】本発明の半導体装置の製造方法を示す第３の断
面図である。FIG. 3 is a third cross-sectional view showing the method of manufacturing a semiconductor device of the present invention.

【図４】本発明の半導体装置の製造方法を示す第４の断
面図である。FIG. 4 is a fourth cross-sectional view showing the method of manufacturing a semiconductor device of the present invention.

【図５】本発明の半導体装置の製造方法を示す第５の断
面図である。FIG. 5 is a fifth cross-sectional view showing the method of manufacturing a semiconductor device of the present invention.

【図６】本発明の半導体装置の製造方法を示す第６の断
面図である。FIG. 6 is a sixth cross-sectional view showing the method for manufacturing a semiconductor device of the present invention.

【図７】本発明の半導体装置の製造方法を示す第７の断
面図である。FIG. 7 is a seventh cross-sectional view showing the method for manufacturing the semiconductor device of the present invention.

【図８】本発明の半導体装置と従来の半導体装置のホッ
トキャリア寿命の試験結果を示す図である。FIG. 8 is a diagram showing test results of hot carrier life of a semiconductor device of the present invention and a conventional semiconductor device.

【図９】従来の半導体装置の製造方法を示す第１の断面
図である。FIG. 9 is a first cross-sectional view showing the method of manufacturing the conventional semiconductor device.

【図１０】従来の半導体装置の製造方法を示す第２の断
面図である。FIG. 10 is a second cross-sectional view showing the method of manufacturing the conventional semiconductor device.

【図１１】従来の半導体装置の製造方法を示す第３の断
面図である。FIG. 11 is a third cross-sectional view showing the conventional method of manufacturing a semiconductor device.

【図１２】従来の半導体装置の製造方法を示す第４の断
面図である。FIG. 12 is a fourth cross-sectional view showing the conventional method of manufacturing a semiconductor device.

【図１３】従来の半導体装置の製造方法を示す第５の断
面図である。FIG. 13 is a fifth cross-sectional view showing the conventional method of manufacturing a semiconductor device.

【図１４】従来の半導体装置の製造方法を示す第６の断
面図である。FIG. 14 is a sixth cross-sectional view showing the conventional method of manufacturing a semiconductor device.

【図１５】従来の半導体装置の製造方法を示す第７の断
面図である。FIG. 15 is a seventh cross-sectional view showing the conventional method of manufacturing a semiconductor device.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１Ｘ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁶ Identification code Office reference number FI technical display location H01L 29/78 301X

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 第１層の金属配線層と第２層の金属配線
層との間の層間絶縁膜としてＴＥＯＳ膜またはＳＯＧ膜
を含む２層金属配線構造の半導体装置の製造方法におい
て、半導体基板上に形成したＭＯＳトランジスタをＳｉ
Ｎ膜から成るバリア膜で被覆した後に前記２層金属配線
構造を形成することを特徴とする半導体装置の製造方
法。1. A method of manufacturing a semiconductor device having a two-layer metal wiring structure including a TEOS film or an SOG film as an interlayer insulating film between a first metal wiring layer and a second metal wiring layer, the method comprising the steps of: The MOS transistor formed on the
A method of manufacturing a semiconductor device, comprising forming the two-layer metal wiring structure after coating with a barrier film made of an N film. 【請求項２】 一導電型の半導体基板上にゲート酸化膜
を介してゲート電極を形成する工程と、 前記ゲート電極をマスクにして逆導電型の不純物を注入
して低濃度の逆導電型拡散層を形成する工程と、 前記ゲート電極の側壁部にサイドスペーサを形成する工
程と、 前記ゲート電極及びサイドスペーサをマスクにして逆導
電型の不純物を注入して高濃度の逆導電型拡散層を形成
する工程と、 前記基板全面にＳｉＮ膜から成るバリア膜を介して第１
の層間絶縁膜を積層する工程と、 前記高濃度の逆導電型拡散層の上方に開口を有するフォ
トレジスト膜を介して前記層間絶縁膜及びＳｉＮ膜をエ
ッチング除去してコンタクト孔を形成する工程と、 前記コンタクト孔を介して前記高濃度の逆導電型拡散層
にコンタクトする第１層の金属配線層を形成する工程
と、 全面にＴＥＯＳ膜またはＳＯＧ膜を含む第２の層間絶縁
膜を形成した後に第２層の金属配線層を形成する工程と
を有することを特徴とする半導体装置の製造方法。2. A step of forming a gate electrode on a semiconductor substrate of one conductivity type with a gate oxide film interposed therebetween, and an impurity of opposite conductivity type is implanted by using the gate electrode as a mask to diffuse a low concentration of opposite conductivity type. A step of forming a layer, a step of forming a side spacer on a side wall portion of the gate electrode, and a step of forming a high-concentration reverse conductivity type diffusion layer by implanting an impurity of a reverse conductivity type using the gate electrode and the side spacer as a mask. A step of forming and a first step with a barrier film made of a SiN film on the entire surface of the substrate.
Stacking the interlayer insulating film, and forming a contact hole by etching away the interlayer insulating film and the SiN film through a photoresist film having an opening above the high-concentration reverse conductivity type diffusion layer. Forming a first metal wiring layer in contact with the high-concentration reverse conductivity type diffusion layer through the contact hole; and forming a second interlayer insulating film including a TEOS film or an SOG film on the entire surface. And a step of later forming a second metal wiring layer. 【請求項３】 一導電型のウエル領域上にＬＯＣＯＳ酸
化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜を除く前記ウエル領域上にゲート
酸化膜を形成する工程と、 全面にポリシリコン層及びタングステンシリサイド膜を
積層する工程と、 ゲート電極形成領域上にフォトレジスト膜を形成した後
に該フォトレジスト膜を介して前記タングステンシリサ
イド膜及びポリシリコン層をエッチング除去してゲート
電極を形成する工程と、 前記ゲート電極をマスクにして逆導電型の不純物を注入
して低濃度の逆導電型拡散層を形成する工程と、 前記ゲート電極の側壁部にサイドスペーサを形成する工
程と、 前記ゲート電極及びサイドスペーサをマスクにして逆導
電型の不純物を注入して高濃度の逆導電型拡散層を形成
する工程と、 前記高濃度の逆導電型拡散層上に再酸化膜を形成した後
に全面にＳｉＮ膜から成るバリア膜を介して第１の層間
絶縁膜を積層する工程と、 前記高濃度の逆導電型拡散層の上方に開口を有するフォ
トレジスト膜を介して前記層間絶縁膜、ＳｉＮ膜及び再
酸化膜をエッチング除去してコンタクト孔を形成する工
程と、 前記コンタクト孔を介して前記高濃度の逆導電型拡散層
にコンタクトする第１層の金属配線層を形成する工程
と、 全面にＴＥＯＳ膜またはＳＯＧ膜を含む第２の層間絶縁
膜を形成した後に第２層の金属配線層を形成する工程と
を有することを特徴とする半導体装置の製造方法。3. A step of forming a LOCOS oxide film on the well region of one conductivity type, a step of forming a gate oxide film on the well region excluding the LOCOS oxide film, and a polysilicon layer and a tungsten silicide film on the entire surface. Stacking films, forming a gate electrode by forming a photoresist film on the gate electrode formation region, and then etching away the tungsten silicide film and the polysilicon layer through the photoresist film, Forming a low-concentration reverse-conductivity-type diffusion layer by implanting a reverse-conductivity-type impurity using the electrode as a mask; forming a side spacer on a sidewall portion of the gate electrode; Forming a high-concentration reverse-conductivity type diffusion layer by implanting reverse-conductivity-type impurities using the mask; Forming a reoxidation film on the diffusion layer and then laminating a first interlayer insulating film on the entire surface through a barrier film made of a SiN film; and forming an opening above the high-concentration reverse conductivity type diffusion layer. A step of etching and removing the interlayer insulating film, the SiN film, and the reoxidation film through a photoresist film to form a contact hole; and contacting the high-concentration reverse conductivity type diffusion layer through the contact hole, A step of forming a second metal wiring layer, and a step of forming a second metal wiring layer after forming a second interlayer insulating film including a TEOS film or an SOG film on the entire surface. Device manufacturing method.