JPH0832025A - 保護回路 - Google Patents
保護回路Info
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- JPH0832025A JPH0832025A JP15980194A JP15980194A JPH0832025A JP H0832025 A JPH0832025 A JP H0832025A JP 15980194 A JP15980194 A JP 15980194A JP 15980194 A JP15980194 A JP 15980194A JP H0832025 A JPH0832025 A JP H0832025A
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- layer
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Abstract
(57)【要約】
【目的】 内部回路に対して動作を高速化するとともに
誤動作及び損傷を防止する保護回路を提供する。 【構成】 保護回路７０は、主に抵抗素子Ｒ、第１のダ
イオード素子Ｄ1 、第２のダイオード素子Ｄ2 及び容量
素子Ｃから構成されており、入力端子と内部回路８０と
の間に接続されている。ここで、容量素子Ｃが抵抗素子
Ｒ、第１及び第２ダイオードＤ1 ，Ｄ2 に一端を接続す
るとともに内部回路８０に他端を接続して配置されてい
る。これにより、抵抗素子Ｒの抵抗値と第１及び第２の
ダイオード素子Ｄ1 ，Ｄ2 の容量値とが容量素子の容量
値に対応して低減して設定されるので、これららの抵抗
値及び容量値に基づいた時定数は低減する。なお、プラ
ス電源電圧ＶDD及びマイナス電源電圧ＶSSは、それぞれ
相対的に高電位及び低電位に設定されている。そのた
め、入力端子に印加される電圧信号ＶINが高周波数なパ
ルスであっても、所定範囲の基準電圧に含まれる場合に
抵抗素子Ｒ及び容量素子Ｃを介して内部回路８０に供給
され、そうでない場合には解消される。
誤動作及び損傷を防止する保護回路を提供する。 【構成】 保護回路７０は、主に抵抗素子Ｒ、第１のダ
イオード素子Ｄ1 、第２のダイオード素子Ｄ2 及び容量
素子Ｃから構成されており、入力端子と内部回路８０と
の間に接続されている。ここで、容量素子Ｃが抵抗素子
Ｒ、第１及び第２ダイオードＤ1 ，Ｄ2 に一端を接続す
るとともに内部回路８０に他端を接続して配置されてい
る。これにより、抵抗素子Ｒの抵抗値と第１及び第２の
ダイオード素子Ｄ1 ，Ｄ2 の容量値とが容量素子の容量
値に対応して低減して設定されるので、これららの抵抗
値及び容量値に基づいた時定数は低減する。なお、プラ
ス電源電圧ＶDD及びマイナス電源電圧ＶSSは、それぞれ
相対的に高電位及び低電位に設定されている。そのた
め、入力端子に印加される電圧信号ＶINが高周波数なパ
ルスであっても、所定範囲の基準電圧に含まれる場合に
抵抗素子Ｒ及び容量素子Ｃを介して内部回路８０に供給
され、そうでない場合には解消される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等にお
いて、異常な入力信号に対する内部回路の誤動作や損傷
などを防止する保護回路に関する。
いて、異常な入力信号に対する内部回路の誤動作や損傷
などを防止する保護回路に関する。
【０００２】
【従来の技術】通常の半導体集積回路には、内部回路の
正常動作を保持するために、保護回路が入力段として設
置されている。この保護回路は、異常な電圧信号を内部
回路に出力しないことにより、内部回路の誤動作や損傷
などを防止するものである。
正常動作を保持するために、保護回路が入力段として設
置されている。この保護回路は、異常な電圧信号を内部
回路に出力しないことにより、内部回路の誤動作や損傷
などを防止するものである。
【０００３】図４は、内部回路の入力段として接続され
た従来の保護回路を示す回路図である。この保護回路７
１は、抵抗素子Ｒ、第１のダイオード素子Ｄ1 及び第２
のダイオード素子Ｄ2 から構成されている。抵抗素子Ｒ
は、入力端子と内部回路８０との間に接続して配置され
ている。第１のダイオード素子Ｄ1 は、第１の電源ライ
ンにカソードを接続するとともに抵抗素子Ｒと内部回路
８０との間にアノードを接続して配置されている。第２
のダイオード素子Ｄ2 は、第２の電源ラインにアノード
を接続するとともに抵抗素子Ｒと内部回路８０との間に
カソードを接続して配置されている。
た従来の保護回路を示す回路図である。この保護回路７
１は、抵抗素子Ｒ、第１のダイオード素子Ｄ1 及び第２
のダイオード素子Ｄ2 から構成されている。抵抗素子Ｒ
は、入力端子と内部回路８０との間に接続して配置され
ている。第１のダイオード素子Ｄ1 は、第１の電源ライ
ンにカソードを接続するとともに抵抗素子Ｒと内部回路
８０との間にアノードを接続して配置されている。第２
のダイオード素子Ｄ2 は、第２の電源ラインにアノード
を接続するとともに抵抗素子Ｒと内部回路８０との間に
カソードを接続して配置されている。
【０００４】ここで、第１の電源ラインの電源電圧ＶDD
及び第２の電源ラインの電源電圧ＶSSは、それぞれ相対
的に高電位及び低電位に設定されている。
及び第２の電源ラインの電源電圧ＶSSは、それぞれ相対
的に高電位及び低電位に設定されている。
【０００５】このような構成によれば、所定範囲の基準
電圧よりも大きい電圧信号ＶINが入力端子に印加された
場合、電流が抵抗素子Ｒ及び第１のダイオード素子Ｄ1
を介して第１の電源ラインに流出される。一方、所定範
囲の基準電圧よりも小さい電圧信号ＶINが入力端子に印
加された場合、電流が第２の電源ラインから第２のダイ
オード素子Ｄ2 及び抵抗素子Ｒを介して供給される。
電圧よりも大きい電圧信号ＶINが入力端子に印加された
場合、電流が抵抗素子Ｒ及び第１のダイオード素子Ｄ1
を介して第１の電源ラインに流出される。一方、所定範
囲の基準電圧よりも小さい電圧信号ＶINが入力端子に印
加された場合、電流が第２の電源ラインから第２のダイ
オード素子Ｄ2 及び抵抗素子Ｒを介して供給される。
【０００６】なお、このような保護回路に関する先行技
術としては、公報「特開平３−１７９７７３号」などに
詳細に記載されている。
術としては、公報「特開平３−１７９７７３号」などに
詳細に記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の保護回路では、抵抗素子の抵抗値とダイオード素子
の容量値との組合せに基づき、いわゆる積分回路が等価
的に構成されている。そのため、内部回路における動作
の高速化が保護回路に発生する過渡現象によって実現さ
れないという問題がある。また、保護回路における抵抗
値及び容量値に基づいた時定数に対応する放電時間に比
較し、入力端子に印加される電圧信号が高速なパルスで
ある場合、内部回路の破壊や誤動作を防ぐことができな
いという問題がある。
来の保護回路では、抵抗素子の抵抗値とダイオード素子
の容量値との組合せに基づき、いわゆる積分回路が等価
的に構成されている。そのため、内部回路における動作
の高速化が保護回路に発生する過渡現象によって実現さ
れないという問題がある。また、保護回路における抵抗
値及び容量値に基づいた時定数に対応する放電時間に比
較し、入力端子に印加される電圧信号が高速なパルスで
ある場合、内部回路の破壊や誤動作を防ぐことができな
いという問題がある。
【０００８】そこで、本発明は、上記の問題点を解決
し、内部回路に対して動作を高速化するとともに誤動作
及び損傷を防止する保護回路を提供することを目的とす
る。
し、内部回路に対して動作を高速化するとともに誤動作
及び損傷を防止する保護回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の保護回路は、上
記の目的を達成するために、所定の入力端子に接続して
配置された抵抗素子と、この抵抗素子と所定の内部回路
との間に接続して配置された容量素子と、所定の電源電
圧を有する第１の電源ラインにカソードを接続するとと
もに、抵抗素子と容量素子との間にアノードを接続して
配置された第１のダイオード素子と、第１の電源ライン
の電源電圧よりも相対的に低い電源電圧を有する第２の
電源ラインにアノードを接続するとともに、抵抗素子と
容量素子との間にカソードを接続して配置された第２の
ダイオード素子とを備えることを特徴とする。
記の目的を達成するために、所定の入力端子に接続して
配置された抵抗素子と、この抵抗素子と所定の内部回路
との間に接続して配置された容量素子と、所定の電源電
圧を有する第１の電源ラインにカソードを接続するとと
もに、抵抗素子と容量素子との間にアノードを接続して
配置された第１のダイオード素子と、第１の電源ライン
の電源電圧よりも相対的に低い電源電圧を有する第２の
電源ラインにアノードを接続するとともに、抵抗素子と
容量素子との間にカソードを接続して配置された第２の
ダイオード素子とを備えることを特徴とする。
【００１０】ここで、上記の抵抗素子、容量素子、第１
のダイオード素子及び第２のダイオード素子は、内部回
路とともに半絶縁性基板上にモノリシックに形成されて
いることを特徴としてもよい。
のダイオード素子及び第２のダイオード素子は、内部回
路とともに半絶縁性基板上にモノリシックに形成されて
いることを特徴としてもよい。
【００１１】また、半絶縁性基板はＧａＡｓから形成さ
れており、抵抗素子は半絶縁性基板中に所定のドーパン
トを注入して形成されており、容量素子は半絶縁性基板
上に第１の電極層、絶縁層及び第２の電極層を順次積層
して形成されており、第１及び第２のダイオード素子は
半絶縁性基板上に配置されたショットキー接合型電界効
果トランジスタのゲート電極層をアノードとするととも
に短絡したソース電極層及びドレイン電極層をカソード
として形成されていることが好適である。
れており、抵抗素子は半絶縁性基板中に所定のドーパン
トを注入して形成されており、容量素子は半絶縁性基板
上に第１の電極層、絶縁層及び第２の電極層を順次積層
して形成されており、第１及び第２のダイオード素子は
半絶縁性基板上に配置されたショットキー接合型電界効
果トランジスタのゲート電極層をアノードとするととも
に短絡したソース電極層及びドレイン電極層をカソード
として形成されていることが好適である。
【００１２】
【作用】本発明の保護回路によれば、所定範囲の基準電
圧よりも大きい電圧信号が入力端子に印加された場合、
電流が抵抗素子及び第１のダイオード素子を介して第１
の電源ラインに流出される。一方、所定範囲の基準電圧
よりも小さい電圧信号が入力端子に印加された場合、電
流が第２の電源ラインから第２のダイオード素子及び抵
抗素子を介して供給される。
圧よりも大きい電圧信号が入力端子に印加された場合、
電流が抵抗素子及び第１のダイオード素子を介して第１
の電源ラインに流出される。一方、所定範囲の基準電圧
よりも小さい電圧信号が入力端子に印加された場合、電
流が第２の電源ラインから第２のダイオード素子及び抵
抗素子を介して供給される。
【００１３】ここで、容量素子が配置されていない場合
と比較すると、抵抗素子の抵抗値と第１及び第２のダイ
オード素子の容量値とが容量素子の容量値に対応して低
減して設定される。これにより、これらの抵抗値及び容
量値に基づいた時定数は低減する。そのため、入力端子
に印加される電圧信号が高周波数なパルスであっても、
所定範囲の基準電圧に含まれる場合に抵抗素子及び容量
素子を介して内部回路に供給され、そうでない場合に上
述した通り解消される。
と比較すると、抵抗素子の抵抗値と第１及び第２のダイ
オード素子の容量値とが容量素子の容量値に対応して低
減して設定される。これにより、これらの抵抗値及び容
量値に基づいた時定数は低減する。そのため、入力端子
に印加される電圧信号が高周波数なパルスであっても、
所定範囲の基準電圧に含まれる場合に抵抗素子及び容量
素子を介して内部回路に供給され、そうでない場合に上
述した通り解消される。
【００１４】
【実施例】以下、本発明に係る実施例の構成及び作用に
ついて、図１ないし図３を参照して説明する。なお、図
面の説明においては同一要素には同一符号を付し、重複
する説明を省略する。また、図面の寸法比率は、説明の
ものと必ずしも一致していない。
ついて、図１ないし図３を参照して説明する。なお、図
面の説明においては同一要素には同一符号を付し、重複
する説明を省略する。また、図面の寸法比率は、説明の
ものと必ずしも一致していない。
【００１５】図１は、内部回路の入力段として接続され
た本発明の保護回路に係る一実施例を示す回路図であ
る。図２は、図１に示す保護回路の構成を示す斜視図で
ある。この半導体集積回路では、半絶縁性基板１０上に
保護回路７０及び内部回路８０がモノリシックに形成さ
れており、相互に電気的に接続して配置されている。こ
の半絶縁性基板１０は、ＧａＡｓから形成されている。
保護回路７０は、主に抵抗素子（Ｒ）２０、第１のダイ
オード素子（Ｄ1 ）３０、第２のダイオード素子
（Ｄ2 ）４０及び容量素子（Ｃ）５０から構成されてお
り、入力端子と内部回路８０との間に接続されている。
また、内部回路８０は、複数個の論理ゲートやフリップ
フロップなどから構成されており、所定の機能を実現す
る演算回路、メモリ回路及び制御回路等である。
た本発明の保護回路に係る一実施例を示す回路図であ
る。図２は、図１に示す保護回路の構成を示す斜視図で
ある。この半導体集積回路では、半絶縁性基板１０上に
保護回路７０及び内部回路８０がモノリシックに形成さ
れており、相互に電気的に接続して配置されている。こ
の半絶縁性基板１０は、ＧａＡｓから形成されている。
保護回路７０は、主に抵抗素子（Ｒ）２０、第１のダイ
オード素子（Ｄ1 ）３０、第２のダイオード素子
（Ｄ2 ）４０及び容量素子（Ｃ）５０から構成されてお
り、入力端子と内部回路８０との間に接続されている。
また、内部回路８０は、複数個の論理ゲートやフリップ
フロップなどから構成されており、所定の機能を実現す
る演算回路、メモリ回路及び制御回路等である。
【００１６】抵抗素子（Ｒ）２０は、抵抗層２１及び電
極層２２，２３から構成されており、入力端子と容量素
子（Ｃ）５０との間に配線層６０，６１を介して接続さ
れている。抵抗層２１は、通常のイオン注入法等に用い
て半絶縁性基板１０の所定領域に所定のドーパントを注
入することにより、サイズ及びドーパント濃度に基づい
て所定の抵抗値を設定して形成されている。電極層２２
は、抵抗層２１の一端上に形成され、配線層６１を介し
て入力端子に接続されている。電極層２３は、抵抗層２
１の他端上に形成され、配線層６０を介して第１のダイ
オード素子（Ｄ1 ）３０、第２のダイオード素子
（Ｄ2 ）４０及び容量素子（Ｃ）５０に接続されてい
る。
極層２２，２３から構成されており、入力端子と容量素
子（Ｃ）５０との間に配線層６０，６１を介して接続さ
れている。抵抗層２１は、通常のイオン注入法等に用い
て半絶縁性基板１０の所定領域に所定のドーパントを注
入することにより、サイズ及びドーパント濃度に基づい
て所定の抵抗値を設定して形成されている。電極層２２
は、抵抗層２１の一端上に形成され、配線層６１を介し
て入力端子に接続されている。電極層２３は、抵抗層２
１の他端上に形成され、配線層６０を介して第１のダイ
オード素子（Ｄ1 ）３０、第２のダイオード素子
（Ｄ2 ）４０及び容量素子（Ｃ）５０に接続されてい
る。
【００１７】第１のダイオード素子（Ｄ1 ）３０は、Ｇ
ａＡｓＭＥＳＦＥＴ（Metal Semiconductor Field Effe
ct Transistor ）で構成されており、第１の電源ライン
にカソードを接続されるとともに、抵抗素子（Ｒ）２０
と容量素子（Ｃ）５０との間にアノードを接続されてい
る。このショットキー接合型電界効果トランジスタは、
活性層３１、コンタクト層３２，３３、ゲート電極層３
４、ソース電極層３５及びドレイン電極層３６から構成
されている。活性層３１は、半絶縁性基板１０の所定領
域を掘り込み、ｎ型ドーパントをドープして形成されて
いる。コンタクト層３２，３３は、活性層３１の両端に
それぞれ接触して配置され、活性層３１よりも高濃度の
ｎ+ 型ドーパントをドープして形成されている。ゲート
電極層３４は、ショットキー接触性を有して活性層３１
上に形成され、アノードとして配線層６０を介して抵抗
素子（Ｒ）２０、第２のダイオード素子（Ｄ2 ）４０及
び容量素子（Ｃ）５０に接続されている。ソース電極層
３５及びドレイン電極層３６は、それぞれオーミック接
触性を有してコンタクト層３２，３３上に形成され、カ
ソードとして配線層６２を介して短絡して第１の電源ラ
インに接続されている。
ａＡｓＭＥＳＦＥＴ（Metal Semiconductor Field Effe
ct Transistor ）で構成されており、第１の電源ライン
にカソードを接続されるとともに、抵抗素子（Ｒ）２０
と容量素子（Ｃ）５０との間にアノードを接続されてい
る。このショットキー接合型電界効果トランジスタは、
活性層３１、コンタクト層３２，３３、ゲート電極層３
４、ソース電極層３５及びドレイン電極層３６から構成
されている。活性層３１は、半絶縁性基板１０の所定領
域を掘り込み、ｎ型ドーパントをドープして形成されて
いる。コンタクト層３２，３３は、活性層３１の両端に
それぞれ接触して配置され、活性層３１よりも高濃度の
ｎ+ 型ドーパントをドープして形成されている。ゲート
電極層３４は、ショットキー接触性を有して活性層３１
上に形成され、アノードとして配線層６０を介して抵抗
素子（Ｒ）２０、第２のダイオード素子（Ｄ2 ）４０及
び容量素子（Ｃ）５０に接続されている。ソース電極層
３５及びドレイン電極層３６は、それぞれオーミック接
触性を有してコンタクト層３２，３３上に形成され、カ
ソードとして配線層６２を介して短絡して第１の電源ラ
インに接続されている。
【００１８】第２のダイオード素子（Ｄ2 ）４０は、第
１のダイオード素子（Ｄ1 ）３０と同様にしてＧａＡｓ
ＭＥＳＦＥＴで構成されており、第２の電源ラインにア
ノードを接続されるとともに、抵抗素子（Ｒ）２０と容
量素子（Ｃ）５０との間にカソードを接続されている。
このショットキー接合型電界効果トランジスタは、活性
層４１、コンタクト層４２，４３、ゲート電極層４４、
ソース電極層４５及びドレイン電極層４６から構成され
ている。活性層４１は、半絶縁性基板１０の所定領域を
掘り込み、ｎ型ドーパントをドープして形成されてい
る。コンタクト層４２，４３は、活性層４１の両端にそ
れぞれ接触して配置され、活性層４１よりも高濃度のｎ
+ 型ドーパントをドープして形成されている。ゲート電
極層４４は、ショットキー接触性を有して活性層４１上
に形成され、カソードとして配線層６０を介して抵抗素
子（Ｒ）２０、第１のダイオード素子（Ｄ1 ）３０及び
容量素子（Ｃ）５０に接続されている。ソース電極層４
５及びドレイン電極層４６は、それぞれオーミック接触
性を有してコンタクト層４２，４３上に形成され、アノ
ードとして配線層６３を介して短絡して第２の電源ライ
ンに接続されている。
１のダイオード素子（Ｄ1 ）３０と同様にしてＧａＡｓ
ＭＥＳＦＥＴで構成されており、第２の電源ラインにア
ノードを接続されるとともに、抵抗素子（Ｒ）２０と容
量素子（Ｃ）５０との間にカソードを接続されている。
このショットキー接合型電界効果トランジスタは、活性
層４１、コンタクト層４２，４３、ゲート電極層４４、
ソース電極層４５及びドレイン電極層４６から構成され
ている。活性層４１は、半絶縁性基板１０の所定領域を
掘り込み、ｎ型ドーパントをドープして形成されてい
る。コンタクト層４２，４３は、活性層４１の両端にそ
れぞれ接触して配置され、活性層４１よりも高濃度のｎ
+ 型ドーパントをドープして形成されている。ゲート電
極層４４は、ショットキー接触性を有して活性層４１上
に形成され、カソードとして配線層６０を介して抵抗素
子（Ｒ）２０、第１のダイオード素子（Ｄ1 ）３０及び
容量素子（Ｃ）５０に接続されている。ソース電極層４
５及びドレイン電極層４６は、それぞれオーミック接触
性を有してコンタクト層４２，４３上に形成され、アノ
ードとして配線層６３を介して短絡して第２の電源ライ
ンに接続されている。
【００１９】容量素子（Ｃ）５０は、第１の電極層５
１、絶縁層５２及び第２の絶縁層５３からＭＩＭ（Meta
l Insulator Metal ）構造に形成されており、抵抗素子
（Ｒ）２０と内部回路８０との間に接続されている。第
１の電極層５１は、半導体絶縁性基板１０の所定領域上
に形成され、配線層６０を介して抵抗素子（Ｒ）２０、
第１のダイオード素子（Ｄ1 ）３０及び第２のダイオー
ド素子（Ｄ2 ）４０に接続されている。絶縁層５２は、
第１の電極層５１上に部分的に形成され、第１及び第２
の電極層５１，５３の間の絶縁性を保持している。第２
の電極層５３は、絶縁層５２上に形成され、配線層６４
を介して内部回路８０に接続されている。
１、絶縁層５２及び第２の絶縁層５３からＭＩＭ（Meta
l Insulator Metal ）構造に形成されており、抵抗素子
（Ｒ）２０と内部回路８０との間に接続されている。第
１の電極層５１は、半導体絶縁性基板１０の所定領域上
に形成され、配線層６０を介して抵抗素子（Ｒ）２０、
第１のダイオード素子（Ｄ1 ）３０及び第２のダイオー
ド素子（Ｄ2 ）４０に接続されている。絶縁層５２は、
第１の電極層５１上に部分的に形成され、第１及び第２
の電極層５１，５３の間の絶縁性を保持している。第２
の電極層５３は、絶縁層５２上に形成され、配線層６４
を介して内部回路８０に接続されている。
【００２０】ここで、第１の電源ラインはプラス電源電
圧ＶDDを印加されており、第２の電源ラインはマイナス
電源電圧ＶSSを印加されている。これらプラス電源電圧
ＶDD及びマイナス電源電圧ＶSSは、それぞれ相対的に高
電位及び低電位に設定されている。また、入力端子は電
圧信号ＶINを印加されることになる。
圧ＶDDを印加されており、第２の電源ラインはマイナス
電源電圧ＶSSを印加されている。これらプラス電源電圧
ＶDD及びマイナス電源電圧ＶSSは、それぞれ相対的に高
電位及び低電位に設定されている。また、入力端子は電
圧信号ＶINを印加されることになる。
【００２１】次に、上記実施例の作用について説明す
る。
る。
【００２２】所定範囲の基準電圧よりも大きい電圧信号
ＶINが入力端子に印加された場合、電流が抵抗素子Ｒ及
び第１のダイオード素子Ｄ1 を介して第１の電源ライン
に流出される。一方、所定範囲の基準電圧よりも小さい
電圧信号が入力端子に印加された場合、電流が第２の電
源ラインから第２のダイオード素子Ｄ2 及び抵抗素子Ｒ
を介して供給される。
ＶINが入力端子に印加された場合、電流が抵抗素子Ｒ及
び第１のダイオード素子Ｄ1 を介して第１の電源ライン
に流出される。一方、所定範囲の基準電圧よりも小さい
電圧信号が入力端子に印加された場合、電流が第２の電
源ラインから第２のダイオード素子Ｄ2 及び抵抗素子Ｒ
を介して供給される。
【００２３】ここで、容量素子Ｃが配置されていない場
合と比較すると、抵抗素子Ｒの抵抗値と第１及び第２の
ダイオード素子Ｄ1 ，Ｄ2 の容量値とが容量素子Ｃの容
量値に対応して低減して設定される。これにより、これ
らの抵抗値及び容量値に基づいた時定数は低減する。そ
のため、入力端子に印加される電圧信号ＶINが高周波数
なパルスであっても、所定範囲の基準電圧に含まれる場
合に抵抗素子Ｒ及び容量素子Ｃを介して内部回路に供給
され、そうでない場合に上述した通り解消される。
合と比較すると、抵抗素子Ｒの抵抗値と第１及び第２の
ダイオード素子Ｄ1 ，Ｄ2 の容量値とが容量素子Ｃの容
量値に対応して低減して設定される。これにより、これ
らの抵抗値及び容量値に基づいた時定数は低減する。そ
のため、入力端子に印加される電圧信号ＶINが高周波数
なパルスであっても、所定範囲の基準電圧に含まれる場
合に抵抗素子Ｒ及び容量素子Ｃを介して内部回路に供給
され、そうでない場合に上述した通り解消される。
【００２４】次に、上記実施例の実験について説明す
る。
る。
【００２５】この実験では、実施例及び従来例の保護回
路における出力信号の周波数特性を比較して確認した。
実施例の保護回路としては、図１に示す回路構成を有す
るものを内部回路に対する高入力インピーダンス回路と
して適用した。一方、従来例の保護回路としては、図４
に示す回路構成を有するものを適用した。なお、実施例
及び従来例の保護回路では、共通する構成要素をほぼ同
様に形成した。
路における出力信号の周波数特性を比較して確認した。
実施例の保護回路としては、図１に示す回路構成を有す
るものを内部回路に対する高入力インピーダンス回路と
して適用した。一方、従来例の保護回路としては、図４
に示す回路構成を有するものを適用した。なお、実施例
及び従来例の保護回路では、共通する構成要素をほぼ同
様に形成した。
【００２６】特に、実施例の保護回路に対する諸条件
は、次の通りであった。抵抗素子Ｒは、抵抗値約３００
Ωを有した。第１のダイオード素子Ｄ1 及び第２のダイ
オード素子Ｄ2 を構成するＧａＡｓＦＥＴは、ゲート幅
約３０μｍを有してＥ（Enhancement ）モードで動作し
た。容量素子は、ＭＩＭ容量約１ｐＦを有した。
は、次の通りであった。抵抗素子Ｒは、抵抗値約３００
Ωを有した。第１のダイオード素子Ｄ1 及び第２のダイ
オード素子Ｄ2 を構成するＧａＡｓＦＥＴは、ゲート幅
約３０μｍを有してＥ（Enhancement ）モードで動作し
た。容量素子は、ＭＩＭ容量約１ｐＦを有した。
【００２７】一方、従来例の保護回路に対する諸条件
は、次の通りであった。抵抗素子Ｒは、抵抗値約３００
Ωを有した。第１のダイオード素子Ｄ1 及び第２のダイ
オード素子Ｄ2 を構成するＧａＡｓＦＥＴは、ゲート幅
約６０μｍを有してＥ（Enhancement ）モードで動作し
た。
は、次の通りであった。抵抗素子Ｒは、抵抗値約３００
Ωを有した。第１のダイオード素子Ｄ1 及び第２のダイ
オード素子Ｄ2 を構成するＧａＡｓＦＥＴは、ゲート幅
約６０μｍを有してＥ（Enhancement ）モードで動作し
た。
【００２８】図３は、実施例の保護回路と従来例の保護
回路とにおける出力信号の周波数特性を示すグラフであ
る。ここで、横軸は各保護回路に入力した電圧信号の周
波数を示し、縦軸は各保護回路から出力された電圧信号
の入力時に対する減衰量を示す。この結果によると、実
施例の保護回路では、従来例の保護回路に対し、入力信
号の高周波側（数ＧＨｚ程度）に対応する出力信号の帯
域が約１ＧＨｚ程度拡大されている。また、実施例の保
護回路では、従来例の保護回路に対し、入力信号の低周
波側（数百ＭＨｚ程度）に対応する出力信号の帯域がカ
ットオフ周波数約１０ＭＨｚを有してバンドパスフィル
タのように大きく縮小されている。したがって、入力端
子に印加される電圧信号が、高周波数なパルスであって
も、内部回路に供給されることがわかる。
回路とにおける出力信号の周波数特性を示すグラフであ
る。ここで、横軸は各保護回路に入力した電圧信号の周
波数を示し、縦軸は各保護回路から出力された電圧信号
の入力時に対する減衰量を示す。この結果によると、実
施例の保護回路では、従来例の保護回路に対し、入力信
号の高周波側（数ＧＨｚ程度）に対応する出力信号の帯
域が約１ＧＨｚ程度拡大されている。また、実施例の保
護回路では、従来例の保護回路に対し、入力信号の低周
波側（数百ＭＨｚ程度）に対応する出力信号の帯域がカ
ットオフ周波数約１０ＭＨｚを有してバンドパスフィル
タのように大きく縮小されている。したがって、入力端
子に印加される電圧信号が、高周波数なパルスであって
も、内部回路に供給されることがわかる。
【００２９】ただし、入力信号の低周波側に対応する出
力信号のカットオフ周波数として約１０ＭＨｚという値
は、人体から半導体集積回路に放電される静電気を考慮
して設定されたものである。通常、人体が帯電して放電
した時の等価回路を想定した場合、放電電流は初期値と
して約２０Ａ程度に達し、その時定数は約１００ｎｓ以
上になる。そのため、立上がりの速く短い時間幅を有す
るパルス状の大電流が流れるので、パルス電流への対策
が半導体集積回路に要求されるのである。
力信号のカットオフ周波数として約１０ＭＨｚという値
は、人体から半導体集積回路に放電される静電気を考慮
して設定されたものである。通常、人体が帯電して放電
した時の等価回路を想定した場合、放電電流は初期値と
して約２０Ａ程度に達し、その時定数は約１００ｎｓ以
上になる。そのため、立上がりの速く短い時間幅を有す
るパルス状の大電流が流れるので、パルス電流への対策
が半導体集積回路に要求されるのである。
【００３０】なお、このような静電気による放電電流に
関する知見については、書籍「総合技術出版，ノイズ対
策最新技術，第１２章第３節，第３４３頁」などに詳細
に記載されている。
関する知見については、書籍「総合技術出版，ノイズ対
策最新技術，第１２章第３節，第３４３頁」などに詳細
に記載されている。
【００３１】本発明に係る保護回路は、上記実施例に限
られるものではなく、種々の変形を行うことが可能であ
る。
られるものではなく、種々の変形を行うことが可能であ
る。
【００３２】例えば、上記実施例では、抵抗素子の抵抗
層は、半絶縁性基板の内部にイオン注入を行って形成さ
れている。しかしながら、半絶縁性基板上にエピタキシ
ャル成長を行うことにより、抵抗素子の抵抗層を形成し
ても、上記実施例と同様な作用効果が得られる。
層は、半絶縁性基板の内部にイオン注入を行って形成さ
れている。しかしながら、半絶縁性基板上にエピタキシ
ャル成長を行うことにより、抵抗素子の抵抗層を形成し
ても、上記実施例と同様な作用効果が得られる。
【００３３】また、上記実施例では、第１及び第２のダ
イオード素子は、電界効果トランジスタのソース電極及
びドレイン電極を短絡して形成されている。しかしなが
ら、バイポーラトランジスタのベース電極層及びコレク
タ電極層を短絡することにより、第１または第２のダイ
オード素子を形成しても、上記実施例と同様な作用効果
が得られる。
イオード素子は、電界効果トランジスタのソース電極及
びドレイン電極を短絡して形成されている。しかしなが
ら、バイポーラトランジスタのベース電極層及びコレク
タ電極層を短絡することにより、第１または第２のダイ
オード素子を形成しても、上記実施例と同様な作用効果
が得られる。
【００３４】
【発明の効果】以上、詳細に説明したように、本発明の
保護回路においては、容量素子が抵抗素子、第１及び第
２ダイオードに一端を接続するとともに内部回路に他端
を接続して配置されている。これにより、抵抗素子の抵
抗値と第１及び第２のダイオード素子の容量値とが容量
素子の容量値に対応して低減して設定されるので、これ
らの抵抗値及び容量値に基づいた時定数は低減する。そ
のため、入力端子に印加される電圧信号が高周波数なパ
ルスであっても、所定範囲の基準電圧に含まれる場合に
抵抗素子及び容量素子を介して内部回路に供給され、そ
うでないサージ電圧である場合には解消されて内部回路
に供給されない。
保護回路においては、容量素子が抵抗素子、第１及び第
２ダイオードに一端を接続するとともに内部回路に他端
を接続して配置されている。これにより、抵抗素子の抵
抗値と第１及び第２のダイオード素子の容量値とが容量
素子の容量値に対応して低減して設定されるので、これ
らの抵抗値及び容量値に基づいた時定数は低減する。そ
のため、入力端子に印加される電圧信号が高周波数なパ
ルスであっても、所定範囲の基準電圧に含まれる場合に
抵抗素子及び容量素子を介して内部回路に供給され、そ
うでないサージ電圧である場合には解消されて内部回路
に供給されない。
【００３５】したがって、本発明によれば、内部回路に
対して動作を高速化するとともに誤動作及び損傷を防止
する保護回路を提供することができる。
対して動作を高速化するとともに誤動作及び損傷を防止
する保護回路を提供することができる。
【図１】内部回路の入力段として接続された本発明の保
護回路に係る一実施例を示す回路図である。
護回路に係る一実施例を示す回路図である。
【図２】図１に示す保護回路の構成を示す斜視図であ
る。
る。
【図３】図１に示す保護回路と図４に示す保護回路とに
おける出力信号の周波数特性を示すグラフである。
おける出力信号の周波数特性を示すグラフである。
【図４】内部回路の入力段として接続された従来の保護
回路を示す回路図である。
回路を示す回路図である。
１０…半導体基板、２０…抵抗素子、２１…抵抗層、２
２，２３…電極層、３０…第１のダイオード素子、３１
…活性層、３２，３３…コンタクト層、３４…ゲート電
極層、３５…ソース電極層、３６…ドレイン電極層、４
０…第２のダイオード素子、４１…活性層、４２，４３
…コンタクト層、４４…ゲート電極層、４５…ソース電
極層、４６…ドレイン電極層、５０…容量素子、５１…
第１の電極層、５２…絶縁層、５３…第２の電極層、６
０〜６４…配線層、７０，７１…保護回路、８０…内部
回路。
２，２３…電極層、３０…第１のダイオード素子、３１
…活性層、３２，３３…コンタクト層、３４…ゲート電
極層、３５…ソース電極層、３６…ドレイン電極層、４
０…第２のダイオード素子、４１…活性層、４２，４３
…コンタクト層、４４…ゲート電極層、４５…ソース電
極層、４６…ドレイン電極層、５０…容量素子、５１…
第１の電極層、５２…絶縁層、５３…第２の電極層、６
０〜６４…配線層、７０，７１…保護回路、８０…内部
回路。
Claims (3)
- 【請求項１】 所定の入力端子に接続して配置された抵
抗素子と、 この抵抗素子と所定の内部回路との間に接続して配置さ
れた容量素子と、 所定の電源電圧を有する第１の電源ラインにカソードを
接続するとともに、前記抵抗素子と前記容量素子との間
にアノードを接続して配置された第１のダイオード素子
と、 前記第１の電源ラインの電源電圧よりも相対的に低い電
源電圧を有する第２の電源ラインにアノードを接続する
とともに、前記抵抗素子と前記容量素子との間にカソー
ドを接続して配置された第２のダイオード素子とを備え
ることを特徴とする保護回路。 - 【請求項２】 前記抵抗素子、前記容量素子、前記第１
のダイオード素子及び前記第２のダイオード素子は、前
記内部回路とともに半絶縁性基板上にモノリシックに形
成されていることを特徴とする請求項１記載の保護回
路。 - 【請求項３】 前記半絶縁性基板はＧａＡｓから形成さ
れており、前記抵抗素子は前記半絶縁性基板中に所定の
ドーパントを注入して形成されており、前記容量素子は
前記半絶縁性基板上に第１の電極層、絶縁層及び第２の
電極層を順次積層して形成されており、前記第１及び第
２のダイオード素子は前記半絶縁性基板上に配置された
ショットキー接合型電界効果トランジスタのゲート電極
層を前記アノードとするとともに短絡したソース電極層
及びドレイン電極層を前記カソードとして形成されてい
ることを特徴とする請求項２記載の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15980194A JPH0832025A (ja) | 1994-07-12 | 1994-07-12 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15980194A JPH0832025A (ja) | 1994-07-12 | 1994-07-12 | 保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832025A true JPH0832025A (ja) | 1996-02-02 |
Family
ID=15701559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15980194A Pending JPH0832025A (ja) | 1994-07-12 | 1994-07-12 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832025A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319491B2 (en) | 2003-06-05 | 2008-01-15 | Canon Kabushiki Kaisha | Method and apparatus for processing motion information |
| US7502071B2 (en) | 2003-04-24 | 2009-03-10 | Canon Kabushiki Kaisha | Video information processing apparatus and video information processing method |
-
1994
- 1994-07-12 JP JP15980194A patent/JPH0832025A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7502071B2 (en) | 2003-04-24 | 2009-03-10 | Canon Kabushiki Kaisha | Video information processing apparatus and video information processing method |
| US7319491B2 (en) | 2003-06-05 | 2008-01-15 | Canon Kabushiki Kaisha | Method and apparatus for processing motion information |
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