JPH0831889A - Ic wafer and burn-in method utilizing the same - Google Patents
Ic wafer and burn-in method utilizing the sameInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ウェハー状態でバーン
インするためのＩＣウェハおよびそれを用いたバーンイ
ン方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC wafer for burn-in in a wafer state and a burn-in method using the IC wafer.
【０００２】[0002]
【従来の技術】従来、ＩＣチップに対するバーンイン
（ウェハ状態のＩＣチップに対して温度と電圧によるス
トレスを意図的に与えて初期故障を除くようにするこ
と）のスクリーニング試験は、同一ウエハ上に形成され
た多数のＩＣチップ毎にプローブピンを立てて電力を供
給して試験をする方法、あるいは各ＩＣチップ毎にスク
ライビングを施した後にパッケージングを施して、その
後にリードピンから電力を供給してスクリーニング試験
をする方法がとられている。2. Description of the Related Art Conventionally, a screening test for burn-in to an IC chip (intentionally applying stress due to temperature and voltage to an IC chip in a wafer state to eliminate an initial failure) is performed on the same wafer. Screening by setting probe pins for each of a number of IC chips and supplying power to perform testing, or scribing after each IC chip, then packaging, and then supplying power from lead pins. The method of doing the test is taken.
【０００３】しかしながら、このようにＩＣチップ毎に
行う方法は、手数が複雑であり、しかも試験工数を多く
取る。これに対し、ウェハー状態の複数のＩＣチップに
同時にバーンインするようにしたものが、特開平６ー６
９２９８号公報等に記載されている。このものにおいて
は、各ＩＣチップに電源線、接地線等の配線を行い、全
ＩＣチップに並列に電源を供給して、同時にバーンイン
するようにしたものである。However, such a method for each IC chip is complicated and requires a large number of test steps. On the other hand, a method in which a plurality of IC chips in a wafer state are simultaneously burned in is disclosed in Japanese Patent Laid-Open No. 6-6.
9298 and the like. In this device, each IC chip is provided with a wiring such as a power supply line and a grounding line, and power is supplied to all IC chips in parallel, so that burn-in is performed at the same time.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、そのよ
うに全ＩＣチップに並列に電源を供給する場合、配線抵
抗が高いかまたは個々のＩＣチップの消費電流が多い
と、場合によってはＩＣウェハのコネクタとの接触部分
から見て１番近いＩＣチップと１番遠いＩＣチップで数
ボルトの電圧降下が発生し、全ＩＣチップに同一条件で
バーンインを行うことができなくなるという問題があ
る。However, when power is supplied to all IC chips in parallel in such a manner, if the wiring resistance is high or the current consumption of each IC chip is large, the connector of the IC wafer may be used in some cases. There is a problem that a voltage drop of several volts occurs between the IC chip closest to and the IC chip farthest from the contact portion with each other, so that burn-in cannot be performed on all IC chips under the same conditions.
【０００５】例えば、１番近いＩＣチップと１番遠いＩ
Ｃチップ間に配線の抵抗およびそれに流れる電流から２
〜３Ｖの電圧降下が生じたとすると、その配線には他に
十数チップから数十チップが接続されるため、その電圧
降下はかなり大きくなり、遠い部分のＩＣチップに対し
てはバーンインができなくなる。本発明は上記問題に鑑
みてなされたもので、ＩＣチップ全体に対して十分な電
源供給を行い、複数のＩＣチップの同時バーンインを確
実に行えるようにすることを目的とする。For example, the closest IC chip and the farthest I
2 from the resistance of the wiring between the C chips and the current flowing through it
If a voltage drop of ˜3V occurs, more than ten to several tens of chips are connected to the wiring, so that the voltage drop becomes considerably large, and burn-in cannot be performed on an IC chip in a distant portion. . The present invention has been made in view of the above problems, and an object of the present invention is to supply sufficient power to the entire IC chip so that simultaneous burn-in of a plurality of IC chips can be reliably performed.
【０００６】[0006]
【課題を解決するための手段】本発明は上記目的を達成
するため、請求項１に記載の発明においては、ウェハ基
板（１０）上に形成され、表面に保護膜（１２）が形成
された複数のＩＣチップ（４）と、前記複数のＩＣチッ
プ（４）のそれぞれの保護膜（１２）を含む領域上に形
成され、前記複数のＩＣチップ（４）のそれぞれにバー
ンイン用の電圧を同時に印加するための配線パターン
（２ａ、３ａ）とを備えることを特徴としている。In order to achieve the above-mentioned object, the present invention is, in the invention described in claim 1, formed on a wafer substrate (10) and a protective film (12) is formed on the surface thereof. The IC chip (4) is formed on a region including the plurality of IC chips (4) and the respective protective films (12) of the plurality of IC chips (4), and a burn-in voltage is simultaneously applied to each of the plurality of IC chips (4). A wiring pattern (2a, 3a) for applying the voltage is provided.
【０００７】請求項２に記載の発明では、請求項１に記
載の発明において、前記配線パターン（２ａ、３ａ）は
電源線（２ａ）とグランド線（３ａ）として形成されて
おり、前記ウェハ基板（１０）上の所定領域に形成され
た電源入力端子（２）とグランド端子（３）にそれぞれ
が接続されていることを特徴としている。請求項３に記
載の発明では、請求項２に記載の発明において、前記複
数のＩＣチップ（４）のそれぞれは、内部に形成された
回路素子（１００）に電源供給を行うための電源パッド
（５）およびグランドパッド（５ａ）を有するものであ
り、前記保護膜（１２）に形成されたコンタクト穴
（９）を介し、前記電源パッド（５）は前記電源線（２
ａ）に電気的に接続され、前記グランドパッド（５ａ）
は前記グランド線（３ａ）に電気的に接続されているこ
とを特徴としている。According to a second aspect of the invention, in the first aspect of the invention, the wiring pattern (2a, 3a) is formed as a power supply line (2a) and a ground line (3a), and the wafer substrate It is characterized in that the power input terminal (2) and the ground terminal (3) formed in a predetermined region on (10) are respectively connected. According to a third aspect of the present invention, in the second aspect of the present invention, each of the plurality of IC chips (4) has a power pad (for supplying power to a circuit element (100) formed therein ( 5) and a ground pad (5a), the power supply pad (5) is connected to the power supply line (2) through a contact hole (9) formed in the protective film (12).
a) electrically connected to the ground pad (5a)
Is electrically connected to the ground line (3a).
【０００８】請求項４に記載の発明では、請求項３に記
載の発明において、前記電源パッド（５）と前記電源線
（２ａ）、前記グランドパッド（５ａ）と前記グランド
線（３ａ）のそれぞれの電気的な接続は、前記ウェハ基
板（１０）上に形成されたバーンイン専用パッド（６、
６ａ）を介して行われることを特徴としている。請求項
５に記載の発明では、請求項１乃至４のいずれか１つに
記載の発明において、前記複数のＩＣチップ（４）のそ
れぞれは、前記配線パターン（２ａ、３ａ）からのバー
ンイン用の電圧を受けてバーンインを行うバーンイン回
路（２００）を有することを特徴としている。According to a fourth aspect of the invention, in the third aspect of the invention, the power supply pad (5) and the power supply line (2a), and the ground pad (5a) and the ground line (3a), respectively. Of the burn-in dedicated pads (6, 6 formed on the wafer substrate (10).
6a). According to a fifth aspect of the present invention, in the invention according to any one of the first to fourth aspects, each of the plurality of IC chips (4) is for burn-in from the wiring pattern (2a, 3a). It is characterized by having a burn-in circuit (200) for receiving a voltage and performing burn-in.
【０００９】請求項６に記載の発明においては、ウェハ
基板（１０）上に形成され、表面に保護膜（１２）が形
成された複数のＩＣチップ（４）を用意する工程と、前
記複数のＩＣチップ（４）のそれぞれの保護膜（１２）
を含む領域上に、前記複数のＩＣチップ（４）のそれぞ
れにバーンイン用の電圧を同時に印加するための配線パ
ターン（２ａ、３ａ）を形成する工程と、前記配線パタ
ーン（２ａ、３ａ）に電圧を印加して前記複数のＩＣチ
ップ（４）のバーンインを同時に行う工程とを有するこ
とを特徴としている。In a sixth aspect of the invention, a step of preparing a plurality of IC chips (4) formed on a wafer substrate (10) and having a protective film (12) formed on the surface thereof, and the plurality of IC chips (4) are provided. Each protective film (12) of the IC chip (4)
Forming a wiring pattern (2a, 3a) for simultaneously applying a burn-in voltage to each of the plurality of IC chips (4) on a region including the wiring pattern, and applying a voltage to the wiring pattern (2a, 3a). Is applied to simultaneously burn-in the plurality of IC chips (4).
【００１０】請求項７に記載の発明では、請求項６に記
載の発明において、前記配線パターン（２ａ、３ａ）を
形成する工程は、前記複数のＩＣチップ（４）のそれぞ
れの保護膜（１２）にコンタクト穴（９）を形成する工
程を含み、前記保護膜（１２）上に形成された配線パタ
ーン（２ａ、３ａ）が、前記それぞれのコンタクト穴
（９）を介して前記ＩＣチップ（４）に電気的に接続さ
れることを特徴としている。According to a seventh aspect of the present invention, in the invention of the sixth aspect, the step of forming the wiring patterns (2a, 3a) includes the protective film (12) for each of the plurality of IC chips (4). ), A wiring pattern (2a, 3a) formed on the protective film (12) is formed on the IC chip (4) via the contact holes (9). ) Is electrically connected to.
【００１１】請求項８に記載の発明では、請求項６又は
７に記載の発明において、前記バーンインを行った後、
前記配線パターン（２ａ、３ａ）を除去する工程を有す
ることを特徴としている。なお、上記各手段のカッコ内
の符号は、後述する実施例記載の具体的手段との対応関
係を示すものである。According to the invention described in claim 8, in the invention described in claim 6 or 7, after the burn-in is performed,
The method is characterized by including a step of removing the wiring patterns (2a, 3a). The reference numerals in parentheses of the above-mentioned means indicate the correspondence with the concrete means described in the embodiments described later.
【００１２】[0012]
【発明の作用効果】請求項１乃至５に記載の発明におい
ては、表面に保護膜が形成された複数のＩＣチップのそ
れぞれの保護膜を含む領域上に、複数のＩＣチップのそ
れぞれにバーンイン用の電圧を同時に印加するための配
線パターンが形成されている。従って、複数のＩＣチッ
プの表面に形成される保護膜の領域を利用してバーンイ
ン用の配線パターンを形成するようにしているから、太
い配線パターンを形成でき、電源配線の抵抗を極めて低
く設定できる。その結果、１番近いＩＣチップと１番遠
いＩＣチップ間の電圧降下を低く抑えることができ、複
数のＩＣチップ全体に対して十分な電源供給を行い、そ
れらの同時バーンインを確実に行うことができる。According to the present invention, the burn-in for each of the plurality of IC chips is performed on the area including the respective protection films of the plurality of IC chips having the protection film formed on the surface thereof. A wiring pattern for simultaneously applying the above voltage is formed. Therefore, since the wiring pattern for burn-in is formed by using the regions of the protective film formed on the surfaces of the plurality of IC chips, a thick wiring pattern can be formed and the resistance of the power supply wiring can be set extremely low. . As a result, the voltage drop between the IC chip closest to the IC chip and the IC chip farthest from the IC chip can be suppressed to a low level, sufficient power can be supplied to the entire plurality of IC chips, and simultaneous burn-in of them can be reliably performed. it can.
【００１３】また、請求項６乃至８に記載の発明におい
ては、上記したようなＩＣウェハを用いてバーンインを
行うことができる。In the invention described in claims 6 to 8, the burn-in can be performed using the IC wafer as described above.
【００１４】[0014]
【実施例】以下、本発明を図に示す実施例について説明
する。図１はバーンイン専用加工を施したＩＣウェハを
パターン面から見た図、図２は図１中のＡ部の拡大図で
ある。ＩＣウェハ１には、同一の半導体基板（ウェハ基
板）上にＩＣ素子が形成された多数のＩＣチップ４が形
成されており、このＩＣウェハ１上に電力入力端子を構
成する電源パッド２およびグランド端子を構成するグラ
ンドパッド３が形成されている。各ＩＣチップ４上に
は、電源パッド２、グランドパッド３と接続される電源
線２ａ、グランド線３ａが形成されている。これらの電
源パッド２、グランドパッド３、電源線２ａ、グランド
線３ａはＡｌパターンとして形成されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a view of an IC wafer subjected to a burn-in-only process as seen from a pattern surface, and FIG. 2 is an enlarged view of a portion A in FIG. On the IC wafer 1, a large number of IC chips 4 each having an IC element formed on the same semiconductor substrate (wafer substrate) are formed. On the IC wafer 1, a power supply pad 2 and a ground forming power input terminals. A ground pad 3 forming a terminal is formed. On each IC chip 4, a power supply line 2a and a ground line 3a connected to the power supply pad 2 and the ground pad 3 are formed. These power supply pad 2, ground pad 3, power supply line 2a, and ground line 3a are formed as an Al pattern.
【００１５】図３は図２中のＢ部の拡大図、図４は図３
のＣ−Ｃ’部の断面図である。ウェハ基板１０にはＭＯ
Ｓトランジスタ等の回路素子が形成されており、この回
路素子はＩＣチップ用電源パッド５からＡｌ配線８を介
して電源供給を受けるように構成されている。また、ウ
ェハ基板１０上には、バーンイン専用パッド６およびヒ
ューズ７が形成されており、バーンイン専用パッド６は
ＩＣチップ用電源パッド５とヒューズ７を介して電気的
に接続されている。FIG. 3 is an enlarged view of portion B in FIG. 2, and FIG. 4 is FIG.
3 is a cross-sectional view of the CC ′ section of FIG. MO on the wafer substrate 10
A circuit element such as an S transistor is formed, and this circuit element is configured to receive power supply from the IC chip power supply pad 5 through the Al wiring 8. A burn-in dedicated pad 6 and a fuse 7 are formed on the wafer substrate 10, and the burn-in dedicated pad 6 is electrically connected to the IC chip power supply pad 5 via the fuse 7.
【００１６】また、それらの上には、第１の保護膜とし
ての窒化膜１１、第２の保護膜としてのポリイミド膜
（以下、ＰＩＱという）１２が形成されている。ＰＩＱ
１２にはバーンイン用のコンタクト穴９が形成されてお
り、このコンタクト穴９のバーンイン専用パッド６上に
電源線２ａが形成されている。この電源線２ａ、および
バーンイン専用パッド６のうちのＰＩＱ１２にて覆われ
ていない部分は、バーンイン後エッチング除去される。
この後、ＩＣチップ用電源パッド５上のＰＩＱ１２にコ
ンタクト穴が形成され、これにＩＣチップ４の通常動作
用の電極が形成される。Further, a nitride film 11 as a first protective film and a polyimide film (hereinafter referred to as PIQ) 12 as a second protective film 12 are formed on them. PIQ
A contact hole 9 for burn-in is formed in 12 and a power supply line 2 a is formed on the burn-in dedicated pad 6 of this contact hole 9. The power supply line 2a and the portion of the burn-in-dedicated pad 6 not covered with the PIQ 12 are removed by etching after burn-in.
After that, a contact hole is formed in the PIQ 12 on the IC chip power supply pad 5, and an electrode for normal operation of the IC chip 4 is formed in this.
【００１７】なお、図３、図４はＩＣチップ４の電源側
を示すものであるが、グランド側においても同様の構成
であり、この場合にはバーンイン専用パッド上にグラン
ド線３ａが形成されている。上記構成によれば、同一の
半導体基板上に形成された多数のＩＣチップ４に、少な
くとも並列に電力を供給する電源線２ａおよびグランド
線３ａの配線パターンがＩＣウェハ４の保護膜上に形成
されている。従って、チップサイズのほぼ２分の１の幅
といった太い配線パターンを形成でき、また膜厚もＩＣ
ウェハの配線パターンの膜厚に制限されず自由に設定で
きるため、電源配線の抵抗を極めて低く設定できる。こ
のため、１番近いＩＣチップと１番遠いＩＣチップ間の
電圧降下を低く抑えることができ、複数のＩＣチップ全
体に対して十分な電源供給を行い、それらの同時バーン
インを確実に行うことができる。Although FIGS. 3 and 4 show the power source side of the IC chip 4, the ground side has the same structure. In this case, the ground line 3a is formed on the burn-in dedicated pad. There is. According to the above configuration, the wiring patterns of at least the power supply lines 2a and the ground lines 3a for supplying electric power in parallel are formed on the protective film of the IC wafer 4 on a large number of IC chips 4 formed on the same semiconductor substrate. ing. Therefore, it is possible to form a thick wiring pattern having a width of about ½ of the chip size, and the film thickness is IC.
Since the thickness of the wiring pattern on the wafer is not limited and can be set freely, the resistance of the power supply wiring can be set extremely low. Therefore, the voltage drop between the IC chip closest to the IC chip and the IC chip farthest from the IC chip can be suppressed to a low level, sufficient power can be supplied to the entire plurality of IC chips, and simultaneous burn-in of them can be reliably performed. it can.
【００１８】上記のＩＣウェハ１を用いてバーンインを
行う場合には、図５に示す装置により行う。この図５に
おいて、上記バーンイン専用加工を施したＩＣウエハ１
は、ハウジング１３に複数枚セッティングされる。ハウ
ジング１３の各ＩＣウェハ収納部分の上下には、電源コ
ネクタ１７とグランドコネクタ１８が設けられており、
ハウジング１３にＩＣウェハ１がセッティングされるこ
とにより、各ＩＣウェハ１上の電源パッド２、グランド
パッド３が、電源コネクタ１７とグランドコネクタ１８
と接触するように構成されている。When the burn-in is performed using the above IC wafer 1, it is performed by the apparatus shown in FIG. In FIG. 5, the IC wafer 1 that has been subjected to the burn-in-only processing described above.
Are set in the housing 13. A power connector 17 and a ground connector 18 are provided above and below each IC wafer housing portion of the housing 13,
By setting the IC wafer 1 in the housing 13, the power supply pad 2 and the ground pad 3 on each IC wafer 1 are connected to the power supply connector 17 and the ground connector 18.
Configured to contact.
【００１９】従って、給電装置１４からの電源が、電源
配線１５、グランド配線１６、ハウジング１３の電源コ
ネクタ１７、グランドコネクタ１８を介し、複数枚のＩ
Ｃウェハに同時に供給され、バーンインが行われる。ま
た、それぞれのＩＣチップ４内には、図６に示すよう
に、ＭＯＳトランジスタ等の回路素子１００とともに、
バーンインを行うためのバーンイン専用回路２００が形
成されている。このバーンイン専用回路２００は、ＩＣ
チップ４上に形成された電源線２ａ、グランド線３ａに
より、それぞれのバーンイン専用パッド６、６ａを介し
て電源供給を受けて作動状態になり、バーンインを行う
ものである。また、回路素子１００へは、バーンイン専
用パッド６、ヒューズ７、ＩＣチップ用電源パッド５を
介して電源供給される。なお、回路素子１００のグラン
ド側は、ＩＣチップ用グランドパッド５ａ、バーンイン
専用パッド６ａを介し、グランド線３ａと接続されてい
る。Therefore, the power source from the power feeding device 14 passes through the power source wiring 15, the ground wiring 16, the power source connector 17 of the housing 13, and the ground connector 18 to form a plurality of I's.
It is simultaneously supplied to the C wafer and burn-in is performed. Further, in each IC chip 4, as shown in FIG. 6, together with the circuit element 100 such as a MOS transistor,
A burn-in-dedicated circuit 200 for performing burn-in is formed. This burn-in dedicated circuit 200 is an IC
Power is supplied from the power supply line 2a and the ground line 3a formed on the chip 4 through the respective burn-in-dedicated pads 6 and 6a to be in an operating state and burn-in is performed. Further, power is supplied to the circuit element 100 via the burn-in dedicated pad 6, the fuse 7, and the IC chip power supply pad 5. The ground side of the circuit element 100 is connected to the ground line 3a via the IC chip ground pad 5a and the burn-in dedicated pad 6a.
【００２０】従って、このバーンイン専用回路２００に
は、バーンイン時には電源線２ａ、グランド線３ａより
バーンイン専用パッド６、６ａを介して電源供給を受
け、また通常の作動時には、ＩＣチップ用電源パッド
５、ＩＣチップ用グランドパッド５ａから電源供給を受
けるようになっている。また、バーンイン専用回路２０
０には、ＩＣチップ４の所定の箇所に設けられたコンタ
クトホールを介しバーンイン専用パッド６ｂが形成され
ており、電源線２ａよりバーンイン専用パッド６ｂを介
して電気的に接続されている。この電気接続は、後述す
るようにバーンイン後に電源線２ａがエッチング除去さ
れるため、その時点でオープン状態となる。Therefore, the burn-in dedicated circuit 200 is supplied with power from the power supply line 2a and the ground line 3a through the burn-in dedicated pads 6 and 6a at the time of burn-in, and at the time of normal operation, the IC chip power supply pad 5, Power is supplied from the IC chip ground pad 5a. Also, the burn-in dedicated circuit 20
0, a burn-in dedicated pad 6b is formed via a contact hole provided at a predetermined position of the IC chip 4, and is electrically connected to the power source line 2a via the burn-in dedicated pad 6b. This electrical connection is in an open state at that time because the power supply line 2a is removed by etching after burn-in as described later.
【００２１】このバーンイン専用回路２００の具体的な
構成を図７に示す。バーンイン専用回路２００は、発振
回路２０、分周回路２１、プログラマブルロジックアレ
イ回路（ＰＬＡ）２２等から構成されている。バーンイ
ン時に、電源線２ａ、グランド線３ａより電源供給を受
けると、このバーンイン専用回路２００が動作を開始
し、パワーオンリセット回路（ＰＯＲ）２３からリセッ
ト信号（一定時間ローレベルの信号）が出力される。こ
のリセット信号出力後のハイレベル信号および電源線２
ａからバーンイン専用パッド６ｂを介した信号のアンド
論理により、ＡＮＤゲート２４よりハイレベル信号が出
力され、発振回路２０が発振作動する。A concrete structure of the burn-in dedicated circuit 200 is shown in FIG. The burn-in dedicated circuit 200 includes an oscillation circuit 20, a frequency dividing circuit 21, a programmable logic array circuit (PLA) 22, and the like. When power is supplied from the power supply line 2a and the ground line 3a at the time of burn-in, the burn-in dedicated circuit 200 starts operating, and the power-on reset circuit (POR) 23 outputs a reset signal (low level signal for a certain period of time). It High level signal and power line 2 after this reset signal is output
A high-level signal is output from the AND gate 24 by the AND logic of the signal from a through the pad 6b for burn-in, and the oscillation circuit 20 is oscillated.
【００２２】この発振回路２０からの発振出力を分周回
路２１にて分周し、この分周出力がＰＬＡ２２に入力さ
れる。ＰＬＡ２２は、分周回路２１からの分周出力によ
りクロック信号（ＣＬＫ）とテスト信号（ＴＥＳＴ）
を、トライステートバッファ（バーンイン時にはＡＮＤ
ゲート２４からのハイレベル信号により信号通過状態と
なっている）２５を介し出力する。The oscillation output from the oscillation circuit 20 is frequency-divided by the frequency dividing circuit 21, and this frequency-divided output is input to the PLA 22. The PLA 22 receives the clock signal (CLK) and the test signal (TEST) by the frequency division output from the frequency division circuit 21.
The tri-state buffer (AND at burn-in
The signal is in a signal passing state due to the high level signal from the gate 24) 25.
【００２３】これらの信号はＩＣチップ４内の各素子に
至る信号線（図に示す保護回路３０ａ、３０ｂとＮＯＴ
ゲート３０ｃ、３０ｄのそれぞれの間）より信号入力さ
れる。ＩＣチップ４内の各素子は、テスト信号を受けて
テストモードに入り、クロック信号を受けてテスト動作
を行う。この種のテスト動作については従来周知のこと
であるので、その説明を省略する。なお、テストのため
の信号としては、上記に加えて他のテスト用信号を用い
るようにしてもよい。These signals are supplied to signal lines reaching the respective elements in the IC chip 4 (protection circuits 30a and 30b shown in FIG.
A signal is input from between the gates 30c and 30d). Each element in the IC chip 4 receives a test signal and enters a test mode, and receives a clock signal to perform a test operation. Since this type of test operation is well known in the art, its description is omitted. In addition to the above, other test signals may be used as the test signal.
【００２４】また、バーンイン終了後は、後述するよう
に電源線２ａが除去されるため、バーンイン専用パッド
６ｂを介した電気接続がなくなる。従って、通常のＩＣ
チップ４の動作時に電源供給されても、ＡＮＤゲート２
４の出力がローレベルになるため、発振回路２０は発振
動作を行わない。また、またトライステートバッファ２
５はハイインピーダンス状態になるため、通常動作時に
はバーンイン専用回路２００はＩＣチップ４内の回路素
子１００と分離される。After the burn-in is completed, the power supply line 2a is removed as will be described later, so that the electrical connection via the burn-in dedicated pad 6b is lost. Therefore, normal IC
Even if power is supplied when the chip 4 operates, the AND gate 2
Since the output of 4 becomes low level, the oscillation circuit 20 does not oscillate. Again, tri-state buffer 2
Since the circuit 5 is in a high impedance state, the burn-in-dedicated circuit 200 is separated from the circuit element 100 in the IC chip 4 during normal operation.
【００２５】次に、バーンインを行う手順について説明
する。図８にその手順を示す。まず、ウェハ基板１０に
素子を形成し、ＩＣチップ用電源パッド５、バーンイン
専用パッド６、ヒューズ７および第１の窒化膜１１等を
形成した状態のＩＣウェハ１を用意する。そして、この
ＩＣウェハ１に対してウェハ検査を行う。このウェハ検
査は、通常行われるものであり、この検査にて不良チッ
プとされたものについては、ヒューズ７をレーザカッタ
ー、レーザートリミング等で切断しておく。従って、こ
のウェハ検査にて良品とされたチップに対してのみバー
インが行われることになる。なお、保護膜が１層のみの
ＩＣチップの場合には、保護膜なしの状態にて上記ウェ
ハ検査が行われる。Next, the procedure for performing burn-in will be described. FIG. 8 shows the procedure. First, an IC wafer 1 is prepared in which elements are formed on the wafer substrate 10 and the IC chip power supply pad 5, the burn-in dedicated pad 6, the fuse 7, the first nitride film 11 and the like are formed. Then, a wafer inspection is performed on this IC wafer 1. This wafer inspection is usually performed, and if a defective chip is found in this inspection, the fuse 7 is cut with a laser cutter, laser trimming, or the like. Therefore, the burn-in is performed only on the chips which are determined to be non-defective in this wafer inspection. In the case of an IC chip having only one protective film, the wafer inspection is performed without the protective film.
【００２６】次に、第２の保護膜としてのＰＩＱ１２を
形成し、バーンイン専用パッド６に対するコンタクト９
の孔開けを行う。この孔開けは、マスキング、露光、エ
ッチングの工程により行う。そして、Ａｌを全面に蒸着
し、マスキング、露光、エッチングの工程を行い、電源
パッド２、グランドパッド３、電源線２ａ、グランド線
３ａのＡｌ配線パターンを形成する。Next, a PIQ 12 is formed as a second protective film, and a contact 9 for the burn-in dedicated pad 6 is formed.
Make a hole. This perforation is performed by the steps of masking, exposing and etching. Then, Al is vapor-deposited on the entire surface, masking, exposing, and etching steps are performed to form Al wiring patterns of the power supply pad 2, the ground pad 3, the power supply line 2a, and the ground line 3a.
【００２７】この状態のＩＣウェハを図５に示すハウジ
ング１３にセッティングして上述したバーンインを行
う。すなわち、ハウジング１３にＩＣウェハ１をセッテ
ィングすることにより、給電装置１４から、電源配線１
５、グランド配線１６、電源コネクタ１７、グランドコ
ネクタ１８を介し、各ＩＣウェハに電源供給される。こ
の状態で恒温槽（１２０°Ｃ〜１５０°Ｃ）にハウジン
グ１３を入れバーンインを行う。また、このバーンイン
において、各ＩＣチップ４に印加する電圧は、５Ｖ作動
のＩＣチップに対し、例えば６〜９Ｖの電圧である。The IC wafer in this state is set in the housing 13 shown in FIG. 5 and the above burn-in is performed. That is, by setting the IC wafer 1 in the housing 13, the power supply wiring 1 is fed from the power feeding device 14.
5, power is supplied to each IC wafer through the ground wire 16, the power supply connector 17, and the ground connector 18. In this state, the housing 13 is placed in a constant temperature bath (120 ° C to 150 ° C) and burn-in is performed. In this burn-in, the voltage applied to each IC chip 4 is, for example, 6 to 9V with respect to the IC chip operating at 5V.
【００２８】このバーンインにおいて、消費電流が多い
不良チップが含まれているとその不良チップに電流が集
中し、過大電流によってその不良チップのヒューズ７が
溶断される。バーンイン終了後に、上記Ａｌのパターン
である電源パッド２、グランドパッド３、電源線２ａ、
グランド線３ａをエッチングで除去する。その際バーン
イン専用パッド６、６ａ、６ｂはＡｌにて形成されてい
るため、ＰＩＱ１２にて覆われていない部分も同時に除
去される。In this burn-in, if a defective chip that consumes a large amount of current is included, the current concentrates on the defective chip, and the fuse 7 of the defective chip is blown by the excessive current. After the burn-in is completed, the power supply pad 2, the ground pad 3, the power supply line 2a having the above-mentioned Al pattern,
The ground line 3a is removed by etching. At this time, since the burn-in dedicated pads 6, 6a, 6b are made of Al, the portion not covered by the PIQ 12 is also removed at the same time.
【００２９】次に、ＩＣチップ用電源パッド５、５ａに
対するコンタクト穴を開け、このコンタクト穴からテス
タ検査を行い不良チップを選別する。不良チップに対し
てはインキング等を行い除去する。その後、ダイシング
を施し、良品チップのみを組み付ける。なお、バーンイ
ン専用パッド６、６ａは、ＩＣチップ用電源パッド５、
グランドパッド５ａのそれぞれに対して設けられてい
る。これは、バーンイン専用パッド６、６ａを設けずに
ＩＣチップ用電源パッド５、グランドパッド５ａに対し
て孔開けを行い配線パターン２ａ、３ａを形成すると、
バーンイン後にエッチング等で配線パターン２ａ、３ａ
を除去する際に、一緒にＩＣチップ用電源パッド５、グ
ランドパッド５ａが除去されてしまい、製品へのボンデ
ィングが不可になるのを防ぐためである。従って、配線
パターン２ａ、３ａのみを選択的に除去できる場合に
は、バーンイン専用パッド６、６ａを設ける必要はな
い。Next, contact holes are formed for the IC chip power supply pads 5 and 5a, and a tester inspection is performed through the contact holes to select defective chips. The defective chip is removed by performing inking or the like. After that, dicing is performed and only good chips are assembled. The burn-in dedicated pads 6 and 6a are the IC chip power supply pads 5 and
It is provided for each of the ground pads 5a. This is because the wiring patterns 2a and 3a are formed by forming holes in the IC chip power supply pad 5 and the ground pad 5a without providing the burn-in dedicated pads 6 and 6a.
After burn-in, wiring patterns 2a, 3a are formed by etching or the like.
This is to prevent the IC chip power supply pad 5 and the ground pad 5a from being removed together with the removal of the above, and thus the bonding to the product becomes impossible. Therefore, when only the wiring patterns 2a and 3a can be selectively removed, it is not necessary to provide the burn-in dedicated pads 6 and 6a.
【００３０】また、電源パッド２、グランドパッド３、
電源線２ａ、グランド線３ａのＡｌ配線パターンおよび
バーンイン専用パッド６、６ａ、６ｂは、製品としてじ
ゃまにならなければエッチング除去せずにそのまま残し
ておいてもよい。但し、バーンイン後に、バーンイン専
用回路２００の動作を行わせないようにするため、電源
線２ａからバーンイン専用パッド６ａに至る線について
は除去もしくは切断しておく必要がある。The power supply pad 2, the ground pad 3,
The Al wiring patterns of the power supply line 2a and the ground line 3a and the burn-in dedicated pads 6, 6a, 6b may be left as they are without being removed by etching unless they interfere with the product. However, in order to prevent the burn-in dedicated circuit 200 from operating after burn-in, the line from the power supply line 2a to the burn-in dedicated pad 6a needs to be removed or cut.
【００３１】また、配線パターン２ａ、３ａの形成は、
金属導体の蒸着、マスキング、露光、エッチングの各工
程を順次行うホトエッチングが用いられる。しかし、該
方法に限らず陽極酸化法、リフトオフ法、プラズマエッ
チング法等を用いて形成するようにしてもよい。また、
金属導体としてはＡｌ−Ｓｉ、Ａｕその他ＩＣチップを
作成する場合の配線パターンと同一材料を用いるとがで
きる。さらに、配線パターン材料として金属箔パターン
を貼り付けて形成する方法や、導電性ペーストで形成す
る方法も使用しうる。この場合は、配線パターンの除去
を有機溶剤等で除去できるため、マスキング、露光、エ
ッチングの各工程は必要なくなる。The wiring patterns 2a and 3a are formed by
Photoetching is used in which the steps of vapor deposition, masking, exposure, and etching of a metal conductor are sequentially performed. However, the method is not limited to this method, and may be formed using an anodic oxidation method, a lift-off method, a plasma etching method, or the like. Also,
As the metal conductor, it is possible to use Al-Si, Au, or the same material as the wiring pattern when an IC chip is produced. Further, a method of attaching a metal foil pattern as a wiring pattern material and a method of forming it with a conductive paste may be used. In this case, since the wiring pattern can be removed with an organic solvent or the like, the masking, exposing, and etching steps are not necessary.
【図１】本発明の実施例を示す、バーンイン専用加工を
施したＩＣウェハをパターン面から見た図である。FIG. 1 is a view of an IC wafer that has been subjected to a burn-in-only process, as seen from the pattern surface, showing an embodiment of the present invention.
【図２】図１中のＡ部の拡大図である。FIG. 2 is an enlarged view of part A in FIG.
【図３】図２中のＢ部の拡大図である。FIG. 3 is an enlarged view of a B part in FIG.
【図４】図３のＣ−Ｃ’断面図である。4 is a cross-sectional view taken along the line C-C ′ of FIG.
【図５】バーンインを行う装置の構成図である。FIG. 5 is a configuration diagram of a burn-in device.
【図６】ＩＣチップ内の電気的な構成を示す構成図であ
る。FIG. 6 is a configuration diagram showing an electrical configuration in an IC chip.
【図７】バーンイン専用回路の具体的構成を示す回路図
である。FIG. 7 is a circuit diagram showing a specific configuration of a burn-in dedicated circuit.
【図８】バーンインを行う手順を示す工程図である。FIG. 8 is a process chart showing a procedure of performing burn-in.
１ ＩＣウェハ ２ 電源パッド ２ａ 電源線 ３ グランドパッド ３ａ グランド線 ４ ＩＣチップ ５ ＩＣチップ用電源パッド ５ａ グランド用パッド ６、６ａ、６ｂ バーンイン専用パッド ７ ヒューズ ９ コンタクト穴 １０ ウェハ基板 １２ 保護膜としてのポリイミド膜 １００ 回路素子 ２００ バーンイン専用回路 1 IC Wafer 2 Power Pad 2a Power Line 3 Ground Pad 3a Ground Line 4 IC Chip 5 IC Chip Power Pad 5a Ground Pad 6, 6a, 6b Burn-in Exclusive Pad 7 Fuse 9 Contact Hole 10 Wafer Substrate 12 Polyimide as Protective Film Membrane 100 Circuit element 200 Burn-in dedicated circuit
Claims (8)
が形成された複数のＩＣチップと、 前記複数のＩＣチップのそれぞれの保護膜を含む領域上
に形成され、前記複数のＩＣチップのそれぞれにバーン
イン用の電圧を同時に印加するための配線パターンとを
備えることを特徴とするＩＣウェハ。1. A plurality of IC chips formed on a wafer substrate and having a protective film formed on the surface, and a plurality of IC chips formed on a region including a protective film of each of the plurality of IC chips. An IC wafer comprising: a wiring pattern for simultaneously applying a burn-in voltage to each of them.
として形成されており、前記ウェハ基板上の所定領域に
形成された電源入力端子とグランド端子にそれぞれが接
続されていることを特徴とする請求項１に記載のＩＣウ
ェハ。2. The wiring pattern is formed as a power supply line and a ground line, and is connected to a power supply input terminal and a ground terminal formed in a predetermined area on the wafer substrate, respectively. Item 2. The IC wafer according to Item 1.
部に形成された回路素子に電源供給を行うための電源パ
ッドおよびグランドパッドを有するものであり、前記保
護膜に形成されたコンタクト穴を介し、前記電源パッド
は前記電源線に電気的に接続され、前記グランドパッド
は前記グランド線に電気的に接続されていることを特徴
とする請求項２に記載のＩＣウェハ。3. Each of the plurality of IC chips has a power supply pad and a ground pad for supplying power to a circuit element formed inside, and via a contact hole formed in the protective film. The IC wafer according to claim 2, wherein the power supply pad is electrically connected to the power supply line, and the ground pad is electrically connected to the ground line.
ンドパッドと前記グランド線のそれぞれの電気的な接続
は、前記ウェハ基板上に形成されたバーンイン専用パッ
ドを介して行われることを特徴とする請求項３に記載の
ＩＣウェハ。4. The electrical connection between the power supply pad and the power supply line and between the ground pad and the ground line is performed via a burn-in dedicated pad formed on the wafer substrate. The IC wafer according to claim 3.
記配線パターンからのバーンイン用の電圧を受けてバー
ンインを行うバーンイン回路を有することを特徴とする
請求項１乃至４に記載のＩＣウェハ。5. The IC wafer according to claim 1, wherein each of the plurality of IC chips includes a burn-in circuit that receives a burn-in voltage from the wiring pattern and performs burn-in.
が形成された複数のＩＣチップを用意する工程と、 前記複数のＩＣチップのそれぞれの保護膜を含む領域上
に、前記複数のＩＣチップのそれぞれにバーンイン用の
電圧を同時に印加するための配線パターンを形成する工
程と、 前記配線パターンに電圧を印加して前記複数のＩＣチッ
プのバーンインを同時に行う工程とを有することを特徴
とするＩＣウェハのバーンイン方法。6. A step of preparing a plurality of IC chips formed on a wafer substrate and having a protective film formed on a surface thereof, and the plurality of IC chips being provided on a region including each protective film of the plurality of IC chips. A step of forming a wiring pattern for simultaneously applying a burn-in voltage to each of the chips, and a step of applying a voltage to the wiring pattern to simultaneously burn-in the plurality of IC chips. Burn-in method for IC wafer.
記複数のＩＣチップのそれぞれの保護膜にコンタクト穴
を形成する工程を含み、前記保護膜上に形成された配線
パターンが、前記それぞれのコンタクト穴を介して前記
ＩＣチップに電気的に接続されることを特徴とする請求
項６に記載のＩＣウェハのバーンイン方法。7. The step of forming the wiring pattern includes the step of forming a contact hole in each of the protective films of the plurality of IC chips, and the wiring pattern formed on the protective film is the contact of each of the contacts. The burn-in method for an IC wafer according to claim 6, wherein the IC chip is electrically connected to the IC chip through a hole.
ターンを除去する工程を有することを特徴とする請求項
６又は７に記載のＩＣウェハのバーンイン方法。8. The burn-in method for an IC wafer according to claim 6, further comprising the step of removing the wiring pattern after performing the burn-in.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16183594A JP3674052B2 (en) | 1994-07-14 | 1994-07-14 | IC wafer and burn-in method using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16183594A JP3674052B2 (en) | 1994-07-14 | 1994-07-14 | IC wafer and burn-in method using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831889A true JPH0831889A (en) | 1996-02-02 |
| JP3674052B2 JP3674052B2 (en) | 2005-07-20 |
Family
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| JP (1) | JP3674052B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015011983A1 (en) * | 2013-07-22 | 2015-01-29 | 株式会社村田製作所 | Vertical-cavity surface-emitting laser array |
-
1994
- 1994-07-14 JP JP16183594A patent/JP3674052B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015011983A1 (en) * | 2013-07-22 | 2015-01-29 | 株式会社村田製作所 | Vertical-cavity surface-emitting laser array |
| US9692211B2 (en) | 2013-07-22 | 2017-06-27 | Murata Manufacturing Co., Ltd. | Vertical cavity surface emitting laser array |
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| JP3674052B2 (en) | 2005-07-20 |
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