JPH0831782B2 - Comparator - Google Patents
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- JPH0831782B2 JPH0831782B2 JP18903088A JP18903088A JPH0831782B2 JP H0831782 B2 JPH0831782 B2 JP H0831782B2 JP 18903088 A JP18903088 A JP 18903088A JP 18903088 A JP18903088 A JP 18903088A JP H0831782 B2 JPH0831782 B2 JP H0831782B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は比較器、詳しくは、アナログ信号をデジタル
信号に変換する並列型A/D変換器に適用可能な電圧比較
器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator, and more particularly to a voltage comparator applicable to a parallel A / D converter that converts an analog signal into a digital signal.
従来の技術 近年、映像分野においてデジタル信号処理化が進めら
れているが、併せて、これらの電子機器の低消費電力化
が要望されている。このためデジタル信号処理において
不可欠なA/Dコンバータの低消費電力化が必要になって
きた。2. Description of the Related Art In recent years, digital signal processing has been promoted in the video field, and at the same time, low power consumption of these electronic devices has been demanded. For this reason, it has become necessary to reduce the power consumption of the A / D converter, which is essential for digital signal processing.
以下に従来の並列型A/D変換器について説明する。 The conventional parallel A / D converter will be described below.
第２図は従来の並列型A/D変換器に使用される典型的
な比較器の構成図であり、1,2は電源の正および負側の
各端子、３は比較電圧入力端子、４は出力端子、５は信
号入力端子、6,9は抵抗、12,13,14,16はNPNトランジス
タ、17は電流源である。また、第３図は第２図に示され
た比較器を用いて構成された並列型A/D変換器の構成図
であり、19は基準電圧源、20は基準抵抗列、21は信号入
力端子、22は比較器、23はエンコーダ、24は出力端子で
ある。FIG. 2 is a block diagram of a typical comparator used in a conventional parallel type A / D converter. Reference numerals 1 and 2 are positive and negative terminals of a power supply, 3 is a comparison voltage input terminal, and 4 is a comparison voltage input terminal. Is an output terminal, 5 is a signal input terminal, 6 and 9 are resistors, 12, 13, 14, and 16 are NPN transistors, and 17 is a current source. Further, FIG. 3 is a block diagram of a parallel type A / D converter configured by using the comparator shown in FIG. 2, 19 is a reference voltage source, 20 is a reference resistor string, and 21 is a signal input. Terminals, 22 are comparators, 23 are encoders, and 24 are output terminals.
つぎに、この並列型A/D変換器および比較器の動作を
説明する。Next, the operation of the parallel A / D converter and the comparator will be described.
基準抵抗列20と基準電圧源19とで比較器列22の比較電
圧を発生させる。すなわち、基準抵抗列20の各タップ電
圧は基準電圧源19の電圧を８等分した各電圧になる。そ
して比較器列22の各比較器の比較電圧入力端子には基準
抵抗列20の各タップ電圧が加わる。比較器は第２図に示
される構成であり、比較電圧入力端子３の電圧よりも信
号入力端子５の電圧が高い場合にはトランジスタ13が導
通状態になり、トランジスタ12はカットオフの状態にな
るので、トランジスタ14のコレクタ電流は抵抗９に流
れ、比較器出力端子４の電圧は電源端子１の電圧、すな
わち、ハイレベルになる。反対に比較電圧入力端子３の
電圧よりも信号入力端子５の電圧が低い場合にはトラン
ジスタ13がカットオフ状態になり、トランジスタ12は導
通状態になるので、トランジスタ14のコレクタ電流は抵
抗６に流れ、比較器電圧出力端子４の電圧は電源端子１
の電圧よりもトランジスタ14のコレクタ電流の電流値と
出力抵抗６の抵抗値の積だけ低い電圧、すなわち、ロー
レベルになる。比較器列22はその各比較電圧と信号入力
端子21の電圧と比較し、信号入力端子21の電圧が比較電
圧よりも高いと比較器の出力がハイレベルとなり、した
がって、信号入力端子21の電圧レベルに対応した数の比
較器出力がそれぞれハイレベルとなる。そして比較器列
22の出力を入力とするエンコーダ23は出力がハイレベル
の比較器の数に対応したデジタルコードを発生する。す
なわち、出力端子24には信号入力端子21の電圧に対応し
たデジタルコードが発生する。The reference resistor string 20 and the reference voltage source 19 generate a comparison voltage for the comparator string 22. That is, each tap voltage of the reference resistor string 20 becomes each voltage obtained by dividing the voltage of the reference voltage source 19 into eight equal parts. Then, each tap voltage of the reference resistor string 20 is applied to the comparison voltage input terminal of each comparator of the comparator string 22. The comparator has the configuration shown in FIG. 2, and when the voltage of the signal input terminal 5 is higher than the voltage of the comparison voltage input terminal 3, the transistor 13 becomes conductive and the transistor 12 becomes cut off. Therefore, the collector current of the transistor 14 flows through the resistor 9, and the voltage of the comparator output terminal 4 becomes the voltage of the power supply terminal 1, that is, the high level. On the contrary, when the voltage of the signal input terminal 5 is lower than the voltage of the comparison voltage input terminal 3, the transistor 13 is cut off and the transistor 12 is conductive, so that the collector current of the transistor 14 flows to the resistor 6. , The voltage of the comparator voltage output terminal 4 is the power supply terminal 1
The voltage becomes lower than the voltage of 1 by the product of the current value of the collector current of the transistor 14 and the resistance value of the output resistor 6, that is, the low level. The comparator array 22 compares each of the comparison voltages with the voltage of the signal input terminal 21, and when the voltage of the signal input terminal 21 is higher than the comparison voltage, the output of the comparator becomes high level, and therefore the voltage of the signal input terminal 21 is The number of comparator outputs corresponding to the level becomes high level. And comparator row
The encoder 23, which receives the output of 22 as its input, generates a digital code corresponding to the number of comparators whose output is high level. That is, a digital code corresponding to the voltage of the signal input terminal 21 is generated at the output terminal 24.
以上の動作で信号入力端子21のアナログ信号をデジタ
ル信号に変換して出力端子24に出力する。By the above operation, the analog signal of the signal input terminal 21 is converted into a digital signal and output to the output terminal 24.
発明が解決しようとする課題 しかしながら上記の従来の構成では、比較器の比較電
圧入力端子３にはトランジスタ14のコレクタ電流の電流
値をトランジスタ電流増幅率で割った電流がトランジス
タ12のベース電流として流れることになる。この電流は
基準抵抗列20に流れるためそのタップ電圧の理想値に対
して誤差が生じる。各比較器の比較電圧入力端子３に流
れる電流をＩbとすると、基準抵抗列20のタップ電圧に
発生する誤差電圧は次式で表される。However, in the above-described conventional configuration, the current obtained by dividing the current value of the collector current of the transistor 14 by the transistor current amplification factor flows as the base current of the transistor 12 in the comparison voltage input terminal 3 of the comparator. It will be. Since this current flows through the reference resistor string 20, an error occurs with respect to the ideal value of the tap voltage. Assuming that the current flowing through the comparison voltage input terminal 3 of each comparator is I b , the error voltage generated in the tap voltage of the reference resistor string 20 is expressed by the following equation.
ΔVr（ｎ）＝Ｉb・Ｒ・（２N−ｎ）・n/2 ここでｎは比較器列22の比較器の端からの番号、Ｒは
基準抵抗列20を構成する１つの抵抗の抵抗値、ＮはA/D
変換器のビット数（第３図の例では３）である。並列型
A/D変換器が正確に入力信号をデジタル信号に変換する
には基準抵抗列20のタップ電圧の誤差電圧を量子化電圧
よりも充分に小さく（実際には1/2程度以下）する必要
がある。そのためには基準抵抗列20を構成する各抵抗の
抵抗値を充分に小さくする必要がある。例えば、電流源
を構成するトランジスタ14の電流値を100μＡ、トラン
ジスタ12の電流増幅率を100とすると比較電圧入力端子
３には、最大、１μＡの電流が流れる。A/D変換器のビ
ット数を８ビット、量子化電圧を8mVとすると、基準抵
抗列20を構成する１つの抵抗の抵抗値を0.244Ω以下に
する必要であり、基準抵抗列20には約32.8mAの電流が流
れる。この様に基準抵抗列20のタップ電圧の精度を保つ
ために大きな電流を流す必要があり、消費電力が大きく
なるという欠点を有していた。 ΔVr (n) = I b · R · (2 N -n) · n / 2 where n is the number of from the end of the comparators of the comparator row 22, R is one constituting a reference resistor row 20 of the resistor Resistance value, N is A / D
It is the number of bits of the converter (3 in the example of FIG. 3). Parallel type
In order for the A / D converter to accurately convert the input signal into a digital signal, it is necessary to make the error voltage of the tap voltage of the reference resistor string 20 sufficiently smaller than the quantization voltage (actually about 1/2 or less). is there. For that purpose, it is necessary to sufficiently reduce the resistance value of each resistor constituting the reference resistor string 20. For example, if the current value of the transistor 14 constituting the current source is 100 μA and the current amplification factor of the transistor 12 is 100, a maximum current of 1 μA flows through the comparison voltage input terminal 3. Assuming that the number of bits of the A / D converter is 8 bits and the quantization voltage is 8 mV, the resistance value of one resistor that constitutes the reference resistor string 20 must be 0.244Ω or less, and 32.8mA current flows. As described above, it is necessary to flow a large current in order to maintain the accuracy of the tap voltage of the reference resistor string 20, and there is a drawback that the power consumption increases.
本発明は上記従来の問題点を解決するもので、入力電
流を削減し、同じ回路の複数個をA/D変換器の基準抵抗
列に接続しても支障のない比較器を提供することを目的
とする。The present invention is to solve the above-mentioned conventional problems, and to provide a comparator that reduces the input current and has no problem even if a plurality of the same circuits are connected to a reference resistor string of an A / D converter. To aim.
課題を解決するための手段 この目的を達成するために本発明は、エミッタを共通
接続した一導電形の第1,第２のトランジスタ（12,13）
の前記エミッタ共通接続点に第１の電流源（14）を接続
して成る第１の差動回路と、前記第１のトランジスタ
（12）のベースに接続された第１の入力端子（３）と、
前記第２のトランジスタ（13）のベースに接続された第
２の入力端子（５）と、前記第１の入力端子にゲートを
接続した逆導電形の第１のMOSトランジスタ（10）並び
に、前記第２の入力端子にゲートを接続した逆導電形の
第２のMOSトランジスタ（11）のソースを共通接続する
と共に、前記第２のMOSトランジスタのドレインを前記
第１の入力端子（３）に接続して成る第２の差動回路
と、前記第１の電流源（14）と同一の電流値で動作する
第２の電流源（15）と、電源端子にコレクタを接続しエ
ミッタに前記第２の電流源（15）の電流が与えられる一
導電形の第３のトランジスタ（18）と、前記第３のトラ
ンジスタのベース電流をミラー反転し、ミラー反転した
電流を前記第２の差動回路のソース共通接続点に与える
電流ミラー回路（8,7）とを備えた比較器である。Means for Solving the Problems To achieve this object, the present invention provides a first conductivity type first and second transistors (12, 13) having emitters commonly connected.
A first differential circuit formed by connecting a first current source (14) to the common emitter connection point, and a first input terminal (3) connected to the base of the first transistor (12). When,
A second input terminal (5) connected to the base of the second transistor (13); a first MOS transistor (10) of the opposite conductivity type having a gate connected to the first input terminal; and The source of a second MOS transistor (11) of the opposite conductivity type whose gate is connected to the second input terminal is commonly connected, and the drain of the second MOS transistor is connected to the first input terminal (3). And a second current source (15) that operates at the same current value as that of the first current source (14), a collector connected to a power supply terminal, and a second emitter connected to the second current source (15). And a third transistor (18) of one conductivity type to which the current of the current source (15) is applied, and the base current of the third transistor is mirror-inverted, and the mirror-inverted current is supplied to the second differential circuit. Equipped with a current mirror circuit (8,7) that is applied to the common source connection point A comparator.
作用 この構成によって、第1,第２の入力端子3,5に差動の
入力信号が与えられ、第１のトランジスタ12のエミッタ
電流の増大に合わせて、第１のトランジスタのベース電
流が増大しても、第２のMOSトランジスタのドレインか
ら供給される電流によって、第１のトランジスタのベー
ス電流が補償され、第１の入力端子側から内部をみた入
力電流が低減される。By this configuration, differential input signals are given to the first and second input terminals 3 and 5, and the base current of the first transistor increases in accordance with the increase of the emitter current of the first transistor 12. However, the base current of the first transistor is compensated by the current supplied from the drain of the second MOS transistor, and the input current seen from the first input terminal side is reduced.
もし、本発明の比較器の複数個を基準抵抗列の各カッ
プに用いてA/D変換器を構成する場合、基準抵抗列を構
成する各抵抗を高い抵抗値にすることが可能になり、消
費電流を低減することができる。If a plurality of the comparator of the present invention is used for each cup of the reference resistance series to configure the A / D converter, each resistance forming the reference resistance series can have a high resistance value. It is possible to reduce current consumption.
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。第１図は本発明実施例の比較器の構成図で
ある。第１図において1,2は電源端子、３は比較電圧入
力端子、５は信号入力端子、４は比較器出力端子、6,9
は抵抗、12,13,14,15,16,18はバイポーラNPNトランジス
タ、7,8,10,11はMOSトランジスタ、17は電流源である。
この比較器について、その動作を説明する。Embodiment One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a comparator according to an embodiment of the present invention. In FIG. 1, 1 and 2 are power supply terminals, 3 is a comparison voltage input terminal, 5 is a signal input terminal, 4 is a comparator output terminal, and 6, 9
Is a resistor, 12, 13, 14, 15, 16, 18 are bipolar NPN transistors, 7, 8, 10, 11 are MOS transistors, and 17 is a current source.
The operation of this comparator will be described.
電流源17とトランジスタ14,15,16は定電流源回路を構
成する。トランジスタ7,8も定電流源回路を構成する
が、トランジスタ８に流れる基準電流はトランジスタ18
のコレクタ電流の電流増幅率分の１の電流である。尚、
トランジスタ14,15,18に流れる電流は同じ電流値をと
る。第１図では比較器１つであるが複数個接続して構成
可能である。The current source 17 and the transistors 14, 15 and 16 form a constant current source circuit. The transistors 7 and 8 also form a constant current source circuit, but the reference current flowing in the transistor 8 is the transistor 18
It is a current which is a current amplification factor divided by 1 of the collector current. still,
The currents flowing through the transistors 14, 15, 18 have the same current value. Although one comparator is shown in FIG. 1, it can be configured by connecting a plurality of comparators.
比較器の比較電圧入力端子３には基準抵抗列20のタッ
プ電圧が加わる。比較電圧入力端子３の電圧よりも信号
入力端子５の電圧が高い場合には、トランジスタ13が導
通状態になり、トランジスタ12はカットオフ状態になる
のでトランジスタ14のコレクタ電流は抵抗９に流れ、ト
ランジスタ12には流れないので比較器出力端子４の電圧
は電源端子１の電圧のハイレベルになる。一方、比較電
圧入力端子３の電圧よりも信号入力端子５の電圧が低い
場合にはトランジスタ13がカットオフ状態になり、トラ
ンジスタ12は導通状態になるのでトランジスタ14のコレ
クタ電流は抵抗６に流れ、比較器電圧出力端子４の電圧
は電源端子１の電圧よりもトランジスタ14のコレクタ電
流値と抵抗６の抵抗値との積だけ低い電圧のローレベル
になる。ところでトランジスタ７に流れるドレイン電流
はトランジスタ14に流れるコレクタ電流の電流増幅率分
の１の電流であり、トランジスタ12、あるいは13が導通
状態になるときのベース電流に相当する。比較電圧入力
端子３よりも信号入力端子５の電圧が高いトランジスタ
11はカットオフ状態になり、トランジスタ10が導通状態
になるのでトランジスタ７に流れるドレイン電流はトラ
ンジスタ10を通り電源端子２に流れる。この時トランジ
スタ12はカットオフ状態にあるためベース電流がなく比
較電圧入力端子３よりトランジスタ12に電流は流れな
い。又、電圧入力端子３よりも信号入力端子５の電圧が
低いとトランジスタ10はカットオフ状態になり、トラン
ジスタ11は導通状態になりトランジスタ７に流れるドレ
イン電流はトランジスタ12のベースに流れる。この時ト
ランジスタ12は導通状態にあり、トランジスタ14のコレ
クタ電流の電流増幅率分の１がベース電流になるがこの
電流はトランジスタ11のドレイン電流に等しい。したが
って比較電圧入力端子３よりトランジスタ12に流れる電
流は発生しない。The tap voltage of the reference resistor string 20 is applied to the comparison voltage input terminal 3 of the comparator. When the voltage of the signal input terminal 5 is higher than the voltage of the comparison voltage input terminal 3, the transistor 13 is turned on and the transistor 12 is cut off, so that the collector current of the transistor 14 flows to the resistor 9 and Since it does not flow to 12, the voltage of the comparator output terminal 4 becomes the high level of the voltage of the power supply terminal 1. On the other hand, when the voltage of the signal input terminal 5 is lower than the voltage of the comparison voltage input terminal 3, the transistor 13 is cut off and the transistor 12 is conductive, so that the collector current of the transistor 14 flows to the resistor 6. The voltage of the comparator voltage output terminal 4 becomes a low level which is lower than the voltage of the power supply terminal 1 by the product of the collector current value of the transistor 14 and the resistance value of the resistor 6. By the way, the drain current flowing through the transistor 7 is a current which is 1 / a current amplification factor of the collector current flowing through the transistor 14, and corresponds to the base current when the transistor 12 or 13 becomes conductive. A transistor in which the voltage of the signal input terminal 5 is higher than that of the comparison voltage input terminal 3.
Since 11 is in a cut-off state and the transistor 10 is conductive, the drain current flowing in the transistor 7 flows through the transistor 10 to the power supply terminal 2. At this time, since the transistor 12 is in the cut-off state, there is no base current and no current flows from the comparison voltage input terminal 3 to the transistor 12. When the voltage of the signal input terminal 5 is lower than that of the voltage input terminal 3, the transistor 10 is cut off, the transistor 11 is turned on, and the drain current flowing through the transistor 7 flows through the base of the transistor 12. At this time, the transistor 12 is in the conductive state, and one part of the current amplification factor of the collector current of the transistor 14 becomes the base current, which is equal to the drain current of the transistor 11. Therefore, no current flows from the comparison voltage input terminal 3 to the transistor 12.
以上の様に比較電圧入力端子３には信号入力端子５の
電圧値が比較電圧入力端子３の電圧値より高くても、低
くても比較電圧入力端子３には電流が流れない。従っ
て、基準抵抗列20に流す電流を充分小さくしても従来の
A/D変換器と同等の精度を保つことが可能になり基準抵
抗列における電力消費を大幅に低減することができる。As described above, no current flows in the comparison voltage input terminal 3 regardless of whether the voltage value of the signal input terminal 5 is higher or lower than the voltage value of the comparison voltage input terminal 3. Therefore, even if the current flowing through the reference resistor string 20 is made sufficiently small,
It is possible to maintain the same accuracy as the A / D converter, and it is possible to greatly reduce the power consumption in the reference resistor string.
発明の効果 本発明によれば、第1,第２の入力端子に差動の入力信
号が与えられ、第１のトランジスタのエミッタ電流の増
大に合わせて、第１のトランジスタのベース電流が増大
しても、第２のMOSトランジスタのドレインから供給さ
れる電流によって、第１のトランジスタのベース電流が
補償され、第１の入力端子側から内部をみた入力電流が
低減される。EFFECTS OF THE INVENTION According to the present invention, differential input signals are applied to the first and second input terminals, and the base current of the first transistor increases as the emitter current of the first transistor increases. However, the base current of the first transistor is compensated by the current supplied from the drain of the second MOS transistor, and the input current seen from the first input terminal side is reduced.
もし、本発明の比較器の複数個を基準抵抗列の各カッ
プに用いてA/D変換器を構成する場合、基準抵抗列を構
成する各抵抗を高い抵抗値にすることが可能になり、消
費電流を低減することができる。If a plurality of the comparator of the present invention is used for each cup of the reference resistance series to configure the A / D converter, each resistance forming the reference resistance series can have a high resistance value. It is possible to reduce current consumption.
第１図は本発明の一実施例比較器の構成図、第２図は従
来の比較器の構成図、第３図は並列型A/D変換器のブロ
ック図である。 1,2……電源端子、３……比較電圧入力端子、４……比
較器出力端子、５……信号入力端子、6,9……抵抗、7,
8,10,11……MOSトランジスタ、12,13,14,15,16,18……
トランジスタ、17……電流源、19……基準電圧源、20…
…基準抵抗列、21……信号入力端子、22……比較器列、
23……エンコーダ、24……出力端子。FIG. 1 is a block diagram of a comparator according to an embodiment of the present invention, FIG. 2 is a block diagram of a conventional comparator, and FIG. 3 is a block diagram of a parallel A / D converter. 1,2 …… Power supply terminal, 3 …… Comparison voltage input terminal, 4 …… Comparator output terminal, 5 …… Signal input terminal, 6,9 …… Resistance, 7,
8,10,11 …… MOS transistor, 12,13,14,15,16,18 ……
Transistor, 17 ... Current source, 19 ... Reference voltage source, 20 ...
… Reference resistor string, 21 …… Signal input terminal, 22 …… Comparison string,
23 …… Encoder, 24 …… Output terminal.
Claims (1)
２のトランジスタの前記エミッタ共通接続点に第１の電
流源を接続して成る第１の差動回路と、 前記第１のトランジスタのベースに接続された第１の入
力端子と、 前記第２のトランジスタのベースに接続された第２の入
力端子と、 前記第１の入力端子にゲートを接続した逆導電形の第１
のMOSトランジスタ並びに、前記第２の入力端子にゲー
トを接続した逆導電形の第２のMOSトランジスタのソー
スを共通接続すると共に、前記第２のMOSトランジスタ
のドレインを前記第１の入力端子に接続して成る第２の
差動回路と、 前記第１の電流源と同一の電流値で動作する第２の電流
源と、 電源端子にコレクタを接続しエミッタに前記第２の電流
源の電流が与えられる一導電形の第３のトランジスタ
と、 前記第３のトランジスタのベース電流をミラー反転し、
ミラー反転した電流を前記第２の差動回路のソース共通
接続点に与える電流ミラー回路とを備えた比較器。1. A first differential circuit in which a first current source is connected to the emitter common connection point of first and second transistors of one conductivity type whose emitters are commonly connected, and said first differential circuit. A first input terminal connected to the base of the transistor, a second input terminal connected to the base of the second transistor, and a first opposite conductivity type having a gate connected to the first input terminal.
And a source of a second MOS transistor of reverse conductivity type having a gate connected to the second input terminal are commonly connected, and a drain of the second MOS transistor is connected to the first input terminal. And a second current source that operates at the same current value as the first current source, a collector is connected to the power supply terminal, and the current of the second current source is connected to the emitter. A given third transistor of one conductivity type, and the base current of the third transistor is mirror-inverted,
A current mirror circuit for applying a mirror-reversed current to the common source connection point of the second differential circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18903088A JPH0831782B2 (en) | 1988-07-28 | 1988-07-28 | Comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18903088A JPH0831782B2 (en) | 1988-07-28 | 1988-07-28 | Comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237824A JPH0237824A (en) | 1990-02-07 |
| JPH0831782B2 true JPH0831782B2 (en) | 1996-03-27 |
Family
ID=16234121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18903088A Expired - Lifetime JPH0831782B2 (en) | 1988-07-28 | 1988-07-28 | Comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831782B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681001B2 (en) * | 1994-08-31 | 1997-11-19 | 日本電気アイシーマイコンシステム株式会社 | Comparator circuit |
-
1988
- 1988-07-28 JP JP18903088A patent/JPH0831782B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237824A (en) | 1990-02-07 |
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