JPH08316327A - Method of manufacturing semiconductor device - Google Patents
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- JPH08316327A JPH08316327A JP7119472A JP11947295A JPH08316327A JP H08316327 A JPH08316327 A JP H08316327A JP 7119472 A JP7119472 A JP 7119472A JP 11947295 A JP11947295 A JP 11947295A JP H08316327 A JPH08316327 A JP H08316327A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に対で動作するＰチャネルＭＯＳ（以下、Ｐ
ＭＯＳと記す）およびＮチャネルＭＯＳ（以下、ＮＭＯ
Ｓと記す）トランジスタを用いた入力バッファを有する
半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, a pair of P-channel MOS (hereinafter referred to as P-channel MOS).
MOS and N channel MOS (hereinafter referred to as NMO).
(Denoted by S) A method of manufacturing a semiconductor device having an input buffer using a transistor.
【０００２】[0002]
【従来の技術】図６に、集積回路の入力バッファの一例
を示す。図６において、電源Ｖｃｃとグランド間にＰＭ
ＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２
が直列に接続され、各ゲートがパッド１に接続されるこ
とによってＣＭＯＳインバータ構成の入力バッファが構
成されている。この入力バッファにおいて、パッド１に
入力される入力電圧Ｖｉｎは、必ずしも、低レベル（以
下、Ｌレベルと記す）が０Ｖ、高レベル（以下、Ｈレベ
ルと記す）が電源電圧Ｖｃｃであるとは限らず、例えば
ＴＴＬ(transistor-transistor logic) レベル入力を許
容する製品の場合には、Ｈレベルが最低２．２Ｖ、Ｌレ
ベルが最高０．８Ｖまで正常に動作しなければならな
い。2. Description of the Related Art FIG. 6 shows an example of an input buffer of an integrated circuit. In FIG. 6, PM is connected between the power supply Vcc and the ground.
OS transistor M1 and NMOS transistor M2
Are connected in series, and each gate is connected to the pad 1 to form an input buffer having a CMOS inverter structure. In this input buffer, the input voltage Vin input to the pad 1 is not always 0 V at low level (hereinafter referred to as L level) and the power supply voltage Vcc at high level (hereinafter referred to as H level). However, for example, in the case of a product which allows a TTL (transistor-transistor logic) level input, the H level must operate normally at a minimum of 2.2V and the L level at a maximum of 0.8V.
【０００３】一方、半導体装置において、入力バッファ
の論理しきい値（入力しきい値）の近傍では、図７に示
すように、入力レベルがＨレベルであるかＬレベルであ
るかを確定できない不安定な領域が存在する。図７にお
いて、動作不安定領域は入力Ｈレベル規格下限（ＴＴＬ
レベルの場合は、２．２Ｖ）と入力Ｌレベル規格上限
（ＴＴＬレベルの場合は、０．８Ｖ）に挟まれる領域内
に収まっている必要がある。ここで、Ｈレベル側入力マ
ージンとＬレベル側入力マージンがほぼ同程度にとれる
ような電圧に入力しきい値を設定すれば、入力レベルマ
ージンが最も大きくなる。On the other hand, in the semiconductor device, in the vicinity of the logical threshold value (input threshold value) of the input buffer, as shown in FIG. 7, it is impossible to determine whether the input level is H level or L level. There is a stable region. In FIG. 7, the unstable operation region is the lower limit of the input H level standard (TTL
In the case of the level, it is necessary to be within the region between 2.2V) and the upper limit of the input L level standard (0.8V in the case of TTL level). Here, if the input threshold value is set to a voltage such that the H-level side input margin and the L-level side input margin are approximately the same, the input level margin becomes maximum.
【０００４】[0004]
【発明が解決しようとする課題】しかし、実際には、プ
ロセスばらつきによるＭＯＳ特性の変動により、入力し
きい値はある程度ばらついてしまう。例えば、ＮＭＯＳ
トランジスタの電流駆動能力が低くできてしまった場合
には入力しきい値電圧は高くなり、図８に示すように、
Ｈレベル側の入力マージンの小さい製品になってしま
う。ＭＯＳトランジスタの電流駆動能力はゲート長のば
らつきによって変動するが、一般に、ＮＭＯＳトランジ
スタとＰＭＯＳトランジスタではドレイン電流のゲート
長依存性の強さに違いがあるため、ゲート長がばらつく
ことによってＰＭＯＳトランジスタとＮＭＯＳトランジ
スタの電流駆動能力のバランスが変わり、入力しきい値
が最適値からずれて入力レベルのマージンの小さい製品
ができる可能性があった。However, in reality, the input threshold value varies to some extent due to variations in MOS characteristics due to process variations. For example, NMOS
When the current driving capability of the transistor is reduced, the input threshold voltage becomes high, and as shown in FIG.
The product has a small input margin on the H level side. The current drivability of a MOS transistor varies depending on the variation in the gate length. Generally, the NMOS transistor and the PMOS transistor have different strengths in the dependency of the drain current on the gate length. There is a possibility that the balance of the current drive capability of the transistor will change and the input threshold value will deviate from the optimum value, resulting in a product with a small input level margin.
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、プロセス変動が生じ
ても製品の入力バッファの入力しきい値を常に最適な値
に調整し、入力レベルに対する動作マージンの大きい製
品を実現することが可能な半導体装置の製造方法を提供
することにある。The present invention has been made in view of the above problems, and an object of the present invention is to constantly adjust the input threshold value of the input buffer of a product to an optimum value even if a process variation occurs, and input the same. It is an object of the present invention to provide a semiconductor device manufacturing method capable of realizing a product having a large operation margin with respect to a level.
【０００６】[0006]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、第１導電型のＭＯＳトランジスタ
と、この第１の導電型のＭＯＳトランジスタと対の関係
で動作する互いに並列接続された複数段の第２導電型の
ＭＯＳトランジスタと、この複数段の第２導電型のＭＯ
Ｓトランジスタの各々のゲート間に接続された複数のヒ
ューズと、複数段の第２導電型のＭＯＳトランジスタの
うちの最終段のゲートと基準電位点間に接続されたバイ
アス手段とを有する入力バッファをウエハ上に設けると
ともに、このウエハ上に入力バッファの各ＭＯＳトラン
ジスタと対応する第１，第２導電型のＭＯＳトランジス
タのゲート幅を任意に設定し、入力しきい値を測定する
テスト回路を設け、このテスト回路の測定結果から所望
の入力しきい値を得るための最適な第１，第２導電型の
ＭＯＳトランジスタのゲート幅の比を求め、入力バッフ
ァの第１，第２導電型のＭＯＳトランジスタのゲート幅
の比がテスト回路で求めたゲート幅の比になるようにヒ
ューズを切断する。In order to achieve the above-mentioned object, in the present invention, a first conductivity type MOS transistor and a parallel connection of the first conductivity type MOS transistor operating in a pair relationship with each other are provided. And a plurality of stages of the second-conductivity-type MOS transistors, and a plurality of stages of the second-conductivity-type MO transistors.
An input buffer having a plurality of fuses connected between the respective gates of the S transistors and a bias means connected between the gate of the final stage of the plurality of stages of the second conductivity type MOS transistors and the reference potential point A test circuit is provided on the wafer, on which the gate widths of the MOS transistors of the first and second conductivity types corresponding to the MOS transistors of the input buffer are arbitrarily set and the input threshold is measured. The optimum gate width ratio of the first and second conductivity type MOS transistors for obtaining a desired input threshold value is obtained from the measurement result of this test circuit, and the first and second conductivity type MOS transistors of the input buffer are obtained. The fuse is cut so that the ratio of the gate widths of the above becomes the ratio of the gate widths obtained by the test circuit.
【０００７】[0007]
【作用】ウエハ上に設けられたテスト回路において、第
１，第２導電型のＭＯＳトランジスタのゲート幅を任意
に設定して入力しきい値を測定し、この測定結果から所
望の入力しきい値を得るための最適な第１，第２導電型
のＭＯＳトランジスタのゲート幅の比を求める。そし
て、入力バッファの第１，第２導電型のＭＯＳトランジ
スタのゲート幅の比がテスト回路で求めた最適値となる
ように、入力バッファの複数段の第２導電型のＭＯＳト
ランジスタの各々のゲート間に接続された複数のヒュー
ズを適宜切断する。In the test circuit provided on the wafer, the input threshold value is measured by arbitrarily setting the gate widths of the first and second conductivity type MOS transistors, and the desired input threshold value is measured from the measurement result. An optimum ratio of the gate widths of the first and second conductivity type MOS transistors for obtaining is obtained. Then, the gates of the plurality of stages of the second conductivity type MOS transistors of the input buffer are set so that the ratio of the gate widths of the first and second conductivity type MOS transistors of the input buffer becomes the optimum value obtained by the test circuit. The plurality of fuses connected between them are appropriately cut.
【０００８】[0008]
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。図１は、本発明の一実施例を示す
回路図であり、図中、（Ａ）は入力バッファを、（Ｂ）
は入力しきい値の測定用テスト回路をそれぞれ示してい
る。図１において、入力バッファ（Ａ）は、電源Ｖｃｃ
にソースが接続されたＰＭＯＳ（第１導電型のＭＯＳ）
トランジスタＭ１１と、このＰＭＯＳトランジスタＭ１
１とドレインが共通接続されかつ各ソースが接地された
例えば５段のＮＭＯＳ（第２導電型のＭＯＳ）トランジ
スタＭ２１〜Ｍ２５と、各段のＮＭＯＳトランジスタＭ
２１〜Ｍ２５の各ゲート間に接続された４個のヒューズ
ｆ１１〜ｆ１４と、５段目のＮＭＯＳトランジスタＭ２
５のゲートとグランド間に接続されたヒューズｆ１５と
から構成されている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the present invention, in which (A) is an input buffer and (B) is an input buffer.
Indicate test circuits for measuring the input threshold, respectively. In FIG. 1, the input buffer (A) is a power supply Vcc.
Source connected to PMOS (first conductivity type MOS)
Transistor M11 and this PMOS transistor M1
For example, five-stage NMOS (second conductivity type MOS) transistors M21 to M25 in which 1 and a drain are commonly connected and each source is grounded, and each-stage NMOS transistor M
Four fuses f11 to f14 connected between the respective gates of 21 to M25 and a fifth-stage NMOS transistor M2
5 and a fuse f15 connected between the gate and the ground.
【０００９】この入力バッファ（Ａ）において、ＰＭＯ
ＳトランジスタＭ１１と１段目のＮＭＯＳトランジスタ
Ｍ２１の各ゲートがパッドＰ１１に共通に接続されるこ
とにより、ＣＭＯＳインバータを構成している。ここ
で、ＮＭＯＳトランジスタＭ２１〜Ｍ２５の各ゲート幅
をそれぞれＷ２１〜Ｗ２５とする。また、ヒューズｆ１
１〜ｆ１５は、ポリシリコン（ｐｏｌｙ Ｓｉ）で形成
され、レーザ光を照射することによって切断可能となっ
ている。そして、ヒューズｆ１１〜ｆ１５のいずれか１
本が切断されることにより、本回路が使用可能となる。In this input buffer (A), the PMO
Gates of the S-transistor M11 and the first-stage NMOS transistor M21 are commonly connected to the pad P11 to form a CMOS inverter. Here, it is assumed that the gate widths of the NMOS transistors M21 to M25 are W21 to W25, respectively. In addition, the fuse f1
1 to f15 are formed of polysilicon (poly Si) and can be cut by irradiating with laser light. Then, one of the fuses f11 to f15
When the book is cut, the circuit can be used.
【００１０】一方、入力しきい値の測定用テスト回路
（Ｂ）は、入力バッファ（Ａ）と同様に、１個のＰＭＯ
ＳトランジスタＭ３１と、このＰＭＯＳトランジスタＭ
３１とドレインが共通に接続された５個のＮＭＯＳトラ
ンジスタＭ４１〜Ｍ４５とから構成され、ＰＭＯＳトラ
ンジスタＭ３１およびＮＭＯＳトランジスタＭ４１の各
ゲートがパッドＰ２１に、ＰＭＯＳトランジスタＭ３１
のソースがパッドＰ２２に、ＰＭＯＳトランジスタＭ３
１およびＮＭＯＳトランジスタＭ４１〜Ｍ４５の各ドレ
インがパッドＰ２３に、ＮＭＯＳトランジスタＭ４１〜
Ｍ４５の各ソースがパッド２４に、ＮＭＯＳトランジス
タＭ４２〜Ｍ４５の各ゲートがパッドＰ２５〜Ｐ２８に
それぞれ接続されている。On the other hand, the input threshold measuring test circuit (B) has one PMO as in the input buffer (A).
The S transistor M31 and this PMOS transistor M
31 and five NMOS transistors M41 to M45 whose drains are commonly connected, and the gates of the PMOS transistor M31 and the NMOS transistor M41 are connected to the pad P21 and the PMOS transistor M31.
Source is on pad P22 and PMOS transistor M3
1 and the drains of the NMOS transistors M41 to M45 are connected to the pad P23, and the NMOS transistors M41 to M45
The sources of M45 are connected to the pad 24, and the gates of the NMOS transistors M42 to M45 are connected to the pads P25 to P28, respectively.
【００１１】この測定用テスト回路（Ｂ）において、Ｐ
ＭＯＳトランジスタＭ３１およびＮＭＯＳトランジスタ
Ｍ４１〜Ｍ４５の各ゲート幅は、入力バッファ（Ａ）の
対応するＰＭＯＳトランジスタＭ１１およびＮＭＯＳト
ランジスタＭ２１〜Ｍ２５の各ゲート幅と同一に設定さ
れている。また、この測定用テスト回路（Ｂ）は、例え
ば、入力バッファ（Ａ）が配置されるチップ内、または
当該チップ外に専用に設けられたテストチップ内に配置
される。なお、測定用テスト回路（Ｂ）をスクライブラ
イン内に配置することも可能である。In this measurement test circuit (B), P
The gate widths of the MOS transistor M31 and the NMOS transistors M41 to M45 are set to be the same as the gate widths of the corresponding PMOS transistor M11 and NMOS transistors M21 to M25 of the input buffer (A). The measurement test circuit (B) is arranged, for example, in a chip in which the input buffer (A) is arranged or in a test chip exclusively provided outside the chip. The measurement test circuit (B) can be arranged in the scribe line.
【００１２】上記の構成において、ウエハが完成した
後、製品の動作試験を行う前に、先ず測定用テスト回路
（Ｂ）を用いて入力しきい値の測定を行う。その測定方
法としては、先ず、パッドＰ２２を電源電圧Ｖｃｃに、
パッドＰ２４を接地電位にそれぞれ固定し、パッドＰ２
１およびパッドＰ２５〜Ｐ２８に全く同じ入力電圧Ｖｉ
ｎを与える。入力しきい値の定義は任意であるが、例え
ば図２（Ａ）に示すように、出力電圧Ｖｏｕｔが１／２
Ｖｃｃになるときの入力電圧Ｖｔ１を入力しきい値と定
義する場合は、パッドＰ２１およびパッドＰ２５〜Ｐ２
８に与える入力電圧Ｖｉｎを変化させながら、パッドＰ
２３の電位をモニターし、パッドＰ２３の電位が１／２
Ｖｃｃになったときの入力電圧Ｖｉｎが入力しきい値と
なる。In the above structure, after the wafer is completed and before the operation test of the product, the input test threshold value is first measured using the measurement test circuit (B). As the measuring method, first, the pad P22 is set to the power supply voltage Vcc,
The pads P24 are fixed to the ground potential, and the pads P2
1 and pads P25 to P28 have exactly the same input voltage Vi
give n. Although the definition of the input threshold value is arbitrary, for example, as shown in FIG.
When defining the input voltage Vt1 when Vcc is reached as the input threshold value, the pad P21 and the pads P25 to P2 are used.
8 while changing the input voltage Vin applied to the pad P
23 is monitored, and the potential of the pad P23 is 1/2
The input voltage Vin when it reaches Vcc becomes the input threshold value.
【００１３】また、図２（Ｂ）に示すように、直流貫通
電流が最大になるときの入力電圧Ｖｔ２を入力しきい値
と定義する場合は、パッドＰ２１およびパッドＰ２５〜
Ｐ２８に与える入力電圧Ｖｉｎを変化させながら、パッ
ドＰ２２に流入する（又は、パッドＰ２４から流出す
る）電流値をモニターし、その電流値が最大となったと
きの入力電圧Ｖｉｎが入力しきい値となる。この測定方
法を用いる場合には、パッドＰ２３の電位をモニターす
る必要がないため、パッドＰ２３は不要となる。このよ
うにして求められた入力しきい値は、ＮＭＯＳトランジ
スタの総ゲート幅がＷ２１＋Ｗ２２＋Ｗ２３＋Ｗ２４＋
Ｗ２５のときのものである。Further, as shown in FIG. 2B, when the input voltage Vt2 when the DC through current becomes maximum is defined as the input threshold value, the pad P21 and the pads P25 to P25.
While changing the input voltage Vin applied to P28, the current value flowing into the pad P22 (or flowing out from the pad P24) is monitored, and the input voltage Vin when the current value becomes the maximum is the input threshold value. Become. When this measuring method is used, it is not necessary to monitor the potential of the pad P23, so the pad P23 becomes unnecessary. As for the input threshold value thus obtained, the total gate width of the NMOS transistor is W21 + W22 + W23 + W24 +
This is for W25.
【００１４】次に、パッドＰ２２，Ｐ２４の電位はその
ままで、パッドＰ２８を接地電位に固定し、パッドＰ２
１およびパッドＰ２５〜Ｐ２７に同一の入力電位Ｖｉｎ
を与えて、上述の場合と同様にして入力しきい値を測定
する。この場合のＮＭＯＳトランジスタの総ゲート幅
は、Ｗ２１＋Ｗ２２＋Ｗ２３＋Ｗ２４である。同様に、
パッドＰ２８とＰ２７を接地電位に固定して測定する
と、総ゲート幅がＷ２１＋Ｗ２２＋Ｗ２３の場合の入力
しきい値が求まり、パッドＰ２８〜Ｐ２６を接地電位に
固定すると、総ゲート幅がＷ２１＋Ｗ２２の場合の入力
しきい値が求まり、パッドＰ２８〜Ｐ２５を接地電位に
固定すると、総ゲート幅がＷ２１のみの場合の入力しき
い値が求まる。Next, while the potentials of the pads P22 and P24 remain unchanged, the pad P28 is fixed to the ground potential and the pad P2 is fixed.
1 and pads P25 to P27 have the same input potential Vin
And the input threshold value is measured in the same manner as in the above case. In this case, the total gate width of the NMOS transistor is W21 + W22 + W23 + W24. Similarly,
When pads P28 and P27 are fixed to the ground potential and measured, the input threshold value when the total gate width is W21 + W22 + W23 is obtained. When pads P28 to P26 are fixed to the ground potential, the input when the total gate width is W21 + W22 is input. When the threshold value is obtained and the pads P28 to P25 are fixed to the ground potential, the input threshold value is obtained when the total gate width is W21 only.
【００１５】この測定結果から、総ゲート幅がＷ２１，
Ｗ２１＋Ｗ２２，Ｗ２１＋Ｗ２２＋Ｗ２３，Ｗ２１＋Ｗ
２２＋Ｗ２３＋Ｗ２４，Ｗ２１＋Ｗ２２＋Ｗ２３＋Ｗ２
４＋Ｗ２５のうちで、入力しきい値が所望の値に最も近
い条件が分かる。次に、この結果を基に、例えばＷ２１
＋Ｗ２２＋Ｗ２３＋Ｗ２４＋Ｗ２５が最適な場合は、レ
ーザ光を照射することによって図１（Ａ）中のヒューズ
ｆ１５を切断することにより、製品の入力バッファの入
力しきい値を最適値に設定できる。このとき、入力バッ
ファの総ゲート幅は、測定用テスト回路（Ｂ）の各ＭＯ
Ｓトランジスタのゲート幅が入力バッファ（Ａ）の対応
する各ＭＯＳトランジスタのゲート幅と同一になるよう
に設定されていることから、Ｗ２１＋Ｗ２２＋Ｗ２３＋
Ｗ２４＋Ｗ２５となる。From this measurement result, the total gate width is W21,
W21 + W22, W21 + W22 + W23, W21 + W
22 + W23 + W24, W21 + W22 + W23 + W2
Among 4 + W25, the condition that the input threshold value is closest to the desired value can be found. Next, based on this result, for example, W21
When + W22 + W23 + W24 + W25 is optimal, the input threshold value of the input buffer of the product can be set to the optimal value by irradiating the laser beam to blow the fuse f15 in FIG. At this time, the total gate width of the input buffer depends on each MO of the measurement test circuit (B).
Since the gate width of the S transistor is set to be the same as the gate width of each corresponding MOS transistor of the input buffer (A), W21 + W22 + W23 +
It becomes W24 + W25.
【００１６】同様に、測定用テスト回路（Ｂ）の測定結
果から最適なゲート幅がＷ２１＋Ｗ２２＋Ｗ２３＋Ｗ２
４のときはヒューズｆ１４を、Ｗ２１＋Ｗ２２＋Ｗ２３
のときはヒューズ１３を、Ｗ２１＋Ｗ２２のときはヒュ
ーズｆ１２を、Ｗ２１のときはヒューズｆ１１をそれぞ
れレーザ光照射にて切断することにより、製品の入力バ
ッファのしきい値を最適化することができる。このよう
にして入力バッファのしきい値を最適化した後、製品の
動作試験を行うことになる。Similarly, from the measurement result of the measurement test circuit (B), the optimum gate width is W21 + W22 + W23 + W2.
When it is 4, the fuse f14 is replaced by W21 + W22 + W23.
The threshold value of the input buffer of the product can be optimized by disconnecting the fuse 13 in the case of, the fuse f12 in the case of W21 + W22, and the fuse f11 in the case of W21 by laser light irradiation. After optimizing the threshold value of the input buffer in this way, a product operation test is performed.
【００１７】ここで、入力バッファのしきい値を最適化
するに当り、製品チップ１個につき製品の最も近い位置
（あるいは、製品チップ内）のテスト回路１個を測定
し、ウエハ内のテスト回路をすべて測定し、その後それ
ぞれのテスト回路の測定結果を対応する製品チップに反
映させてレーザカットによる調整を行うのが最も精度の
高い入力しきい値調整法であるが、テスト回路の測定時
間を短縮するために、１枚のウエハにつきテスト回路１
個を測定してそのウエハ上のすべての製品チップの入力
しきい値調整はその代表テストチップの測定結果に基づ
いて行うようにしても良い。あるいは、ロット内のプロ
セスばらつきが小さい場合は、１ロットにつきテストチ
ップ１個の測定を行い、それで求めた最適ゲート幅にな
るようにロット内のすべての製品の入力バッファのヒュ
ーズ切断を行っても良い。Here, in optimizing the threshold value of the input buffer, one test circuit at the position closest to the product (or in the product chip) is measured for each product chip, and the test circuit in the wafer is measured. The most accurate input threshold adjustment method is to measure all of the measurement results and then reflect the measurement results of each test circuit to the corresponding product chip to perform adjustment by laser cutting. Test circuit 1 per wafer for shortening
It is also possible to measure the individual pieces and adjust the input threshold values of all the product chips on the wafer based on the measurement result of the representative test chip. Alternatively, if the process variation within a lot is small, one test chip may be measured per lot, and the fuses of the input buffers of all products in the lot may be cut so that the optimum gate width is obtained. good.
【００１８】なお、図１の入力バッファ（Ａ）において
は、最終段のＮＭＯＳトランジスタＭ２５のゲートとグ
ランド（基準電位点）間にバイアス手段としてヒューズ
ｆ１５を接続するとしたが、図３（Ａ）に示すように、
ヒューズｆ１５に対して高抵抗値の抵抗Ｒを直列に接続
したり、あるいは図３（Ｂ）に示すように、ヒューズｆ
１５の代わりに高抵抗値の抵抗Ｒを接続し、ヒューズｆ
１１〜ｆ１４のレーザカットによる被切断ＮＭＯＳトラ
ンジスタのゲートをバイアスするようにしても良い。こ
れによれば、入力しきい値の調整不要の場合、即ち入力
バッファの総ゲート幅がＷ２１＋Ｗ２２＋Ｗ２３＋Ｗ２
４＋Ｗ２５の場合、レーザ光でヒューズを切断しなくて
もパッドＰ１１と電源（又は、グランド）間に流れる電
流を小さくできるので、ヒューズの切断不要に伴う工数
低減が図れる。In the input buffer (A) of FIG. 1, the fuse f15 is connected as a bias means between the gate of the NMOS transistor M25 at the final stage and the ground (reference potential point). As shown
A resistor R having a high resistance value is connected in series to the fuse f15, or as shown in FIG.
Connect a high resistance resistor R instead of 15, and fuse f
The gate of the NMOS transistor to be cut by laser cutting of 11 to f14 may be biased. According to this, when it is not necessary to adjust the input threshold, that is, the total gate width of the input buffer is W21 + W22 + W23 + W2.
In the case of 4 + W25, the current flowing between the pad P11 and the power supply (or the ground) can be reduced without cutting the fuse with the laser beam, so that the number of steps required for cutting the fuse can be reduced.
【００１９】また、上記実施例では、入力しきい値の調
整をＮＭＯＳトランジスタのゲート幅のサイズ調整によ
って行うとしたが、これに限定されるものではなく、Ｐ
ＭＯＳトランジスタのゲート幅のサイズ調整によって入
力しきい値の調整を行うようにすることも可能である。
この場合、製品の入力バッファは、例えば図４（Ａ）に
示すような回路構成となる。In the above embodiment, the adjustment of the input threshold value is performed by adjusting the size of the gate width of the NMOS transistor, but the present invention is not limited to this.
It is also possible to adjust the input threshold value by adjusting the size of the gate width of the MOS transistor.
In this case, the product input buffer has a circuit configuration as shown in FIG.
【００２０】すなわち、各ソースが電源Ｖｃｃに接続さ
れた例えば５段のＰＭＯＳ（第２導電型のＭＯＳ）トラ
ンジスタＭ１１〜Ｍ１５と、これらＰＭＯＳトランジス
タＭ１１〜Ｍ１５とドレインが共通に接続されかつソー
スが接地されたＮＭＯＳ（第１導電型のＭＯＳ）トラン
ジスタＭ２１とからなり、１段目のＰＭＯＳトランジス
タＭ１１およびＮＭＯＳトランジスタＭ２１の各ゲート
がパッドＰ１１に接続され、各段のＰＭＯＳトランジス
タＭ１１〜Ｍ１５の各ゲート間にヒューズｆ１１〜ｆ１
４がそれぞれ接続されるとともに、５段目のＰＭＯＳト
ランジスタＭ１５のゲートと電源Ｖｃｃ間にヒューズｆ
１５が接続された構成となる。That is, for example, five-stage PMOS (second conductivity type MOS) transistors M11 to M15 each source of which is connected to the power supply Vcc, and the drains of these PMOS transistors M11 to M15 are commonly connected and the sources are grounded. And the gates of the PMOS transistor M11 and the NMOS transistor M21 of the first stage are connected to the pad P11, and the gates of the PMOS transistors M11 to M15 of the respective stages are connected to each other. Fuses f11 to f1
4 are connected to each other, and a fuse f is connected between the gate of the fifth-stage PMOS transistor M15 and the power supply Vcc.
15 is connected.
【００２１】このとき用いる測定用テスト回路は、ＰＭ
ＯＳトランジスタのゲート幅ごとに入力しきい値を測定
できるようにしたものであり、その回路構成は図４
（Ｂ）に示すようになる。すなわち、入力バッファ
（Ａ）の場合と同様に、５段のＰＭＯＳトランジスタＭ
３１〜Ｍ３５と、これらＰＭＯＳトランジスタＭ３１〜
Ｍ３５とドレインが共通に接続されたＮＭＯＳトランジ
スタＭ４１とからなり、ＰＭＯＳトランジスタＭ３１お
よびＮＭＯＳトランジスタＭ４１の各ゲートがパッドＰ
２１に、ＰＭＯＳトランジスタＭ３１〜Ｍ３５の各ソー
スがパッドＰ２２に、ＰＭＯＳトランジスタＭ３１〜Ｍ
３５およびＮＭＯＳトランジスタＭ４１の各ドレインが
パッドＰ２３に、ＮＭＯＳトランジスタＭ４１のソース
がパッド２４に、ＰＭＯＳトランジスタＭ３２〜Ｍ３５
の各ゲートがパッドＰ２５〜Ｐ２８にそれぞれ接続され
る。The measuring test circuit used at this time is PM
The input threshold can be measured for each gate width of the OS transistor, and its circuit configuration is shown in FIG.
As shown in (B). That is, as in the case of the input buffer (A), the five-stage PMOS transistor M
31-M35 and these PMOS transistors M31-
M35 and an NMOS transistor M41 whose drains are commonly connected, and each gate of the PMOS transistor M31 and the NMOS transistor M41 has a pad P.
21, the sources of the PMOS transistors M31 to M35 are connected to the pad P22, and the PMOS transistors M31 to M35 are connected to the pad P22.
35 and the drains of the NMOS transistors M41 to the pad P23, the sources of the NMOS transistor M41 to the pad 24, and the PMOS transistors M32 to M35.
Gates are connected to the pads P25 to P28, respectively.
【００２２】上記の構成において、先の実施例の場合と
同様の測定方法によって入力しきい値が所望の値に最も
近い条件を求め、この測定結果を基にヒューズｆ１１〜
ｆ１５をレーザカットすることによってＰＭＯＳトラン
ジスタのゲート幅のサイズを調整することにより、入力
バッファ（Ａ）の入力しきい値を最適化することができ
る。なお、本実施例においても、図３（Ａ），（Ｂ）の
場合と同様に、ヒューズｆ１５に対して高抵抗値の抵抗
Ｒを直列に接続したり、ヒューズｆ１５の代わりに高抵
抗値の抵抗Ｒを接続することが可能である。In the above structure, the condition that the input threshold value is the closest to the desired value is obtained by the same measuring method as in the previous embodiment, and the fuses f11 to f11 are based on the measured result.
By adjusting the size of the gate width of the PMOS transistor by laser cutting f15, the input threshold value of the input buffer (A) can be optimized. Also in this embodiment, as in the case of FIGS. 3A and 3B, a resistor R having a high resistance value is connected in series to the fuse f15, or a fuse having a high resistance value is used instead of the fuse f15. It is possible to connect a resistor R.
【００２３】また、上記各実施例においては、ＣＭＯＳ
インバータ型の入力バッファを持つ製品に適用した場合
について説明したが、ＮＯＲ型の入力バッファを持つ製
品にも同様に適用可能である。図５（Ａ）に、ＮＯＲ型
の入力バッファに適用した場合の回路例を示す。この入
力バッファ（Ａ）は、電源Ｖｃｃとグランド間に直列に
接続されたＰＭＯＳトランジスタＭ５１，Ｍ５２および
ＮＭＯＳトランジスタＭ６０と、各ドレインがＰＭＯＳ
トランジスタＭ５２のドレインと共通に接続されかつ各
ソースが接地された５段のＮＭＯＳトランジスタＭ６１
〜Ｍ６５とを有している。In each of the above embodiments, the CMOS
The case where the invention is applied to the product having the inverter type input buffer has been described, but the invention is similarly applicable to the product having the NOR type input buffer. FIG. 5A shows a circuit example when applied to a NOR type input buffer. This input buffer (A) has PMOS transistors M51 and M52 and an NMOS transistor M60 connected in series between the power supply Vcc and the ground, and each drain having a PMOS.
A five-stage NMOS transistor M61 commonly connected to the drain of the transistor M52 and having its source grounded
To M65.
【００２４】この入力バッファ（Ａ）において、各段の
ＮＭＯＳトランジスタＭ６１〜Ｍ６５の各ゲート間には
ヒューズｆ１１〜ｆ１４がそれぞれ接続されるととも
に、最終段のＮＭＯＳトランジスタＭ６５のゲートとグ
ランド間にはヒューズｆ１５が接続されている。そし
て、ＰＭＯＳトランジスタＭ５２およびＮＭＯＳトラン
ジスタＭ６１の各ゲートがパッドＰ１１に接続され、Ｐ
ＭＯＳトランジスタＭ５１およびＮＭＯＳトランジスタ
Ｍ６０の各ゲートにはチップセレクト信号が印加される
ようになっている。In the input buffer (A), fuses f11 to f14 are connected between the gates of the NMOS transistors M61 to M65 in the respective stages, and a fuse is connected between the gate of the final stage NMOS transistor M65 and the ground. f15 is connected. The gates of the PMOS transistor M52 and the NMOS transistor M61 are connected to the pad P11, and P
A chip select signal is applied to each gate of the MOS transistor M51 and the NMOS transistor M60.
【００２５】図５（Ｂ）に、このＮＯＲ型の入力バッフ
ァ（Ａ）の入力しきい値のＮＭＯＳトランジスタのゲー
ト幅依存性を測定するためのテスト回路の回路例を示
す。この測定用テスト回路（Ｂ）は、基本的には入力バ
ッファ（Ａ）と同様に、直列に接続された２個のＰＭＯ
ＳトランジスタＭ７１，Ｍ７２と、ＰＭＯＳトランジス
タＭ７２とドレインが共通に接続された５段のＮＭＯＳ
トランジスタＭ８１〜Ｍ８５とからなり、ＰＭＯＳトラ
ンジスタＭ７２およびＮＭＯＳトランジスタＭ８１の各
ゲートがパッドＰ２１に接続され、ＰＭＯＳトランジス
タＭ７１のソースがパッドＰ２２に接続され、ＰＭＯＳ
トランジスタＭ７２およびＮＭＯＳトランジスタＭ８１
〜Ｍ８５の各ドレインがパッドＰ２３に接続され、ＰＭ
ＯＳトランジスタＭ７１のゲートおよびＮＭＯＳトラン
ジスタＭ８１〜Ｍ８５の各ソースがパッドＰ２４に接続
され、ＮＭＯＳトランジスタＭ８２〜Ｍ８５の各ゲート
がパッドＰ２５〜Ｐ２８にそれぞれ接続されている。FIG. 5B shows a circuit example of a test circuit for measuring the gate width dependence of the input threshold value of the NOR type input buffer (A) in the NMOS transistor. This measurement test circuit (B) basically includes two PMOs connected in series, like the input buffer (A).
S-transistors M71 and M72, and a 5-stage NMOS in which the drain is commonly connected to the PMOS transistor M72
The gates of the PMOS transistor M72 and the NMOS transistor M81 are connected to the pad P21, and the source of the PMOS transistor M71 is connected to the pad P22.
Transistor M72 and NMOS transistor M81
~ Each drain of M85 is connected to the pad P23,
The gate of the OS transistor M71 and the sources of the NMOS transistors M81 to M85 are connected to the pad P24, and the gates of the NMOS transistors M82 to M85 are connected to the pads P25 to P28, respectively.
【００２６】この測定用テスト回路（Ｂ）において、Ｐ
ＭＯＳトランジスタＭ７１，Ｍ７２およびＮＭＯＳトラ
ンジスタＭ８１〜Ｍ８５の各ゲート幅は、入力バッファ
（Ａ）の対応するＰＭＯＳトランジスタＭ５１，Ｍ５２
およびＮＭＯＳトランジスタＭ６１〜Ｍ６５の各ゲート
幅と同一に設定されている。また、測定用テスト回路
（Ｂ）には、入力バッファ（Ａ）のＮＭＯＳトランジス
タＭ６０に対応するＭＯＳトランジスタが存在しない
が、ＮＭＯＳトランジスタＭ６０は入力しきい値に影響
を及ぼさないためテスト回路には不要であり、省略して
ある。In this measurement test circuit (B), P
The gate widths of the MOS transistors M71 and M72 and the NMOS transistors M81 to M85 are the same as those of the corresponding PMOS transistors M51 and M52 of the input buffer (A).
And the gate widths of the NMOS transistors M61 to M65 are set to be the same. Further, the measurement test circuit (B) does not have a MOS transistor corresponding to the NMOS transistor M60 of the input buffer (A), but the NMOS transistor M60 does not affect the input threshold value and thus is not necessary for the test circuit. And omitted.
【００２７】このテスト回路（Ｂ）の測定法および入力
バッファ（Ａ）の入力しきい値調整法については、先に
説明した各実施例の場合に準ずる。また、このＮＯＲ型
の入力バッファ（Ａ）に適用した実施例の場合にも、図
３（Ａ），（Ｂ）の場合と同様に、ヒューズｆ１５に対
して高抵抗値の抵抗Ｒを直列に接続したり、ヒューズｆ
１５の代わりに高抵抗値の抵抗Ｒを接続することが可能
である。また、ＰＭＯＳトランジスタのゲート幅のサイ
ズ調整によって入力しきい値の調整を行うように構成す
ることも可能である。The measuring method of the test circuit (B) and the adjusting method of the input threshold value of the input buffer (A) are the same as those in the above-mentioned respective embodiments. Also in the case of the embodiment applied to the NOR type input buffer (A), as in the case of FIGS. 3A and 3B, the resistor R having a high resistance value is connected in series with the fuse f15. Connect or fuse f
Instead of 15, it is possible to connect a resistor R having a high resistance value. It is also possible to adjust the input threshold by adjusting the size of the gate width of the PMOS transistor.
【００２８】なお、上記のすべての実施例においては、
調整用のＭＯＳトランジスタを５個用いてゲート幅のサ
イズ調整を５段階で行う構成としたが、これに限定され
るものではなく、５段階よりも多くても少なくても良
い。ただし、調整用のＭＯＳトランジスタのサイズは、
起こり得るプロセスばらつきの範囲内で所望の入力しき
い値が必ず調整範囲内におさまるように決定しておく必
要がある。In all of the above embodiments,
The size of the gate width is adjusted in five steps by using five adjusting MOS transistors, but the invention is not limited to this, and the number may be more or less than five steps. However, the size of the adjustment MOS transistor is
It is necessary to determine that the desired input threshold value is always within the adjustment range within the range of possible process variations.
【００２９】[0029]
【発明の効果】以上説明したように、本発明によれば、
第１，第２導電型ＭＯＳトランジスタのゲート幅の比が
ヒューズカットによって任意に調整可能な入力バッファ
をウエハ上に設けるとともに、このウエハ上に入力バッ
ファの各ＭＯＳトランジスタと対応する第１，第２導電
型のＭＯＳトランジスタのゲート幅を任意に設定し、入
力しきい値を測定するテスト回路を設け、このテスト回
路の測定結果から所望の入力しきい値を得るための最適
な第１，第２導電型のＭＯＳトランジスタのゲート幅の
比を求め、入力バッファのゲート幅の比がテスト回路で
求めたゲート幅の比になるようにヒューズカットを実施
するようにしたことにより、ゲート長ばらつきのような
プロセス変動が生じても製品の入力バッファの入力しき
い値を常に最適な値に設定できるので、入力レベルに対
する動作マージンの大きい製品を実現することが可能と
なる。As described above, according to the present invention,
An input buffer whose gate width ratio of the first and second conductivity type MOS transistors is arbitrarily adjustable by fuse cutting is provided on the wafer, and the first and second MOS transistors of the input buffer corresponding to the input buffer are provided on the wafer. The gate width of the conductivity type MOS transistor is arbitrarily set, a test circuit for measuring the input threshold value is provided, and the optimum first and second values for obtaining the desired input threshold value from the measurement result of this test circuit are provided. The gate width ratio of the conductivity type MOS transistor is calculated, and the fuse is cut so that the ratio of the gate width of the input buffer becomes the ratio of the gate width calculated by the test circuit. The input threshold of the product's input buffer can always be set to the optimum value even if there is a large process variation. It is possible to realize a large product.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】入力しきい値の測定の際に用いる特性図であ
り、（Ａ）は入力電圧に対する出力電圧の特性を、
（Ｂ）は入力電圧に対する直流貫通電流の特性をそれぞ
れ示している。FIG. 2 is a characteristic diagram used when measuring an input threshold value. FIG. 2A shows a characteristic of an output voltage with respect to an input voltage,
(B) shows the characteristics of the direct current through current with respect to the input voltage.
【図３】本発明の変形例を示す回路図である。FIG. 3 is a circuit diagram showing a modified example of the present invention.
【図４】本発明の他の実施例を示す回路図である。FIG. 4 is a circuit diagram showing another embodiment of the present invention.
【図５】本発明のさらに他の実施例を示す回路図であ
る。FIG. 5 is a circuit diagram showing still another embodiment of the present invention.
【図６】入力バッファの一例の回路図である。FIG. 6 is a circuit diagram of an example of an input buffer.
【図７】入力しきい値と入力規格との関係を示す図であ
る。FIG. 7 is a diagram showing a relationship between an input threshold value and an input standard.
【図８】入力しきい値変動時の入力規格との関係を示す
図である。FIG. 8 is a diagram showing a relationship with an input standard when an input threshold changes.
ｆ１１〜ｆ１５ ヒューズ Ｍ１１〜Ｍ１５，Ｍ３１〜Ｍ３５ ＰチャネルＭＯＳト
ランジスタ Ｍ２１〜Ｍ２５，Ｍ４１〜Ｍ４５ ＮチャネルＭＯＳト
ランジスタ Ｐ１１，Ｐ２１〜Ｐ２８ パッドf11 to f15 fuses M11 to M15, M31 to M35 P channel MOS transistors M21 to M25, M41 to M45 N channel MOS transistors P11, P21 to P28 pads
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/0948 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H03K 19/0175 19/0948
Claims (2)
記第１の導電型のＭＯＳトランジスタと対の関係で動作
する互いに並列接続された複数段の第２導電型のＭＯＳ
トランジスタと、前記複数段の第２導電型のＭＯＳトラ
ンジスタの各々のゲート間に接続された複数のヒューズ
と、前記複数段の第２導電型のＭＯＳトランジスタのう
ちの最終段のゲートと基準電位点との間に接続されたバ
イアス手段とを有する入力バッファをウエハ上に設ける
とともに、 前記ウエハ上に前記入力バッファの各ＭＯＳトランジス
タと対応する第１，第２導電型のＭＯＳトランジスタの
ゲート幅を任意に設定し、入力しきい値を測定するテス
ト回路を設け、 前記テスト回路の測定結果から所望の入力しきい値を得
るための最適な第１，第２導電型のＭＯＳトランジスタ
のゲート幅の比を求め、 前記入力バッファの第１，第２導電型のＭＯＳトランジ
スタのゲート幅の比が前記テスト回路で求めたゲート幅
の比になるように前記ヒューズを切断することを特徴と
する半導体装置の製造方法。1. A first-conductivity-type MOS transistor and a plurality of stages of second-conductivity-type MOS transistors that are connected in parallel and that operate in pair with the first-conductivity-type MOS transistor.
A transistor, a plurality of fuses connected between the gates of the plurality of stages of the second conductivity type MOS transistors, and a gate and a reference potential point of the final stage of the plurality of stages of the second conductivity type MOS transistors. An input buffer having a bias means connected between the input buffer and the input buffer is provided on the wafer, and the gate widths of the first and second conductivity type MOS transistors corresponding to the respective MOS transistors of the input buffer are set on the wafer. And a test circuit for measuring an input threshold value is provided, and an optimum gate width ratio of the first and second conductivity type MOS transistors for obtaining a desired input threshold value from the measurement result of the test circuit is set. The gate width ratio of the first and second conductivity type MOS transistors of the input buffer is set to the gate width ratio calculated by the test circuit. The method of manufacturing a semiconductor device characterized by the fuse.
抵抗であることを特徴とする請求項１記載の半導体装置
の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the bias means is a resistor having a high resistance value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119472A JPH08316327A (en) | 1995-05-18 | 1995-05-18 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119472A JPH08316327A (en) | 1995-05-18 | 1995-05-18 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316327A true JPH08316327A (en) | 1996-11-29 |
Family
ID=14762166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7119472A Pending JPH08316327A (en) | 1995-05-18 | 1995-05-18 | Method of manufacturing semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH08316327A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140862A (en) * | 1998-02-16 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device having internal power supply circuit |
| US6327211B1 (en) | 2000-06-12 | 2001-12-04 | Mitsubishi Denki Kabushiki Kaisha | Inverter having a variable threshold potential |
| US6388935B1 (en) | 2000-06-21 | 2002-05-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory that enables dimensional adjustment by using a fuse |
| JP2004221243A (en) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | Semiconductor integrated circuit |
| JP2008503084A (en) * | 2004-06-15 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Adaptive control of power supplies for integrated circuits. |
| JP2009183126A (en) * | 2008-02-01 | 2009-08-13 | Ricoh Co Ltd | Semiconductor device for protecting secondary battery, battery pack using the same, and electronic device using the battery pack |
| JP2010282684A (en) * | 2009-06-03 | 2010-12-16 | Toshiba Corp | Semiconductor memory device |
| JP2016508284A (en) * | 2012-11-26 | 2016-03-17 | ディー スリー セミコンダクター エルエルシー | Device architecture and method for accurately enhancing the performance of vertical semiconductor devices |
-
1995
- 1995-05-18 JP JP7119472A patent/JPH08316327A/en active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140862A (en) * | 1998-02-16 | 2000-10-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device having internal power supply circuit |
| US6327211B1 (en) | 2000-06-12 | 2001-12-04 | Mitsubishi Denki Kabushiki Kaisha | Inverter having a variable threshold potential |
| US6388935B1 (en) | 2000-06-21 | 2002-05-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory that enables dimensional adjustment by using a fuse |
| JP2004221243A (en) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | Semiconductor integrated circuit |
| JP4549026B2 (en) * | 2003-01-14 | 2010-09-22 | 富士通セミコンダクター株式会社 | Semiconductor integrated circuit |
| JP2008503084A (en) * | 2004-06-15 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Adaptive control of power supplies for integrated circuits. |
| JP2009183126A (en) * | 2008-02-01 | 2009-08-13 | Ricoh Co Ltd | Semiconductor device for protecting secondary battery, battery pack using the same, and electronic device using the battery pack |
| JP2010282684A (en) * | 2009-06-03 | 2010-12-16 | Toshiba Corp | Semiconductor memory device |
| JP2016508284A (en) * | 2012-11-26 | 2016-03-17 | ディー スリー セミコンダクター エルエルシー | Device architecture and method for accurately enhancing the performance of vertical semiconductor devices |
| CN108389807A (en) * | 2012-11-26 | 2018-08-10 | D3半导体有限公司 | The device architecture and method that precision for vertical semiconductor devices improves |
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