JPH0831101A - Decoding device - Google Patents

Abstract

PURPOSE:To perform excellent viterbi decoding even when asymmetric waveform distortion remains in a ternary equalization waveform signal and to effectively suppress a code error rate in a decoding device recording/ reproducing in a partial response system and executing the viterbi decoding. CONSTITUTION:In a clock reproducing system 10, an automatic slice system feeding back an output of a comparator 13 by an LPF 15 is adopted for preventing jitters in the A/D conversion of the ternary equalization waveform signal and a bit clock used for the viterbi decoding and the slice level corresponds to a shift amount of an averaged level of a signal binary equalizing a regenerating signal. A signal correction circuit 30 includes a ternary decision circuit, a correction amount formation circuit and an adder, and a viterbi decoder 9 forms a correction amount for being suitable to a pass formation condition decided by a difference metric system corresponding to the ternary decision data and the shift data to add it to the sampling value of the ternary equalization waveform signal.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は復号装置に係り、ディジ
タルＶＴＲや光ディスク装置等に適用され、多値等化さ
れた再生信号をサンプリングクロックで同期をとりなが
ら検出してビタビ復号を行う場合に、再生信号に非対称
な歪が発生していても正確なビタビ復号を行えるように
するための改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoding device, which is applied to a digital VTR, an optical disk device or the like, and is used in the case of performing a Viterbi decoding by detecting a multilevel equalized reproduction signal in synchronization with a sampling clock. , An improvement for enabling accurate Viterbi decoding even if a reproduced signal has asymmetric distortion.

【０００２】[0002]

【従来の技術】最近、ディジタルＶＴＲ等に代表される
ディジタル情報の記録/再生装置では、記録媒体に対す
る情報の高密度記録に伴い、ＮＲＺＩ(Non Return to Z
ero Inverted)符号やインタリーブドＮＲＺＩ符号のよ
うなパーシャルレスポンス(ＰＲ)方式による記録/再生
が採用されるようになり、またデータの復号処理にはビ
タビ復号器が用いられることが多い。2. Description of the Related Art Recently, in a digital information recording / reproducing apparatus represented by a digital VTR or the like, NRZI (Non Return to Z) has been accompanied by high density recording of information on a recording medium.
Recording / reproduction by a partial response (PR) system such as ero Inverted) code and interleaved NRZI code has been adopted, and a Viterbi decoder is often used for data decoding processing.

【０００３】これは、ＰＲ方式を採用すると、記録／再
生系の周波数特性に見合った電力スペクトルを有した信
号伝送を行うことができ、不要帯域の雑音によるＳ／Ｎ
比の劣化が少なく、高密度化が可能になるという利点が
あり、また、ビタビ復号器を用いると、再生信号に含ま
れている情報を最大限に利用しながら優れたＳ／Ｎ比や
低い符号誤り率での復号が可能になるからである。This is because when the PR system is adopted, signal transmission having a power spectrum suitable for the frequency characteristics of the recording / reproducing system can be performed, and S / N due to noise in the unnecessary band.
There is an advantage that the deterioration of the ratio is small and the density can be increased, and when the Viterbi decoder is used, an excellent S / N ratio and a low S / N ratio can be obtained while maximizing the use of the information contained in the reproduced signal. This is because decoding with a bit error rate becomes possible.

【０００４】そして、従来から、ディジタルＶＴＲの記
録／再生系は図７に示すような基本的構成を有してお
り、記録媒体(磁気テープ等)を介して記録／再生チャネ
ルが構成されている。同図において、記録系のディジタ
ル信号処理部から入力された記録データはプリコーダ1
によって所定の符号相関がかけられ、その変調記録信号
が信号記録系2[記録増幅器2a,記録部(磁気ヘッドやロー
タリトランス等)2b]を介して記録媒体3に記録される。
一方、記録媒体3の記録信号は信号再生系4[再生部(磁気
ヘッドやロータリートランス)4a,再生増幅器4b]で読取
られ、その読取り信号がデータ復号系5へ出力される。Conventionally, a recording / reproducing system of a digital VTR has a basic structure as shown in FIG. 7, and a recording / reproducing channel is formed via a recording medium (magnetic tape or the like). . In the figure, the recording data input from the digital signal processing unit of the recording system is the precoder 1
A predetermined code correlation is applied by the signal, and the modulated recording signal is recorded on the recording medium 3 via the signal recording system 2 [recording amplifier 2a, recording unit (magnetic head, rotary transformer, etc.) 2b].
On the other hand, the recording signal of the recording medium 3 is read by the signal reproducing system 4 [reproducing unit (magnetic head or rotary transformer) 4a, reproducing amplifier 4b], and the read signal is output to the data decoding system 5.

【０００５】データ復号系5では、読取り信号に含まれ
ている歪を波形等化回路6で除去し、３値等化回路7で３
値等化波形信号とされ、その信号をＡ／Ｄ変換器8でサ
ンプリングしながらディジタル信号へ変換し、ビタビ復
号器9で復号を行うことにより再生信号を得る。また、
その再生信号はビタビ復号器9から再生系ディジタル信
号処理部へ出力されて表示出力等のために所定の処理が
施される。In the data decoding system 5, the distortion included in the read signal is removed by the waveform equalization circuit 6 and the distortion is removed by the ternary equalization circuit 7.
The value equalized waveform signal is converted into a digital signal while sampling the signal by the A / D converter 8 and decoded by the Viterbi decoder 9 to obtain a reproduced signal. Also,
The reproduction signal is output from the Viterbi decoder 9 to the reproduction system digital signal processing unit and subjected to predetermined processing for display output and the like.

【０００６】ところで、ＮＲＺＩやインタリーブドＮＲ
ＺＩ等のように３値で再生されるＰＲ方式を採用する
と、３値等化回路7で波形等化を行うためにＡ／Ｄ変換
器8によるサンプリング点(データ点)での検出レベルが
多値となり、その等化波形からサンプリングのためのク
ロック情報(位相点)を直接抽出することが困難である。
そこで、データ復号系5とは別にクロック再生系10を設
け、独立にクロック情報を生成させてＡ／Ｄ変換器8と
ビタビ復号器9へ同期用ビットクロックとして供給して
いる。By the way, NRZI and interleaved NR
If a PR system that reproduces in three values such as ZI is adopted, the detection level at the sampling points (data points) by the A / D converter 8 is large because the three-value equalization circuit 7 performs waveform equalization. It becomes a value, and it is difficult to directly extract the clock information (phase point) for sampling from the equalized waveform.
Therefore, a clock recovery system 10 is provided separately from the data decoding system 5 to independently generate clock information and supply it to the A / D converter 8 and the Viterbi decoder 9 as a synchronizing bit clock.

【０００７】そのクロック再生系10は、前記の波形等化
回路6から得られる信号を２値等化回路11で２値等化波
形信号とし、増幅器12で増幅した後、比較器13でエッジ
検出を行って位相を抽出し、その位相に基づいてＰＬＬ
(Phase Locked Loop)回路14で同期用ビットクロックを
生成させるものである。しかし、前記の信号記録系2や
信号再生系4では記録信号自体のデューティ比の不揃い
や系の非対称性に起因して信号波形に非対称歪が発生し
ていることが多く、そのような波形歪に対しては波形等
化回路6で完全に歪の除去を行うことが困難であるた
め、２値等化再生波と３値等化再生波には非対称歪が残
留している。In the clock recovery system 10, the signal obtained from the waveform equalizing circuit 6 is converted into a binary equalized waveform signal by the binary equalizing circuit 11, amplified by the amplifier 12, and then detected by the comparator 13 for edge detection. To extract the phase, and based on the phase, the PLL
The (Phase Locked Loop) circuit 14 generates a synchronization bit clock. However, in the signal recording system 2 and the signal reproducing system 4 described above, the signal waveform is often asymmetrically distorted due to the non-uniformity of the duty ratio of the recording signal itself or the asymmetry of the system. However, since it is difficult to completely remove the distortion by the waveform equalization circuit 6, asymmetric distortion remains in the binary equalized reproduced wave and the ternary equalized reproduced wave.

【０００８】そのような場合における記録信号と２値等
化再生波と３値等化再生波と再生信号の関係は図８に示
される。尚、同図はＮＲＺＩ符号方式で記録／再生が行
われている場合の関係を示している。記録信号(ａ)に対
して、もし波形等化回路6で完全な歪除去が行われてい
たとすると、２値等化再生波と３値等化再生波はそれぞ
れ(ｂ)と(ｃ)のように基準レベルに関して対称性を有し
た波形になるが、前記の要因によって記録信号(ａ)の立
下りや立上りに対して記録媒体3からの読取り信号に非
対称性が発生し、それを波形等化回路6で除去できなか
った場合には、２値等化再生波と３値等化再生波はそれ
ぞれ(ｄ)と(ｅ)や(ｇ)と(ｈ)のように非対称な波形歪を
残留させており、本来の基準レベル(一点鎖線)からずれ
たレベルにアイパターンの中心レベル(点線)がシフトす
る。即ち、２値等化再生波と３値等化再生波の中心レベ
ルは、立下りが相対的に大きくなったときにはマイナス
側へΔＥ2,ΔＥ3だけシフトし、逆に立下りが相対的に
大きくなったときにはプラス側へΔＥ2,ΔＥ3だけシフ
トすることになる。従って、単純に一定のスライスレベ
ルを設定した比較器13でエッジ検出を行うと、再生信号
のデューティ比が(ｆ)や(ｉ)に示すように不揃いになり
(斜線部分だけパルス幅が変化する)、それに対応してＰ
ＬＬ回路14から出力される同期用ビットクロックのジッ
タが大きくなり、結果的にサンプリング点がずれてビタ
ビ復号の符号誤り率が大きくなるという問題を生じる。The relationship among the recording signal, the binary equalized reproduced wave, the ternary equalized reproduced wave and the reproduced signal in such a case is shown in FIG. The figure shows the relationship when recording / reproducing is performed by the NRZI code system. If the waveform signal equalizing circuit 6 is used to completely remove the distortion of the recording signal (a), the binary equalized reproduced wave and the ternary equalized reproduced wave are respectively represented by (b) and (c). As described above, the waveform has a symmetry with respect to the reference level, but due to the above-mentioned factors, an asymmetry is generated in the read signal from the recording medium 3 with respect to the trailing edge and the leading edge of the recording signal (a), which causes a waveform or the like. When the equalizing circuit 6 cannot remove the binary equalized reproduced wave and the ternary equalized reproduced wave, asymmetric waveform distortions such as (d) and (e) or (g) and (h) are generated. The center level (dotted line) of the eye pattern shifts to a level deviating from the original reference level (dotted line). That is, the center levels of the binary equalized reproduced wave and the ternary equalized reproduced wave shift toward the negative side by ΔE2 and ΔE3 when the falling becomes relatively large, and conversely the falling becomes relatively large. When this happens, the shift is to the plus side by ΔE2 and ΔE3. Therefore, if edge detection is performed by the comparator 13 that simply sets a constant slice level, the duty ratios of the reproduction signals become uneven as shown in (f) and (i).
(Pulse width changes only in the shaded area), corresponding to P
The jitter of the synchronizing bit clock output from the LL circuit 14 becomes large, and as a result, the sampling point shifts and the code error rate of Viterbi decoding becomes large.

【０００９】そこで、従来から、前記の２値等化再生波
のように等化後に直流成分を含まない変調信号(ＤＣフ
リーコード)に対しては、比較器13の出力をＬＰＦ(Low
PassFilter)15を介して比較器13の比較レベル端子側へ
帰還させるオートスライサが用いられ、比較器13の出力
に直流成分が含まれないようにしている。即ち、２値等
化再生波における前記のシフト量に対応させて比較器13
のスライスレベルを変化させ、ＰＬＬ回路14の同期用ビ
ットクロックのジッタを防止することでデューティ比が
揃った再生信号を得られるようにしている。Therefore, conventionally, for a modulated signal (DC free code) that does not contain a DC component after equalization such as the above-mentioned binary equalized reproduced wave, the output of the comparator 13 is set to LPF (Low
An auto slicer that feeds back to the comparison level terminal side of the comparator 13 via the Pass Filter) 15 is used so that the output of the comparator 13 does not include a DC component. That is, the comparator 13 is made to correspond to the shift amount in the binary equalized reproduction wave.
The slice level is changed to prevent the jitter of the synchronizing bit clock of the PLL circuit 14 so that a reproduced signal having a uniform duty ratio can be obtained.

【００１０】ところで、前記のオートスライサはクロッ
ク再生系10で同期用ビットクロックの適正化を図るもの
であり、３値等化再生波に関しては依然として波形歪が
残留しており、また前記の中心レベルがシフトしたまま
Ａ／Ｄ変換されてビタビ復号器9へ入力されることにな
る。従って、その信号をビタビ復号器9で復号すると、
３値等化再生波の波形歪とアイパターンの中心レベルが
シフトしていることによって符号誤り率が大きくなる。By the way, the above-mentioned auto slicer is intended to optimize the bit clock for synchronization in the clock recovery system 10, and the waveform distortion still remains with respect to the ternary equalized reproduced wave, and the above-mentioned center level. Is shifted and A / D converted and input to the Viterbi decoder 9. Therefore, when the signal is decoded by the Viterbi decoder 9,
The code error rate increases due to the waveform distortion of the ternary equalized reproduced wave and the shift of the center level of the eye pattern.

【００１１】そして、前記のようなビタビ復号における
問題点に関して、「信号のピークの平均レベルＡpを求
め、その平均レベルＡpを用いてビタビ復号器における
メトリックの計算を行うと同時に、信号自体の平均レベ
ルｍを求め、その平均レベルｍをビタビ復号器の入力か
ら差し引くことによって信号の変動に影響されることが
少ないビタビ復号器」の提案(特開昭62-18118号)がなさ
れており、信号の記録／再生系の特性に起因して読取り
信号のピークレベルや中心レベルの変動があっても、ビ
タビ復号が適正に行える改善策を与えている。Regarding the problem in the Viterbi decoding as described above, "the average level Ap of the signal peak is obtained and the average level Ap is used to calculate the metric in the Viterbi decoder, and at the same time, the average of the signal itself is calculated. The level "m" is determined, and the average level m is subtracted from the input of the Viterbi decoder. The Viterbi decoder is less affected by fluctuations in the signal "(Japanese Patent Laid-Open No. 62-18118). Even if there is a change in the peak level or center level of the read signal due to the characteristics of the recording / reproducing system, the improvement measure that can properly perform the Viterbi decoding is provided.

【００１２】また、本願の出願人は、図９に示すよう
に、マイクロコンピュータ(マイコン)回路21によってオ
ートスライサのＬＰＦ15の出力と基準電圧レベル[０
(V)]との差を求め、そのレベル差に対応したビタビ復号
器22の復号制御信号を作成し、ビタビ復号器22がその復
号制御信号に基づいて差メトリックで定まるパス成立条
件を前記のレベル差に応じて緩和させるようにした復号
装置の提案(特願平5-258925号)を行っており、３値等化
再生波に波形歪が残留していても正確なビタビ復号を可
能にしている。尚、図９における点線で示した枠内は復
号制御信号によって緩和されたパス成立条件を示す数式
であり、その詳細については本発明の実施例との対比で
説明する。Further, the applicant of the present application, as shown in FIG. 9, uses the microcomputer (microcomputer) circuit 21 to output the LPF 15 of the auto slicer and the reference voltage level [0].
(V)], the decoding control signal of the Viterbi decoder 22 corresponding to the level difference is created, and the Viterbi decoder 22 determines the path establishment condition determined by the difference metric based on the decoding control signal as described above. We have proposed a decoder (Japanese Patent Application No. 5-258925) that can be relaxed according to the level difference, and enables accurate Viterbi decoding even if waveform distortion remains in the ternary equalized reproduced wave. ing. It should be noted that the inside of the frame shown by the dotted line in FIG. 9 is a mathematical expression showing the path establishment condition relaxed by the decoding control signal, and the details thereof will be explained in comparison with the embodiment of the present invention.

【００１３】[0013]

【発明が解決しようとする課題】ところで、前記の特開
昭62-18118号の提案において、信号の振幅変動はＡＧＣ
(Automatic Gain Controller)を用いれば十分に抑圧す
ることが可能であり、また信号自体の平均レベルｍは所
謂ＤＣ変動であることから、上記のように３値等化再生
波に非対称な波形歪が残留している場合に対しては有効
に機能しないと考えられる。一方、特願平5-258925号の
提案ではそのような問題が生じないが、ビタビ復号器22
でメトリック演算を適応的に変化させるために内蔵の演
算回路が相当に複雑化し、ビタビ復号器22自体のコスト
増を招くという問題が生じる。By the way, in the proposal of the above-mentioned Japanese Patent Laid-Open No. 62-18118, the signal amplitude fluctuation is caused by AGC.
It can be sufficiently suppressed by using (Automatic Gain Controller), and since the average level m of the signal itself is a so-called DC fluctuation, as described above, the asymmetrical waveform distortion in the ternary equalized reproduced wave occurs. It is considered that it does not function effectively when it remains. On the other hand, in the proposal of Japanese Patent Application No. 5-258925, such a problem does not occur, but the Viterbi decoder 22
Since the metric calculation is adaptively changed, the built-in calculation circuit becomes considerably complicated, which causes a problem that the cost of the Viterbi decoder 22 itself increases.

【００１４】そこで、本発明は、図７で示したようにク
ロック再生系でオートスライサを用いて同期用ビットク
ロックのジッタを防止している復号装置において、３値
等化再生波に非対称な波形歪が含まれている場合にも、
オートスライサのスライスレベルの変化を利用すること
により、簡単な回路構成で良好なビタビ復号を行える復
号装置を提供することを目的として創作された。Therefore, according to the present invention, as shown in FIG. 7, in the decoding apparatus which uses the auto slicer in the clock reproduction system to prevent the jitter of the synchronizing bit clock, the waveform which is asymmetrical to the ternary equalized reproduction wave is obtained. Even if distortion is included,
It was created for the purpose of providing a decoding device that can perform good Viterbi decoding with a simple circuit configuration by utilizing the change in slice level of an auto slicer.

【００１５】[0015]

【課題を解決するための手段】本発明は、再生信号から
多値等化波形信号を得る多値等化手段と、前記再生信号
から２値等化波形信号を得る２値等化手段と、前記２値
等化手段による２値等化波形信号を用いてサンプリング
クロックを生成する手段であり、入力される２値等化波
形信号の平均化レベルを求めて、その平均化レベルと入
力される２値等化波形信号とのレベル差を検出すること
によりサンプリングクロックのジッタを補正するクロッ
ク生成手段と、前記クロック生成手段のサンプリングク
ロックを用いて前記多値等化手段で得られた多値等化波
形信号をサンプリングする信号検出手段と、前記信号検
出手段によるサンプリング信号を復号するビタビ復号手
段を有した復号装置において、各多値に係る信号レベル
範囲を設定し、前記サンプリングクロックに同期しなが
ら前記信号検出手段によるサンプリング信号の多値判定
を行う多値判定手段と、前記多値判定手段による判定結
果と前記クロック生成手段が検出したレベル差の発生状
態に対応させて、前記サンプリングクロックに同期しな
がら前記信号検出手段のサンプリング信号の信号レベル
を前記ビタビ復号手段が差メトリックで定めるパス成立
条件に適合させるための補正量を作成する補正量作成手
段と、前記サンプリングクロックに同期しながら前記補
正量作成手段が求めた補正量を前記信号検出手段のサン
プリング信号に加算する加算手段を設け、前記加算手段
による加算後の信号をビタビ復号手段へ入力させること
を特徴とした復号装置に係る。SUMMARY OF THE INVENTION The present invention comprises a multi-valued equalizing means for obtaining a multi-valued equalized waveform signal from a reproduction signal, and a binary equalization means for obtaining a binary equalized waveform signal from the reproduction signal. Means for generating a sampling clock using the binary equalized waveform signal by the binary equalized means, obtaining an averaged level of the input binary equalized waveform signal, and inputting the averaged level. A clock generating means for correcting the jitter of the sampling clock by detecting the level difference from the binary equalized waveform signal, and a multi-value obtained by the multi-value equalizing means using the sampling clock of the clock generating means. In a decoding device having a signal detection means for sampling the digitized waveform signal and a Viterbi decoding means for decoding the sampling signal by the signal detection means, a signal level range for each multivalue is set, and In response to the multi-level determination means for performing multi-level determination of the sampling signal by the signal detection means in synchronism with the sampling clock, and the generation state of the level difference detected by the determination result by the multi-level determination means and the clock generation means. Correction amount creating means for creating a correction amount for synchronizing the signal level of the sampling signal of the signal detecting means with the path establishment condition defined by the difference metric by the Viterbi decoding means in synchronization with the sampling clock; Is provided with an addition means for adding the correction amount obtained by the correction amount creation means to the sampling signal of the signal detection means, and the signal after addition by the addition means is input to the Viterbi decoding means. It relates to a decoding device.

【００１６】[0016]

【作用】多値等化再生波の波形歪に対して、前記の特願
平5-258925号では制御信号に基づいてビタビ復号手段自
体がパス成立条件を緩和させるようにしているが、本発
明の復号装置では通常のビタビ復号手段を用い、そのパ
ス成立条件に適合させるように、信号検出手段がサンプ
リングした信号を予め補正する方式を採用している。With respect to the waveform distortion of the multilevel equalized reproduced wave, in the above-mentioned Japanese Patent Application No. 5-258925, the Viterbi decoding means itself relaxes the path establishment condition based on the control signal. The decoding device of (1) uses a normal Viterbi decoding means, and employs a method of previously correcting the signal sampled by the signal detection means so as to meet the path establishment condition.

【００１７】先ず、元の再生信号が歪を含んでいる場
合、多値等化手段による多値等化波形信号と２値等化手
段による２値等化波形信号の歪には一定の相関があり、
クロック生成手段で得られている平均化レベルと入力さ
れる２値等化波形信号とのレベル差は２値等化波形信号
の歪に対応した値であることから、その値と多値等化波
形信号の歪にも一定の相関が存在する。従って、多値等
化波形信号が歪を含んでいても、多値判定手段が各多値
の判定を行った時点での多値等化波形信号のサンプリン
グ値に関して、ビタビ復号手段のパス成立条件に適合す
るような補正量を前記の相関に基づいて求めることが可
能である。First, when the original reproduction signal contains distortion, there is a constant correlation between the distortion of the multilevel equalization waveform signal by the multilevel equalization means and the distortion of the binary equalization waveform signal by the binary equalization means. Yes,
Since the level difference between the averaging level obtained by the clock generating means and the input binary equalized waveform signal is a value corresponding to the distortion of the binary equalized waveform signal, the value and the multivalued equalization are equalized. There is a certain correlation in the distortion of the waveform signal. Therefore, even if the multi-valued equalized waveform signal contains distortion, the path establishment condition of the Viterbi decoding means with respect to the sampling value of the multi-valued equalized waveform signal at the time when the multi-valued determination means makes each multi-valued determination. It is possible to obtain a correction amount that conforms to the above based on the above correlation.

【００１８】本発明では、クロック生成手段のサンプリ
ングクロックに同期して、補正量作成手段が多値判定手
段の判定結果とクロック生成手段が検出したレベル差の
発生状態を用いて前記の補正量を作成し、加算手段がそ
の補正量を信号検出手段のサンプリング信号に加算して
ビタビ復号手段へ入力させるようにしており、多値等化
波形信号の歪に伴うビタビ復号手段での復号エラーを防
止して正確な復号を可能にする。According to the present invention, in synchronization with the sampling clock of the clock generating means, the correction amount generating means uses the determination result of the multivalue determination means and the level difference generation state detected by the clock generating means to determine the correction amount. The addition means adds the correction amount to the sampling signal of the signal detection means and inputs it to the Viterbi decoding means, thereby preventing the decoding error in the Viterbi decoding means due to the distortion of the multilevel equalized waveform signal. To enable accurate decoding.

【００１９】また、多値判定手段は各多値に係る信号レ
ベル範囲を設定して前記信号検出手段によるサンプリン
グ信号の多値判定を行うが、多値等化波形信号の歪によ
ってその信号レベル全体がシフトしていると、判定結果
にエラーが発生し易くなる。一方、前記のように多値等
化波形信号と２値等化波形信号の歪に相関が存在し、ま
た２値等化波形信号とクロック生成手段で得られている
レベル差にも相関が存在する。従って、多値判定手段に
対して、多値等化波形信号の歪と２値等化波形信号の歪
との相関で決定される一定係数をクロック生成手段が検
出したレベル差に乗算したレベル相当分だけ各多値の判
定に係るレベル範囲をシフトさせる機能をもたせれば、
多値判定の判定エラーを防止することができる。Further, the multilevel judging means sets the signal level range for each multilevel and judges the multilevel of the sampling signal by the signal detecting means. However, due to the distortion of the multilevel equalized waveform signal, the entire signal level is changed. If is shifted, an error is likely to occur in the determination result. On the other hand, as described above, there is a correlation between the distortion of the multilevel equalized waveform signal and the distortion of the binary equalized waveform signal, and there is also a correlation between the level difference obtained by the binary equalized waveform signal and the clock generation means. To do. Therefore, the level corresponding to the level difference detected by the clock generation means is multiplied by a constant coefficient determined by the correlation between the distortion of the multivalued equalized waveform signal and the distortion of the binary equalized waveform signal with respect to the multivalued determination means. If you have a function to shift the level range related to each multi-valued judgment by minutes,
It is possible to prevent a determination error in multi-value determination.

【００２０】[0020]

【実施例】以下、本発明の復号装置の実施例を図１から
図６及び図８を用いて詳細に説明する。先ず、図１は本
実施例に係るディジタルＶＴＲの記録／再生系を示す。
また、本実施例においてもＮＲＺＩ符号方式で記録／再
生が行われているものとする。そして、同図で示される
回路の基本的構成は図７で説明したものとほぼ同様であ
り、また同一符号で表現した各ユニットは同様の機能を
有していることから、ここでは図７と共通した各ユニッ
トとその機能に関する説明は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the decoding apparatus of the present invention will be described in detail below with reference to FIGS. 1 to 6 and 8. First, FIG. 1 shows a recording / reproducing system of a digital VTR according to this embodiment.
Also in this embodiment, it is assumed that recording / reproduction is performed by the NRZI code system. The basic configuration of the circuit shown in FIG. 7 is almost the same as that described with reference to FIG. 7, and each unit represented by the same reference numeral has the same function. Descriptions of common units and their functions are omitted.

【００２１】本実施例回路の特徴は、データ復号系5に
おけるＡ／Ｄ変換器8とビタビ復号器9の間に信号補正回
路30が設けられている点にある。そして、この信号補正
回路30は図２に示すような回路構成を有しており、31は
Ａ／Ｄ変換器8が出力する３値等化波形信号のサンプリ
ングデータについてクロック再生系のＬＰＦ15の出力で
閾値を制御しながら[−１],[０],[＋１]の判定を行う３
値判定回路を、32は補正量データをテーブル化して格納
したＥＥＰＲＯＭを、33はクロック再生系10のオートス
ライサのＬＰＦ15が出力する信号をＡ／Ｄ変換するＡ／
Ｄ変換器を、34は３値判定回路31の判定データとＡ／Ｄ
変換器33の出力データを用いてＥＥＰＲＯＭ32の補正量
データを読出すマイコン回路を、35はＡ／Ｄ変換器8が
出力する３値等化信号のサンプリングデータに対してマ
イコン回路34が読出した補正量データを加算する加算器
である。The circuit of this embodiment is characterized in that a signal correction circuit 30 is provided between the A / D converter 8 and the Viterbi decoder 9 in the data decoding system 5. The signal correction circuit 30 has a circuit configuration as shown in FIG. 2, and 31 is the output of the LPF 15 of the clock recovery system for the sampling data of the ternary equalized waveform signal output from the A / D converter 8. Determine [-1], [0], [+1] while controlling the threshold value with 3
A value determination circuit, 32 is an EEPROM in which correction amount data is tabulated and stored, and 33 is an A / D converter for A / D converting the signal output from the LPF 15 of the auto slicer of the clock reproduction system 10.
A D converter, 34 is the judgment data of the three-value judgment circuit 31 and A / D
A microcomputer circuit for reading the correction amount data of the EEPROM 32 using the output data of the converter 33 is a correction circuit 35 for the sampling data of the ternary equalization signal output from the A / D converter 8, which is read by the microcomputer circuit 34. It is an adder that adds quantity data.

【００２２】この信号補正回路30は以下のように動作す
る。先ず、信号補正回路30にはＡ／Ｄ変換器8のサンプ
リングデータとＬＰＦ15の出力信号(±)ΔＥ2が入力さ
れているが、それらは３値判定回路31へ入力されてお
り、３値判定回路31はビットクロックに同期しながらＬ
ＰＦ15の出力信号(±)ΔＥ2に基づいて閾値を変化さ
せ、その閾値で設定される範囲にサンプリングデータが
含まれているか否かを判断して３値判定を実行する。即
ち、通常の３値判定回路では、例えば、サンプリングデ
ータのＰ-Ｐ値を(±)Ｓpとし、時点ｎでのサンプリング
データをＳnとした場合に、０.５・Ｓp≦Ｓnの時に[＋
１]を、−０.５・Ｓp＜Ｓn＜０.５・Ｓpの時に[０]を、Ｓ
n≦−０.５・Ｓpの時に[−１]を判定値として得るが、本
実施例の３値判定回路31では、ＬＰＦ15の出力信号(±)
ΔＥ2に一定の係数ａ(＞０)を乗じた値を閾値の変化量
とし、０.５・Ｓp＋ａ・(±)ΔＥ2≦Ｓnの時に[＋１]を、
−{０.５・Ｓp＋ａ・(±)ΔＥ2}＜Ｓn＜０.５・Ｓp＋ａ・
(±)ΔＥ2の時に[０]を、Ｓn≦−{０.５・Ｓp＋ａ・(±)
ΔＥ2}の時に[−１]を判定し、３値等化信号の歪によっ
てサンプリングデータのレベルがシフトした方向へ閾値
をシフトさせて３値判定を実行する。尚、係数ａは２値
等化波形信号と３値等化波形信号の歪の相関に基づいて
決定される。そして、そのように閾値をＬＰＦ15の出力
信号(±)ΔＥ2に応じて適応的に変化させることによ
り、３値等化波形信号の歪による判定エラーを低減させ
ることを可能にしている。The signal correction circuit 30 operates as follows. First, the sampling data of the A / D converter 8 and the output signal (±) ΔE2 of the LPF 15 are input to the signal correction circuit 30, which are input to the ternary determination circuit 31. 31 is L while synchronizing with the bit clock
The threshold value is changed based on the output signal (±) ΔE2 of PF15, and it is determined whether sampling data is included in the range set by the threshold value, and the three-value determination is executed. That is, in a normal three-value determination circuit, for example, when the PP value of the sampling data is (±) Sp and the sampling data at the time point n is Sn, when 0.5 · Sp ≦ Sn, [+
1], and when -0.5 · Sp <Sn <0.5 · Sp, [0], S
When n ≦ −0.5 · Sp, [−1] is obtained as the judgment value, but in the three-value judgment circuit 31 of this embodiment, the output signal (±) of the LPF 15 is obtained.
A value obtained by multiplying ΔE2 by a constant coefficient a (> 0) is used as the amount of change in the threshold value, and when 0.5 · Sp + a · (±) ΔE2 ≦ Sn, [+1],
-{0.5 ・ Sp + a ・ (±) ΔE2} <Sn <0.5 ・ Sp + a ・
[0] when (±) ΔE2, Sn ≦-{0.5 · Sp + a · (±)
When [Delta] E2}, [-1] is determined, the threshold value is shifted in the direction in which the level of the sampling data is shifted due to the distortion of the ternary equalized signal, and the ternary determination is executed. The coefficient a is determined based on the correlation of the distortion between the binary equalized waveform signal and the ternary equalized waveform signal. By thus adaptively changing the threshold according to the output signal (±) ΔE2 of the LPF 15, it is possible to reduce the determination error due to the distortion of the ternary equalized waveform signal.

【００２３】一方、クロック再生系10のＬＰＦ15の出力
をＡ／Ｄ変換器33でＡ／Ｄ変換したデータと３値判定回
路31の判定データがマイコン回路34へ入力されている
が、マイコン回路34はＰＬＬ回路14のビットクロックに
同期しながら内蔵の読出し制御プログラムに基づいてＥ
ＥＰＲＯＭ32から各データに対応付けられた補正量デー
タを読出す。ここに、ＥＥＰＲＯＭ32の補正量テーブル
は、図２に示すようにＬＰＦ15の各出力レベル(±)ΔＥ
2と各３値判定データ(−１,０,＋１)に対応させて補正
量データを格納させたものであり、具体的には、＋ΔＥ
2に関しては３値判定データ[−１]と[０]に対応させて
−Ｋ・ΔＥ2が、３値判定データ[＋１]に対応させて０が
格納させてあり、−ΔＥ2に関しては３値判定データ[−
１]に対応させて０が、３値判定データ[０]と[＋１]に
対応させて＋Ｋ・ΔＥ2が格納させてある。尚、Ｋは２値
等化波形信号及び３値等化波形信号の歪の相関によって
決定される正の係数である。On the other hand, the data obtained by A / D converting the output of the LPF 15 of the clock recovery system 10 by the A / D converter 33 and the judgment data of the ternary judgment circuit 31 are input to the microcomputer circuit 34. Is synchronized with the bit clock of the PLL circuit 14 based on the built-in read control program.
The correction amount data associated with each data is read from the EPROM 32. Here, the correction amount table of the EEPROM 32 shows the output levels (±) ΔE of the LPF 15 as shown in FIG.
The correction amount data is stored in association with 2 and each three-value determination data (-1, 0, +1). Specifically, + ΔE
For 2, there is stored −K · ΔE2 in correspondence with the ternary judgment data [−1] and [0], and 0 is stored in correspondence with the ternary judgment data [+1]. For −ΔE2, the ternary judgment data is stored. Data [-
0] is stored in correspondence with 1], and + K · ΔE2 is stored in correspondence with ternary judgment data [0] and [+1]. Note that K is a positive coefficient determined by the correlation of the distortion of the binary equalized waveform signal and the ternary equalized waveform signal.

【００２４】次に、マイコン回路34が読出した補正量デ
ータはＰＬＬ回路14のビットクロックに同期した加算器
35によってＡ／Ｄ変換器8の出力(３値等化後のＡ／Ｄ変
換出力)に加算されるが、ＥＥＰＲＯＭ32の補正量テー
ブルが前記のように構成されていることから、図８の
(ｄ),(ｅ)のように２値等化波形信号と３値等化波形信
号の歪が中心レベルを負側にシフトさせる態様で発生し
ている場合には、[＋１]と[０]と判定されている３値等
化波形信号のサンプリング値に対して＋Ｋ・ΔＥ2の補正
を行い、図８の(ｇ),(ｈ)のように２値等化波形信号と
３値等化波形信号の歪が中心レベルを正側にシフトさせ
る態様で発生している場合には、[−１]と[０]と判定さ
れている３値等化波形信号のサンプリング値に対して−
Ｋ・ΔＥ2の補正を行うことになる。即ち、前記の補正
は、図８の(ｅ)と(ｈ)において実線で示されるような歪
を受けた３値等化波形信号を同図において部分的な点線
で示された信号波形へ補正していることと等価であり、
その補正された信号波形の区間内ではそのサンプリング
値がビタビ復号器9へ出力されることになる。Next, the correction amount data read by the microcomputer circuit 34 is added by the adder synchronized with the bit clock of the PLL circuit 14.
Although it is added to the output of the A / D converter 8 (A / D converted output after ternary equalization) by 35, since the correction amount table of the EEPROM 32 is configured as described above,
When the distortion of the binary equalized waveform signal and the ternary equalized waveform signal occurs in the manner of shifting the center level to the negative side as in (d) and (e), [+1] and [0 The correction value of + K · ΔE2 is applied to the sampling value of the ternary equalized waveform signal which is determined to be], and the binary equalized waveform signal and the ternary equalized signal are equalized as shown in (g) and (h) of FIG. When the distortion of the waveform signal is generated in the mode of shifting the center level to the positive side, the sampling value of the ternary equalized waveform signal determined as [-1] and [0] is-
K · ΔE2 will be corrected. That is, the above-mentioned correction is performed by correcting the distorted ternary equalized waveform signal as shown by the solid line in (e) and (h) of FIG. 8 into the signal waveform shown by the partial dotted line in FIG. Is equivalent to doing
The sampling value is output to the Viterbi decoder 9 within the section of the corrected signal waveform.

【００２５】そして、ビタビ復号器9では信号補正回路3
0の出力データを復号するが、その出力データが前記の
ように補正されているため、３値等化波形信号に歪が発
生していても正確な復号が可能になる。ここでは、その
理由を説明する前にビタビ復号器をＮＲＺＩ符号方式へ
適用した場合の復号原理を説明しておく。In the Viterbi decoder 9, the signal correction circuit 3
Although the output data of 0 is decoded, since the output data is corrected as described above, accurate decoding can be performed even if the ternary equalized waveform signal is distorted. Here, before explaining the reason, the decoding principle when the Viterbi decoder is applied to the NRZI coding system will be described.

【００２６】先ず、図３はＮＲＺＩ符号方式での記録再
生伝達系をモデル化した図である。時刻:Kにおける送信
信号ａ_Kをプリコードして中間系列ｂ_K＝−ａ_Kｂ_K-1を得
て記録／再生チャネルに通す。その場合、ディジタルＶ
ＴＲのように磁気記録系は微分特性を有することから、
高周波域の振幅低下を補正すれば、その出力はｚ_K＝ｂ_K
−ｂ_K-1となる。そして、一般的に、ｇを離散化したイ
ンパルス応答として［ｇ₀,ｇ₁,……,ｇ_L］(但し、Ｌは
チャネルの符号間干渉の長さ)で与えると、チャネルを
通過した信号は、雑音がない場合にはｚ_K＝ａ_Kｇ₀＋ａ
_K-1ｇ₁＋……ａ_K-Lｇ_Lとなり、雑音ｎ_Kが加わると受信
信号はｙ_K＝ｚ_K＋ｎ_Kとなる。尚、ａ_Kは２値信号であ
り、ここでは図８の(ａ)の記録信号に基づいて０又は１
をとる。First, FIG. 3 is a diagram in which a recording / reproducing transmission system in the NRZI code system is modeled. At time: K, the transmission signal a _K is precoded to obtain an intermediate sequence b _K = −a _K b _K−1, which is passed through the recording / reproducing channel. In that case, digital V
Since the magnetic recording system has differential characteristics like TR,
If the amplitude drop in the high frequency range is corrected, the output is z _K = b _K
-B _K-1 . Then, in general, when g is given as [g ₀ , g ₁ , ..., G _L ] (where L is the length of intersymbol interference of the channel) as a discretized impulse response, the signal that has passed through the channel Is z _K = a _K g ₀ + a in the absence of noise
_K-1 g ₁ + ... a _KL g _L , and when noise n _K is added, the received signal becomes y _K = z _K + n _K. It should be noted that a _K is a binary signal, and here it is 0 or 1 based on the recording signal of FIG.
Take

【００２７】従って、ｚ_Kに係る前記の各式を比較する
と、ＮＲＺＩ符号方式の場合にはｇ₀＝１，ｇ₁＝−１，
ｇ_X＝０(但し、Ｘ＝２,…,Ｌ)の場合に相当し、また時
刻:Kの状態Ｓ_KはＳ_K＝ｂ_Kで与えられｂ_Kは−１又は１で
あることから状態数は２となり、状態推移図は図４に示
すようになる。また、図４の状態推移図に基づいて、そ
の状態推移を時系列的に表すと図５のトリレス線図とな
る。Therefore, comparing the above equations for z _K , in the case of the NRZI code system, g ₀ = 1 and g ₁ = -1,
g _X = 0 (where X = 2, ..., L), and the state S _{K at} time: _K is given by S _K = b _K , and b _K is -1 or 1. The number is 2, and the state transition diagram is as shown in FIG. Further, based on the state transition diagram of FIG. 4, the state transition is represented in time series as the trellis diagram of FIG.

【００２８】そこで、図５に示すように各状態に応じて
２種類のメトリックＬ_K(+),Ｌ_K(-)を定義すると、時刻:
K-1の状態Ｓ＝−１及び１から時刻:Kに向けてそれぞれ
２本ずつパスがでるが、時刻:Kの各状態で前記の２本の
パスの内、メトリックの大きいパスを正しいパスとして
選択することになる。即ち、 Ｌ_K(+)＝max[Ｌ_K-1(+)＋{−(ｙ_K−０)²}，Ｌ_K-1(-)＋
{−(ｙ_K−２)²}] Ｌ_K(-)＝max[Ｌ_K-1(+)＋{−(ｙ_K＋２)²}，Ｌ_K-1(-)＋
{−(ｙ_K−０)²}] の式に従ってメトリックが決定される。しかし、その数
式から明らかなように、時間が経過するに従って各メト
リックには次第に負の数が累積されてその絶対値が無限
に大きくなるため、実際の回路に適用して演算させるこ
とができない。Therefore, when two kinds of metrics L _K (+) and L _K (-) are defined according to each state as shown in FIG. 5, time:
There are two paths from K-1 state S = -1 and 1 toward time: K, but in each state of time: K, the path with the largest metric is the correct path among the above two paths. Will be selected as. That is, L _K (+) = max [L _K-1 (+) + {-(y _K- 0) ² }, L _K-1 (-) +
{− (Y _K −2) ² }] L _K (−) = max [L _K−1 (+) + {− (y _K +2) ² }, L _K−1 (−) +
The metric is determined according to the formula of {− (y _K −0) ² }]. However, as is clear from the mathematical expression, as the time elapses, negative numbers are gradually accumulated in each metric, and the absolute value thereof becomes infinitely large, so that it cannot be applied to an actual circuit for calculation.

【００２９】一方、パスを決定するのに必要な情報は２
つの状態におけるメトリックの差であって絶対値ではな
い。従って、差メトリックをΔＬ_Kとして、 ΔＬ_K＝Ｌ_K(+)−Ｌ_K(-) ＝max[Ｌ_K-1(+)＋{−(ｙ_K−０)²}，Ｌ_K-1(-)＋{−(ｙ_K−２)²}] −max[Ｌ_K-1(+)＋{−(ｙ_K＋２)²}，Ｌ_K-1(-)＋{−(ｙ_K−０)²}] を求めると、ΔＬ_Kは有限であり、４通りのパスの組合
せに分けて計算することが可能になる。但し、実際には
図５におけるパスが交差する場合の組合せが存在しない
ことから、図６に示すように、３つのパスの態様に応じ
て次の３つのパス成立条件に分類できる。 ΔＬ_K＝４ｙ_K−４ ４ｙ_K−ΔＬ_K-1＞４ …(イ) ΔＬ_K＝ΔＬ_K-1 ４≧４ｙ_K−ΔＬ_K-1＞−４ …(ロ) ΔＬ_K＝４ｙ_K＋４ −４≧４ｙ_K−ΔＬ_K-1 …(ハ)On the other hand, the information necessary for determining the path is 2
It is the difference between the metrics in the two states, not the absolute value. Therefore, assuming that the difference metric is ΔL _K , ΔL _K = L _K (+) − L _K (−) = max [L _K−1 (+) + {− (y _K −0) ² }, L _K−1 ( _{-) + {- (y K} -2) 2}] -max [L K-1 (+) + {- (y K +2) 2}, L K-1 (-) + {- (y K -0 ) ² }], ΔL _K is finite and can be calculated by dividing into four combinations of paths. However, since there is actually no combination when the paths in FIG. 5 intersect, as shown in FIG. 6, it can be classified into the following three path establishment conditions according to the mode of the three paths. ΔL _K = 4y _K −4 4y _K −ΔL _K−1 > 4 (A) ΔL _K = ΔL _K−1 4 ≧ 4y _K −ΔL _K−1 > −4 (B) ΔL _K = 4y _K +4 − 4 ≧ 4y _K −ΔL _K-1 (C)

【００３０】そして、これらの数式(イ),(ロ),(ハ)に基
づいて、時刻:K-1の差メトリックΔＬ_K-1と時刻:Kのｙ_K
が与えられると次の差メトリックΔＬ_Kが決まり、その
演算を各時刻で巡回的に実行することにより生き残りパ
スを決定することができる。Then, based on these equations (a), (b) and (c), the difference metric ΔL _K-1 at time: K _-1 and y _{K at} time: _K.
Is given, the next difference metric ΔL _K is determined, and the surviving path can be determined by cyclically executing the calculation at each time.

【００３１】ところで、従来技術に係る特願平5-258925
号の提案によれば、図９においてマイコン回路21がＬＰ
Ｆ15から比較器13へ出力されるスライスレベルに基づい
て作成した(±)情報とα情報[∝(ΔＥ2)²]を復号制御信
号としてビタビ復号器22へ出力させることとしている。
そして、ビタビ復号器22は、その復号制御信号に基づい
て、前記の３つのパス成立条件(イ),(ロ),(ハ)を次のよ
うに適応的に変化させる。即ち、(±)情報がマイナスで
あった場合[図８(ｄ)のように２値等化再生波の中心レ
ベルがマイナス方向へシフトしている場合]には次の数
式〜に基づいたパス成立条件を設定し、逆に(±)情
報がプラスであった場合[図８(ｇ)のように２値等化再
生波の中心レベルがプラス方向へシフトしている場合]
には数式〜に基づいたパス成立条件を設定する。By the way, Japanese Patent Application No. 5-258925 relating to the prior art
According to the proposal of the issue, the microcomputer circuit 21 in FIG.
The (±) information and α information [∝ (ΔE2) ² ] created based on the slice level output from F15 to the comparator 13 are output to the Viterbi decoder 22 as a decoding control signal.
Then, the Viterbi decoder 22 adaptively changes the above three path establishment conditions (a), (b), and (c) based on the decoding control signal as follows. That is, when the (±) information is negative [when the center level of the binary equalized reproduced wave is shifted in the negative direction as shown in FIG. 8 (d)], the path based on When the condition is satisfied and (±) information is positive [when the center level of the binary equalized reproduced wave is shifted in the positive direction as shown in Fig. 8 (g)]
Is set to the path establishment condition based on the formula.

【００３２】(±)情報がマイナスの場合； ΔＬ_K＝４ｙ_K−４＋α ４ｙ_K−ΔＬ_K-1＞４−α … ΔＬ_K＝ΔＬ_K-1 ４−α≧４ｙ_K−ΔＬ_K-1＞−４ … ΔＬ_K＝４ｙ_K＋４ −４ ≧４ｙ_K−ΔＬ_K-1 … (±)情報がプラスの場合； ΔＬ_K＝４ｙ_K−４ ４ｙ_K−ΔＬ_K-1＞４ … ΔＬ_K＝ΔＬ_K-1 ４ ≧４ｙ_K−ΔＬ_K-1＞−４＋α … ΔＬ_K＝４ｙ_K＋４−α −４＋α≧４ｙ_K−ΔＬ_K-1 …(±) When the information is negative: ΔL _K = 4y _K −4 + α 4y _K −ΔL _K−1 > 4-α ... ΔL _K = ΔL _K−1 4−α ≧ 4y _K −ΔL _K-1 > _{-4 ... ΔL K = 4y K +4} -4 ≧ 4y K -ΔL K-1 ... (±) if the information is _{positive; ΔL K = 4y K -4 4y} K -ΔL K-1> 4 ... ΔL K = ΔL _K-1 4 ≧ 4y _K −ΔL _K-1 > −4 + α ΔL _K = 4y _K + 4-α −4 + α ≧ 4y _K −ΔL _K-1

【００３３】そして、このようなビタビ復号器22におけ
るパス成立条件の設定は、図８の(ｅ)と(ｈ)に示される
ような３値等化再生波の残留歪や中心レベルのシフトに
対して、それぞれ前記の(イ)と(ハ)のパスをとる条件を
緩和することに他ならない。具体的には、前記の数式
,は３値等化再生波の中心レベルがマイナス側へシ
フトした場合に数式(イ)で示すパス選択条件を緩和して
おり、数式,は３値等化再生波の中心レベルがプラ
ス側へシフトした場合に数式(ハ)で示すパス選択条件を
緩和している。従って、図９における信号の記録／再生
系2,4で信号に非対称性や波形歪が生じ、波形等化回路6
で十分な歪除去がなされずに、３値等化再生波に非線形
な残留歪やアイパターンの中心レベルの変動が発生して
いる場合にも、常に良好なビタビ復号を行うことが可能
になり、符号誤り率を有効に抑制することができる。The setting of the path establishment condition in the Viterbi decoder 22 is performed by the residual distortion of the ternary equalized reproduced wave and the shift of the center level as shown in (e) and (h) of FIG. On the other hand, it is nothing but the relaxation of the conditions for taking the paths (a) and (c). Specifically, the above formula
, Relaxes the path selection condition shown in equation (a) when the center level of the ternary equalized reproduced wave shifts to the negative side, and the equation, the center level of the ternary equalized reproduced wave shifts to the positive side. When the shift is performed, the path selection condition shown in the formula (C) is relaxed. Therefore, the signal recording / reproducing systems 2 and 4 in FIG.
It is possible to always perform good Viterbi decoding even when non-linear residual distortion or fluctuations in the center level of the eye pattern occur in the ternary equalized reproduced wave without sufficient distortion removal. , The bit error rate can be effectively suppressed.

【００３４】ここで、図１及び図２に戻って、本実施例
の信号補正回路30とビタビ復号器9の関係についてみる
と、前記の数式(イ),(ロ),(ハ)で示されるパス成立条件
において、３値等化波形信号のサンプリング値であるｙ
_Kに対して適応的に補正データ(±)Ｋ・ΔＥ2を加算して
いることに他ならない。具体的には、２値等化波形信号
の中心レベルが負側にシフトしている場合(図８の(ｄ)
で示す−ΔＥ2の場合)には、[＋１]と[０]と判定されて
いる状態に対応する数式(イ)及び(ロ)の[ｙ_K]を[ｙ_K＋
Ｋ・ΔＥ2]と補正し、２値等化波形信号の中心レベルが
正側にシフトしている場合(図８の(ｇ)で示す＋ΔＥ2の
場合)には、[−１]と[０]と判定されている状態に対応
する数式(ロ)及び(ハ)の[ｙ_K]を[ｙ_K−Ｋ・ΔＥ2]と補正
していることになる。従って、各場合について[ｙ_K]を
[ｙ_K＋Ｋ・ΔＥ2]及び[ｙ_K−Ｋ・ΔＥ2]へ置換し、更にＫ
・ΔＥ2＝α／４とすると、各場合についての数式(イ),
(ロ),(ハ)は特願平5-258925号の提案においてパス選択
条件を緩和した数式〜と同一になる。Returning to FIGS. 1 and 2, the relationship between the signal correction circuit 30 and the Viterbi decoder 9 of this embodiment is shown by the above equations (a), (b) and (c). Which is the sampling value of the ternary equalized waveform signal under the path establishment condition
None other than that by adding adaptively corrected data (±) K · ΔE2 against _K. Specifically, when the center level of the binary equalized waveform signal is shifted to the negative side ((d) in FIG. 8)
(In the case of −ΔE2), the [y _K ] of the equations (a) and (b) corresponding to the states determined as [+1] and [0] are replaced with [y _K +
K · ΔE2] and the center level of the binary equalized waveform signal is shifted to the positive side (+ ΔE2 shown in (g) of FIG. 8), [-1] and [0] This means that [y _K ] in the equations (b) and (c) corresponding to the state determined to be corrected to [y _K −K · ΔE2]. Therefore, for each case [y _K ]
Replace with [y _K + K · ΔE2] and [y _K −K · ΔE2], and
If ΔE2 = α / 4, then the mathematical formula (a) for each case,
(B) and (c) are the same as the formulas (1) to (3) in which the path selection conditions are relaxed in the proposal of Japanese Patent Application No. 5-258925.

【００３５】換言すれば、本実施例に係る信号補正回路
30は、非対称な歪を発生している３値等化波形信号のサ
ンプリング値を正規の信号波形のサンプリング値へ補正
するものではないが、ビタビ復号との関係においては、
通常のビタビ復号器9を用いながら復号の正確さを確保
させる機能を有しており、簡単な回路構成で特願平5-25
8925号の提案と同様の効果が得られるようにしている。In other words, the signal correction circuit according to this embodiment
Although 30 does not correct the sampling value of the ternary equalized waveform signal that generates asymmetrical distortion to the sampling value of the normal signal waveform, in relation to Viterbi decoding,
It has the function of ensuring the accuracy of decoding while using the ordinary Viterbi decoder 9, and it has a simple circuit configuration.
We are trying to obtain the same effect as the proposal of No. 8925.

【００３６】尚、本実施例の信号補正回路30ではＥＥＰ
ＲＯＭ32に補正量テーブルを構成しているが、係数Ｋは
一定値であるため、ＰＬＬ回路14のビットクロックに同
期してＬＰＦ15の出力レベル(±)ΔＥ2と３値判定デー
タを検出する度に、前記補正テーブルのデータ構成に相
当する条件で[Ｋ又は０]と[＋ΔＥ2又は−ΔＥ2]の乗算
を実行する乗算器によっても構成でき、結果的に同様の
補正量データを作成することができる。In the signal correction circuit 30 of this embodiment, the EEP
Although the correction amount table is configured in the ROM 32, since the coefficient K has a constant value, every time the output level (±) ΔE 2 of the LPF 15 and the three-value determination data are detected in synchronization with the bit clock of the PLL circuit 14, It can also be configured by a multiplier that executes the multiplication of [K or 0] and [+ ΔE2 or -ΔE2] under the condition corresponding to the data structure of the correction table, and as a result, similar correction amount data can be created.

【００３７】更に、本実施例ではＮＲＺＩ符号方式の記
録／再生系を対象として３値等化信号波形のビタビ復号
を問題にしているが、他の符号方式で４値以上の多値等
化信号波形をビタビ復号する場合にもその基本的な手法
は適用できる。その場合には、多値判定データは４値以
上となり、また２種類以上の係数Ｋを設けておく必要も
生じて補正量テーブルの構成や乗算制御方式も３値の場
合より複雑になるが、３値等化波形信号の場合と同様に
ビタビ復号器での復号エラーを抑制することができる。Further, in the present embodiment, the problem is the Viterbi decoding of the ternary equalized signal waveform for the recording / reproducing system of the NRZI coding system, but other coding systems use multilevel equalized signals of four or more values. The basic method can be applied to Viterbi decoding of a waveform. In that case, the multi-value determination data has four or more values, and it is necessary to provide two or more types of coefficients K, and the configuration of the correction amount table and the multiplication control method become more complicated than in the case of three values. Similar to the case of the ternary equalized waveform signal, the decoding error in the Viterbi decoder can be suppressed.

【００３８】[0038]

【発明の効果】本発明の復号装置は、以上の構成を有し
ていることにより、次のような効果を奏する。請求項１
の発明は、ＰＲ方式での記録／再生を行い、またビタビ
復号手段で復号を実行する復号装置において、記録／再
生系で信号の非対称歪が発生し、波形等化によっても十
分な歪除去が行われない場合には、再生対象である多値
等化波形信号に非対称な歪が残留してビタビ復号のエラ
ー率が大きくなるが、この発明では、クロック生成手段
がサンプリングクロックのジッタを補正するために２値
等化波形信号の平均化レベルを求めることを利用し、そ
の平均化レベルと一定の基準レベルとのレベル差データ
と多値判定手段が判定した判定データに対応させて、多
値等化波形信号から得られているサンプリング信号をビ
タビ復号手段が差メトリックで定めるパス成立条件に適
合するように補正してビタビ復号手段へ出力させている
ため、常に良好なビタビ復号が可能になり、符号誤り率
を抑制することができる。請求項２の発明は、多値判定
手段の多値判定レベル範囲をクロック生成手段から得ら
れるレベル差に対応させてシフトさせるようにしている
ため、多値等化波形信号に非対称な歪が残留していても
常に正確な多値判定を可能にし、請求項１の発明におい
て、多値判定の誤りに起因したビタビ復号の誤りを防止
する。The decoding device of the present invention has the following effects by having the above configuration. Claim 1
In a decoding device which performs recording / reproduction in the PR system and which performs decoding by the Viterbi decoding means, the invention of (1) causes asymmetric distortion of a signal in the recording / reproduction system, and sufficient distortion removal can be achieved even by waveform equalization. If not performed, asymmetric distortion remains in the multilevel equalized waveform signal to be reproduced and the error rate of Viterbi decoding increases, but in the present invention, the clock generation means corrects the jitter of the sampling clock. In order to achieve this, the average level of the binary equalized waveform signal is obtained, and the multilevel value is made to correspond to the level difference data between the average level and a fixed reference level and the determination data determined by the multilevel determination means. Since the sampling signal obtained from the equalized waveform signal is corrected by the Viterbi decoding means so as to meet the path establishment condition defined by the difference metric and output to the Viterbi decoding means, it is always good. Tabi decoding becomes possible, it is possible to suppress the code error rate. According to the second aspect of the present invention, since the multi-level determination level range of the multi-level determination means is shifted in correspondence with the level difference obtained from the clock generation means, asymmetric distortion remains in the multi-level equalized waveform signal. Even if it does, an accurate multi-valued determination is always possible, and in the invention of claim 1, an error in Viterbi decoding due to an error in the multi-valued determination is prevented.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の復号装置の実施例に係るディジタルＶ
ＴＲの記録／再生系を示すブロック回路図である。FIG. 1 is a digital V according to an embodiment of a decoding device of the present invention.
It is a block circuit diagram showing a recording / reproducing system of TR.

【図２】信号補正回路のシステム回路図である。FIG. 2 is a system circuit diagram of a signal correction circuit.

【図３】ＮＲＺＩ符号方式での記録再生伝達系をモデル
化した図である。FIG. 3 is a diagram modeling a recording / reproducing transmission system in the NRZI code system.

【図４】ビタビ復号をＮＲＺＩ符号方式に適用した場合
の状態推移図である。FIG. 4 is a state transition diagram when Viterbi decoding is applied to the NRZI coding method.

【図５】ビタビ復号をＮＲＺＩ符号方式に適用した場合
のトリレス線図である。FIG. 5 is a trellis diagram when Viterbi decoding is applied to the NRZI coding system.

【図６】ビタビ復号をＮＲＺＩ符号方式に適用した場合
のパス分類図である。FIG. 6 is a path classification diagram when Viterbi decoding is applied to the NRZI coding method.

【図７】従来のディジタルＶＴＲの記録／再生回路を示
すブロック回路図である。FIG. 7 is a block circuit diagram showing a recording / reproducing circuit of a conventional digital VTR.

【図８】記録信号と２値等化再生波と３値等化再生波と
再生信号の関係を、正常な場合と非対称な波形歪が発生
している場合について表した信号タイミングチャートで
ある。但し、(ｅ)と(ｈ)に示す点線波形は信号補正回路
で補正されたサンプリング値に対応する信号波形を示
す。FIG. 8 is a signal timing chart showing a relationship between a recording signal, a binary equalized reproduced wave, a ternary equalized reproduced wave, and a reproduced signal in a normal case and a case where asymmetrical waveform distortion occurs. However, the dotted waveforms shown in (e) and (h) show signal waveforms corresponding to the sampling values corrected by the signal correction circuit.

【図９】特願平5-258925号の提案に係るディジタルＶＴ
Ｒの記録／再生回路を示すブロック回路図である。FIG. 9: Digital VT according to the proposal of Japanese Patent Application No. 5-258925
FIG. 6 is a block circuit diagram showing an R recording / reproducing circuit.

【符号の説明】[Explanation of symbols]

1…プリコーダ、2…信号記録系、2a…記録増幅器、2b…
記録部、3…記録媒体、4…信号再生系、4a…再生部、4b
…再生増幅器、5…データ復号系、6…波形等化回路、7
…３値等化回路(多値等化手段)、8,33…Ａ／Ｄ変換器
(8;信号検出手段)、9,22…ビタビ復号器(ビタビ復号手
段)、10…クロック再生系、11…２値等化回路(２値等化
手段)、12…増幅器、13…比較器(クロック生成手段)、1
4…ＰＬＬ回路(クロック生成手段)、15…ＬＰＦ(クロッ
ク生成手段)、21,34…マイコン回路(31;補正量作成手
段)、30…信号補正回路、31…３値判定回路(多値判定手
段)、32…ＥＥＰＲＯＭ(補正量作成手段)、35…加算器
(加算手段)。1 ... Precoder, 2 ... Signal recording system, 2a ... Recording amplifier, 2b ...
Recording unit, 3 ... Recording medium, 4 ... Signal reproducing system, 4a ... Reproducing unit, 4b
… Regenerative amplifier, 5… Data decoding system, 6… Waveform equalization circuit, 7
... Three-valued equalization circuit (multi-valued equalization means), 8,33 ... A / D converter
(8; signal detection means), 9, 22 ... Viterbi decoder (Viterbi decoding means), 10 ... clock recovery system, 11 ... binary equalization circuit (binary equalization means), 12 ... amplifier, 13 ... comparator (Clock generation means), 1
4 ... PLL circuit (clock generation means), 15 ... LPF (clock generation means), 21, 34 ... Microcomputer circuit (31; correction amount generation means), 30 ... Signal correction circuit, 31 ... Three-value determination circuit (multi-value determination) Means), 32 ... EEPROM (correction amount creating means), 35 ... adder
(Additional means).

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 再生信号から多値等化波形信号を得る多
値等化手段と、前記再生信号から２値等化波形信号を得
る２値等化手段と、前記２値等化手段による２値等化波
形信号を用いてサンプリングクロックを生成する手段で
あり、入力される２値等化波形信号の平均化レベルを求
めて、その平均化レベルと入力される２値等化波形信号
とのレベル差を検出することによりサンプリングクロッ
クのジッタを補正するクロック生成手段と、前記クロッ
ク生成手段のサンプリングクロックを用いて前記多値等
化手段で得られた多値等化波形信号をサンプリングする
信号検出手段と、前記信号検出手段によるサンプリング
信号を復号するビタビ復号手段を有した復号装置におい
て、各多値に係る信号レベル範囲を設定し、前記サンプ
リングクロックに同期しながら前記信号検出手段による
サンプリング信号の多値判定を行う多値判定手段と、前
記多値判定手段による判定結果と前記クロック生成手段
が検出したレベル差の発生状態に対応させて、前記サン
プリングクロックに同期しながら前記信号検出手段のサ
ンプリング信号の信号レベルを前記ビタビ復号手段が差
メトリックで定めるパス成立条件に適合させるための補
正量を作成する補正量作成手段と、前記サンプリングク
ロックに同期しながら前記補正量作成手段が求めた補正
量を前記信号検出手段のサンプリング信号に加算する加
算手段を設け、前記加算手段による加算後の信号をビタ
ビ復号手段へ入力させることを特徴とした復号装置。1. A multi-value equalizer for obtaining a multi-value equalized waveform signal from a reproduced signal, a binary equalizer for obtaining a binary equalized waveform signal from the reproduced signal, and a binary equalizer 2 A means for generating a sampling clock using a value-equalized waveform signal, which calculates an averaging level of an input binary equalized waveform signal and compares the averaged level with the input binary equalized waveform signal. Clock generation means for correcting the jitter of the sampling clock by detecting the level difference, and signal detection for sampling the multilevel equalized waveform signal obtained by the multilevel equalization means using the sampling clock of the clock generation means Means and a Viterbi decoding means for decoding the sampling signal by the signal detecting means, the signal level range for each multivalue is set, and the same level as the sampling clock is set. The multi-value determination means for performing multi-value determination of the sampling signal by the signal detection means, and the sampling clock corresponding to the determination result by the multi-value determination means and the generation state of the level difference detected by the clock generation means. In synchronization with the sampling amount of the sampling signal of the signal detecting means for adjusting the signal level of the sampling signal of the Viterbi decoding means to meet the path establishment condition determined by the difference metric, and in synchronization with the sampling clock. A decoding device comprising: an addition unit for adding the correction amount obtained by the correction amount creation unit to the sampling signal of the signal detection unit, and inputting the signal after the addition by the addition unit to the Viterbi decoding unit. 【請求項２】 多値判定手段が、多値等化波形信号の歪
と２値等化波形信号の歪との相関で決定される一定係数
をクロック生成手段が検出したレベル差に乗算したレベ
ル相当分だけ各多値の判定に係るレベル範囲をシフトさ
せることとした請求項１の復号装置。2. A level obtained by multiplying the level difference detected by the clock generating means by a constant coefficient determined by the correlation between the distortion of the multilevel equalized waveform signal and the distortion of the binary equalized waveform signal, by the multilevel determination means. The decoding device according to claim 1, wherein the level range related to the determination of each multivalue is shifted by a considerable amount.