JPH08298327A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
- Publication number
- JPH08298327A JPH08298327A JP10247295A JP10247295A JPH08298327A JP H08298327 A JPH08298327 A JP H08298327A JP 10247295 A JP10247295 A JP 10247295A JP 10247295 A JP10247295 A JP 10247295A JP H08298327 A JPH08298327 A JP H08298327A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hydrogen
- semiconductor device
- metal
- alloy material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多結晶シリコンを用い
た薄膜トランジスタ（以下ポリシリコンＴＦＴという）
などを有する半導体装置およびその製造方法に関し、特
に、このポリシリコンＴＦＴの応用例の一つとしてスイ
ッチングアレイおよびこれらのアレイのドライバ回路、
また、プリンタヘッドや２次元センサーアレイおよび３
次元回路、高密度メモリなどＳＯＩトランジスタなどに
も応用することができる半導体装置およびその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor using polycrystalline silicon (hereinafter referred to as polysilicon TFT).
And a method of manufacturing the same, and in particular, as one application example of the polysilicon TFT, a switching array and a driver circuit for these arrays,
In addition, the printer head and the two-dimensional sensor array and three
The present invention relates to a semiconductor device that can be applied to SOI transistors such as a three-dimensional circuit and a high-density memory, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】図４は従来の半導体装置におけるポリシ
リコンＴＦＴの断面図である。2. Description of the Related Art FIG. 4 is a sectional view of a polysilicon TFT in a conventional semiconductor device.
【０００３】図４において、絶縁性基板１上に保護層２
を設け、保護層２上にＴＦＴのソース領域３ａおよびド
レイン領域３ｂが設けられるとともに、ソース領域３ａ
とドレイン領域３ｂの間にチャネル領域である半導体層
３が設けられている。これらソース領域３ａおよびドレ
イン領域３ｂ、半導体層３さらに保護層２上にゲート絶
縁膜４が設けられている。さらに、半導体層３の上方の
ゲート絶縁膜４上にゲート電極５が設けられている。こ
れらゲート絶縁膜４およびゲート電極５上に層間絶縁膜
６が設けられている。この層間絶縁膜６上には、ゲート
絶縁膜４および層間絶縁膜６に設けられたコンタクトホ
ールを介してソース領域３ａに接続されるソース電極７
が設けられ、また、ゲート絶縁膜４および層間絶縁膜６
に設けられたコンタクトホールを介してドレイン領域３
ｂに接続されるドレイン電極８が設けられている。これ
ら層間絶縁膜６、ソース電極７およびドレイン電極８上
に保護膜９が設けられている。In FIG. 4, a protective layer 2 is formed on an insulating substrate 1.
And the source region 3a and the drain region 3b of the TFT are provided on the protective layer 2, and the source region 3a
The semiconductor layer 3 serving as a channel region is provided between the drain region 3b and the drain region 3b. A gate insulating film 4 is provided on the source region 3a, the drain region 3b, the semiconductor layer 3 and the protective layer 2. Further, a gate electrode 5 is provided on the gate insulating film 4 above the semiconductor layer 3. An interlayer insulating film 6 is provided on the gate insulating film 4 and the gate electrode 5. On this interlayer insulating film 6, a source electrode 7 connected to the source region 3a through a contact hole formed in the gate insulating film 4 and the interlayer insulating film 6.
The gate insulating film 4 and the interlayer insulating film 6 are provided.
Through the contact hole provided in the drain region 3
A drain electrode 8 connected to b is provided. A protective film 9 is provided on the interlayer insulating film 6, the source electrode 7 and the drain electrode 8.
【０００４】以上によりポリシリコンＴＦＴが構成さ
れ、以下のようにして製造することができる。The polysilicon TFT is constituted as described above and can be manufactured as follows.
【０００５】まず、ガラス、石英、シリコンウエハーな
どの絶縁性基板１上に、酸化シリコンなどの保護層２を
形成し、この上に減圧ＣＶＤ法、プラズマＣＶＤ法など
でアモルファスシリコン膜を成膜する。さらに、このア
モルファスシリコン膜をレーザーアニールすることによ
り多結晶シリコン膜とし、さらに、ホトリソグラフィー
により、島状の半導体層３を形成する。First, a protective layer 2 made of silicon oxide or the like is formed on an insulating substrate 1 made of glass, quartz, a silicon wafer or the like, and an amorphous silicon film is formed thereon by a low pressure CVD method or a plasma CVD method. . Further, the amorphous silicon film is laser-annealed to form a polycrystalline silicon film, and the island-shaped semiconductor layer 3 is formed by photolithography.
【０００６】次に、この半導体層３上にゲート絶縁膜４
となる酸化シリコン膜をプラズマＣＶＤ法により成膜す
る。さらに、ゲート絶縁膜４上にアルミニウムなどの金
属などを成膜し、パターニングしてゲート電極５を形成
する。このゲート電極５をマスクとしてゲート電極５の
両端から出ている半導体層３上に、上方から自己整合的
に不純物元素（Ｎｃｈの場合はリン、Ｐｃｈの場合はボ
ロン）をイオン注入し、５５０℃の温度で活性化を行う
ことによりＴＦＴのソース領域３ａおよびドレイン領域
３ｂを形成する。Next, the gate insulating film 4 is formed on the semiconductor layer 3.
A silicon oxide film to be formed is formed by a plasma CVD method. Further, a metal such as aluminum is deposited on the gate insulating film 4 and patterned to form the gate electrode 5. Using this gate electrode 5 as a mask, impurity elements (phosphorus in the case of Nch, boron in the case of Pch) are ion-implanted onto the semiconductor layer 3 protruding from both ends of the gate electrode 5 from above at 550 ° C. The source region 3a and the drain region 3b of the TFT are formed by performing activation at the temperature of.
【０００７】さらに、ゲート絶縁膜４およびゲート電極
５上に酸化シリコン膜からなる層間絶縁膜６を成膜す
る。ソース領域３ａおよびドレイン領域３ｂ上のゲート
絶縁膜４および層間絶縁膜６にそれぞれコンタクトホー
ルを形成した後、例えばアルミニウムを成膜してパター
ニングし、ソース領域３ａに接続されるソース電極７、
および、ドレイン領域３ｂに接続されるドレイン電極８
とする。さらに、保護膜９として、層間絶縁膜６、ソー
ス電極７およびドレイン電極８上に窒化シリコン膜を形
成し、この窒化シリコン膜に、これらソース電極７およ
びドレイン電極８のコンタクトホール（図示せず）を設
ける。Further, an interlayer insulating film 6 made of a silicon oxide film is formed on the gate insulating film 4 and the gate electrode 5. After forming contact holes in the gate insulating film 4 and the interlayer insulating film 6 on the source region 3a and the drain region 3b, respectively, a film of aluminum is formed and patterned to form a source electrode 7 connected to the source region 3a.
And the drain electrode 8 connected to the drain region 3b
And Further, as the protective film 9, a silicon nitride film is formed on the interlayer insulating film 6, the source electrode 7 and the drain electrode 8, and contact holes (not shown) for the source electrode 7 and the drain electrode 8 are formed in the silicon nitride film. To provide.
【０００８】この段階でポリシリコンＴＦＴの構成は出
来上がるが、一般に多結晶シリコンで作ったＴＦＴは、
結晶粒界または粒内の欠陥に起因する禁制帯中のエネル
ギー準位が多く、特性が優れない。この主たる欠陥とし
ては、シリコン原子のダングリングボンド（未結合手）
が有り、これを水素原子と結合させることにより、特性
への影響を軽減する方法が開示されている。At this stage, the structure of the polysilicon TFT is completed, but in general, the TFT made of polycrystalline silicon is
There are many energy levels in the forbidden band due to crystal grain boundaries or defects in the grains, and the characteristics are not excellent. The main defects are dangling bonds (unbonded bonds) of silicon atoms.
However, there is disclosed a method of reducing the influence on the characteristics by bonding this with a hydrogen atom.
【０００９】例えば、特公平４−５７０９８号公報に
は、前述した保護膜９に用いる窒化シリコン膜として、
プラズマＣＶＤ法により水素を含む窒化シリコン膜を形
成し、その後、アニールすることにより、この窒化シリ
コン膜に含まれる水素を放出させ、半導体層３に用いる
多結晶シリコン膜中のダングリングボンドを水素化する
ことが開示されている。For example, Japanese Patent Publication No. 4-57098 discloses a silicon nitride film used as the protective film 9 described above.
A silicon nitride film containing hydrogen is formed by a plasma CVD method and then annealed to release hydrogen contained in the silicon nitride film and hydrogenate dangling bonds in the polycrystalline silicon film used for the semiconductor layer 3. Is disclosed.
【００１０】また、特公昭６２−４５７１２号公報に
は、半導体装置におけるＴＦＴを水素プラズマにさらす
ことにより、水素化を行うことが開示されている。Further, Japanese Patent Publication No. 62-45712 discloses that hydrogenation is performed by exposing a TFT in a semiconductor device to hydrogen plasma.
【００１１】[0011]
【発明が解決しようとする課題】上記従来の半導体装置
におけるＴＦＴでは、保護膜９に用いる窒化シリコン膜
からの水素化を行った場合、水素の抜けた窒化シリコン
膜の緻密性は低下し、保護膜９としての機械的強度や耐
湿性などの特性が損なわれるという問題が有った。In the TFT of the conventional semiconductor device described above, when hydrogenation is performed from the silicon nitride film used for the protective film 9, the denseness of the hydrogen-depleted silicon nitride film is lowered and the protection is performed. There is a problem that the mechanical strength and moisture resistance of the film 9 are impaired.
【００１２】また、水素プラズマ処理については、プラ
ズマによる膜の損傷が生じ、特性が低下するという問題
が有った。Further, with respect to the hydrogen plasma treatment, there is a problem that the film is damaged by plasma and the characteristics are deteriorated.
【００１３】本発明は、上記従来の問題を解決するもの
で、保護膜としての特性劣化や損傷がない半導体装置お
よびその製造方法を提供することを目的とする。An object of the present invention is to solve the above-mentioned conventional problems, and to provide a semiconductor device which does not have characteristic deterioration or damage as a protective film and a manufacturing method thereof.
【００１４】[0014]
【課題を解決するための手段】本発明の半導体装置は、
多結晶シリコンのソース領域とドレイン領域の間に、多
結晶シリコンのチャネル部が設けられ、該チャネル部と
で絶縁膜を挟持するゲート電極が設けられ、該ソース領
域に接続したソース電極が設けられ、該ドレイン領域に
接続したドレイン電極が設けられた薄膜トランジスタ上
を保護する保護膜が設けられた半導体装置において、該
薄膜トランジスタの構成要素となる薄膜のうち少なくと
も１層に、水素元素の含有および放出能力を有する金属
または合金材料を含む構成としたものであり、そのこと
により上記目的が達成される。According to the present invention, there is provided a semiconductor device comprising:
A channel portion of polycrystalline silicon is provided between a source region and a drain region of polycrystalline silicon, a gate electrode sandwiching an insulating film with the channel portion is provided, and a source electrode connected to the source region is provided. In a semiconductor device provided with a protective film for protecting a thin film transistor provided with a drain electrode connected to the drain region, at least one layer of the thin film constituting the thin film transistor contains and releases hydrogen element. It is configured to include a metal or alloy material having the above, whereby the above object is achieved.
【００１５】また、本発明の半導体装置は、チャネル部
に多結晶シリコンが用いられている薄膜トランジスタ上
を保護する保護膜が設けられた半導体装置において、水
素元素の含有および放出能力を有する金属または合金材
料を有する層を、該チャネル部の下方および上方、側方
のうち少なくとも何れかに設けるものであり、そのこと
により上記目的が達成される。Further, the semiconductor device of the present invention is a semiconductor device in which a protective film for protecting a thin film transistor in which polycrystalline silicon is used is provided in a channel portion, and a metal or an alloy having a hydrogen element containing and releasing ability. A layer having a material is provided at least under and / or over the channel portion, and thereby the above object is achieved.
【００１６】さらに、好ましくは、本発明の半導体装置
における金属または合金材料は、Ｔｉ2Ｃｕ、Ｔｉ2Ｎ
ｉ、ＬａＮｉ5、ミッシュメタル、Ｍｇ2Ｎｉ、Ｍｇ2Ｃ
ｕ、Ｍｇ、Ａｌ、Ｔｉ、Ｎｉのうち少なくとも１つの化
合物または元素である。Further preferably, the metal or alloy material in the semiconductor device of the present invention is Ti 2 Cu, Ti 2 N
i, LaNi 5 , misch metal, Mg 2 Ni, Mg 2 C
At least one compound or element of u, Mg, Al, Ti, and Ni.
【００１７】さらに、好ましくは、本発明の半導体装置
における金属または合金材料は、前記ゲート電極および
ソース電極、ドレイン電極のうち少なくとも何れかの一
部を構成している。Further, preferably, the metal or alloy material in the semiconductor device of the present invention constitutes a part of at least one of the gate electrode, the source electrode and the drain electrode.
【００１８】さらに、好ましくは、本発明の半導体装置
における金属または合金材料を含む層は薄膜トランジス
タの遮光膜である。Further, preferably, the layer containing a metal or alloy material in the semiconductor device of the present invention is a light shielding film of a thin film transistor.
【００１９】また、本発明の半導体装置の製造方法は、
多結晶シリコンのソース領域とドレイン領域間の多結晶
シリコンのチャネル部上方に、絶縁膜を介してゲート電
極を形成し、該ソース領域に接続するソース電極を形成
し、該ドレイン領域に接続するドレイン電極を形成し
た、該多結晶シリコンの上面および下面、側面のうち少
なくとも何れかに絶縁膜との界面を有する薄膜トランジ
スタ上を保護する保護膜を形成した半導体装置の製造方
法において、該薄膜トランジスタの構成要素となる薄膜
のうち少なくとも１層の一部として、水素元素の含有お
よび放出能力を有する金属または合金材料を形成する
か、または、該多結晶シリコンの下方および上方、側方
のうち少なくとも何れかに該金属または合金材料を形成
する工程と、該金属または合金材料に水素を含有させる
工程と、該金属または合金材料から水素を放出させて固
相拡散させることにより、該多結晶シリコン中または該
界面に該水素を含ませる工程とを有するものであり、そ
のことにより上記目的が達成される。The semiconductor device manufacturing method of the present invention is
A gate electrode is formed between the source region and the drain region of the polycrystalline silicon above the channel portion of the polycrystalline silicon via an insulating film, a source electrode connected to the source region is formed, and a drain connected to the drain region In a method of manufacturing a semiconductor device, wherein a protective film for protecting an upper surface, a lower surface, and a side surface of the polycrystalline silicon having an electrode and having an interface with an insulating film is formed on at least any one of the side surfaces of the polycrystalline silicon, As a part of at least one layer of the thin film to be formed, a metal or alloy material having the ability to contain and release hydrogen element is formed, or at least one of below, above, and laterally of the polycrystalline silicon. Forming the metal or alloy material, including hydrogen in the metal or alloy material, the metal or alloy By solid-phase diffusion by releasing hydrogen from the gold material, which has a step to include hydrogen in the polycrystalline silicon or the interface, the object is achieved.
【００２０】さらに、好ましくは、本発明の半導体装置
の製造方法における金属または合金材料を形成する工程
は、スパッタリング法またはフラッシュ蒸着法により薄
膜層として形成する。Further, preferably, in the step of forming the metal or alloy material in the method for manufacturing a semiconductor device of the present invention, a thin film layer is formed by a sputtering method or a flash evaporation method.
【００２１】さらに、好ましくは、本発明の半導体装置
の製造方法における金属または合金材料に水素を含有さ
せる工程は、該金属または合金材料を形成した後、５０
０ｋＰａ以上の水素圧力雰囲気中にさらすことにより水
素を含有させる。Further preferably, in the step of incorporating hydrogen into the metal or alloy material in the method for manufacturing a semiconductor device of the present invention, 50 is performed after the metal or alloy material is formed.
Hydrogen is contained by exposing it to a hydrogen pressure atmosphere of 0 kPa or more.
【００２２】さらに、好ましくは、本発明の半導体装置
の製造方法における水素を放出させて界面に該水素を含
ませる工程は２００℃以上の熱処理を含む。Further, preferably, in the method of manufacturing a semiconductor device of the present invention, the step of releasing hydrogen so that the interface contains the hydrogen includes heat treatment at 200 ° C. or higher.
【００２３】[0023]
【作用】本発明においては、多結晶シリコンの下方およ
び上方、側方のうち何れかに位置する、水素元素の含有
および放出能力を有する金属または合金材料、即ち、Ｔ
ｉ2Ｃｕ、Ｔｉ2Ｎｉ、ＬａＮｉ5、ミッシュメタル、Ｍ
ｇ2Ｎｉ、Ｍｇ2Ｃｕ、Ｍｇ、Ａｌ、Ｔｉ、Ｎｉのうち少
なくとも１つの材料を含む薄膜層から活性水素を供給し
て固相拡散させ、この活性水素が多結晶シリコンの内部
および他の膜との界面に存在するダングリングボンドと
結合することにより、多結晶シリコンのバンド構造にお
ける禁制帯に存在するトラップ準位の状態密度が減少
し、ＴＦＴのリーク電流の低減および信頼性の向上が得
られ、かつ、従来のように保護膜の性能低下やプラズマ
によるダメージなどの好ましくない副作用が生じない。In the present invention, a metal or alloy material, which is located below, above, or on the side of polycrystalline silicon and has the ability to contain and release hydrogen element, that is, T
i 2 Cu, Ti 2 Ni, LaNi 5 , misch metal, M
Active hydrogen is supplied from a thin film layer containing at least one material selected from g 2 Ni, Mg 2 Cu, Mg, Al, Ti, and Ni to cause solid phase diffusion. By coupling with the dangling bond existing at the interface with and, the density of states of the trap level existing in the forbidden band in the band structure of polycrystalline silicon is reduced, and the leakage current of the TFT is reduced and the reliability is improved. In addition, unlike the conventional case, undesirable side effects such as performance deterioration of the protective film and damage due to plasma do not occur.
【００２４】また、この合金または金属材料からなる薄
膜層は、ＴＦＴの遮光膜や電極として用いることで製造
工程の複雑化が軽減される。Further, the thin film layer made of this alloy or metal material is used as a light-shielding film or an electrode of a TFT, thereby reducing the complexity of the manufacturing process.
【００２５】[0025]
【実施例】以下、本発明の実施例について説明する。Embodiments of the present invention will be described below.
【００２６】（実施例１）図１は本発明の実施例１の半
導体装置におけるポリシリコンＴＦＴの断面図である。(Embodiment 1) FIG. 1 is a sectional view of a polysilicon TFT in a semiconductor device according to Embodiment 1 of the present invention.
【００２７】図１において、絶縁性基板としてのガラス
基板１１上に保護層としてのベースコート層１２を設
け、このベースコート層１２上にＴＦＴのソース領域１
３ａおよびドレイン領域１３ｂが設けられるとともに、
ソース領域１３ａとドレイン領域１３ｂの間にチャネル
領域である半導体層１３が設けられている。これらソー
ス領域１３ａおよびドレイン領域１３ｂ、半導体層１３
さらにベースコート層１２上にゲート絶縁膜１４が設け
られている。さらに、半導体層１３の上方のゲート絶縁
膜１４上にゲート電極１５が設けられ、その表面は陽極
酸化による酸化保護膜１５ａとされている。これらゲー
ト絶縁膜１４および酸化保護膜１５ａ上に層間絶縁膜１
６が設けられ、ソース領域１３ａおよびドレイン領域１
３ｂ上のゲート絶縁膜１４および層間絶縁膜１６にコン
タクトホールがそれぞれ設けられている。この層間絶縁
膜１６上には、ゲート絶縁膜１４および層間絶縁膜１６
に設けられたコンタクトホールを介してソース領域１３
ａに接続されるソース電極１７が設けられ、このソース
電極１７は、その下層の、水素を吸蔵させたＴｉ2Ｃｕ
膜１７ａと、上層のアルミニウム層１７ｂよりなってい
る。また、ゲート絶縁膜１４および層間絶縁膜１６に設
けられたコンタクトホールを介してドレイン領域１３ｂ
に接続されるドレイン電極１８が設けられ、このドレイ
ン電極１８は、その下層の、水素を吸蔵させたＴｉ2Ｃ
ｕ膜１７ａと、上層のアルミニウム層１７ｂよりなって
いる。これら層間絶縁膜１６、ソース電極１７およびド
レイン電極１８上にＴＦＴを保護する保護膜１９が設け
られている。In FIG. 1, a base coat layer 12 as a protective layer is provided on a glass substrate 11 as an insulating substrate, and the source region 1 of the TFT is provided on the base coat layer 12.
3a and the drain region 13b are provided,
A semiconductor layer 13, which is a channel region, is provided between the source region 13a and the drain region 13b. The source region 13a, the drain region 13b, the semiconductor layer 13
Further, a gate insulating film 14 is provided on the base coat layer 12. Further, a gate electrode 15 is provided on the gate insulating film 14 above the semiconductor layer 13, and the surface thereof serves as an oxidation protection film 15a by anodic oxidation. The interlayer insulating film 1 is formed on the gate insulating film 14 and the oxidation protection film 15a.
6, the source region 13a and the drain region 1 are provided.
Contact holes are provided in the gate insulating film 14 and the interlayer insulating film 16 on 3b, respectively. The gate insulating film 14 and the interlayer insulating film 16 are formed on the interlayer insulating film 16.
Through the contact hole provided in the source region 13
The source electrode 17 is provided to be connected to a, the source electrode 17, the underlying, Ti 2 Cu obtained by absorbing hydrogen
It is composed of a film 17a and an upper aluminum layer 17b. In addition, the drain region 13b is formed through the contact holes provided in the gate insulating film 14 and the interlayer insulating film 16.
A drain electrode 18 connected to the drain electrode 18 is provided, and the drain electrode 18 is an underlayer of hydrogen-occluded Ti 2 C.
It is composed of a u film 17a and an upper aluminum layer 17b. A protective film 19 for protecting the TFT is provided on the interlayer insulating film 16, the source electrode 17, and the drain electrode 18.
【００２８】以上により本実施例１の半導体装置におけ
るポリシリコンＴＦＴが構成され、以下のようにして製
造することができる。As described above, the polysilicon TFT in the semiconductor device of the first embodiment is constituted and can be manufactured as follows.
【００２９】まず、絶縁性基板としてのガラス基板（７
０５９：コーニング社製）１１上に酸化シリコンのベー
スコート層１２を形成し、さらに、プラズマＣＶＤ法に
より、基板温度３５０℃で膜厚５０ｎｍのアモルファス
シリコン（Ｓｉ）膜を形成する。これに対して、４００
℃で脱水素のためのアニール処理を１時間程度行い、Ｋ
ｒＦ、ＸｅＣｌなどを用いたエキシマレーザーにより、
アモルファスＳｉを熔融再結晶化して多結晶シリコンと
し半導体層１３とした。この半導体層１３を島状のパタ
ーンにパターニングし、その上にゲート絶縁膜１４とな
る酸化シリコン膜をプラズマＣＶＤ法により約１００ｎ
ｍ成膜し、５５０℃で６時間アニールすることにより膜
の緻密化を行った。First, the glass substrate (7
(059: manufactured by Corning Incorporated) 11, a silicon oxide base coat layer 12 is formed, and an amorphous silicon (Si) film having a film thickness of 50 nm is formed at a substrate temperature of 350 ° C. by a plasma CVD method. On the other hand, 400
Anneal treatment for dehydrogenation at ℃ for about 1 hour, K
With an excimer laser using rF, XeCl, etc.
Amorphous Si was melted and recrystallized to form polycrystalline silicon, which was used as the semiconductor layer 13. This semiconductor layer 13 is patterned into an island pattern, and a silicon oxide film to be a gate insulating film 14 is formed on the semiconductor layer 13 by plasma CVD to a thickness of about 100 n.
A film was formed and annealed at 550 ° C. for 6 hours to densify the film.
【００３０】次に、半導体層１３の上方のゲート絶縁膜
１４上に、膜厚３００ｎｍ程度のアルミニウム膜をスパ
ッタリング法で成膜し、ドライエッチングを用いてパタ
ーニングしてゲート電極１５を形成し、その表面に陽極
酸化による酸化保護膜１５ａを約１００ｎｍの膜厚で形
成した。Next, an aluminum film having a film thickness of about 300 nm is formed on the gate insulating film 14 above the semiconductor layer 13 by a sputtering method, and is patterned by dry etching to form a gate electrode 15. An oxidation protection film 15a having a film thickness of about 100 nm was formed on the surface by anodic oxidation.
【００３１】このゲート電極１５をマスクとしてゲート
電極１５から出た半導体層１３に、上方から自己整合的
に不純物元素（Ｎｃｈの場合はリン、Ｐｃｈの場合はボ
ロン）を１×１０15ｉｏｎ／ｃｍ2、４０ｋｅＶ程度で
イオン注入し、上方よりエキシマレーザーで照射し、活
性化を行うことによりＴＦＴのソース領域１３ａおよび
ドレイン領域１３ｂを形成した。Using the gate electrode 15 as a mask, the semiconductor layer 13 extending from the gate electrode 15 is self-aligned with an impurity element (phosphorus in the case of Nch, boron in the case of Pch) at 1 × 10 15 ion / cm from above. 2. Ion implantation was performed at about 40 and 40 keV, irradiation with an excimer laser was performed from above, and activation was performed to form a source region 13a and a drain region 13b of the TFT.
【００３２】さらに、プラズマＣＶＤ法により厚さ５０
０ｎｍ程度の酸化シリコン膜からなる層間絶縁膜１６を
成膜し、ソース領域１３ａおよびドレイン領域１３ｂ上
の層間絶縁膜１６およびゲート絶縁膜１４にコンタクト
ホールを形成した。Further, a thickness of 50 is formed by the plasma CVD method.
An interlayer insulating film 16 made of a silicon oxide film having a thickness of about 0 nm was formed, and contact holes were formed in the interlayer insulating film 16 and the gate insulating film 14 on the source region 13a and the drain region 13b.
【００３３】その後、層間絶縁膜１６およびそのコンタ
クトホール上に、膜厚１５０ｎｍ程度のＴｉ2Ｃｕ膜１
７ａを成膜し、約５００ｋＰａの水素雰囲気中で約１時
間放置することにより、Ｔｉ2Ｃｕ膜１７ａ中に水素を
吸蔵させた。さらに、その上に膜厚１５０ｎｍのアルミ
ニウム層１７ｂを成膜し、パターニングして、Ｔｉ2Ｃ
ｕ層１７ａおよびアルミニウム層１７ｂの２層から成る
ソース電極１７およびドレイン電極１８を形成した。次
いで、さらに保護膜１９として、この上層にプラズマＣ
ＶＤ法により、窒化シリコン膜を成膜するが、このデポ
ジション前におよそ１０Ｐａの減圧下で約３０分間、３
００℃でアニールすることにより、Ｔｉ2Ｃｕ膜１７ａ
から活性水素が放出される。この放出された水素は固相
拡散により、ゲート絶縁膜１４と多結晶シリコン膜であ
るソース領域１３ａおよびドレイン領域１３ｂとの界面
および多結晶シリコン膜中に入り、ダングリングボンド
を終端する。この水素化処理の後、基板温度３００℃で
窒化シリコン膜を形成し、ソース電極１７およびドレイ
ン電極１８のコンタクトホール（図示せず）を設け、Ｔ
ＦＴを完成させた。Then, a Ti 2 Cu film 1 having a film thickness of about 150 nm is formed on the interlayer insulating film 16 and its contact hole.
7a was deposited and left in a hydrogen atmosphere of about 500 kPa for about 1 hour to occlude hydrogen in the Ti 2 Cu film 17a. Further, a 150 nm-thickness aluminum layer 17b is formed thereon, and patterned to form Ti 2 C.
A source electrode 17 and a drain electrode 18 composed of two layers of the u layer 17a and the aluminum layer 17b were formed. Next, as a protective film 19, plasma C is formed on the upper layer.
A silicon nitride film is formed by the VD method, but before this deposition, a pressure reduction of about 10 Pa is performed for about 30 minutes for 3 minutes.
By annealing at 00 ° C., the Ti 2 Cu film 17a is formed.
Releases active hydrogen. The released hydrogen enters the interface between the gate insulating film 14 and the source region 13a and the drain region 13b, which are polycrystalline silicon films, and the polycrystalline silicon film by solid phase diffusion, and terminates the dangling bond. After this hydrogenation treatment, a silicon nitride film is formed at a substrate temperature of 300 ° C., contact holes (not shown) for the source electrode 17 and the drain electrode 18 are provided, and T
Completed the FT.
【００３４】このように、ＴＦＴを構成する構成要素と
してのソース電極１７およびドレイン電極１８に、水素
元素の含有および放出能力を有する金属または合金材料
としてのＴｉ2Ｃｕ膜１７ａを用いたため、Ｔｉ2Ｃｕ膜
１７ａから活性水素を供給して、ゲート絶縁膜１４と多
結晶シリコン膜であるソース領域１３ａおよびドレイン
領域１３ｂとの界面および多結晶シリコン膜中に活性水
素が入り、ダングリングボンドを終端することができ、
従来生じていた保護膜としての特性劣化や損傷はなくな
る。As described above, since the source electrode 17 and the drain electrode 18 as the constituent elements of the TFT use the Ti 2 Cu film 17a as the metal or alloy material having the ability to contain and release the hydrogen element, the Ti 2 Active hydrogen is supplied from the Cu film 17a, and active hydrogen enters the interface between the gate insulating film 14 and the source region 13a and the drain region 13b, which are polycrystalline silicon films, and into the polycrystalline silicon film to terminate the dangling bond. It is possible,
The characteristic deterioration and damage as a protective film that have occurred conventionally are eliminated.
【００３５】なお、本実施例１では、５００ｋＭＰａ以
上の高圧水素雰囲気中にさらすことを含む工程で水素を
吸蔵し、２００℃以上の熱アニールを含む工程で吸蔵し
た水素を放出する材料として、Ｔｉ2Ｃｕを一例に挙げ
たが、本発明はこれに限定されず、Ｔｉ2Ｎｉ、ＬａＮ
ｉ5、ミッシュメタル、Ｍｇ2Ｎｉ、Ｍｇ2Ｃｕ、Ｍｇ、
Ａｌ、Ｔｉ、Ｎｉなどのうち少なくとも何れかの材料を
用いても良く、その選択は、多結晶シリコン形成プロセ
ス条件により変動する多結晶シリコン膜およびこれとゲ
ート絶縁膜界面の欠陥状態に適合するものを実験的に求
めれば良い。In Example 1, Ti was used as a material that occludes hydrogen in a process including exposure to a high-pressure hydrogen atmosphere of 500 kMPa or more and releases hydrogen occluded in a process including thermal annealing at 200 ° C. or more. 2 Cu is given as an example, but the present invention is not limited to this, and Ti 2 Ni, LaN
i 5 , misch metal, Mg 2 Ni, Mg 2 Cu, Mg,
At least one material of Al, Ti, Ni, etc. may be used, and its selection is suitable for the polycrystalline silicon film which varies depending on the polycrystalline silicon forming process conditions and the defect state of the interface between the polycrystalline silicon film and the gate insulating film. Should be obtained experimentally.
【００３６】（実施例２）図２は本発明の実施例２の半
導体装置におけるポリシリコンＴＦＴの断面図である。(Embodiment 2) FIG. 2 is a sectional view of a polysilicon TFT in a semiconductor device according to Embodiment 2 of the present invention.
【００３７】図２において、絶縁性基板としてのガラス
２１上に保護層としてのベースコート層２２が設けら
れ、このベースコート層２２上に水素を吸蔵させたＬａ
Ｎｉ5膜の島状パターン３０を設けている。これらベー
スコート層２２および島状パターン３０上に層間絶縁膜
２２ａが設けられ、島状パターン３０の上方の層間絶縁
膜２２ａ上にＴＦＴのソース領域２３ａおよびドレイン
領域２３ｂが設けられるとともに、ソース領域２３ａと
ドレイン領域２３ｂの間にチャネル領域である半導体層
２３が設けられている。これらソース領域２３ａおよび
ドレイン領域２３ｂ、半導体層２３さらに層間絶縁膜２
２ａ上にゲート絶縁膜２４が設けられている。さらに、
半導体層２３の上方のゲート絶縁膜２４上にゲート電極
２５が設けられ、その表面は陽極酸化による酸化保護膜
２５ａとされている。これらゲート絶縁膜２４および酸
化保護膜２５ａ上に層間絶縁膜２６が設けられ、ソース
領域２３ａおよびドレイン領域２３ｂ上のゲート絶縁膜
２４および層間絶縁膜２６にコンタクトホールがそれぞ
れ設けられている。この層間絶縁膜２６上には、ゲート
絶縁膜２４および層間絶縁膜２６に設けられたコンタク
トホールを介してソース領域２３ａに接続されるソース
電極２７が設けられ、また、ゲート絶縁膜２４および層
間絶縁膜２６に設けられたコンタクトホールを介してド
レイン領域２３ｂに接続されるドレイン電極２８が設け
られている。これら層間絶縁膜２６、ソース電極２７お
よびドレイン電極２８上にＴＦＴを保護する保護膜２９
が設けられている。In FIG. 2, a base coat layer 22 as a protective layer is provided on a glass 21 as an insulating substrate, and La that absorbs hydrogen is placed on the base coat layer 22.
An island pattern 30 of Ni 5 film is provided. An interlayer insulating film 22a is provided on the base coat layer 22 and the island pattern 30, a source region 23a and a drain region 23b of the TFT are provided on the interlayer insulating film 22a above the island pattern 30, and a source region 23a and The semiconductor layer 23, which is a channel region, is provided between the drain regions 23b. The source region 23a and the drain region 23b, the semiconductor layer 23, and the interlayer insulating film 2
A gate insulating film 24 is provided on 2a. further,
A gate electrode 25 is provided on the gate insulating film 24 above the semiconductor layer 23, and the surface thereof serves as an oxidation protection film 25a by anodic oxidation. An interlayer insulating film 26 is provided on the gate insulating film 24 and the oxidation protection film 25a, and contact holes are provided in the gate insulating film 24 and the interlayer insulating film 26 on the source region 23a and the drain region 23b, respectively. A source electrode 27 connected to the source region 23a through a contact hole provided in the gate insulating film 24 and the interlayer insulating film 26 is provided on the interlayer insulating film 26, and the gate insulating film 24 and the interlayer insulating film 26 are provided. A drain electrode 28 connected to the drain region 23b through a contact hole formed in the film 26 is provided. A protective film 29 for protecting the TFT is formed on the interlayer insulating film 26, the source electrode 27 and the drain electrode 28.
Is provided.
【００３８】以上により本実施例２の半導体装置におけ
るポリシリコンＴＦＴが構成され、以下のようにして製
造することができる。As described above, the polysilicon TFT in the semiconductor device of the second embodiment is constituted and can be manufactured as follows.
【００３９】まず、絶縁性基板としてのガラス基板（７
０５９：コーンング社製）２１上に酸化シリコンのベー
スコート層２２を形成し、その上にＬａＮｉ5膜を１０
０ｎｍの膜厚でスパッタリング法で成膜し、ドライエッ
チング法により所望に形状にパターンニングして島状パ
ターン３０を形成した。この島状パターン３０は基板裏
面からの光を遮断する遮光膜としても機能する。これら
ベースコート層２２および島状パターン３０上に、層間
絶縁膜２２ａとして酸化シリコン膜を３００ｎｍの膜厚
で形成し、さらに、この層間絶縁膜２２ａ上に、プラズ
マＣＶＤ法により、基板温度３５０℃で膜厚５０ｎｍの
アモルファスシリコン膜を形成する。さらに、４００℃
で脱水素のためのアニール処理を１時間程度行い、Ｋｒ
Ｆ、ＸｅＣｌなどを用いたエキシマレーザにより、アモ
ルファスシリコンを熔融再結晶化して多結晶シリコンと
し半導体層２３とした。この半導体層２３を島状パター
ンにパターニングし、その上にゲート絶縁膜２４となる
酸化シリコン膜をプラズマＣＶＤ法により約１００ｎｍ
の膜厚で成膜し、５５０℃で６時間アニールすることに
より膜の緻密化を行った。First, a glass substrate (7
(059: made by Corning Co., Ltd.), a base coat layer 22 of silicon oxide is formed on top of this, and a LaNi 5 film is formed on the base coat layer 22.
A film having a thickness of 0 nm was formed by a sputtering method, and patterned into a desired shape by a dry etching method to form an island pattern 30. The island pattern 30 also functions as a light blocking film that blocks light from the back surface of the substrate. A silicon oxide film having a thickness of 300 nm is formed as an interlayer insulating film 22a on the base coat layer 22 and the island-shaped pattern 30. Further, a film is formed on the interlayer insulating film 22a by a plasma CVD method at a substrate temperature of 350 ° C. An amorphous silicon film having a thickness of 50 nm is formed. Furthermore, 400 ° C
Annealing for dehydrogenation is performed for about 1 hour at
By using an excimer laser using F, XeCl or the like, the amorphous silicon was melted and recrystallized to form polycrystalline silicon, which was used as the semiconductor layer 23. This semiconductor layer 23 is patterned into an island pattern, and a silicon oxide film to be a gate insulating film 24 is formed on the semiconductor layer 23 by plasma CVD to a thickness of about 100 nm.
The film was densified by forming the film with the film thickness of 6 and annealing at 550 ° C. for 6 hours.
【００４０】次に、ゲート絶縁膜２４上に膜厚３００ｎ
ｍ程度のアルミニウム膜をスパッタリング法で成膜し、
ドライエッチングを用いてパターニングして半導体層２
３の上方にゲート電極２５を形成し、その表面に酸化保
護膜２５ａを形成した。Next, a film thickness of 300 n is formed on the gate insulating film 24.
An aluminum film of about m is formed by the sputtering method,
The semiconductor layer 2 is patterned by using dry etching.
A gate electrode 25 was formed on the upper side of 3 and an oxidation protection film 25a was formed on the surface thereof.
【００４１】このゲート電極２５をマスクとしてゲート
電極２５から出た半導体層２３に、その上方から自己整
合的に不純物元素（Ｎｃｈの場合はリン、Ｐｃｈの場合
はボロン）を１×１０15ｉｏｎ／ｃｍ2、４０ｋｅＶ程
度でイオン注入し、エキシマレーザの照射により活性化
を行い、ＴＦＴのソース領域２３ａおよびドレイン領域
２３ｂを形成した。Using the gate electrode 25 as a mask, the semiconductor layer 23 extending from the gate electrode 25 is self-aligned with an impurity element (phosphorus in the case of Nch, boron in the case of Pch) at 1 × 10 15 ion / from above. Ion implantation was performed at a pressure of about cm 2 and about 40 keV, and activation was performed by irradiation with an excimer laser to form a source region 23a and a drain region 23b of the TFT.
【００４２】さらに、約５００ｋＰａの水素雰囲気中で
約１時間放置することにより、酸化シリコン膜を通し
て、島状パターン３０のＬａＮｉ5膜中に水素を吸蔵さ
せた。Further, by leaving it in a hydrogen atmosphere of about 500 kPa for about 1 hour, hydrogen was absorbed in the LaNi 5 film of the island pattern 30 through the silicon oxide film.
【００４３】さらに、ゲート絶縁膜２４およびゲート電
極２５上に、プラズマＣＶＤ法により厚さ５００ｎｍ程
度の酸化シリコン膜からなる層間絶縁膜２６を基板温度
３００℃で成膜するが、このデポジション前におよそ１
０Ｐａの減圧下で約３０分間、３００℃でアニールする
ことにより、島状パターン３０のＬａＮｉ5膜から活性
水素が放出される。この放出された水素は上部の層間絶
縁膜２２ａを固相拡散により通って、多結晶シリコン膜
中および、ゲート絶縁膜２４と多結晶シリコン膜の界面
に入り、ダングリングボンドを終端する。この水素化処
理後、酸化シリコン膜の層間絶縁膜２６を成膜した。Further, an interlayer insulating film 26 made of a silicon oxide film having a thickness of about 500 nm is formed on the gate insulating film 24 and the gate electrode 25 at a substrate temperature of 300 ° C. by the plasma CVD method, but before this deposition. About 1
By annealing at 300 ° C. for about 30 minutes under a reduced pressure of 0 Pa, active hydrogen is released from the LaNi 5 film having the island pattern 30. The released hydrogen passes through the upper interlayer insulating film 22a by solid phase diffusion, enters the polycrystalline silicon film and the interface between the gate insulating film 24 and the polycrystalline silicon film, and terminates the dangling bond. After this hydrogenation treatment, an interlayer insulating film 26 of a silicon oxide film was formed.
【００４４】さらに、これらソース領域２３ａおよびド
レイン領域２３ｂ上のゲート絶縁膜２４および層間絶縁
膜２６にコンタクトホールを形成した後、層間絶縁膜２
６およびコンタクトホール上にチタンとアルミニウムか
らなる合金を成膜し、これをパターニングして、ソース
電極２７およびドレイン電極２８とする。さらに、保護
膜２９として、この上層にプラズマＣＶＤにより、基板
温度３００℃で窒化シリコン膜を形成し、さらに、この
窒化シリコン膜にソース電極２７およびドレイン電極２
８のコンタクトホール（図示せず）を設けてＴＦＴを完
成させた。Further, after forming contact holes in the gate insulating film 24 and the interlayer insulating film 26 on the source region 23a and the drain region 23b, the interlayer insulating film 2 is formed.
An alloy made of titanium and aluminum is formed on 6 and the contact hole and patterned to form a source electrode 27 and a drain electrode 28. Further, as the protective film 29, a silicon nitride film is formed on the upper layer by plasma CVD at a substrate temperature of 300 ° C. Further, the source electrode 27 and the drain electrode 2 are formed on the silicon nitride film.
8 contact holes (not shown) were provided to complete the TFT.
【００４５】このように、水素元素の含有および放出能
力を有する金属または合金材料としての島状パターン３
０のＬａＮｉ5膜を、チャネル部である半導体層２３の
下方部に設けたため、そのＬａＮｉ5膜から活性水素を
供給して、多結晶シリコン膜中および、ゲート絶縁膜２
４と多結晶シリコン膜の界面に活性水素が入り、ダング
リングボンドを終端することができ、従来生じていた保
護膜としての特性劣化や損傷はなくなる。Thus, the island-shaped pattern 3 as a metal or alloy material having the ability to contain and release hydrogen element.
Since the LaNi 5 film of No. 0 is provided below the semiconductor layer 23 that is the channel portion, active hydrogen is supplied from the LaNi 5 film to the inside of the polycrystalline silicon film and the gate insulating film 2.
Active hydrogen can enter the interface between 4 and the polycrystalline silicon film to terminate the dangling bond, and the characteristic deterioration and damage as a protective film that have occurred conventionally are eliminated.
【００４６】なお、本実施例２では、５００ｋＰａ以上
の高圧水素雰囲気中にさらすことを含む工程で水素を吸
蔵し、２００℃以上の熱アニールを含む工程で吸蔵した
水素を放出する材料として、島状パターン３０のＬａＮ
ｉ5を一例に挙げたが、本発明はこれに限定されず、Ｔ
ｉ2Ｃｕ、Ｔｉ2Ｎｉ、ミッシュメタル、Ｍｇ2Ｎｉ、Ｍ
ｇ2Ｃｕ、Ｍｇ、Ａｌ、Ｔｉ、Ｎｉなどのうち少なくと
も何れかの材料を用いても良く、その選択は、多結晶シ
リコン形成プロセス条件により変動する多結晶シリコン
膜およびこれとゲート絶縁膜界面の欠陥状態に適合する
ものを実験的に求めれば良い。In the second embodiment, as a material that absorbs hydrogen in a process including exposure to a high-pressure hydrogen atmosphere of 500 kPa or higher and releases hydrogen stored in a process including thermal annealing at 200 ° C. or higher, an island is used. Pattern 30 of LaN
Although i 5 is given as an example, the present invention is not limited to this, and T 5
i 2 Cu, Ti 2 Ni, misch metal, Mg 2 Ni, M
At least one material selected from g 2 Cu, Mg, Al, Ti, Ni, etc. may be used, and the selection is made between the polycrystalline silicon film and the interface between the polycrystalline silicon film and the gate insulating film, which vary depending on the polycrystalline silicon forming process conditions. What is suitable for the defect state may be experimentally obtained.
【００４７】（実施例３）図３は本発明の実施例３の半
導体装置におけるポリシリコンＴＦＴの断面図である。(Third Embodiment) FIG. 3 is a sectional view of a polysilicon TFT in a semiconductor device according to a third embodiment of the present invention.
【００４８】図３において、絶縁性基板としてのガラス
３１上に保護層としてのベースコート層３２を設け、こ
のベースコート層３２上にＴＦＴのソース領域３３ａお
よびドレイン領域３３ｂが設けられるとともに、ソース
領域３３ａとドレイン領域３３ｂの間にチャネル層であ
る半導体層３３が設けられている。これらソース領域３
３ａおよびドレイン領域３３ｂ、半導体層３３さらにベ
ースコート層３２上にゲート絶縁膜３４が設けられてい
る。さらに、半導体層３３の上方のゲート絶縁膜３４上
にゲート電極３５が設けられ、ゲート電極３５は、水素
を供給するＴｉ2Ｃｕ層３５ａとアルミニウム層３５ｂ
の２層からなっている。このゲート電極３５の表面は陽
極酸化による酸化保護膜３５ａとされている。これらゲ
ート絶縁膜３４および酸化保護膜３５ａ上に層間絶縁膜
３６が設けられ、ソース領域３３ａおよびドレイン領域
３３ｂ上のゲート絶縁膜３４および層間絶縁膜３６にコ
ンタクトホールが設けられている。この層間絶縁膜３６
上には、ゲート絶縁膜３４および層間絶縁膜３６に設け
られたコンタクトホールを介してソース領域３３ａに接
続されるソース電極３７が設けられ、また、ゲート絶縁
膜３４および層間絶縁膜３６に設けられたコンタクトホ
ールを介してドレイン領域３３ｂに接続されるドレイン
電極３８が設けられている。これら層間絶縁膜３６、ソ
ース電極３７およびドレイン電極３８上にＴＦＴを保護
する保護膜３９が設けられている。In FIG. 3, a base coat layer 32 as a protective layer is provided on a glass 31 as an insulating substrate, a source region 33a and a drain region 33b of a TFT are provided on the base coat layer 32, and a source region 33a and a source region 33a are provided. The semiconductor layer 33 which is a channel layer is provided between the drain regions 33b. These source areas 3
A gate insulating film 34 is provided on 3a, the drain region 33b, the semiconductor layer 33, and the base coat layer 32. Further, a gate electrode 35 is provided on the gate insulating film 34 above the semiconductor layer 33, and the gate electrode 35 includes a Ti 2 Cu layer 35a and an aluminum layer 35b for supplying hydrogen.
It consists of two layers. The surface of the gate electrode 35 serves as an oxidation protection film 35a by anodic oxidation. An interlayer insulating film 36 is provided on the gate insulating film 34 and the oxidation protection film 35a, and contact holes are provided in the gate insulating film 34 and the interlayer insulating film 36 on the source region 33a and the drain region 33b. This interlayer insulating film 36
A source electrode 37 connected to the source region 33a through a contact hole formed in the gate insulating film 34 and the interlayer insulating film 36 is provided on the upper side, and also provided in the gate insulating film 34 and the interlayer insulating film 36. A drain electrode 38 connected to the drain region 33b through the contact hole is provided. A protective film 39 for protecting the TFT is provided on the interlayer insulating film 36, the source electrode 37 and the drain electrode 38.
【００４９】以上により本実施例３の半導体装置におけ
るポリシリコンＴＦＴが構成され、以下のようにして製
造することができる。As described above, the polysilicon TFT in the semiconductor device of the third embodiment is constituted and can be manufactured as follows.
【００５０】まず、絶縁性基板としてのガラス基板（７
０５９：コーニング社製）３１上に酸化シリコンのベー
スコート層３２を形成し、さらに、このベースコート層
３２上に、プラズマＣＶＤ法により、基板温度３５０℃
で膜厚５０ｎｍのアモルファスシリコン膜を形成する。
さらに、４００℃で脱水素のためのアニール処理を１時
間程度行い、ＫｒＦ、ＸｅＣｌなどを用いたエキシマレ
ーザにより、アモルファスシリコンを熔融して再び結晶
化して多結晶シリコンとし半導体層３３とした。この半
導体層３３を島状のパターンにパターニングし、その上
にゲート絶縁膜３４となる酸化シリコン膜をプラズマＣ
ＶＤ法により約１００ｎｍの膜厚で成膜した。First, a glass substrate (7
(059: manufactured by Corning Incorporated) 31 is formed with a silicon oxide base coat layer 32, and the substrate temperature is 350 ° C. on the base coat layer 32 by plasma CVD.
Then, an amorphous silicon film having a film thickness of 50 nm is formed.
Further, an annealing treatment for dehydrogenation was performed at 400 ° C. for about 1 hour, and amorphous silicon was melted and recrystallized by an excimer laser using KrF, XeCl or the like to form a semiconductor layer 33. The semiconductor layer 33 is patterned into an island pattern, and a silicon oxide film to be a gate insulating film 34 is formed on the semiconductor layer 33 by plasma C.
A film having a thickness of about 100 nm was formed by the VD method.
【００５１】次に、この半導体層３３の上方のゲート絶
縁膜３４上に膜厚１５０ｎｍのＴｉ2Ｃｕ膜３５ａを成
膜し、約５００ｋＰａの水素雰囲気中で約１時間放置す
ることにより、Ｔｉ2Ｃｕ膜３５ａ中に水素を吸蔵させ
た。さらに、膜厚１５０ｎｍのアルミニウム膜３５ｂを
成膜し、これをドライエッチングを用いてパターニング
し、Ｔｉ2Ｃｕ層３５ａおよびアルミニウム層３５ｂの
２層からなるゲート電極３５を形成し、その表面に陽極
酸化による酸化保護膜３５ｃを約５０ｎｍの膜厚で形成
した。Next, a Ti 2 Cu film 35a having a film thickness of 150 nm is formed on the gate insulating film 34 above the semiconductor layer 33, and the Ti 2 Cu film 35a is left in a hydrogen atmosphere of about 500 kPa for about 1 hour to form Ti 2 Hydrogen was stored in the Cu film 35a. Further, an aluminum film 35b having a film thickness of 150 nm is formed and patterned by dry etching to form a gate electrode 35 composed of two layers of a Ti 2 Cu layer 35a and an aluminum layer 35b, and anodized on the surface thereof. The oxidation protection film 35c was formed with a thickness of about 50 nm.
【００５２】このゲート電極３５をマスクとしてゲート
電極３５から出た半導体層３３上に、上方から自己整合
的に不純物元素（Ｎｃｈの場合はリン、Ｐｃｈの場合は
ボロン）を１×１０15ｉｏｎ／ｃｍ2、４０ｋｅＶ程度
でイオン注入し、上方よりエキシマレーザで照射し、活
性化を行うことによりＴＦＴのソース領域３３ａおよび
ドレイン領域３３ｂを形成した。Using this gate electrode 35 as a mask, the impurity element (phosphorus in the case of Nch, boron in the case of Pch) is self-aligned on the semiconductor layer 33 extending from the gate electrode 35 from above at 1 × 10 15 ion / The source region 33a and the drain region 33b of the TFT were formed by implanting ions at cm 2 and about 40 keV and irradiating with excimer laser from above to activate the TFT.
【００５３】さらに、ゲート絶縁膜３４上にプラズマＣ
ＶＤ法により厚さ５００ｎｍ程度の酸化シリコン膜から
なる層間絶縁膜３６を成膜するが、このデポジション前
におよそ１０Ｐａの減圧下で約３０分間、３００℃でア
ニールすることにより、Ｔｉ2Ｃｕ膜３５ａから活性水
素が放出される。この放出された水素は、固相活性によ
り、下部のゲート絶縁膜３４を通って、ゲート絶縁膜３
４と半導体層３３の多結晶シリコン膜の界面および多結
晶シリコン膜中に入り、ダングリングボンドを終端す
る。この水素化処理の後、層間絶縁膜３６を形成し、ソ
ース領域３３ａおよびドレイン領域３３ｂ上のゲート絶
縁膜３４および層間絶縁膜３６にコンタクトホールを形
成した。Further, plasma C is formed on the gate insulating film 34.
An interlayer insulating film 36 made of a silicon oxide film having a thickness of about 500 nm is formed by the VD method. Before this deposition, the Ti 2 Cu film is annealed at a reduced pressure of about 10 Pa for about 30 minutes at 300 ° C. Active hydrogen is released from 35a. The released hydrogen passes through the lower gate insulating film 34 due to the solid-phase activity, and passes through the gate insulating film 3
4 and the polycrystal silicon film of the semiconductor layer 33 and the polycrystal silicon film, and the dangling bond is terminated. After this hydrogenation treatment, an interlayer insulating film 36 was formed, and contact holes were formed in the gate insulating film 34 and the interlayer insulating film 36 on the source region 33a and the drain region 33b.
【００５４】その後、層間絶縁膜３６およびコンタクト
ホール上に、膜厚３００ｎｍ程度のチタンとアルミニウ
ムの合金膜を用いて、ソース電極３７およびドレイン電
極３８を形成した。さらに、保護膜３９として、この上
層にプラズマＣＶＤにより、基板温度３００℃を窒化シ
リコン膜を形成し、さらに、ソース電極３７およびドレ
イン電極３８のコンタクトホール（図示せず）を形成し
て、ＴＦＴを完成させた。After that, a source electrode 37 and a drain electrode 38 were formed on the interlayer insulating film 36 and the contact hole by using an alloy film of titanium and aluminum with a film thickness of about 300 nm. Further, as the protective film 39, a silicon nitride film having a substrate temperature of 300 ° C. is formed thereon by plasma CVD, and contact holes (not shown) for the source electrode 37 and the drain electrode 38 are further formed to form a TFT. Completed
【００５５】このように、ＴＦＴを構成する構成要素と
してのゲート電極３５に、水素元素の含有および放出能
力を有する金属または合金材料としてのＴｉ2Ｃｕ膜３
５ａを用いたため、Ｔｉ2Ｃｕ膜３５ａから活性水素を
供給して、ゲート絶縁膜３４と半導体層３３の多結晶シ
リコン膜の界面および多結晶シリコン膜中に活性水素が
入り、ダングリングボンドを終端することができ、従来
生じていた保護膜としての特性劣化や損傷はなくなる。As described above, the gate electrode 35 as a constituent element of the TFT is provided with the Ti 2 Cu film 3 as a metal or alloy material capable of containing and releasing hydrogen element.
Since 5a is used, active hydrogen is supplied from the Ti 2 Cu film 35a so that active hydrogen enters the interface between the gate insulating film 34 and the polycrystalline silicon film of the semiconductor layer 33 and into the polycrystalline silicon film to terminate the dangling bond. Therefore, the characteristic deterioration and damage as the protective film which have occurred conventionally are eliminated.
【００５６】なお、本実施例３では、５００ｋＰａ以上
の高圧水素雰囲気中にさらすことを含む工程で水素を吸
蔵し、２００℃以上の熱アニールを含む工程で吸蔵した
水素を放出する材料として、Ｔｉ2Ｃｕを例に挙げた
が、本発明はこれに限定されず、Ｔｉ2Ｎｉ、ＬａＮ
ｉ5、ミッシュメタル、Ｍｇ2Ｎｉ、Ｍｇ2Ｃｕ、Ｍｇ、
Ａｌ、Ｔｉ、Ｎｉなどの材料を用いても良く、その選択
は、多結晶シリコン形成プロセス条件により変動する多
結晶シリコン膜及びこれとゲート絶縁膜界面の欠陥状態
に適合するものを実験的に求めれば良い。In the third embodiment, Ti is used as a material that absorbs hydrogen in a process including exposure to a high-pressure hydrogen atmosphere of 500 kPa or higher and releases hydrogen stored in a process including thermal annealing at 200 ° C. or higher. 2 Cu is given as an example, but the present invention is not limited to this, and Ti 2 Ni, LaN
i 5 , misch metal, Mg 2 Ni, Mg 2 Cu, Mg,
A material such as Al, Ti, or Ni may be used, and the selection thereof should be made by empirically finding a material that is compatible with the defect state of the polycrystalline silicon film and the interface between the polycrystalline silicon film and the gate insulating film, which varies depending on the polycrystalline silicon formation process conditions. Good.
【００５７】したがって、上記実施例１〜３において、
多結晶シリコン内部及び他の膜との界面に生じるダング
リングボンドに結合する水素を、多結晶シリコンの下方
または上方または側方に位置する水素元素の含有および
放出能力を有する金属材料または合金材料の薄膜層から
供給し、固相拡散させて活性水素を多結晶シリコンの内
部および他の膜との界面に存在するダングリングボンド
と結合させることにより、多結晶シリコンのバンド構造
における禁制帯に存在するトラップ準位の状態密度が減
少し、ＴＦＴのリーク電流の低減および信頼性の向上が
得られ、かつ、保護膜から水素化を行うことや水素プラ
ズマ処理の必要はなくなり、従来生じていた保護膜の性
能低下やプラズマによるダメージなどの好ましくない副
作用は生じない。このとき、この水素含有および放出能
力を有する合金材料または金属材料からなる薄膜層は、
ポリシリコンＴＦＴの遮光膜や電極としても用いること
で工程の複雑化を軽減することができる。Therefore, in the above Examples 1 to 3,
Hydrogen bonded to dangling bonds generated inside the polycrystalline silicon and at the interface with other films is formed of a metal material or an alloy material having an ability to contain and release a hydrogen element located below, above, or to the side of the polycrystalline silicon. Existence in the forbidden band in the band structure of polycrystalline silicon by supplying from the thin film layer and performing solid phase diffusion to couple active hydrogen with dangling bonds existing inside the polycrystalline silicon and at the interface with other films. The state density of the trap level is reduced, the leakage current of the TFT is reduced and the reliability is improved, and it is not necessary to perform hydrogenation from the protective film or hydrogen plasma treatment. There are no undesirable side effects such as performance degradation and plasma damage. At this time, the thin film layer made of an alloy material or a metal material having this hydrogen content and release capacity is
By using it as a light-shielding film or an electrode of a polysilicon TFT, it is possible to reduce the complexity of the process.
【００５８】また、水素を含有させる工程は、水素元素
の含有および放出能力を有する金属または合金材料を形
成した後、５００ｋＰａ以上の水素圧力雰囲気中にさら
すことにより実施する。また、水素を放出させる工程は
２００℃以上の熱アニールを行うことで実施する。The step of containing hydrogen is carried out by forming a metal or alloy material having the ability to contain and release hydrogen element and then exposing it to a hydrogen pressure atmosphere of 500 kPa or more. Further, the step of releasing hydrogen is performed by performing thermal annealing at 200 ° C. or higher.
【００５９】[0059]
【発明の効果】以上のように本発明によれば、多結晶シ
リコンを用いたＴＦＴにおいて、多結晶シリコン膜およ
びこれとゲート絶縁膜界面に生じるダングリングボンド
を、保護膜の劣化やプラズマ処理によるダメージを回避
しつつ、水素により終端できるため、従来のような保護
膜の特性劣化や損傷がなく、そのＴＦＴ特性は極めて優
れており、産業上与える効果は大きい。As described above, according to the present invention, in a TFT using polycrystalline silicon, the polycrystalline silicon film and the dangling bond generated at the interface between the polycrystalline silicon film and the gate insulating film are prevented by deterioration of the protective film or plasma treatment. Since it is possible to terminate with hydrogen while avoiding damage, there is no characteristic deterioration or damage of the protective film as in the conventional case, the TFT characteristics are extremely excellent, and the industrial effect is great.
【図１】本発明の実施例１の半導体装置におけるポリシ
リコンＴＦＴの断面図である。FIG. 1 is a sectional view of a polysilicon TFT in a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の実施例２の半導体装置におけるポリシ
リコンＴＦＴの断面図である。FIG. 2 is a sectional view of a polysilicon TFT in a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の実施例３の半導体装置におけるポリシ
リコンＴＦＴの断面図である。FIG. 3 is a sectional view of a polysilicon TFT in a semiconductor device according to a third embodiment of the present invention.
【図４】従来の半導体装置におけるポリシリコンＴＦＴ
の断面図である。FIG. 4 is a polysilicon TFT in a conventional semiconductor device.
FIG.
１３，２３，３３ 半導体層 １３ａ，２３ａ，３３ａ ソース領域 １３ｂ，２３ｂ，３３ｂ ドレイン領域 １４，２４，３４ ゲート絶縁膜 １５，２５，３５ ゲート電極 １７，２７，３７ ソース電極 １７ａ，３５ａ Ｔｉ2Ｃｕ膜 １７ｂ，３５ｂ アルミニウム層 １８，２８，３８ ドレイン電極 １９，２９，３９ 保護膜 ３０ ＬａＮｉ5膜の島状パターン13, 23, 33 semiconductor layer 13a, 23a, 33a source region 13b, 23b, 33b drain region 14, 24, 34 gate insulating film 15, 25, 35 gate electrode 17, 27, 37 source electrode 17a, 35a Ti 2 Cu film 17b, 35b Aluminum layer 18, 28, 38 Drain electrode 19, 29, 39 Protective film 30 LaNi 5 film island pattern
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６２７Ｇ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 29/78 627G
Claims (9)
晶シリコンよりなるチャネル部が設けられ、該チャネル
部とで絶縁膜を挟持するゲート電極が設けられ、該ソー
ス領域に接続したソース電極が設けられ、該ドレイン領
域に接続したドレイン電極が設けられた薄膜トランジス
タ上を保護する保護膜が設けられた半導体装置におい
て、 該薄膜トランジスタの構成要素となる薄膜のうち少なく
とも１層に、水素元素の含有および放出能力を有する金
属または合金材料を含む構成とした半導体装置。1. A channel portion made of polycrystalline silicon is provided between a source region and a drain region, a gate electrode sandwiching an insulating film with the channel portion is provided, and a source electrode connected to the source region is provided. In a semiconductor device provided with a protective film for protecting a thin film transistor provided with a drain electrode connected to the drain region, at least one layer of the thin films constituting the thin film transistor contains hydrogen element and A semiconductor device configured to include a metal or alloy material having an emission capability.
ている薄膜トランジスタ上を保護する保護膜が設けられ
た半導体装置において、 水素元素の含有および放出能力を有する金属または合金
材料を有する層を、該チャネル部の下方および上方、側
方のうち少なくとも何れかに設ける半導体装置。2. A semiconductor device provided with a protective film for protecting a thin film transistor using polycrystalline silicon in a channel portion, wherein a layer containing a metal or alloy material having hydrogen element containing and releasing ability is provided. A semiconductor device provided on at least one of a lower side, an upper side, and a side of a channel portion.
ｕ、Ｔｉ2Ｎｉ、ＬａＮｉ5、ミッシュメタル、Ｍｇ2Ｎ
ｉ、Ｍｇ2Ｃｕ、Ｍｇ、Ａｌ、Ｔｉ、Ｎｉのうち少なく
とも１つの化合物または元素である請求項１または２記
載の半導体装置。3. The metal or alloy material is Ti 2 C
u, Ti 2 Ni, LaNi 5 , misch metal, Mg 2 N
3. The semiconductor device according to claim 1, which is a compound or element of at least one of i, Mg 2 Cu, Mg, Al, Ti, and Ni.
電極およびソース電極、ドレイン電極のうち少なくとも
何れかの一部を構成している請求項１記載の半導体装
置。4. The semiconductor device according to claim 1, wherein the metal or alloy material forms a part of at least one of the gate electrode, the source electrode, and the drain electrode.
記薄膜トランジスタの遮光膜である請求項２記載の半導
体装置。5. The semiconductor device according to claim 2, wherein the layer containing the metal or alloy material is a light shielding film of the thin film transistor.
領域間の多結晶シリコンのチャネル部上方に、絶縁膜を
介してゲート電極を形成し、該ソース領域に接続するソ
ース電極を形成し、該ドレイン領域に接続するドレイン
電極を形成した、該多結晶シリコンの上面および下面、
側面のうち少なくとも何れかに絶縁膜との界面を有する
薄膜トランジスタ上を保護する保護膜を形成した半導体
装置の製造方法において、 該薄膜トランジスタの構成要素となる薄膜のうち少なく
とも１層の一部として、水素元素の含有および放出能力
を有する金属または合金材料を形成するか、 または、該多結晶シリコンの下方および上方、側方のう
ち少なくとも何れかに該金属または合金材料を形成する
工程と、 該金属または合金材料に水素を含有させる工程と、 該金属または合金材料から水素を放出させて固相拡散さ
せることにより、該多結晶シリコン中または該界面に該
水素を含ませる工程とを有する半導体装置の製造方法。6. A gate electrode is formed between a source region and a drain region of the polycrystalline silicon above a channel portion of the polycrystalline silicon via an insulating film, and a source electrode connected to the source region is formed, and the drain is formed. An upper surface and a lower surface of the polycrystalline silicon having a drain electrode connected to the region,
In a method of manufacturing a semiconductor device, wherein a protective film for protecting a thin film transistor having an interface with an insulating film is formed on at least one of the side surfaces, a hydrogen film is used as a part of at least one layer of the thin film which constitutes the thin film transistor. Forming a metal or alloy material having the ability to contain and release elements, or forming the metal or alloy material below and / or above and / or to the side of the polycrystalline silicon; Manufacture of a semiconductor device including a step of containing hydrogen in an alloy material, and a step of releasing the hydrogen from the metal or alloy material to cause solid phase diffusion to contain the hydrogen in the polycrystalline silicon or at the interface Method.
は、スパッタリング法またはフラッシュ蒸着法により薄
膜層として形成する請求項６記載の半導体装置の製造方
法。7. The method for manufacturing a semiconductor device according to claim 6, wherein the step of forming the metal or alloy material is a thin film layer formed by a sputtering method or a flash evaporation method.
せる工程は、該金属または合金材料を形成した後、５０
０ｋＰａ以上の水素圧力雰囲気中にさらすことにより水
素を含有させる請求項６記載の半導体装置の製造方法。8. The step of allowing hydrogen to be contained in the metal or alloy material is performed after forming the metal or alloy material,
7. The method for manufacturing a semiconductor device according to claim 6, wherein hydrogen is contained by exposing to a hydrogen pressure atmosphere of 0 kPa or more.
を含ませる工程は、２００℃以上の熱処理を含む請求項
６記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 6, wherein the step of releasing the hydrogen to cause the interface to contain the hydrogen includes heat treatment at 200 ° C. or higher.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10247295A JP3330255B2 (en) | 1995-04-26 | 1995-04-26 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10247295A JP3330255B2 (en) | 1995-04-26 | 1995-04-26 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08298327A true JPH08298327A (en) | 1996-11-12 |
| JP3330255B2 JP3330255B2 (en) | 2002-09-30 |
Family
ID=14328400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10247295A Expired - Fee Related JP3330255B2 (en) | 1995-04-26 | 1995-04-26 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330255B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214546A (en) * | 2003-01-08 | 2004-07-29 | Seiko Epson Corp | Transistor, manufacturing method thereof, semiconductor integrated circuit, and display |
| KR100626007B1 (en) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | TFT, manufacturing method of the TFT, flat panel display device with the TFT, and manufacturing method of flat panel display device |
| KR100626008B1 (en) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | Thin film transistor, and flat panel display device therewith |
| US8183135B2 (en) | 2003-03-13 | 2012-05-22 | Nec Corporation | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
-
1995
- 1995-04-26 JP JP10247295A patent/JP3330255B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214546A (en) * | 2003-01-08 | 2004-07-29 | Seiko Epson Corp | Transistor, manufacturing method thereof, semiconductor integrated circuit, and display |
| JP4547857B2 (en) * | 2003-01-08 | 2010-09-22 | セイコーエプソン株式会社 | Method for manufacturing transistor |
| US8183135B2 (en) | 2003-03-13 | 2012-05-22 | Nec Corporation | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
| KR100626007B1 (en) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | TFT, manufacturing method of the TFT, flat panel display device with the TFT, and manufacturing method of flat panel display device |
| KR100626008B1 (en) * | 2004-06-30 | 2006-09-20 | 삼성에스디아이 주식회사 | Thin film transistor, and flat panel display device therewith |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3330255B2 (en) | 2002-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5656825A (en) | Thin film transistor having crystalline semiconductor layer obtained by irradiation | |
| KR100467557B1 (en) | Semiconductor thin film and semiconductor device | |
| US6337232B1 (en) | Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region | |
| KR100285865B1 (en) | A method for manufacturing a semiconductor device | |
| US6080239A (en) | Method of growing single semiconductor crystal and semiconductor device with single semiconductor crystal | |
| US5894137A (en) | Semiconductor device with an active layer having a plurality of columnar crystals | |
| JP2003124114A5 (en) | ||
| US6429483B1 (en) | Semiconductor device and method for forming the same | |
| JPS58169940A (en) | Manufacture of semiconductor device | |
| JP2890584B2 (en) | Method for manufacturing semiconductor device | |
| JP3282582B2 (en) | Top gate type thin film transistor and method of manufacturing the same | |
| JPH11514152A (en) | Method of manufacturing electronic device including thin film transistor | |
| JP3330255B2 (en) | Method for manufacturing semiconductor device | |
| JP3126573B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7259103B2 (en) | Fabrication method of polycrystalline silicon TFT | |
| JP3405603B2 (en) | Semiconductor storage device | |
| JPS63169069A (en) | Semiconductor memory device and its manufacture | |
| JPH04165613A (en) | Manufacture of semiconductor device | |
| JP3382130B2 (en) | Method for manufacturing thin film transistor | |
| JP3404928B2 (en) | Manufacturing method of thin film integrated circuit | |
| JP3585534B2 (en) | Method for manufacturing semiconductor device | |
| JP3614522B2 (en) | Semiconductor memory device | |
| JPH0283920A (en) | Manufacture of semiconductor device | |
| US20030022489A1 (en) | Method of fabricating high melting point metal wiring layer, method of fabricating semiconductor device and semiconductor device | |
| JPS626649B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011219 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020708 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070719 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080719 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080719 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090719 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100719 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110719 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120719 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130719 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |