JPH08297935A - Disk driving device - Google Patents

Abstract

PURPOSE: To improve the following-up ability of a head driving mechanism to step pulse signals by supplying the second and after second step pulses to a head driving step motor by delaying the second and after second pulses by a prescribed period of time. CONSTITUTION: When no step pulse signal is supplied from a host computer HOST, a delay circuit 1 outputs a pulse signal of positive logic and rests a flip flop 3 through an OR circuit 9 and a multiplexer 4 returns to a state where a step pulse signal which is not passed through the delay circuit 1 is selected. At the point of time at which the output signal of the multiplexer 4 is outputted to the second step pulse signal with the delay time corresponding to the operation delaying time of a head 12, the head 12 reaches a prescribed position on a track Tr1 and a step motor 7 also reaches the the position of a target track indicated by the first step pulse signal together with the head 12. Therefore, the head 12 can smoothly move to the next track position and, also, against a pulse signal based on the third delayed step signal.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はデイスク駆動装置に関わ
り、さらに詳しくはデイスク駆動装置のヘツド送り装置
に用いて好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a disk drive device, and more particularly, it is suitable for use in a head feeding device of a disk drive device.

【０００２】[0002]

【従来の技術】従来よりフロツピーデイスクドライブ装
置等におけるヘツド送りには、駆動源としてステツプモ
ータが用いられており、デイスク駆動装置の接続されて
いるホストコンピユータ等、外部から供給されるヘツド
移動用のステツプパルス信号に応じてヘツドをデイスク
上の任意の記録トラツクへと移動（シーク動作）するよ
うになされている。2. Description of the Related Art Conventionally, a step motor is used as a drive source for head feeding in a floppy disk drive device or the like, and is used for moving a head supplied from the outside such as a host computer to which the disk drive device is connected. The head is moved (seek operation) to an arbitrary recording track on the disk in response to the step pulse signal.

【０００３】ところが、たとえばホストコンピユータよ
り供給されるステツプパルス信号の間隔すなわちステツ
プレートが短くなると、目的のトラツクへと到達し得な
い現象（ミスシーク）が生じる。これはステツプモータ
及びヘツドを搭載したキヤリツジと、ステツプモータの
駆動力をキヤリツジに伝達するための機構との間の静止
摩擦、慣性、機械的ながた等によるステツプ信号に対す
る機械部分の動作の立ち上りの遅れが原因である。However, for example, when the interval between step pulse signals supplied from the host computer, that is, the step plate, becomes short, a phenomenon (mis-seek) that the target track cannot be reached occurs. This is the rise of the operation of the mechanical part in response to a step signal due to static friction, inertia, mechanical rattle, etc. between a carriage equipped with a step motor and a head and a mechanism for transmitting the driving force of the step motor to the carriage. Is due to the delay.

【０００４】近年、デイスク駆動装置は薄型化、小型化
に伴い、ステツプモータも小型化されるにしたがつて駆
動力が低下し、またステツプモータからキヤリツジの駆
動伝達機構も小型化、低コスト化に伴って、精度の点で
不利となり、上記動作の立ち上りの遅れが大きくなる傾
向がある。また環境、特に低温ではその傾向が強くなる
傾向にあり、さらにデイスク駆動装置の電池駆動化に際
しても、低電圧化、電池消耗に伴う、ステツプモータの
トルク低下により上記の問題が生じやすくなることが予
想される。In recent years, as disk drives have become thinner and smaller, the step motors have become smaller, resulting in a reduction in driving force. Also, the drive transmission mechanism from the step motors to the carriages has become smaller and the cost has been reduced. As a result, there is a tendency in that there is a disadvantage in terms of accuracy, and the delay in the rise of the above-mentioned operation tends to increase. Further, the tendency tends to be strong in an environment, especially at a low temperature, and even when the disk drive device is driven by a battery, the above problem is apt to occur due to a decrease in voltage of the step motor and a decrease in torque of the step motor due to battery consumption. is expected.

【０００５】そして上述したようなミスシークは、実際
の製品において用いられることの多い、２ｍｓｅｃ後半
〜３ｍｓｅｃ程度のステツプパルスに対して生じること
があり、記録／再生における信頼性上好ましくない。The above-mentioned mis-seek may occur for step pulses in the latter half of 2 msec to about 3 msec which are often used in actual products, which is not preferable in terms of reliability in recording / reproduction.

【０００６】ここでシーク動作の立ち上がりの遅延が、
ステツプレートが短い場合にミスシークにつながる原因
を考えるに、キヤリツジ、ステツプモータ等の静止状態
でステツプパルス信号が供給されると、最初のステツプ
パルスによるステツプモータドライバの励磁により期待
される安定な位置にステツプモータが到達していない状
態、すなわちヘツドが目的のトラツクへ移動していない
状態で次のステツプパルス信号が供給される。Here, the delay of the rising edge of the seek operation is
Considering the cause of mis-seek when the step plate is short, if the step pulse signal is supplied in the stationary state of the carriage, step motor, etc., the stable position expected by the excitation of the step motor driver by the first step pulse is obtained. The next step pulse signal is supplied when the step motor has not reached, that is, the head has not moved to the target track.

【０００７】その結果としてステツプモータが不安定な
位置のままで第２ステツプパルス信号によりステツプモ
ータドライバの励磁相が切り換わるため、ステツプモー
タのトルク低下となり、動作スピード低下や誤った位置
への移動が発生し、目的トラツクへと到達することがで
きず、ミスシークとなる。As a result, the excitation phase of the step motor driver is switched by the second step pulse signal while the step motor remains in an unstable position, resulting in a decrease in torque of the step motor, a decrease in operating speed, and a movement to an incorrect position. Occurs, the target track cannot be reached, resulting in a miss seek.

【０００８】この問題を解決するために、本出願人は、
先にステツプパルスが所定期間以内の間隔で供給された
場合に２発目以降の駆動パルスを所定時間遅延させて前
記ヘツド駆動手段へと出力することにより、最初のステ
ツプパルス信号でステツプモータを駆動してから伝達機
構のがた等による機械的な遅れ時間内に次のステツプパ
ルスが供給されて目標トラツクまで駆動できなくなるよ
うな不都合を生じることはなく、ステツプパルス間隔が
短くなつても常に正確で確実、さらに円滑なヘツド移動
制御を実現したデイスク駆動装置を提供した。To solve this problem, the applicant has
When step pulses are first supplied at intervals within a predetermined period, the second and subsequent drive pulses are delayed by a predetermined time and output to the head drive means, thereby driving the step motor with the first step pulse signal. After that, the next step pulse will not be supplied within the mechanical delay time due to rattling of the transmission mechanism, and it will not be possible to drive to the target track.Therefore, even if the step pulse interval becomes short, it will always be accurate. In this way, we have provided a disk drive device that realizes reliable and smooth head movement control.

【０００９】[0009]

【発明の解決しようとする問題点】しかしながら、デイ
スク駆動装置に供給されるステツプパルスの間隔は、デ
イスク装置で使用する記録媒体の記録密度や、フオーマ
ツト、さらに接続されるホストコンピユータによつても
異なり、上記の所定時間内に複数のステツプパルスが入
力される場合でも、そのステツプパルス間隔がその使用
状態において異なることが予想され、これに対してもデ
イスク装置の動作が円滑であるように考慮する必要があ
る。However, the interval of the step pulses supplied to the disk drive device differs depending on the recording density of the recording medium used in the disk device, the format, and the connected host computer. Even when a plurality of step pulses are input within the above-mentioned predetermined time, it is expected that the step pulse intervals will be different in the usage state, and in consideration of this, the operation of the disk device should be considered to be smooth. There is a need.

【００１０】そこで本発明の課題は、所定時間以内のス
テツプ間隔の違いにより、ホストからの第１ステツプパ
ルス信号により期待される位置に達するまでの時間か
ら、第２のステツプパルス信号が入力されるまでの時間
の変化に応じて、上記の２発目以降のステツプパルスの
遅延時間を変更し、ステツプパルスの間隔が変化しても
遅延ステツプパルス信号が供給される時には、常に前ス
テツプパルス信号により期待される位置にステツプモー
タとヘツドが達しており、さらに円滑なシーク動作が可
能となるデイスク駆動装置を提供することにある。Therefore, the object of the present invention is to input the second step pulse signal from the time until the position expected by the first step pulse signal from the host is reached, due to the difference in step interval within a predetermined time. The delay time of the step pulse from the second shot onwards is changed according to the change in the time until the delay step pulse signal is supplied even if the step pulse interval changes, and the previous step pulse signal is always used. It is an object of the present invention to provide a disk drive device in which the step motor and the head reach the expected position and which enables a smoother seek operation.

【００１１】[0011]

【問題点を解決するための手段】本発明は上述した問題
点を解決することを目的としてなされたもので、その特
徴とするところは、デイスク状記録媒体に対してヘツド
を所定ステツプ単位で移送するヘツド駆動手段ではと、
外部より供給されるステツプパルスに応じて前記ヘツド
駆動手段を動作させるための駆動パルスを発生させる駆
動パルス発生手段と、前記ステツプパルスが所定期間以
内の間隔で供給された場合に、前記駆動パルス発生手段
より発生される２発目以降の駆動パルスを所定時間遅延
させて前記ヘツド駆動手段へと出力するとともに、前記
所定期間の変化に応じて前記２発目以降の駆動パルスの
遅延時間を変更する制御手段とを備えたデイスク駆動装
置にある。The present invention has been made for the purpose of solving the above-mentioned problems, and is characterized in that a head is transferred to a disk-shaped recording medium in a predetermined step unit. With the head drive means,
Drive pulse generation means for generating a drive pulse for operating the head drive means in response to a step pulse supplied from the outside, and the drive pulse generation means when the step pulse is supplied at intervals within a predetermined period. The second and subsequent drive pulses generated by the means are delayed by a predetermined time and output to the head drive means, and the delay time of the second and subsequent drive pulses is changed according to the change in the predetermined period. And a disk drive having control means.

【００１２】[0012]

【作用】ホストからの第１ステツプパルス信号により、
ヘツドが期待される位置に確実に達してから第２のステ
ツプパルス信号が入力されるようにするとともに、ステ
ツプパルスの間隔の違いに応じて、第２発目以降のステ
ツプパルスの遅延時間が変更される。[Operation] By the first step pulse signal from the host,
Make sure that the second step pulse signal is input after the head reaches the position where it is expected, and change the delay time of the second and subsequent step pulses according to the difference in step pulse intervals. To be done.

【００１３】これによつてステツプパルス信号に対する
追従性能をあげ、供給されるステツプパルス信号の間隔
が短くなつても、また変化しても確実にヘツドを目的ト
ラツクへと到達させることができ、ミスシークを防止す
ることができる。As a result, the follow-up performance for the step pulse signal is improved, and even if the interval between the supplied step pulse signals is shortened or changed, the head can be surely reached to the target track, and the miss seek is performed. Can be prevented.

【００１４】[0014]

【実施例】以下本発明におけるデイスク駆動装置を各図
を参照しながら、その一実施例について詳細に説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a disk drive device according to the present invention will be described in detail below with reference to the drawings.

【００１５】図１は本発明におけるデイスク駆動装置の
ホストコンピユータ装置ＨＯＳＴから供給されるステツ
プパルス信号の２発目以降を所定時間遅延させるための
回路構成を示すブロツク図、図２は本発明におけるデイ
スク駆動装置のヘツド移動に関する各信号を示すタイミ
ングチヤートである。このステツプパルスは本発明の外
部より供給されるステツプパルスに相当する。FIG. 1 is a block diagram showing a circuit configuration for delaying the second and subsequent step pulse signals supplied from the host computer device HOST of the disk drive device according to the present invention by a predetermined time, and FIG. 2 is a disk diagram according to the present invention. 6 is a timing chart showing signals related to head movement of a drive unit. This step pulse corresponds to the step pulse supplied from the outside of the present invention.

【００１６】図１は説明の便宜上、ステツプパルス間隔
が５．５ｍｓｅｃ以内に２発以上供給された場合に２発
目以降のステツプパルスを所定時間遅延させ、かつその
遅延時間を一定とした場合について示す。For convenience of explanation, FIG. 1 shows a case in which two or more step pulses are supplied within 5.5 msec and the step pulses after the second step are delayed by a predetermined time and the delay time is constant. Show.

【００１７】同図において、ＳＴＥＰは本デイスク駆動
装置が接続されているホストコンピユータ装置ＨＯＳＴ
より供給されるヘツド移動のためのステツプパルス信
号、ＣＬＫは本デイスク駆動装置内に設けられた図示し
ないクロツク発振器より供給されるクロツクパルス信
号、ＰＯＲは電源投入時に供給されるパワーオンリセツ
ト信号である。In the figure, STEP is a host computer device HOST to which the present disk drive device is connected.
A step pulse signal for further moving the head, CLK, is a clock pulse signal supplied from a clock oscillator (not shown) provided in the disk drive device, and POR is a power-on reset signal supplied when the power is turned on.

【００１８】１はホストコンピユータＨＯＳＴより本実
施例では負論理で供給されるステツプ信号（図２
（ａ））を受け、図２に示すように所定時間ｔ１遅れた
負論理のステツプ信号（図２（ｂ））を作り出す遅延回
路Ａ、２はホストコンピユータ装置より供給されるクロ
ツクパルスＣＬＫ（図２（ｆ））をカウントするととも
に、ステツプパルス信号（ａ）の『Ｌ』レベルでリセツ
トされ、たとえば本実施例では５．５ｍｓｅｃ（この時
間の設定については後述する）以上ステツプパルス信号
（ａ）が供給されないとき、正論理のパルスを出力し、
ＯＲ回路９を介して、図２の信号（ｅ）におけるｅ２の
タイミングで、フリツプフロツプ３をリセツトするカウ
ンタである。1 is a step signal supplied from the host computer HOST in the present embodiment in negative logic (see FIG. 2).
(A)), the delay circuits A and 2 for generating a negative logic step signal (FIG. 2 (b)) delayed by a predetermined time t1 as shown in FIG. 2 are clock pulse CLK (FIG. 2) supplied from the host computer device. (F)) is counted and reset at the "L" level of the step pulse signal (a). For example, in this embodiment, the step pulse signal (a) is equal to or longer than 5.5 msec (the setting of this time will be described later). When not supplied, outputs a positive logic pulse,
It is a counter that resets the flip-flop 3 via the OR circuit 9 at the timing of e2 in the signal (e) of FIG.

【００１９】３はＯＲ回路９の出力（ｅ）によつてリセ
ツトされ、遅延回路１より出力されるステツプ信号
（ａ）を時間ｔ１遅延したステツプパルス信号（ｂ）の
後縁にて出力＋Ｑ（図２（ｃ））が『Ｈ』、出力−Ｑ
（図２（ｄ））が『Ｌ』にセツトされるフリツプフロツ
プ、４はＡＮＤ回路Ａ１，Ａ２、ＯＲ回路Ｏ１とからな
り、フリツプフロツプ３の出力信号（ｃ），（ｄ）によ
り、出力信号（ｇ）にステツプパルス信号（ａ），その
遅延パルス信号（ｂ）のいずれかを選択して供給するマ
ルチプレクサ、５はマルチプレクサ４の出力信号（ｇ）
より供給されるステツプパルス信号に基づいてステツプ
モータ７を駆動するためのステツプモータ駆動パルスを
発生するドライバ６を制御するためのドライバ制御回路
である。Numeral 3 is reset by the output (e) of the OR circuit 9, and the step signal (a) output from the delay circuit 1 is delayed by time t1 and output at the trailing edge of the step pulse signal (b) + Q ( 2 (c)) is "H", output-Q
(FIG. 2 (d)) is a flip-flop set to "L", 4 is composed of AND circuits A1 and A2, and an OR circuit O1. The output signal (g) is output from the flip-flop 3 by the output signals (c) and (d). ), A multiplexer 5 for selecting and supplying either the step pulse signal (a) or the delayed pulse signal (b) thereof to 5) is an output signal (g) of the multiplexer 4.
It is a driver control circuit for controlling the driver 6 that generates a step motor drive pulse for driving the step motor 7 based on the step pulse signal supplied from the driver.

【００２０】８はステツプモータ７の駆動力を書き込
み，読み出しを行うためのヘツド１２を搭載したキヤリ
ツジ１１に伝達するための周知の伝達機構を示す。Reference numeral 8 denotes a known transmission mechanism for transmitting the driving force of the step motor 7 to a carriage 11 having a head 12 for writing and reading.

【００２１】１０は所定のフオーマツテイングを施され
たデイスク状記録媒体で、Ｔｒ０，Ｔｒ１，…，ＴｒＮ
は記録媒体１０上の各トラツク位置を示す。また（ｉ）
は図１においてはキヤリツジ１１上のヘツド１２の移動
方向を示すものであり、図２においてはヘツドのトラツ
ク位置を示すものとする。Reference numeral 10 is a disk-shaped recording medium having a predetermined format, Tr0, Tr1, ..., TrN.
Indicates each track position on the recording medium 10. Also (i)
1 shows the moving direction of the head 12 on the carriage 11, and FIG. 2 shows the track position of the head.

【００２２】本発明のデイスク駆動装置は以上のような
構成となつており、次に各図を参照しながらその動作に
ついて説明する。The disk drive device of the present invention is constructed as described above, and its operation will be described below with reference to the drawings.

【００２３】本デイスク駆動装置が接続されているホス
トコンピユータ装置側にて電源が投入されると、同時に
デイスク駆動装置の電源も投入され、パワーオンリセツ
ト信号ＰＯＲが『Ｈ』となり、遅延回路１がリセツトさ
れるとともにＯＲ回路９を介してフリツプフロツプ３が
リセツトされる（図２のｅ１）。これにより遅延回路１
の出力は『Ｌ』、フリツプフロツプ３の出力＋Ｑは
『Ｌ』、−Ｑが『Ｈ』となる。When the host computer device side to which the present disk drive device is connected is powered on, the power supply of the disk drive device is also powered on at the same time, the power-on reset signal POR becomes "H", and the delay circuit 1 At the same time, the flip-flop 3 is reset via the OR circuit 9 (e1 in FIG. 2). As a result, the delay circuit 1
Output of the flip-flop 3 is "L", and the output + Q of the flip-flop 3 is "L", and -Q is "H".

【００２４】リセツト終了後、パワーオンリセツト信号
ＰＯＲは『Ｌ』となり、クロツクＣＬＫの発振が開始さ
れ、遅延回路１及びカウンタ２は不図示のホストコンピ
ユータ装置からのステツプ信号（ａ）を待つ状態とな
り、フリツプフロツプ３は遅延回路１からの出力された
遅延ステツプ信号（ｂ）を待つ状態となる。After the reset is completed, the power-on reset signal POR becomes "L", the clock CLK oscillates, and the delay circuit 1 and the counter 2 wait for the step signal (a) from the host computer device (not shown). The flip-flop 3 waits for the delayed step signal (b) output from the delay circuit 1.

【００２５】そしてホストコンピユータ装置より最初の
第１ステツプ信号（図２のａ１）が供給されると、フリ
ツプフロツプ３の出力＋Ｑ、−Ｑはそれまでのリセツト
状態ではそれぞれ（ｃ），（ｄ）に示すように出力＋
Ｑ、−Ｑがそれぞれ『Ｌ』、『Ｈ』となつているので、
マルチプレクサ４は（ａ）の入力ステツプパルス信号ａ
１を選択してドライバ制御回路５へと入力し、続いて該
ドライバ制御回路５からドライバ駆動信号が出力されて
ドライバ６へと供給される。これによつてドライバ６か
ら図２の（ｈ）に示すステツプモータ励磁相信号が出力
され、ステツプモータ７が駆動される。When the first first step signal (a1 in FIG. 2) is supplied from the host computer device, the outputs + Q and -Q of the flip-flop 3 become (c) and (d) respectively in the reset state until then. Output as shown +
Since Q and -Q are "L" and "H" respectively,
The multiplexer 4 outputs the input step pulse signal a of (a)
1 is selected and input to the driver control circuit 5, and then a driver drive signal is output from the driver control circuit 5 and supplied to the driver 6. As a result, the driver 6 outputs the step motor excitation phase signal shown in FIG. 2 (h), and the step motor 7 is driven.

【００２６】そして駆動伝達機構８を介してキヤリツジ
１１が駆動され、ヘツド１２が記録媒体上を目標トラツ
クへと移動を開始する。尚、本実施例によれば、簡略化
のためフオーマツトされた媒体のトラツクＴｒ０から内
周方向に移動する場合について説明するが、媒体上にお
ける位置についての制限はなく、任意の位置から任意の
方向に対して動作可能である。Then, the carriage 11 is driven via the drive transmission mechanism 8, and the head 12 starts moving to the target track on the recording medium. In addition, according to the present embodiment, a case will be described in which the medium that has been formatted is moved from the track Tr0 to the inner circumferential direction for simplification. However, there is no limitation on the position on the medium, and the arbitrary position can be changed from any position. Can be operated against.

【００２７】ところでステツプモータ７及びキヤリツジ
１１の慣性、伝達機構の機械的な『がた』等により、実
際のヘツドすなわちキヤリツジの移動の開始は図２の
（ａ）に示すステツプパルス信号ａ１に対して時間ｔ１
遅れた図２（ｉ）に示すＰ０の位置からとなる。そして
前述した遅延回路１の遅延時間ｔ１は、ステツプモータ
からキヤリツジまでの間に存在する慣性、がた等によつ
て生じる立ち上がりの遅れ時間にほぼ相当するように設
定されているものある。By the way, due to the inertia of the step motor 7 and the carriage 11, mechanical "rattle" of the transmission mechanism, etc., the actual head, that is, the movement of the carriage is started with respect to the step pulse signal a1 shown in FIG. Time t1
It is from the position of P0 shown in FIG. The delay time t1 of the delay circuit 1 described above is set so as to substantially correspond to the rising delay time caused by inertia, rattle, etc. existing between the step motor and the carriage.

【００２８】一方、ホストコンピユータ装置からの第１
のステツプパルス信号ａ１が遅延回路１に供給される
と、図２（ｂ）に示す時間ｔ１遅延されたステツプパル
スｂ１が生成され、この後縁側においてフリツプフロツ
プ３の出力端子＋Ｑが『Ｈ』、−Ｑが『Ｌ』にセツトさ
れ、マルチプレクサ４は上述のステツプパルス信号
（ａ）を出力（ｇ）として選択した状態から、出力
（ｇ）に遅延回路１からの遅延ステツプパルス信号
（ｂ）を選択して出力する状態となる。On the other hand, the first from the host computer device
2 is supplied to the delay circuit 1, a step pulse b1 delayed by the time t1 shown in FIG. 2B is generated, and the output terminal + Q of the flip-flop 3 is "H",-on the trailing edge side. Q is set to "L", and the multiplexer 4 selects the delayed step pulse signal (b) from the delay circuit 1 as the output (g) from the state in which the above step pulse signal (a) is selected as the output (g). And output.

【００２９】ところでカウンタ２はステツプパルス信号
（ａ）がリセツト端子ＲＳＴに入力されることによつて
リセツトされてクロツクパルスＣＬＫのカウントを開始
し、たとえば予め設定された時間ｔ３（本実施例では
５．５ｍｓｅｃとするが、この値はそのデイスク駆動装
置において、ステツプモータ，ヘツドがステツプパルス
信号により移動されると期待される目標トラツク位置に
到達するのに十分と考えられる時間であり、時間ｔ３以
降のホストからのステツプパルス信号に対して、ステツ
プモータの立ち上がりの遅れｔ１が発生すると考えられ
る時間である。これは使用するデイスク駆動装置によつ
て異なる値である）以内に再びステツプパルス信号
（ａ）が再び入力されないときには、その出力が『Ｈ』
となり、ＯＲ回路９を介してフリツプフロツプ３をリセ
ツトし、マルチプレクサ４は再びホストコンピユータ装
置からの遅延回路１を介さないステツプパルス信号
（ａ）を選択した状態に復帰する。By the way, the counter 2 is reset by the step pulse signal (a) being input to the reset terminal RST and starts counting the clock pulse CLK. For example, a preset time t3 (5. Although it is set to 5 msec, this value is a time which is considered to be sufficient for the disk drive device to reach the target track position where the step motor and head are expected to be moved by the step pulse signal. It is a time at which a delay t1 in rising of the stepping motor is considered to occur with respect to the stepping pulse signal from the host. This is a different value depending on the disk drive device used). Is not input again, its output is "H"
Then, the flip-flop 3 is reset via the OR circuit 9, and the multiplexer 4 returns to the state in which the step pulse signal (a) from the host computer device not via the delay circuit 1 is selected.

【００３０】ここで、上述のホストコンピユータ装置か
ら供給されるステツプパルス間隔が短く、第１のステツ
プパルス信号ａ１が入力された後、第２のステツプパル
ス信号ａ２が、ヘツド１２がヘツド図２の（ｉ）に示す
ようにトラツクＴｒ０からＴｒ１への動作の途中の位置
Ｐ１のところ、すなわち第１のステツプパルス信号ａ１
から時間ｔ２経過したところで入力されたとき、ヘツド
１２は動作開始遅れ時間ｔ１のために、第１のステツプ
ａ１によつて移動されることが期待される図２（ｉ）に
示す目標トラツクＴｒ１にこの段階では到達していな
い。またステツプモータ７も不安定な位置にあり、励磁
相（ｈ）に対して安定する位置に達していない。Here, after the step pulse interval supplied from the above-mentioned host computer device is short and the first step pulse signal a1 is inputted, the second step pulse signal a2, the head 12 and the head 12 are shown in FIG. As shown in (i), at the position P1 in the middle of the operation from the track Tr0 to Tr1, that is, the first step pulse signal a1.
When a time t2 has elapsed from the beginning, the head 12 moves to the target track Tr1 shown in FIG. 2 (i), which is expected to be moved by the first step a1 due to the operation start delay time t1. Not reached at this stage. Further, the step motor 7 is also in an unstable position, and has not yet reached a stable position with respect to the excitation phase (h).

【００３１】したがつて、従来の装置によれば、ここで
ただちに第２のステツプパルスａ２をそのまま供給して
もステツプモータ７が動作せず、ヘツド１２の位置が目
標トラツクに到達しないまま止まってしまう危険がある
ことは前述の通りである。Therefore, according to the conventional device, even if the second step pulse a2 is immediately supplied as it is, the step motor 7 does not operate and the head 12 stops without reaching the target track. As mentioned above, there is a risk of being damaged.

【００３２】ここで本発明によれば以下のように動作さ
れるものである。すなわち第２のステツプパルス信号ａ
２が、ヘツド１２がトラツクＴｒ０とＴｒ１の間のＰ１
のタイミングで供給される場合、ホストコンピユータ装
置側から供給されたステツプパルス信号ａ１とａ２の間
隔ｔ２は５．５ｍｓｅｃ以内であることから、フリツプ
フロツプ３はリセツトされておらず、マルチプレクサ４
の出力（ｇ）には、ステツプパルス信号ａ２に対してｔ
１だけ遅れた遅延ステツプパルス信号ｂ２が出力される
（図２の（ｇ）に示すパルスｇ２）。Here, the present invention operates as follows. That is, the second step pulse signal a
2 is the head 12 is the P1 between the tracks Tr0 and Tr1
, The interval t2 between the step pulse signals a1 and a2 supplied from the host computer device side is 5.5 msec or less, the flip-flop 3 is not reset and the multiplexer 4 is not reset.
Output (g) of the step pulse signal a2 is t
A delayed step pulse signal b2 delayed by 1 is output (pulse g2 shown in FIG. 2 (g)).

【００３３】マルチプレクサ４より出力されたパルス信
号ｇ２は第２のステツプパルス信号ａ２に対して前述の
ヘツドの動作遅れ時間に相当するｔ１だけ遅れているた
め、ｇ２が出力された時点では、ヘツド１２はトラツク
Ｔｒ１上のＰ２に到達しており、第１のステツプパルス
信号ａ１によつて移動されると期待される目標トラツク
位置にステツプモータ７、ヘツド１２とも到達してい
る。Since the pulse signal g2 output from the multiplexer 4 is delayed from the second step pulse signal a2 by t1 corresponding to the operation delay time of the head described above, the head 12 is output when g2 is output. Has reached P2 on the track Tr1, and both the step motor 7 and the head 12 have reached the target track position expected to be moved by the first step pulse signal a1.

【００３４】したがつてパルス信号ｇ２によりドライバ
制御回路５の出力が変化し、ドライバ６からの励磁相出
力（ｈ）でステツプモータ７がヘツド１２を駆動し、ト
ラツクＴｒ１からＴｒ２へ移動させるが、Ｐ２の位置で
はステツプモータ７、駆動伝達機構８、キヤリツジ１１
は目的の位置にあり、且つ動作状態であることから時間
ｔ１の如く遅れを生じることもないため円滑にトラツク
Ｔｒ２へと移動が行われ、第３の遅延ステツプ信号ｂ３
に基づくパルス信号ｇ３に対しても円滑に動作が可能と
なる。Accordingly, the output of the driver control circuit 5 is changed by the pulse signal g2, and the step motor 7 drives the head 12 by the excitation phase output (h) from the driver 6 to move it from the track Tr1 to the track Tr2. At the position P2, the step motor 7, the drive transmission mechanism 8, the carriage 11
Is located at the target position and is in the operating state, there is no delay as at time t1, so that the track is smoothly moved to the track Tr2, and the third delay step signal b3.
It is possible to operate smoothly with respect to the pulse signal g3 based on.

【００３５】一方、図２に示す如く、第３のステツプパ
ルス信号ａ３からステツプパルス信号ａ４への間隔ｔ３
が５．５ｍｓｅｃ以上であつた場合すなわちホストコン
ピユータ装置側よりある期間ステツプパルス信号入力が
ない場合、ヘツド１２の動作はａ３により期待されるト
ラツクＴｒ３へは到達しており、またステツプモータ７
及びキヤリツジ１１、伝達機構８が動作を終えて静止し
た状態となる可能性があるため、図２の（ｅ）に示すよ
うに、カウンタ２の５．５ｍｓｅｃをカウントすること
によつて出力される出力信号ｅ２によりフリツプフロツ
プ３をリセツトし、図２に示す第４のステツプパルス信
号ａ４から再度第１のステツプパルス信号ａ１と同じ扱
いとし、ステツプパルス信号ａ４についてはそのまま遅
延せずにパルス信号ｇ４をドライバ制御回路５へと供給
し、ステツプパルス信号ａ４より時間ｔ２後に入力され
た第５のステツプパルス信号ａ５に対して、遅延ステツ
プパルス信号ｂ５をｇ５とし、ステツプ動作を行う。On the other hand, as shown in FIG. 2, the interval t3 from the third step pulse signal a3 to the step pulse signal a4.
Is 5.5 msec or more, that is, when the step pulse signal is not input from the host computer side for a certain period, the operation of the head 12 has reached the track Tr3 expected by a3, and the step motor 7
Since there is a possibility that the carriage 11 and the transmission mechanism 8 have finished their operations and become stationary, they are output by counting 5.5 msec of the counter 2 as shown in (e) of FIG. The flip-flop 3 is reset by the output signal e2, and the fourth step pulse signal a4 shown in FIG. 2 is treated the same as the first step pulse signal a1 again. The step pulse signal a4 is not delayed and the pulse signal g4 is unchanged. The delayed step pulse signal b5 is set to g5 with respect to the fifth step pulse signal a5 supplied to the driver control circuit 5 after the time t2 from the step pulse signal a4, and the step operation is performed.

【００３６】また図２に示す第５ステツプパルス信号が
ａ５から第６ステツプパルス信号ａ６への間隔ｔ４と、
第６ステツプパルス信号ａ６から第７ステツプパルス信
号ａ７までの間隔ｔ４が５．５ｍｓｅｃ以上である場
合、すなわちホストコンピユータ装置側よりある期間ス
テツプパルス信号の入力がないことが連続する場合、ａ
５から５．５ｍｓｅｃ後にカウンタ２の出力図２（ｅ）
のｅ３によりフリツプフロツプ３がリセツトされ、第６
ステツプパルス信号ａ６が第１ステツプパルスａ１と同
様に遅延せずにパルス信号ｇ６をドライバ制御回路５へ
と供給する。Further, the fifth step pulse signal shown in FIG. 2 has an interval t4 from the a5 to the sixth step pulse signal a6,
When the interval t4 from the sixth step pulse signal a6 to the seventh step pulse signal a7 is 5.5 msec or more, that is, when there is no step pulse signal input for a certain period from the host computer side, a
Output of counter 2 after 5 to 5.5 msec (e)
The flip-flop 3 is reset by e3 of
Similarly to the first step pulse a1, the step pulse signal a6 is not delayed and the pulse signal g6 is supplied to the driver control circuit 5.

【００３７】ａ６からａ７についても、全く同様にパル
ス信号ｇ７をドライバ回路５へと供給する。The pulse signal g7 is supplied to the driver circuit 5 in the same manner for a6 to a7.

【００３８】このときのステツプモータ７とヘツド１２
の動作をみると、ｇ６がドライバ制御回路５に供給され
たとき、ステツプモータ７、ヘツド１２は、ａ５すなわ
ちｇ５によつて期待されるｐ４の位置に達しており、静
止している場合もある。At this time, the step motor 7 and the head 12
When g6 is supplied to the driver control circuit 5, the step motor 7 and the head 12 have reached the position a5, that is, the position p4 expected by g5, and may be stationary. .

【００３９】この場合ｇ６による動作は、遅延時間ｔ１
で開始される。In this case, the operation based on g6 is delayed by the delay time t1.
Started at.

【００４０】そして５．５ｍｓｅｃ以上の間隔をおい
て、ｇ７がドライバ回路に供給されるが、この時間はａ
６つまりｇ６により期待されるトラツク位置ｐ５に達す
るには十分であり、ａ７を遅延させる必要はなく、遅延
しないステツプｇ７を出力することになる。Then, g7 is supplied to the driver circuit at an interval of 5.5 msec or more, but this time is a
6 or g6 is sufficient to reach the expected track position p5, there is no need to delay a7, and an undelayed step g7 will be output.

【００４１】以上の方法によれば、ヘツドが静止状態ま
たは所定時間以上ステツプパルスの入力がなく静止に近
い状態において、ステツプモータが駆動されてからヘツ
ドを搭載したキヤリツジが動作を開始するまでの遅れ時
間により、２発目のステツプパルス信号が入力された時
点で、ステツプモータ及びヘツドが１発目のステツプパ
ルス信号により期待された位置に達していないというこ
とから生じるステツプモータの動作スピードの低下や、
誤った位置への移動は起こらず、正確なシーク動作が行
われる。According to the above method, when the head is in a stationary state or in a state in which the step pulse is not input for more than a predetermined time and is nearly stationary, there is a delay from the step motor being driven to the start of the operation of the carriage equipped with the head. Depending on the time, when the second step pulse signal is input, the step motor and the head may not reach the positions expected by the first step pulse signal, which may cause a decrease in the operating speed of the step motor. ,
An accurate seek operation is performed without moving to an incorrect position.

【００４２】上述の構成では、所定時間以下の間隔でホ
ストコンピユータ装置からのステツプパルス信号が供給
された場合、２発目以降のステツプパルス信号を、ステ
ツプモータが駆動されてから動作を開始するまでの遅れ
時間だけ遅延した遅延ステツプパルス信号を作り出して
いたが、所定時間以内のステツプ間隔の違いにより、ホ
ストからの第２ステツプパルス信号の入力から第１ステ
ツプパルス信号により期待される位置に達するまでの時
間の差を個々に求め、遅延ステツプパルスの遅延時間を
各々について設定することで、ステツプ間隔が変化して
も遅延ステツプパルス信号が供給される時には、常に前
ステツプパルス信号により期待される位置にステツプモ
ータとヘツドが達しており、さらに円滑なシーク動作が
可能である。In the above-mentioned configuration, when the step pulse signals are supplied from the host computer device at intervals of a predetermined time or less, the step pulse signals from the second generation onwards are driven until the operation is started after the step motor is driven. The delay step pulse signal delayed by the delay time of 1 is generated, but due to the difference in step interval within the predetermined time, from the input of the second step pulse signal from the host to the position expected by the first step pulse signal. By individually obtaining the time difference of the delay step pulse and setting the delay time of the delay step pulse for each, when the delay step pulse signal is supplied even if the step interval changes, the position expected by the previous step pulse signal is always obtained. Since the step motor and the head reach, it is possible to perform a smoother seek operation.

【００４３】図３は、所定時間以内のステツプ間隔の違
いにより、ホストコンピユータからの第２ステツプパル
ス信号の入力から第１ステツプパルス信号により期待さ
れる位置に達するまでの時間の差をあらかじめ個々に求
め、遅延ステツプパルスの遅延時間を各々について設定
することで、ステツプ間隔が変化しても遅延ステツプパ
ルス信号が供給される時には、常に前記ステツプパルス
信号により期待される位置にステツプモータとヘツドが
達しているようにしたものである。In FIG. 3, the time difference from the input of the second step pulse signal from the host computer to the arrival at the position expected by the first step pulse signal is individually preliminarily determined due to the difference in step intervals within a predetermined time. If the delay step pulse signal is supplied even if the step interval changes, the step motor and the head always reach the position expected by the step pulse signal. It is something like.

【００４４】同図は、図１の構成に、遅延回路１と遅延
時間の異なる遅延回路１３、カウンタとカウントアツプ
時間の異なるカウンタ１４、フリツプフロツプ１５、Ｏ
Ｒ回路１６が設けられると共に、マルチプレクサ４内に
ＡＮＤ回路Ａ３，Ａ４，Ａ５がそれぞれ設けられた点以
外は、図１の構成と同様である。In the figure, in the configuration of FIG. 1, a delay circuit 13 having a delay time different from that of the delay circuit 1, a counter 14, a counter 14 having a different count-up time, a flip-flop 15, O.
The configuration is the same as that of FIG. 1 except that the R circuit 16 is provided and AND circuits A3, A4, and A5 are provided in the multiplexer 4, respectively.

【００４５】すなわち、第１発目のステツプパルスが供
給されてから、カウンタＡ２によつて５．５ｍｓｅｃ以
内に第２発目のステツプパルスが供給された場合に、遅
延回路Ａによつて、第２発明以降のステツプパルスが時
間ｔ１遅延されることは、上述の通りであるが、５．５
ｍｓｅｃ以内でも、ステツプパルスの間隔は種々存在す
るので、本実施例では、第１発目のステツプパルスが供
給されてから、カウンタ２によつて３．３ｍｓｅｃ以内
に第２発目のステツプパルスが供給された場合に、遅延
回路１３によつて、第２発明以降のステツプパルスが時
間ｔ１’遅延させるようにしている。That is, when the second step pulse is supplied within 5.5 msec from the counter A2 after the first step pulse is supplied, the delay circuit A As described above, the step pulse after the second invention is delayed by the time t1 as described above.
Since there are various step pulse intervals even within msec, in this embodiment, the second step pulse is supplied within 3.3 msec by the counter 2 after the first step pulse is supplied. When supplied, the delay circuit 13 delays the step pulse after the second invention by the time t1 '.

【００４６】具体的には、第１発目のステツプパルスが
供給されると、フリツプフロツプ３，１５はいずれも初
期状態ではリセツトされているので、マルチプレクサ４
内のＡＮＤ回路Ａ２，Ａ３によるゲートは開放され、Ａ
４，Ａ５が閉じた状態にあり、Ａ１はフリツプフロツプ
３の−Ｑ端子が『Ｈ』であるため、第１発目のステツプ
パルスが供給されたときには、遅延されることなく、Ａ
ＮＤ回路Ａ１，Ａ４，ＯＲ回路Ｏ１を介して、ドライバ
制御回路５へと供給され、ヘツドが移動される。More specifically, when the first step pulse is supplied, both flip-flops 3 and 15 are reset in the initial state, so that the multiplexer 4
The gates of AND circuits A2 and A3 in the
4, A5 is in the closed state, and since the -Q terminal of the flip-flop 3 is "H", A1 is not delayed when the first step pulse is supplied, and
It is supplied to the driver control circuit 5 through the ND circuits A1, A4 and OR circuit O1 to move the head.

【００４７】一方、第１発目のステツプパルスは遅延回
路１，１３へと供給され、それぞれ時刻ｔ１、ｔ１’時
間遅延される。On the other hand, the first step pulse is supplied to the delay circuits 1 and 13 and delayed by time t1 and t1 ', respectively.

【００４８】遅延回路１３で時間ｔ１’遅延されてフリ
ツプフロツプ１５をセツトする。そしてこのフリツプフ
ロツプ１５は、カウンタ１４で３．３ｍｓｅｃ経過した
ことがカウントされるとリセツトされ、３．３ｍｓｅｃ
以内に第２発目のステツプパルスが供給された場合に
は、カウンタ１４がリセツトされるため、フリツプフロ
ツプ１５はリセツトされず、以後遅延回路Ｂ１３で時間
ｔ１’遅延されたステツプパルスがマルチプレクサ４内
のＡＮＤ回路Ａ３，ＯＲ回路ＯＲ１を介して、ドライバ
制御回路５へと供給され、ヘツドが連続して駆動され
る。Delay circuit 13 delays time t1 'and flip-flop 15 is set. The flip-flop 15 is reset when the counter 14 counts that 3.3 msec has elapsed and 3.3 msec.
If the second step pulse is supplied within this time, the counter 14 is reset, so that the flip-flop 15 is not reset. Thereafter, the step pulse delayed by the time t1 'in the delay circuit B13 is stored in the multiplexer 4. It is supplied to the driver control circuit 5 via the AND circuit A3 and the OR circuit OR1, and the head is continuously driven.

【００４９】またこの状態では、フリツプフロツプ１５
のセツト状態が保たれているため、その−Ｑ端子の
『Ｌ』により、ＡＮＤ回路Ａ４，Ａ５によるゲートが開
放されているため、ステツプパルス（ａ）及び遅延回路
１の出力パルスはＡＮＤ回路Ａ４〜Ａ５にて遮断されて
いる。Further, in this state, the flip-flop 15
, The gates of the AND circuits A4 and A5 are opened by the "L" of the -Q terminal, so that the step pulse (a) and the output pulse of the delay circuit 1 are output from the AND circuit A4. It is cut off at ~ A5.

【００５０】ここで、ホストコンピユータ装置より供給
されるステツプパルス（ａ）の間隔が３．３ｍｓｅｃ以
上となると、カウンタ１４がリセツトされるため、ＯＲ
回路１６を介してフリツプフロツプ１５がリセツトさ
れ、マルチプレクサ４内のＡＮＤ回路Ａ３によるゲート
が開放され、遅延回路１３の出力は遮断され、ＡＮＤ回
路Ａ４，Ａ５が動作可能な状態となり、以後図１と同様
の動作状態となる。Here, when the step pulse (a) supplied from the host computer device has an interval of 3.3 msec or more, the counter 14 is reset, so that the OR is performed.
The flip-flop 15 is reset through the circuit 16, the gate of the AND circuit A3 in the multiplexer 4 is opened, the output of the delay circuit 13 is cut off, and the AND circuits A4 and A5 become operable, and thereafter, as in FIG. It becomes the operation state of.

【００５１】すなわちステツプパルスが５，５ｍｓｅｃ
以内の間隔（且つ３．３ｍｓｅｃ以上の間隔）で供給さ
れている内は、フリツプフロツプ３がセツト状態に保持
され、ＡＮＤ回路Ａ１が開放され、ＡＮＤ回路Ａ２を介
して遅延回路１によつて時間ｔ１遅延されたステツプパ
ルスがＡＮＤ回路Ａ５、ＯＲ回路Ｏ１を介してドライバ
制御回路５へと供給され、ヘツドが連続して駆動され
る。That is, the step pulse is 5,5 msec.
Within the interval (and the interval of 3.3 msec or more) within, the flip-flop 3 is held in the set state, the AND circuit A1 is opened, and the delay circuit 1 passes through the AND circuit A2 and the time t1. The delayed step pulse is supplied to the driver control circuit 5 via the AND circuit A5 and the OR circuit O1, and the head is continuously driven.

【００５２】また５，５ｍｓｅｃ以上ステツプパルスの
供給がなかつた場合には、カウンタ２がカウントアツプ
してフリツプフロツプ３をリセツトし、ＡＮＤ回路Ａ１
によるゲートを閉じ、ＡＮＤ回路Ａ２によるゲートが開
放され、次に来るステツプパルスは、ＡＮＤ回路Ａ１，
Ａ４，ＯＲ回路Ｏ１を介してドライバ制御回路５へと供
給され、ヘツドが連続して駆動される。When the step pulse is not supplied for more than 5,5 msec, the counter 2 counts up and the flip-flop 3 is reset, and the AND circuit A1.
The gate of the AND circuit A2 is opened, and the gate of the AND circuit A2 is opened.
A4 is supplied to the driver control circuit 5 via the OR circuit O1, and the head is continuously driven.

【００５３】一方、上述の実施例において、ステツプパ
ルスの間隔が２ｍｓｅｃ以内のときの遅延時間ｔ１’と
５．５ｍｓｅｃのときの遅延時間ｔ１とでは、ｔ１＜ｔ
１’の関係になつている。On the other hand, in the above embodiment, the delay time t1 'when the step pulse interval is within 2 msec and the delay time t1 when the step pulse interval is 5.5 msec are t1 <t.
There is a 1'relationship.

【００５４】これについて説明すると、第１発目のステ
ツプパルスが供給されて実際にヘツドが移動を開始する
までに遅延があるため、第２発目のステツプパルスが供
給されたとき、ヘツドがまだ第１発目のステツプパルス
によつて移動されるべき位置に到達していない場合があ
り得る。そしてこの状態は、ステツプパルス間隔が短く
なる程発生しやすくなる。Explaining this, since there is a delay before the head actually starts moving after the first step pulse is supplied, when the second step pulse is supplied, the head is not yet released. The position to be moved by the first step pulse may not have been reached. This state is more likely to occur as the step pulse interval becomes shorter.

【００５５】すなわちステツプパルス間隔が大きい場合
には、次のパルスが供給されるまでに、ヘツドが第１発
目のステツプパルスによつて駆動されるべき位置に近づ
いている確率が高いが、ステツプパルス間隔が小さくな
ると、次のパルスが供給されるまでに、ヘツドが第１発
目のステツプパルスによつて駆動されるべき位置からよ
り離れていることが予想される。That is, when the step pulse interval is large, there is a high probability that the head is approaching the position to be driven by the first step pulse before the next pulse is supplied. As the pulse spacing decreases, it is expected that the head will be farther from the position to be driven by the first step pulse by the time the next pulse is delivered.

【００５６】したがつて、ステツプパルス間隔が短い
程、第２発目以降のステツプパルスの遅延時間を大きく
設定する必要がある（ｔ１＜ｔ１’）。Therefore, the shorter the step pulse interval, the larger the delay time of the step pulse from the second shot must be set (t1 <t1 ').

【００５７】以上の実施例において、デイスク状記録媒
体に対してヘツドを所定ステツプ単位で移送するヘツド
駆動手段は、図３のキヤリツジ１１，ステツプモータ
７，ドライバ６，ドライバ制御回路５によつて構成され
る。In the above embodiment, the head drive means for transferring the head to the disk-shaped recording medium in a predetermined step unit is constituted by the carriage 11, the step motor 7, the driver 6, and the driver control circuit 5 shown in FIG. To be done.

【００５８】また外部より供給されるステツプパルスに
応じて前記ヘツド駆動手段を動作させる駆動パルスを発
生させる駆動パルス発生手段及び前記ステツプパルスが
所定期間以内の間隔で供給された場合に２発目以降の駆
動パルスを所定時間遅延させてヘツド駆動手段へと出力
するとともに、前記所定期間の変化に応じて前記２発目
以降の駆動パルスの遅延時間を変更する制御手段は、遅
延回路１，１３、カウンタ２，１４、フリツプフロツプ
３，１５、ＯＲ回路９，１６、マルチプレクサ１７によ
つて構成されるロジツク回路によつて達成される。Further, when the driving pulse generating means for generating the driving pulse for operating the head driving means in response to the step pulse supplied from the outside and the step pulse are supplied at intervals within a predetermined period, the second and subsequent shots are generated. Of the driving pulse is delayed for a predetermined time to be output to the head driving means, and the delay time of the driving pulse after the second generation is changed according to the change of the predetermined period. This is achieved by a logic circuit composed of counters 2, 14, flip-flops 3, 15, OR circuits 9, 16 and a multiplexer 17.

【００５９】[0059]

【発明の効果】以上述べたように、本発明におけるデイ
スク駆動装置によれば、ホストコンピユータより供給さ
れるステツプパルスの第２発目以降を所定時間遅延させ
てヘツド駆動用のステツプモータに供給するようにした
ので、ステツプモータ７とキヤリツジ及び伝達機構の慣
性、静止摩擦、ガタによるステツプ駆動動作開始遅れに
よつて生じるステツプモータの不安定な状態におけるス
テツプ入力によつて目的トラツクへと到達し得ない問題
が解決され、ステツプモータへと最初のステツプパルス
信号でステツプモータを駆動してから伝達機構のがた等
による機械的な遅れ時間内に次のステツプパルスが供給
されて目標トラツクまで駆動できなくなるような不都合
を生じることはなく、ステツプパルス間隔が短くなつて
も常に正確で確実、さらに円滑なヘツド移動制御を実現
することができる。As described above, according to the disk drive device of the present invention, the second and subsequent steps of the step pulse supplied from the host computer are delayed for a predetermined time and then supplied to the step drive motor for head drive. Therefore, the target track can be reached by the step input in the unstable state of the step motor caused by the inertia, static friction of the step motor 7, the carriage and the transmission mechanism, the static friction, and the delay in the step drive operation start caused by the backlash. The problem is solved and the step motor is driven by the first step pulse signal to the step motor, and then the next step pulse is supplied within the mechanical delay time due to rattling of the transmission mechanism, etc., and the target track can be driven. There is no inconvenience that disappears, and it is always accurate and reliable even if the step pulse interval becomes short. It is possible to realize a smooth head movement control.

【００６０】また所定時間以内のステツプパルス間隔の
違いにより、ステツプパルスの第２発目以降の遅延時間
を変更するようにしたので、ステツプパルスの間隔によ
らず、ステツプパルス信号に対する追従性能をあげ、供
給されるステツプパルス信号の間隔が短くなつても、ま
た変化しても確実にヘツドを目的トラツクへと到達させ
ることができ、ミスシークを防止することができる。Further, since the delay time after the second shot of the step pulse is changed according to the difference in the step pulse interval within the predetermined time, the follow-up performance to the step pulse signal is improved regardless of the step pulse interval. Even if the interval between the supplied step pulse signals becomes short or changes, the head can be surely made to reach the target track and mis-seek can be prevented.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明におけるデイスク駆動装置のヘツド駆動
制御回路の基本構成を示すブロツク図である。FIG. 1 is a block diagram showing a basic configuration of a head drive control circuit of a disk drive device according to the present invention.

【図２】図１の回路の動作を示すタイミングチヤートで
ある。FIG. 2 is a timing chart showing the operation of the circuit of FIG.

【図３】本発明におけるデイスク駆動装置のヘツド駆動
制御回路の実施例の構成を示すブロツク図である。FIG. 3 is a block diagram showing a configuration of an embodiment of a head drive control circuit of a disk drive device according to the present invention.

【符号の説明】[Explanation of symbols]

１ 遅延回路 ２ カウンタ ３ フリツプフロツプ ４ マルチプレクサ ５ ドライバ制御回路 ６ ドライバ ７ ステツプモータ １３ 遅延回路 １４ カウンタ １５ フリツプフロツプ １７ マルチプレクサ 1 Delay Circuit 2 Counter 3 Flip Flop 4 Multiplexer 5 Driver Control Circuit 6 Driver 7 Step Motor 13 Delay Circuit 14 Counter 15 Flip Flop 17 Multiplexer

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 デイスク状記録媒体に対してヘツドを所
定ステツプ単位で移送するヘツド駆動手段と、 外部より供給されるステツプパルスに応じて前記ヘツド
駆動手段を動作させるための駆動パルスを発生させる駆
動パルス発生手段と、 前記ステツプパルスが所定期間以内の間隔で供給された
場合に、前記駆動パルス発生手段より発生される２発目
以降の駆動パルスを所定時間遅延させて前記ヘツド駆動
手段へと出力するとともに、前記所定期間の変化に応じ
て前記２発目以降の駆動パルスの遅延時間を変更する制
御手段と、を備えたことを特徴とするデイスク駆動装
置。1. A head drive means for transferring a head to a disk-shaped recording medium in a predetermined step unit, and a drive for generating a drive pulse for operating the head drive means according to a step pulse supplied from the outside. When the step pulse and the step pulse are supplied at intervals within a predetermined period, second and subsequent drive pulses generated by the drive pulse generator are delayed by a predetermined time and output to the head drive means. And a control unit that changes the delay time of the drive pulse after the second generation according to the change in the predetermined period.