JPH08297605A - データ処理装置、及びそれを用いたシステム - Google Patents
データ処理装置、及びそれを用いたシステムInfo
- Publication number
- JPH08297605A JPH08297605A JP7101885A JP10188595A JPH08297605A JP H08297605 A JPH08297605 A JP H08297605A JP 7101885 A JP7101885 A JP 7101885A JP 10188595 A JP10188595 A JP 10188595A JP H08297605 A JPH08297605 A JP H08297605A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- tile
- processing
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
リをダイレクトにアクセスするために、保持されている
メモリの領域または先読み変換バッファの情報に基づい
て、アドレッシングを選択する処理装置及びそれを用い
たデータ処理装置。 【効果】同一のデータへのアクセスであっても、ハード
ウェアまたは処理内容、プロセス等によって異なるアド
レッシングのデータを高速にアクセスできる。
Description
算システム等(以下、データ処理システムという)のア
ドレス管理方式に係わり、特に、扱うデータが2次元的
に配列されるデータの処理、例えば、行列計算,図形生
成処理,画像処理等の高速化に関する。
来のアドレス管理方法は、画像管理に関する下記の文献
に示されている。また、同様の内容がUSP5,247,632
にも記載されている。
t for Tiled Array Organization,Computer Architectu
re News, Vol.20,No.4,September 1992,p
p.22−29。
持つデータ(以下、2次元配列のデータという、但し、
このデータは論理上、仮想上のものも含む)は、行方向
だけでなく、列方向にも参照される。
つのデータの周囲のデータも併せて参照することが多
い。
のデータの2次元配列上の近傍のデータも、ある一定時
間内に参照される場合が多い。
ル型の2つのタイプがある。前者は2次元配列の行デー
タの物理アドレスが連続となるように配置した場合のア
ドレスであり、後者は2次元配列の近傍データを含む正
方形領域のデータが物理的に連続アドレスとなるように
配置した場合のアドレスである。
イ型のアドレスを、一旦、物理的配置に対応したタイル
型のアドレスへ変換した後、通常の論理アドレスから物
理アドレスへのアドレス変換によって物理アドレスを生
成する。この際の変換規則はデータの物理的配置のみに
より定められている。
ドレス変換の規則、つまり、変換規則が物理的配置で決
定されるため、タイル型配置のデータをアレイ型に参照
することができないという問題があった。これは、アレ
イ型参照においても、結局途中でタイル型参照に変換さ
れてしまうためである。
アドレス変換に時間を要し、高速化を阻害すると共に、
アドレス変換の段階に応じて管理が二重化され、複雑化
するという問題があった。
ラムなどを保持するメインメモリと描画・表示のための
画像データを保持する画像用メモリ(フレームバッファ
等)とが統合され、1つのメモリデバイス上で管理され
る将来のワークステーション(WS),パーソナルコン
ピュータ(PC),携帯用データ処理装置(PDA)等
のグラフィックス処理を行うもので顕著になる。
ためのアクセス,DMA転送,ソフトウェアからの直接
アクセスなどの複数のハードウェアまたはプロセスから
のアクセスが生じる場合である。
は、互換性を保つためにも従来システムでのソフトウェ
アインタフェースに対して影響が生じないようにデータ
のアクセス処理,アドレス変換処理を行わなければなら
ない。さもなければ、専用のハードまたはソフトウェア
を用いて、タイル型に配置されたデータをアレイ型に並
べ替える必要があり、変換時間及び2倍のデータ領域が
必要になる。
装置では、CPUと描画等の画像データを処理する画像
処理部とを1つの処理装置として内蔵し、それまでのメ
インメモリとフレームバッファとを1つのメモリにし
て、アクセスする小型プロセッサを用いた画像処理装
置、及びそれを用いたシステムが求められている。
するために、画像用データ領域をCPUと画像処理部と
で共有し、CPUが画像データを参照する場合も画像デ
ータの無駄なコピーを作ることなくそのままの形で参照
できる必要がある。
ア互換性を失わないように、アクセスする必要がある。
複数種類のデータが混在するメモリを高速にアクセスす
る処理装置及びそれを用いたデータ処理装置を提供する
ことにある。
レスで保持される第1のデータとアレイ型アドレスで保
持される第2のデータを有するメモリをアクセスしてデ
ータの処理を行う処理装置であって、上記処理装置が上
記第1のデータを処理する第1のプロセスと上記第2の
データを処理する第2のプロセスに応じて、タイル型ア
ドレスまたはアレイ型アドレスのアドレッシングによっ
て上記メモリへのアクセスを行うことを特徴とする。
保持される第1のデータとアレイ型アドレスで保持され
る第2のデータを有するメモリと、上記メモリをアクセ
スしてデータの処理を行う処理部であって、上記処理部
が上記第1のデータを処理する第1のプロセスと上記第
2のデータを処理する第2のプロセスに応じて、タイル
型アドレスまたはアレイ型アドレスのアドレッシングに
よって上記メモリへのアクセスを行うことを特徴とす
る。
タである場合、アレイ型の連続論理アドレスをタイル型
配置に対応した連続しない複数の物理アドレスに区切っ
て参照し、不連続な参照を制御できるアレイ型からタイ
ル型アドレスへのアドレス変換を行うことを特徴とす
る。
ータ配置を示す情報を変換先読みバッフ(TLB)に変
換方式指定フラグとして保持し、アレイ型アドレスから
タイル型アドレスへのアドレス変換を論理ページ内で指
定することを特徴とする。
シングされたデータをダイレクトにアクセスすることが
できるので、データのアクセスの高速化が図れる。
ことなるデータを混在することができるので、装置の小
型化,コストの低減が達成される。
を管理するので、異なるアドレッシングのデータが混在
していても、変換回数の増加を防ぐことができる。
とで、データ参照の際に、まず、アドレス変換のための
変換先読みバッファ(TLB)の変換方式指定フラグを
参照し、これがアレイ型配置を示していたらそのまま連
続的に参照する物理アドレスを発生し、タイル型配置を
示していたらそれに合致する一定間隔で不連続となる参
照を行うように物理アドレスを発生するので、タイル型
データ配置により高速化される描画部の発生したデータ
をCPUからアレイ型のアドレス構成でアクセスでき、
結果として、高速なアクセスが達成される。
説明する。
を示す概略図を示す。
を含むデータを処理する処理部100と画像データを含む
データ,コマンド,プログラムなどを保持する記憶部2
00及びこれらを接続するメモリバス400とを有して
構成される。
ない一般のデータを処理するデータプロセッサ部11
0,プロセッサ部からの指示に従って画像データを処理
するグラフィックプロセッサ部120,記憶部2へのア
クセスを制御する入出力制御部130及びこれらを接続
する内部バス140とを有して構成される。
ムを保持するプログラム領域210と画像に関するデー
タを保持するグラフィック領域220とを有して構成さ
れる。
ィスク,フロッピーディスク,ROM,CD−ROM等の
他の記憶装置,CRT,液晶表示装置等の表示装置,マ
ウス,キーボード等の入力装置,プリンタ等の出力装置
又は他のデータ処理装置とのデータの転送等を行うモデ
ムなどの通信装置等の補助装置300を入出力バス50
0と入出力制御部を介して接続することができる。ま
た、これらの補助装置はデータ処理装置に内蔵すること
も外付けすることも可能である。
のアドレスの割付けを以下に説明する。
やプログラムが必要に応じて保持され、そのアドレス割
付けは、従来と同じである。この領域では、分岐処理や
割込み処理等を除けば、通常、アドレス順にアクセスさ
れることが多い。
は、表示画面に対応してアクセスされることが多い。
像処理の中で、例えば、画素データX0を処理すると、
次に処理する画素データは、その周辺近傍の画素データ
X1〜X8になることが多い。これは、画像データの処
理は、表示する2次元配列の画素データを扱うからであ
る。また、3次元の図形を表示する場合でも、実際に表
示する表示装置は2次元平面の表示装置であるから、上
述のような近傍の画素データを処理することが多くな
る。
描画領域全体を1度に処理するよりも、描画または表示
すべき物体や図形ごとに処理する場合が多いことにもあ
る。なお、この図では12×12画素の画面例としてい
る。
をメモリに割り付ける際に、アドレス0からnまでを1
画面全体の配列で割り付けると図2(B)に示すような
画素データの配列になる。このような配列において、近
傍の画素データを順次処理する場合には、これら画素デ
ータの格納されるアドレスが離散しているのでそのアド
レス計算に時間がかかり、処理する画素データの量が多
いほど処理時間が増大する。
の矩形領域(ブロック)ごとにまとめてアドレスを割り
付ける。つまり、この図の例では、3×3の画素データ
のブロックをまとめて割り付けるために図2(C)に示
すようなアドレスを割り付けている。
ックごとにまとめてアドレスを割り付けることで、近傍
の画素データのアドレス計算が容易になり、アクセスが
高速になる。
なく他の形状の領域でもよく、その大きさも処理内容に
応じて変えることができる。これらの設定は、プログラ
ムなどのソフトウェアによっても、ハードウェアによっ
ても設定できる。
域で有り、ハードウェアの簡単化のためにそのサイズは
2の冪乗に設定する。この形状は論理ページ毎に割り当
てられるアドレス変換テーブルに配置情報として記録さ
れでおり、その写しが高速化のための変換先読みバッフ
ァ(TLB)に格納されている。これはオペレーティン
グシステムによりセットされる。または、特定用途向け
にハードウェア括り付け論理で実現することも可能で、
一定値、または、論理アドレスに上位ビット切り出し等
の特定の操作を施して得られる。
法を図8に示す、変換先読みバッファのエントリのフラ
グ領域2217にエンコードされて格納される。この情
報はデータ参照時に対応するページの論理アドレスによ
り索引され、読みだされる。長方形領域の横幅が2のn
0乗,縦が2のm0乗と指定されていたとすると、図5
に示すとおり、アレイ型配列の論理アドレス2100は
タイル型配列の物理アドレス2110に変換される。こ
の変換は図中アドレスのy0とx1の入れ替えにより実
現できる。この入れ替えは、連続参照時、即ち、論理ア
ドレスの増加分を一定とした時、物理アドレス側では連
続には増加しないことを表す。つまり、2のn0乗マイ
ナス1の時の増分が2の(m0+1)乗マイナス1の2
の(n0−1)乗倍を加算して次のアドレスを得る。
が割り付けられた記憶部をアクセスするデータ処理装置
の動作を説明する。
た2次元アドレス(X,Y)を示す。この2次元アドレ
スは、データプロセッサ部のコマンドに与えられるパラ
メータとして用いられる。なお、ここでも12×12の
大きさの例で示している。
スを上述のアレイ型アドレス、つまり、論理アドレスに
変換して処理を行う。図3(B)に2次元アドレスの配
列に対応したこの論理アドレスを示す。
ッサ部の指示に従って、記憶部をアクセスするが、この
グラフィックプロセッサの論理アドレス、つまり、画像
論理アドレスは、図3(C)に示すようにタイル型に配
列されている。
けられている画素データの配列は、上述のようにこの画
像論理アドレスによって割り付けられている配列と同じ
である。つまり、画素データをアクセスするのは、デー
タプロセッサ部よりもグラフィックプロセッサの方が頻
度が高いので、記憶部の画像領域の画素データの配列は
タイル型である。
ータ処理部の論理アドレス及びグラフィックプロセッサ
の画像論理アドレスとの対応関係を示す。
画素データに対して物理アドレスと画像物理アドレスを
1対1に対応付けることで、グラフィックプロセッサと
記憶部の画素領域との間は、アドレス変換を行わなくて
もアクセスでき、さらに、対象とする画素データの近傍
の画素データのアクセスが容易に、高速に行うことがで
きる。
アクセスするときは、データプロセッサ部の論理アドレ
スから画像論理アドレス又は物理アドレスに変換するこ
とで達成される。勿論、通常のデータをアクセスする際
には、プログラム領域へのアクセスであるので、従来と
同様のアドレス変換、つまり、論理アドレスから物理ア
ドレスへの変換だけでよい。
明のデータ処理装置では、データプロセッサ部がアクセ
スするデータが記憶部のどの領域にあるかを判別する領
域判定部と、上記領域判定部でグラフィック領域と判定
されれば論理アドレスをグラフィック領域の物理アドレ
ス(タイル型アドレス)に変換し、プログラム領域と判
定されれば論理アドレスを通常の物理アドレスに変換す
るアドレス変換部とを有する。
ータプロセッサ部に記憶部に格納されているデータの領
域に応じてアドレス変換の処理内容を変える点に特徴が
ある。アドレス変換の処理内容を変えるとは、例えば、
論理アドレスをアレイ型アドレスかタイル型アドレスの
どちらかに変換することである。
ラフィックプロセッサ部に画素データのアクセスを指示
する場合にも、上述のアドレス変換を用いることができ
る。その場合には、グラフィックプロセッサ部へのアク
セスかを判定する機能を上記領域判定部に設け、グラフ
ィックプロセッサ部へのアクセスであれば、アドレス変
換部は、論理アドレスをグラフィック領域の物理アドレ
ス(タイル型アドレス)に変換する。
を示したが、例えば、データプロセッサ部で行列計算を
する場合には、行列のデータを画素データと同様に2次
元配列のタイル型アドレスで物理アドレスとして記憶部
に保持し、上述のグラフィックプロセッサ部のように直
接アクセスすることが可能になる。この場合、グラフィ
ックプロセッサ部がこの行列データにアクセスするに
は、画像論理アドレスを物理アドレスに変換するアドレ
ス変換部を必要とする場合がある。ただし、行列データ
と画素データとの物理アドレスであるタイル型アドレス
の割り付けが同じであれば、アドレス変換のパラメータ
が若干異なるだけで、処理方法は同じにできる。
ッサ部のためにキャッシュメモリを適用する場合も同様
に実現できる。なお、この場合には、入出力制御部にキ
ャッシュミス時の記憶部へのデータアクセス処理の機能
を付加する。
データ配列に対応する論理アドレスから物理アドレスへ
の複数種のアドレス変換を行う点にある。
について、より具体的に説明する。図4は本発明を応用
したデータ処理装置の構成の一例である。
部分と画素発生部分などをワンチップに収めたメディア
プロセッサ1000,4枚のメモリモジュール110
0,外部サブシステム1200とを有して構成されてい
る。
ュール1100との間はアドレス19ビット,データ6
4ビットのバスで、外部サブシステム1200とはアド
レス,データ共用の8ビットバスで夫々接続されてい
る。
部分であるRISCコア1010,画素発生部分102
0,バス制御部分1030,表示制御部分1040,浮
動小数点演算機構1050、及び、周辺論理1060が
内蔵されている。
20,バス制御部分1030、及び、周辺論理1060
は互いにアドレス32ビット,データ32ビットの内部
バスで、RISCコア1010と浮動小数点演算機構1
050は32ビットデータバスで、バス制御部分103
0と画素発生部分1020は専用の64ビットデータバ
スで、更に、バス制御部分1030と表示制御部分10
40も32ビットデータバスで接続されている。
力幅が32ビットで容量が8Mビットの同期式ダイナミ
ックメモリ1110が2個実装されている。
理に使う領域以外に、画素発生部分1020が参照する
画像やRISCコア1010が演算処理以外の目的で参
照する画像等を記憶する画像領域1111がある。
合、最初にアドレス,データ共用の8ビットバスで接続
された外部サブシステム1200からメモリモジュール
1100へ、図形の頂点に関する座標変換等を行う頂点計算
プログラムや、図形に貼り付ける模様等の画像データが
設定される。RISCコア1010は設定された頂点計
算プログラムを元に、浮動小数点演算機構1050の演
算器を使用して表示すべき図形の表示画面上での位置や
貼り付ける模様の位置を計算し、画素発生部分1020
が解釈実行できるコマンドの形式に変換してメモリモジ
ュール1100に格納する。画素発生部分1020はこ
の格納されたコマンドを読みだし、解釈実行する。結果
として、表示図形の各画素の値が決定され、しかるべき
物理アドレス位置に格納される。このときの画像配置が
タイル型となっている。これは塗りつぶしの多い図形描
画に於ては横方向だけでなく、縦方向にもデータ参照が
頻発するので、これを高速化したいがためである。この
ようにして発生されたメモリモジュール1100の画像
は表示制御部分1040により読みだされ、表示データ
賭してモニタへ出力される。
20が発生した画素を格納する目的で使用される。
るように、2次元的近傍でのメモリアクセスが発生する
確率が高い。そのため、画像領域1111の構成として
は図5で説明するタイル型のアドレス配列になっている
のが望ましい。
1010からのアクセスもある。これは主に画素発生部
分1020が発生した画像をチェック等のためにプログ
ラムで参照する場合や、画素発生部分1020では不可
能な画素発生処理をプログラムで行う場合等に発生す
る。
る理由により、タイル状ではなくアレイ状でなければな
らない。プログラムと実メモリの構成の違いを吸収する
ため、RISCコア1010には領域判定つきアドレス
変換機構1011を持っている。
詳しく説明する。
理アドレスVA2100に従い、アレイ型配列2000の様に
なっている。
mである。RISCコア1010からアドレスを連続的
に出した場合のアクセスは図5に示した通り(2^n)
−1で折り返すパタンとなる。
y)との関係は、VA2100の下位nビットがx、それに続
くmビットがyの値を示している。
以下の式で表される。
に従い、タイル型配列2010の様になっている。
^m0である。
通り横は(2^n0)−1で折り返し、縦は(2^m
0)−1で折り返すタイル状のパタンとなる。タイルの
横方向の並びは(2^n1)−1で折り返す。この物理
アドレスと2次元アドレス(x,y)との関係は、PA21
10の下位n0ビットがx0、それに続くm0ビットがy
0、更にn1ビットがx1,m1ビットがy1と続く。
と下位n0ビットとに分割したもの、y1,y0はyを
上位m1ビットと下位m0ビットとに分割したものであ
る。原点のアドレスをorg とすると、PA2110は以下の式
で表される。
0+n0)}・y1+{2^(m0+n0)}・x1+
(2^n0)・y0+x0 アレイ型からタイル型へのアドレス変換はVA2100からPA
2110への変換である。図6を用いてタイル型配列201
0の実際の構成について詳しく述べる。
スは±4095画素が表現できる空間2009である。
てられるのはタイル型配列2010の部分のみである。
0画素の領域2011である。
は横4画素,縦4画素の16画素で構成されている。
ビットの奥行き情報Z,5ビットずつの色情報RGB、
及び、1ビットのフラグ情報Fからなっている。
01から物理アドレスPA2111への変換を解説したものであ
る。
イル行内アドレスx0であり、変換されない。
(c)及び2101(b)はタイル内データが連続にな
るように並べ替えられ、2111(b)及び2111
(c)となる。
向タイルアドレス2101(d)は通常のアドレス変換
機構2200により、org 2111(e)及び縦方向タ
イルアドレス2111(d)へ変換される。
及び2101(b)の並べ替えが必要であることを示す
判定結果2201も同時に出力される。
成する機構を変換先読みバッファ(TLB)のエントリ
を用いて説明する。
フォーマット2210はフラグ情報FLAGS2211,許可プ
ロセス情報COIN2212,物理ページ番号PPN2213,論理ペ
ージ番号VPN2214,空間番号SPN2215,有効ビットV2216
からなる。
ラグ情報FLAGS2211 に含まれており、その詳細が表22
17に示されている。
グラフィックスエスケープビットであり、これが1の時
には残りの4ビットでタイル情報を示す。これが0の時
には残りの4ビットは夫々別の意味で使用される。
示しており、図6で示したものに対応するのは太枠で囲
んだ部分である。
報の一部としてアドレシングがタイル対応か否かのフラ
グを持っており、これがタイル対応でないことを示して
いる時にのみ画像領域判定信号2201が有効になる。
るメモリのアクセスパタンを説明したものである。
型配列2000に対して画素発生部1020からタイル
に沿ったアクセス2001があった場合、物理空間に於
けるタイル型配列2010上のアクセスパタン2011
は連続的になる。
型配列2000に対してRISCコア1010からアレ
イ状のアクセス2002があった場合、物理空間に於け
るタイル型配列2010上のアクセスパタン2014は
不連続になる。
10とキャッシュ2020間の転送をより詳細に説明す
る。
1次元状である。データ番号を図に示した様に0〜7と
する。
部1020はこの1次元データをタイル状アドレス空間
2000として認識する。
1内のデータはメモリ状で近傍に位置する様に割り当て
られている。
(0,1,2,3)(4,5,6,7)の様に構成され
る。
イ型の配列として認識するため、図の例では(0,1,
4,5,8,9,……)(2,3,6,7,……)の様
にアクセスする。
アドレスで参照され、データ自体にも連続性を持たせる
のが本データ転送方式の主眼点である。これを実現する
ため、キャッシュメモリ2020を構成するキャッシュ
ライン2022内のデータ配列をキャッシュラインの転
送時に並べ替える。
(0,1,4,5)(2,3,6,7)の様に構成す
る。
た代わりに、ライン転送によるメモリアクセスは不連続
なものとなりオーバヘッドが生じる。しかし、これは転
送時のみに起り、平均のオーバヘッドはこれにキャッシ
ュのミス率を乗じたものとなるので小さい。本方式を用
いなければ、毎サイクルアドレス変換のオーバヘッドを
要するため、マシンサイクル時間の増加を招くので全体
的に性能が低下する。この不連続制御は図7に於けるア
レイ行内タイル行アドレスの組み替えにより実現される
が、この組み替えが毎回行われたのでは性能低下を招く
ため、不連続なデータがキャッシュメモリ2020上で
連続なアクセス2022に見えるようにするのが望まし
い。図11〜図13を用いてこの方法を説明する。
示したものである。
が2048の時、キャッシュタグ2220のアドレスと
しては物理アドレス2111(f),判定部2221へ
入力する上位アドレスとしては物理アドレス2111
(g)を用いることになる。ところが、物理アドレス2
111(f)を生成するためにはアドレスの組み替えが
必要である。そのためには領域判定の結果を待たねばな
らないため、遅延時間が大きくなり性能が低下する。
わりに論理理アドレス2101(f)を用いる方法を考
案した。
幅以下の場合は、図11に示す様に物理アドレス211
1(f)がタイル行内アドレスx0を包含しない。
わりに論理理アドレス2101(f)を用いることによ
る違いはデータが格納されるべきエントリの位置だけで
ある。この違いは論理引きキャッシュメモリでのエント
リ位置の違いと同様であり問題ない。
幅よりも大きい場合、物理アドレス2111(f)はタ
イル行内アドレスx0を包含する。
わりに論理理アドレス2101(f)を用いること、即
ち、タイリングによるデータ入れ替えの影響はキャッシ
ュメモリのエントリ位置のみならず、ライン内部のデー
タ配列にも及ぶ。
えはキャッシュメモリのミス時のライン転送の際に行う
ことで並べ替えのオーバヘッドをライン転送オーバヘッ
ドで吸収することが可能となる。
リアドレス生成制御を説明したものである。
換により、対応する物理アドレスPA2111が求められる。
4B,キャッシュラインサイズを32B,データ転送単
位を4Bと仮定する。
0)はデータ転送単位内アドレスであるので、アドレス
指定不要である。
タイル行内アドレスであるから、カウンタに従い変化す
る。この4ワードで16Bとなるので、キャッシュライ
ンの半分をアクセスできる。
る。アレイ型のアクセスを行うわけであるから、これは
不変である。
る。この最下位ビット(6)はキャッシュラインの残り
の半分をアクセスするためのタイル切り替えのために、
カウンタに従い変化する。
レスを生成するハードウェアを示したものである。
ス変化用のカウンタであり、キャッシュライン32Bを
8回転送することが可能なように3ビット幅である。転
送開始時にはセレクタ2232により“0”が選択さ
れ、転送毎に7まで変動信号2233を生成する。
行内ワードアドレスを変化させるのに用いる。具体的に
は排他的論理和ゲート2234を用いて物理アドレスPA
2111のビット(3:2)と合成する。
アドレスを変化させるのに用いる。具体的には排他的論
理和ゲート2235を用いて物理アドレスPA2111のビッ
ト(6)と合成する。
ン転送時のメモリアドレス2236が合成される。
リアドレス生成順序を説明したものである。
物理,論理アドレスともにアドレス16から始まる32
Bを考える。このラインに含まれるワードの論理アドレ
スVA2101の列は(16,20,24,28,32,3
6,40,44)、論理アドレスPA2111の列は(16,
20,24,28,80,84,88,92)である。
0,PA2111で88のワードであった場合、図に示すとお
りVA2101で(40,44,32,36,24,28,1
6,20)、PA2111で(88,92,80,84,2
4,28,16,20)の順にアクセスすることにな
る。
がタイル幅以下の場合のライン転送の様子を示したもの
である。
アドレスで指定されるエントリに対応するデータが格納
される。即ち、タイル型配列2010内のデータ201
4(a)が、対応するキャッシュメモリのライン202
2(a)へ転送される。
トを示す。
して動作する同期型のDRAMを考える。
制御部分1030からライン転送要求が出される。以
下、その手順を示す。
リラインバッファへ転送するためのコマンド信号109
0及びアドレス信号1070を夫々1091(a),10
71(a)のタイミングで出力する。
しコマンド及び開始アドレスを夫々1091(b),1
071(b)のタイミングで出力する。
するデータはデータ信号1080を用いて、更に2サイ
クル空けた1081のタイミングで2サイクルに渡って
転送される。
がタイル幅に対して倍の大きさである場合のライン転送
の様子を示したものである。
ントリに隣り合う2つのタイルから夫々対応するデータ
が格納される。即ち、タイル型配列2010内のデータ
2014(a)(b)が、対応するキャッシュメモリのライン
2022(a)(b)へ転送される。
を示す。図14と同様の転送を2回繰り返す形になる。
即ち、先の転送にコマンド1092(a)(b),アドレ
ス1072(a)(b),データ1082(a)(b)が加
わる。
がタイル幅の4倍の場合のライン転送の様子を示したも
のである。
ントリに隣り合う2つのタイルから夫々対応するデータ
が格納される。即ち、タイル型配列2010内のデータ
2014(a)(b)(c)(d)が、対応するキャッシュメモリ
のライン2022(a)(b)(c)(d)へ転送される。
を示す。
る。即ち、先の転送にコマンド1093(a)(b),109
4(a)(b),アドレス1073(a)(b),1074
(a)(b),データ1083(a)(b),1084(a)
(b)が加わる。
ア整合性に関する効果の例である。3000(a)は従
来のソフトウェアシステムを示す。
10(a),3010(a)から呼び出される画像領域ア
クセスのためのファームウェア関数3020(a)、及
び、アレイ状に配置された画像領域3030(a)から
構成される。
テムの画像領域3030(b)を画素発生部高速化のた
めにタイル型の配列にした場合を示している。
ョン3010(b)は変更がないが、3010(b)か
ら呼び出される画像領域アクセスのためのファームウェ
ア関数は基本部3021(b)にソフトウェアによるア
ドレス変換部3022(b)が追加された形となる。
ア関数を作り直す必要がある。
演算処理が増える上、キャッシュメモリのミスも頻発す
るため性能が低下する。
理を行った場合を示している。
よるアドレス変換部3031(c)を含むタイル型の画
像領域3032(c)となる。
0(c)から呼び出される画像領域アクセスのためのフ
ァームウェア関数3020(c)には変更がない。
のオーバヘッドをキャッシュメモリのライン転送で吸収
しているので、性能低下も少ない。
ア整合性に関する効果の別の例である。
テムを示す。
像領域を参照するアプリケーション3010(a)に加
えて3010(a)から呼び出される画像領域アクセス
のためのファームウェア関数3020(a)もアプリケ
ーション3110(a)として管理する場合である。
テムの画像領域3130(b)を画素発生部高速化のた
めにタイル型の配列にした場合を示している。
ョン3110(b)は基本部3111(b)にソフトウェ
アによるアドレス変換部3112(b)が追加されたも
のとなる。
ョンを作り直す必要がある。
演算処理が増える上、キャッシュメモリのミスも頻発す
るため性能が低下する。
理を行った場合を示している。
よるアドレス変換部3131(c)を含むタイル型の画像
領域3132(c)となる。
ない。
のオーバヘッドをキャッシュメモリのライン転送で吸収
しているので、性能低下も少ない。
よる画素発生部の高速化の効果を示している。
イズを変化させたときの図形が含まれるタイルの平均枚
数を示している。
のサイズは16ビットとする。
ズとしてこれが完全に包含される512Bを仮定する。
発生する場合を考える。
のタイルに対応する。
る。画素のアクセス数64に別タイルアクセスの起動レ
ーテンシが加算される。
り、6サイクルである。
均サイクル数は以下のとおりである。
考える。
る。画素のアクセス数64に別タイルアクセスヘ起動レ
ーテンシが加算される。
型の場合と同様に計算すると以下のようになる。
速であることが分かる。
が、2次元近傍データを扱う他の例として、ブロック化
された行列計算の高速化が挙げられる。近年、学会でも
報告されている行列のブロック化技法は大きな行列をブ
ロックに区切り、ブロック毎に計算を進めることにより
データのローカリティを高め、キャッシュメモリなどの
データバッファの効率を向上すると言う考え方である。
しかしながら、この場合、物理的メモリの配置情報につ
いては触れられておらず、行列が大きいときに頻繁に起
こる物理メモリアクセスの高速化については述べられて
いない。物理メモリアクセスはタイル型配置を採用する
ことによって、近傍データのアクセスの高速化に寄与で
きる。しかるに、CPUは論理アドレスに対してアレイ
型参照形態を取るため、物理的配置との整合性が悪く、
データバッファの効率が悪い。即ち、ブロック化したプ
ログラミングに於てもアレイ型のデータ領域がバッファ
リングされてしまう。本発明による不連続アドレス参照
により、ブロック外データのバッファリングを抑制する
ことが可能である。
を高速に行うことができる。
近傍の画素データの処理を簡単にかつ高速に実行するこ
とができる。
なる論理アドレスでアクセスすることができる。つま
り、複数のプロセッサ部で管理する異なる論理アドレス
に対して、共通する物理アドレスのデータを効率よくア
クセスすることができる。
アまたはプロセス(ソフトウェア)毎に異なるアドレッ
シング、即ち、アレイ状の配列やタイル状の配列などを
用いたプログラミングが可能となる。
置した画素データの処理に比べて、タイル型アドレスに
配置した画素データの処理が約2倍の処理速度で処理す
ることができる。
図。
明図。
ア、1011…領域判定付きアドレス変換、1020…
画素発生部、1030…バス制御部、1040…表示制
御部、1050…浮動小数点演算機構、1060…周辺
論理、1051…クロック信号、1070…アドレス信
号、1100…メモリモジュール、1110…同期式DRA
M、1111,3030(a),3030(b),30
32(c),3130(a),3130(b),3132
(c)…画像領域、1200…外部サブシステム、20
00…アレイ型配列、2001…画素発生プロセスから
のアクセスパタン、2002…RISCコアからのアク
セスパタン、2009…描画プロセス論理空間、201
0…タイル型配列、2011…表示領域、2012…タ
イル、2013…画素構成、2014,2014
(a),2014(b),2014(c),2014
(d)…画素発生プロセスからの物理アクセスパタン、
2015…RISCコアからの物理アクセスパタン、2
020…キャッシュメモリ上の配列、2022…RIS
Cコアからのキャッシュメモリアクセスパタン、202
2(a),2022(b),2022(c),2022
(d)…キャッシュライン、2100…アレイ型配列の
論理アドレス、2101…アレイ論理アドレス、210
1(a),2111(a)…タイル行内アドレス、21
01(b),2111(b)…タイル横アドレス、21
01(c),2111(c)…タイル内行アドレス、2
101(d),2111(d)…タイル縦アドレス、21
01(e),2111(e)…原点アドレス、2101
(f)…キャッシュタグ論理アドレス、2110…タイ
ル型配列の論理アドレス、2111…タイル物理アドレ
ス、2111(f)…キャッシュタグ物理アドレス、2
111(g)…キャッシュ連想アドレス、2200…ア
ドレス変換バッファ、2201…画像領域判定信号、2
210…アドレス変換テーブル詳細、2211…フラ
グ、2212…プロセス情報、2213…物理ページ番
号、2214…論理ページ番号、2215…空間番号、
2216…有効ビット、2217…フラグエンコードテ
ーブル、2220…キャッシュタグメモリ、2221…キャ
ッシュミス判定機構、3000(a)…従来のソフトウ
ェアシステム、3000(b)…タイル化された従来の
ソフトウェアシステム、3000(c)…本方式によるソ
フトウェアシステム、3010(a),3010
(b),3010(c),3110(a),3110
(c)…アプリケーションプログラム、3020
(a),3020(c)…ファームウェア関数、302
1(b)…ファームウェア関数本体、3022(b)…
ソフトウェアアドレス変換部、3031(c),313
1(c)…ハードウェアアドレス変換部、3100
(a)…従来のソフトウェアシステム、3100(b)
…タイル化された従来のソフトウェアシステム、310
0(c)…本方式によるソフトウェアシステム、311
1(b)…アプリケーションプログラム本体、3112
(b)…ソフトウェアアドレス変換部、4000…図形
当りの平均タイル数の表。
Claims (21)
- 【請求項1】タイル型アドレスで保持される第1のデー
タとアレイ型アドレスで保持される第2のデータを有す
るメモリをアクセスしてデータの処理を行う処理装置で
あって、上記処理装置が上記第1のデータを処理する第
1のプロセスと上記第2のデータを処理する第2のプロ
セスに応じて、タイル型アドレスまたはアレイ型アドレ
スのアドレッシングによって上記メモリへのアクセスを
行うことを特徴とする処理装置。 - 【請求項2】請求項1において、 上記第1のプロセスの場合はタイル型アドレスのアドレ
ッシングにより、上記第2のプロセスの場合はアレイ型
アドレッシングにより、上記メモリとアクセスすること
を特徴とする処理装置。 - 【請求項3】請求項1または2において、 上記第1のプロセスの場合にアレイ型に配列されたデー
タをアクセスするためにアレイ型アドレスをタイル型ア
ドレスに変換して、上記メモリをアクセスすることを特
徴とする処理装置。 - 【請求項4】請求項1または2において、 上記第2のプロセスの場合にタイル型に配列されたデー
タをアクセスするためにタイル型アドレスをアレイ型ア
ドレスに変換して、上記メモリをアクセスすることを特
徴とする処理装置。 - 【請求項5】請求項1または4のいずれか1項におい
て、 上記第1のプロセスの場合に、アクセスするデータのア
ドレッシングに基づいて、タイル型アドレスでアクセス
するか、アレイ型アドレスをタイル型アドレスに変換し
てアクセスするかを選択することを特徴とする処理装
置。 - 【請求項6】請求項1から4のいずれか1項において、 上記第2のプロセスの場合に、アクセスするデータのア
ドレッシングに基づいて、アレイ型アドレスでアクセス
するか、タイル型アドレスをアレイ型アドレスに変換し
てアクセスするかを選択することを特徴とする処理装
置。 - 【請求項7】請求項5または6において、 アクセスすべきデータが保持されているアドレス、また
は、データの保持されているメモリ領域を検出して、上
記アクセスの選択を行うことを特徴とする処理装置。 - 【請求項8】請求項1から7のうちのいずれか1項にお
いて、 上記第1のプロセスは画像データを処理するプロセスで
あり、上記第2のプロセスは上記画像データ以外のデー
タを処理するプロセスであることを特徴とする処理装
置。 - 【請求項9】請求項1から7のうちのいずれか1項にお
いて、 上記第1のプロセスは行列データを処理するプロセスで
あり、上記第2のプロセスは上記行列データ以外のデー
タを処理するプロセスであることを特徴とする処理装
置。 - 【請求項10】請求項1から9のうちのいずれか1項に
おいて、 上記タイル型アドレスに配置された第1のデータの領域
の大きさを設定することを特徴とする処理装置。 - 【請求項11】タイル型アドレスで保持される第1のデ
ータとアレイ型アドレスで保持される第2のデータを有
するメモリと、 上記メモリをアクセスしてデータの処理を行う処理部で
あって、上記処理部が上記第1のデータを処理する第1
のプロセスと上記第2のデータを処理する第2のプロセ
スに応じて、タイル型アドレスまたはアレイ型アドレス
のアドレッシングによって上記メモリへのアクセスを行
うことを特徴とするデータ処理装置。 - 【請求項12】請求項11において、 上記第1のプロセスの場合はタイル型アドレスのアドレ
ッシングにより、上記第2のプロセスの場合はアレイ型
アドレッシングにより、上記メモリとアクセスすること
を特徴とするデータ処理装置。 - 【請求項13】請求項11または12において、 上記第1のプロセスの場合にアレイ型に配列されたデー
タをアクセスするためにアレイ型アドレスをタイル型ア
ドレスに変換して、上記メモリをアクセスすることを特
徴とするデータ処理装置。 - 【請求項14】請求項11または12において、 上記第2のプロセスの場合にタイル型に配列されたデー
タをアクセスするためにタイル型アドレスをアレイ型ア
ドレスに変換して、上記メモリをアクセスすることを特
徴とするデータ処理装置。 - 【請求項15】請求項11から14のいずれか1項にお
いて、 上記第1のプロセスの場合に、アクセスするデータのア
ドレッシングに基づいて、タイル型アドレスでアクセス
するか、アレイ型アドレスをタイル型アドレスに変換し
てアクセスするかを選択することを特徴とするデータ処
理装置。 - 【請求項16】請求項11から14のいずれか1項にお
いて、 上記第2のプロセスの場合に、アクセスするデータのア
ドレッシングに基づいて、アレイ型アドレスでアクセス
するか、タイル型アドレスをアレイ型アドレスに変換し
てアクセスするかを選択することを特徴とするデータ処
理装置。 - 【請求項17】請求項15または16において、 アクセスすべきデータが保持されているアドレス、また
は、データの保持されているメモリ領域を検出して、上
記アクセスの選択を行うことを特徴とするデータ処理装
置。 - 【請求項18】請求項11から17のうちのいずれか1
項において、 上記第1のプロセスは画像データを処理するプロセスで
あり、上記第2のプロセスは上記画像データ以外のデー
タを処理するプロセスであることを特徴とするデータ処
理装置。 - 【請求項19】請求項11から17のうちのいずれか1
項において、 上記第1のプロセスは行列データを処理するプロセスで
あり、上記第2のプロセスは上記行列データ以外のデー
タを処理するプロセスであることを特徴とするデータ処
理装置。 - 【請求項20】請求項11から19のうちのいずれか1
項において、 上記タイル型アドレスに配置された第1のデータの領域
の大きさを設定することを特徴とするデータ処理装置。 - 【請求項21】請求項11から20のうちのいずれか1
項において、 上記処理部にはキャッシュメモリ部を有し、上記処理部
とメモリとのデータのアクセスは、上記キャッシュメモ
リ部を介して行い、アドレッシングの変更は上記キャッ
シュメモリ部に保持されたデータに基づいて行うことを
特徴とするデータ処理装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10188595A JP3619565B2 (ja) | 1995-04-26 | 1995-04-26 | データ処理装置、及びそれを用いたシステム |
TW085102107A TW335466B (en) | 1995-02-28 | 1996-02-24 | Data processor and shade processor |
US08/894,786 US6433782B1 (en) | 1995-02-28 | 1996-02-27 | Data processor apparatus and shading apparatus |
KR1019970706004A KR100448724B1 (ko) | 1995-02-28 | 1996-02-27 | 데이터처리장치및섀이딩장치 |
PCT/JP1996/000449 WO1996027168A1 (fr) | 1995-02-28 | 1996-02-27 | Processeur de donnees et dispositif d'ombrage |
US10/175,805 US6806875B2 (en) | 1995-02-28 | 2002-06-21 | Data processing apparatus and shading apparatus |
US10/947,275 US7064756B2 (en) | 1995-02-28 | 2004-09-23 | Data processing apparatus and shading apparatus |
US11/432,350 US20060202992A1 (en) | 1995-02-28 | 2006-05-12 | Data processing apparatus and shading apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10188595A JP3619565B2 (ja) | 1995-04-26 | 1995-04-26 | データ処理装置、及びそれを用いたシステム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004279281A Division JP3955862B2 (ja) | 2004-09-27 | 2004-09-27 | データ処理装置、及びそれを用いたシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08297605A true JPH08297605A (ja) | 1996-11-12 |
JP3619565B2 JP3619565B2 (ja) | 2005-02-09 |
Family
ID=14312398
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10188595A Expired - Fee Related JP3619565B2 (ja) | 1995-02-28 | 1995-04-26 | データ処理装置、及びそれを用いたシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3619565B2 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002269551A (ja) * | 2001-03-08 | 2002-09-20 | Canon Inc | 画像処理装置 |
JP2005215911A (ja) * | 2004-01-29 | 2005-08-11 | Hitachi Ltd | 情報処理装置 |
JP2007080186A (ja) * | 2005-09-16 | 2007-03-29 | Canon Inc | データ処理装置、及びその制御方法 |
JP2007164303A (ja) * | 2005-12-09 | 2007-06-28 | Megachips Lsi Solutions Inc | 情報処理装置、コントローラおよびファイル読み出し方法 |
JP2007519102A (ja) * | 2003-12-24 | 2007-07-12 | インテル・コーポレーション | グラフィックスメモリ・スイッチ |
JP2007179286A (ja) * | 2005-12-27 | 2007-07-12 | Megachips Lsi Solutions Inc | 記憶装置および情報処理装置 |
JP2008521097A (ja) * | 2004-11-15 | 2008-06-19 | エヌヴィディア コーポレイション | ビデオ処理 |
JP4796627B2 (ja) * | 2005-07-05 | 2011-10-19 | インテル・コーポレーション | メモリチャネル内の各メモリデバイスの識別およびアクセス |
JP4838844B2 (ja) * | 2005-06-30 | 2011-12-14 | インテル・コーポレーション | 方法、記憶媒体、システムおよびプログラム |
JP4838843B2 (ja) * | 2005-06-30 | 2011-12-14 | インテル・コーポレーション | マイクロタイル方式がイネーブルされたメモリの自動検出 |
US9024957B1 (en) | 2007-08-15 | 2015-05-05 | Nvidia Corporation | Address independent shader program loading |
US9092170B1 (en) | 2005-10-18 | 2015-07-28 | Nvidia Corporation | Method and system for implementing fragment operation processing across a graphics bus interconnect |
US9111368B1 (en) | 2004-11-15 | 2015-08-18 | Nvidia Corporation | Pipelined L2 cache for memory transfers for a video processor |
-
1995
- 1995-04-26 JP JP10188595A patent/JP3619565B2/ja not_active Expired - Fee Related
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002269551A (ja) * | 2001-03-08 | 2002-09-20 | Canon Inc | 画像処理装置 |
JP2007519102A (ja) * | 2003-12-24 | 2007-07-12 | インテル・コーポレーション | グラフィックスメモリ・スイッチ |
JP2005215911A (ja) * | 2004-01-29 | 2005-08-11 | Hitachi Ltd | 情報処理装置 |
JP2008521097A (ja) * | 2004-11-15 | 2008-06-19 | エヌヴィディア コーポレイション | ビデオ処理 |
US9111368B1 (en) | 2004-11-15 | 2015-08-18 | Nvidia Corporation | Pipelined L2 cache for memory transfers for a video processor |
JP4906734B2 (ja) * | 2004-11-15 | 2012-03-28 | エヌヴィディア コーポレイション | ビデオ処理 |
JP4838843B2 (ja) * | 2005-06-30 | 2011-12-14 | インテル・コーポレーション | マイクロタイル方式がイネーブルされたメモリの自動検出 |
JP4838844B2 (ja) * | 2005-06-30 | 2011-12-14 | インテル・コーポレーション | 方法、記憶媒体、システムおよびプログラム |
JP4796627B2 (ja) * | 2005-07-05 | 2011-10-19 | インテル・コーポレーション | メモリチャネル内の各メモリデバイスの識別およびアクセス |
JP2007080186A (ja) * | 2005-09-16 | 2007-03-29 | Canon Inc | データ処理装置、及びその制御方法 |
US9092170B1 (en) | 2005-10-18 | 2015-07-28 | Nvidia Corporation | Method and system for implementing fragment operation processing across a graphics bus interconnect |
JP2007164303A (ja) * | 2005-12-09 | 2007-06-28 | Megachips Lsi Solutions Inc | 情報処理装置、コントローラおよびファイル読み出し方法 |
JP2007179286A (ja) * | 2005-12-27 | 2007-07-12 | Megachips Lsi Solutions Inc | 記憶装置および情報処理装置 |
US9024957B1 (en) | 2007-08-15 | 2015-05-05 | Nvidia Corporation | Address independent shader program loading |
Also Published As
Publication number | Publication date |
---|---|
JP3619565B2 (ja) | 2005-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6856320B1 (en) | Demand-based memory system for graphics applications | |
US5959639A (en) | Computer graphics apparatus utilizing cache memory | |
US7545382B1 (en) | Apparatus, system, and method for using page table entries in a graphics system to provide storage format information for address translation | |
US5828382A (en) | Apparatus for dynamic XY tiled texture caching | |
CN101923520B (zh) | 虚拟化中图形地址的一步地址转换 | |
US7805587B1 (en) | Memory addressing controlled by PTE fields | |
US8341380B2 (en) | Efficient memory translator with variable size cache line coverage | |
EP1141930B1 (en) | Method and apparatus for implementing dynamic display memory | |
US7932912B1 (en) | Frame buffer tag addressing for partitioned graphics memory supporting non-power of two number of memory elements | |
JP3350043B2 (ja) | 図形処理装置及び図形処理方法 | |
EP0995154B1 (en) | Virtual address access to tiled surfaces | |
KR100448724B1 (ko) | 데이터처리장치및섀이딩장치 | |
US6674443B1 (en) | Memory system for accelerating graphics operations within an electronic device | |
US8963931B2 (en) | Tiling compaction in multi-processor systems | |
US20070208885A1 (en) | Methods And Apparatus For Providing Independent Logical Address Space And Access Management | |
JP2001507836A (ja) | タイルリニアホストテクスチャストレージ | |
JP3619565B2 (ja) | データ処理装置、及びそれを用いたシステム | |
CN1950878A (zh) | 对***存储器的gpu渲染 | |
US11436171B2 (en) | Shared buffer for multi-output display systems | |
US6683615B1 (en) | Doubly-virtualized texture memory | |
JP3955862B2 (ja) | データ処理装置、及びそれを用いたシステム | |
JP2006209651A (ja) | グラフィクスハードウェア | |
US6927776B2 (en) | Data transfer device and method | |
TW408263B (en) | Accelerated graphics port for multlle memory controller computer system | |
JPH10162157A (ja) | グラフィックコントローラ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040309 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040506 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040604 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040922 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041115 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071119 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |