JPH08297605A

JPH08297605A - データ処理装置、及びそれを用いたシステム

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Publication number: JPH08297605A
Application number: JP7101885A
Authority: JP
Inventors: Yasuhiro Nakatsuka; 康弘中塚; Shigeru Matsuo; 松尾　　茂; Jun Sato; 潤佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-04-26
Filing date: 1995-04-26
Publication date: 1996-11-12
Anticipated expiration: 2020-02-09
Also published as: JP3619565B2

Abstract

(57)【要約】【構成】異なるアドレッシングのデータを混在したメモ
リをダイレクトにアクセスするために、保持されている
メモリの領域または先読み変換バッファの情報に基づい
て、アドレッシングを選択する処理装置及びそれを用い
たデータ処理装置。【効果】同一のデータへのアクセスであっても、ハード
ウェアまたは処理内容、プロセス等によって異なるアド
レッシングのデータを高速にアクセスできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理システム，計
算システム等（以下、データ処理システムという）のア
ドレス管理方式に係わり、特に、扱うデータが２次元的
に配列されるデータの処理、例えば、行列計算，図形生
成処理，画像処理等の高速化に関する。

【０００２】

【従来の技術】２次元的広がりを持つデータに関する従
来のアドレス管理方法は、画像管理に関する下記の文献
に示されている。また、同様の内容がＵＳＰ5,247,632
にも記載されている。

【０００３】Gary Newmann, Memory Mamagement Suppor
t for Tiled Array Organization,Computer Architectu
re News, Ｖol.２０，Ｎo.４，September １９９２，p
p．２２−２９。

【０００４】これらの文献によると、２次元的広がりを
持つデータ（以下、２次元配列のデータという、但し、
このデータは論理上、仮想上のものも含む）は、行方向
だけでなく、列方向にも参照される。

【０００５】一般に、２次元配列のデータの参照は、１
つのデータの周囲のデータも併せて参照することが多
い。

【０００６】例えば、１つのデータが参照されると、こ
のデータの２次元配列上の近傍のデータも、ある一定時
間内に参照される場合が多い。

【０００７】ここで、論理アドレスにはアレイ型とタイ
ル型の２つのタイプがある。前者は２次元配列の行デー
タの物理アドレスが連続となるように配置した場合のア
ドレスであり、後者は２次元配列の近傍データを含む正
方形領域のデータが物理的に連続アドレスとなるように
配置した場合のアドレスである。

【０００８】従来技術では、アクセス元が発生するアレ
イ型のアドレスを、一旦、物理的配置に対応したタイル
型のアドレスへ変換した後、通常の論理アドレスから物
理アドレスへのアドレス変換によって物理アドレスを生
成する。この際の変換規則はデータの物理的配置のみに
より定められている。

【０００９】

【発明が解決しようとする課題】従来技術によると、ア
ドレス変換の規則、つまり、変換規則が物理的配置で決
定されるため、タイル型配置のデータをアレイ型に参照
することができないという問題があった。これは、アレ
イ型参照においても、結局途中でタイル型参照に変換さ
れてしまうためである。

【００１０】また、アドレス変換が２段階必要であり、
アドレス変換に時間を要し、高速化を阻害すると共に、
アドレス変換の段階に応じて管理が二重化され、複雑化
するという問題があった。

【００１１】これらの問題点は、一般のデータやプログ
ラムなどを保持するメインメモリと描画・表示のための
画像データを保持する画像用メモリ（フレームバッファ
等）とが統合され、１つのメモリデバイス上で管理され
る将来のワークステーション（ＷＳ），パーソナルコン
ピュータ（ＰＣ），携帯用データ処理装置（ＰＤＡ）等
のグラフィックス処理を行うもので顕著になる。

【００１２】つまり、同一のデータ領域に対し、描画の
ためのアクセス，ＤＭＡ転送，ソフトウェアからの直接
アクセスなどの複数のハードウェアまたはプロセスから
のアクセスが生じる場合である。

【００１３】特に、ソフトウェアからの直接アクセスで
は、互換性を保つためにも従来システムでのソフトウェ
アインタフェースに対して影響が生じないようにデータ
のアクセス処理，アドレス変換処理を行わなければなら
ない。さもなければ、専用のハードまたはソフトウェア
を用いて、タイル型に配置されたデータをアレイ型に並
べ替える必要があり、変換時間及び２倍のデータ領域が
必要になる。

【００１４】上述のＷＳ，ＰＣ，ＰＤＡ等のデータ処理
装置では、ＣＰＵと描画等の画像データを処理する画像
処理部とを１つの処理装置として内蔵し、それまでのメ
インメモリとフレームバッファとを１つのメモリにし
て、アクセスする小型プロセッサを用いた画像処理装
置、及びそれを用いたシステムが求められている。

【００１５】このようなシステムではメモリ量を小さく
するために、画像用データ領域をＣＰＵと画像処理部と
で共有し、ＣＰＵが画像データを参照する場合も画像デ
ータの無駄なコピーを作ることなくそのままの形で参照
できる必要がある。

【００１６】特に、データ配列が変わってもソフトウェ
ア互換性を失わないように、アクセスする必要がある。

【００１７】本発明の目的は、アドレッシングが異なる
複数種類のデータが混在するメモリを高速にアクセスす
る処理装置及びそれを用いたデータ処理装置を提供する
ことにある。

【００１８】

【課題を解決するための手段】本発明は、タイル型アド
レスで保持される第１のデータとアレイ型アドレスで保
持される第２のデータを有するメモリをアクセスしてデ
ータの処理を行う処理装置であって、上記処理装置が上
記第１のデータを処理する第１のプロセスと上記第２の
データを処理する第２のプロセスに応じて、タイル型ア
ドレスまたはアレイ型アドレスのアドレッシングによっ
て上記メモリへのアクセスを行うことを特徴とする。

【００１９】本発明の他の特徴は、タイル型アドレスで
保持される第１のデータとアレイ型アドレスで保持され
る第２のデータを有するメモリと、上記メモリをアクセ
スしてデータの処理を行う処理部であって、上記処理部
が上記第１のデータを処理する第１のプロセスと上記第
２のデータを処理する第２のプロセスに応じて、タイル
型アドレスまたはアレイ型アドレスのアドレッシングに
よって上記メモリへのアクセスを行うことを特徴とす
る。

【００２０】また、参照先がタイル型に配置されたデー
タである場合、アレイ型の連続論理アドレスをタイル型
配置に対応した連続しない複数の物理アドレスに区切っ
て参照し、不連続な参照を制御できるアレイ型からタイ
ル型アドレスへのアドレス変換を行うことを特徴とす
る。

【００２１】さらに、アドレス変換テーブルの一部にデ
ータ配置を示す情報を変換先読みバッフ（ＴＬＢ）に変
換方式指定フラグとして保持し、アレイ型アドレスから
タイル型アドレスへのアドレス変換を論理ページ内で指
定することを特徴とする。

【００２２】

【作用】それぞれのプロセスにおいて、最適にアドレッ
シングされたデータをダイレクトにアクセスすることが
できるので、データのアクセスの高速化が図れる。

【００２３】さらに、１つのメモリにアドレッシングの
ことなるデータを混在することができるので、装置の小
型化，コストの低減が達成される。

【００２４】さらに、論理ページ単位で物理的配置情報
を管理するので、異なるアドレッシングのデータが混在
していても、変換回数の増加を防ぐことができる。

【００２５】変換先読みバッファ（ＴＬＢ）を用いるこ
とで、データ参照の際に、まず、アドレス変換のための
変換先読みバッファ（ＴＬＢ）の変換方式指定フラグを
参照し、これがアレイ型配置を示していたらそのまま連
続的に参照する物理アドレスを発生し、タイル型配置を
示していたらそれに合致する一定間隔で不連続となる参
照を行うように物理アドレスを発生するので、タイル型
データ配置により高速化される描画部の発生したデータ
をＣＰＵからアレイ型のアドレス構成でアクセスでき、
結果として、高速なアクセスが達成される。

【００２６】

【実施例】以下に本発明の実施例を図面を用いて詳細に
説明する。

【００２７】図１に本発明のデータ処理装置の基本構成
を示す概略図を示す。

【００２８】このデータ処理装置は、主に、画像データ
を含むデータを処理する処理部100と画像データを含む
データ，コマンド，プログラムなどを保持する記憶部２
００及びこれらを接続するメモリバス４００とを有して
構成される。

【００２９】処理部１は、少なくとも、画像データでは
ない一般のデータを処理するデータプロセッサ部１１
０，プロセッサ部からの指示に従って画像データを処理
するグラフィックプロセッサ部１２０，記憶部２へのア
クセスを制御する入出力制御部１３０及びこれらを接続
する内部バス１４０とを有して構成される。

【００３０】記憶部２００は、一般のデータやプログラ
ムを保持するプログラム領域２１０と画像に関するデー
タを保持するグラフィック領域２２０とを有して構成さ
れる。

【００３１】さらに、このデータ処理装置は、ハードデ
ィスク,フロッピーディスク,ＲＯＭ，ＣＤ−ＲＯＭ等の
他の記憶装置，ＣＲＴ，液晶表示装置等の表示装置，マ
ウス，キーボード等の入力装置，プリンタ等の出力装置
又は他のデータ処理装置とのデータの転送等を行うモデ
ムなどの通信装置等の補助装置３００を入出力バス５０
０と入出力制御部を介して接続することができる。ま
た、これらの補助装置はデータ処理装置に内蔵すること
も外付けすることも可能である。

【００３２】ここで、記憶部２００に保持されるデータ
のアドレスの割付けを以下に説明する。

【００３３】記憶部のプログラム領域２１０は、データ
やプログラムが必要に応じて保持され、そのアドレス割
付けは、従来と同じである。この領域では、分岐処理や
割込み処理等を除けば、通常、アドレス順にアクセスさ
れることが多い。

【００３４】これに対して、グラフィック領域２２０
は、表示画面に対応してアクセスされることが多い。

【００３５】つまり、図２（Ａ）に示すように、ある画
像処理の中で、例えば、画素データＸ０を処理すると、
次に処理する画素データは、その周辺近傍の画素データ
Ｘ１〜Ｘ８になることが多い。これは、画像データの処
理は、表示する２次元配列の画素データを扱うからであ
る。また、３次元の図形を表示する場合でも、実際に表
示する表示装置は２次元平面の表示装置であるから、上
述のような近傍の画素データを処理することが多くな
る。

【００３６】さらに、画像処理する対象は、表示領域や
描画領域全体を１度に処理するよりも、描画または表示
すべき物体や図形ごとに処理する場合が多いことにもあ
る。なお、この図では１２×１２画素の画面例としてい
る。

【００３７】このような表示画面に対応した画素データ
をメモリに割り付ける際に、アドレス０からｎまでを１
画面全体の配列で割り付けると図２（Ｂ）に示すような
画素データの配列になる。このような配列において、近
傍の画素データを順次処理する場合には、これら画素デ
ータの格納されるアドレスが離散しているのでそのアド
レス計算に時間がかかり、処理する画素データの量が多
いほど処理時間が増大する。

【００３８】そこで、複数の画素データを所定の大きさ
の矩形領域（ブロック）ごとにまとめてアドレスを割り
付ける。つまり、この図の例では、３×３の画素データ
のブロックをまとめて割り付けるために図２（Ｃ）に示
すようなアドレスを割り付けている。

【００３９】このように２次元配列の画素データをブロ
ックごとにまとめてアドレスを割り付けることで、近傍
の画素データのアドレス計算が容易になり、アクセスが
高速になる。

【００４０】ここで、ブロックの形状は矩形領域だけで
なく他の形状の領域でもよく、その大きさも処理内容に
応じて変えることができる。これらの設定は、プログラ
ムなどのソフトウェアによっても、ハードウェアによっ
ても設定できる。

【００４１】具体的には横長、または、縦長の長方形領
域で有り、ハードウェアの簡単化のためにそのサイズは
２の冪乗に設定する。この形状は論理ページ毎に割り当
てられるアドレス変換テーブルに配置情報として記録さ
れでおり、その写しが高速化のための変換先読みバッフ
ァ（ＴＬＢ）に格納されている。これはオペレーティン
グシステムによりセットされる。または、特定用途向け
にハードウェア括り付け論理で実現することも可能で、
一定値、または、論理アドレスに上位ビット切り出し等
の特定の操作を施して得られる。

【００４２】ソフトウェアによる指定の具体的な指示方
法を図８に示す、変換先読みバッファのエントリのフラ
グ領域２２１７にエンコードされて格納される。この情
報はデータ参照時に対応するページの論理アドレスによ
り索引され、読みだされる。長方形領域の横幅が２のｎ
０乗，縦が２のｍ０乗と指定されていたとすると、図５
に示すとおり、アレイ型配列の論理アドレス２１００は
タイル型配列の物理アドレス２１１０に変換される。こ
の変換は図中アドレスのｙ０とｘ１の入れ替えにより実
現できる。この入れ替えは、連続参照時、即ち、論理ア
ドレスの増加分を一定とした時、物理アドレス側では連
続には増加しないことを表す。つまり、２のｎ０乗マイ
ナス１の時の増分が２の（ｍ０＋１）乗マイナス１の２
の（ｎ０−１）乗倍を加算して次のアドレスを得る。

【００４３】以下に、上記図２（Ｃ）のようにアドレス
が割り付けられた記憶部をアクセスするデータ処理装置
の動作を説明する。

【００４４】図３（Ａ）に画面の２次元座標軸に基づい
た２次元アドレス（Ｘ，Ｙ）を示す。この２次元アドレ
スは、データプロセッサ部のコマンドに与えられるパラ
メータとして用いられる。なお、ここでも１２×１２の
大きさの例で示している。

【００４５】データプロセッサ部は、この２次元アドレ
スを上述のアレイ型アドレス、つまり、論理アドレスに
変換して処理を行う。図３（Ｂ）に２次元アドレスの配
列に対応したこの論理アドレスを示す。

【００４６】グラフィックプロセッサは、データプロセ
ッサ部の指示に従って、記憶部をアクセスするが、この
グラフィックプロセッサの論理アドレス、つまり、画像
論理アドレスは、図３（Ｃ）に示すようにタイル型に配
列されている。

【００４７】記憶部のそれぞれの物理アドレスに割り付
けられている画素データの配列は、上述のようにこの画
像論理アドレスによって割り付けられている配列と同じ
である。つまり、画素データをアクセスするのは、デー
タプロセッサ部よりもグラフィックプロセッサの方が頻
度が高いので、記憶部の画像領域の画素データの配列は
タイル型である。

【００４８】図３（Ｄ）に、記憶部の物理アドレス，デ
ータ処理部の論理アドレス及びグラフィックプロセッサ
の画像論理アドレスとの対応関係を示す。

【００４９】これによると、画像処理の高速化のために
画素データに対して物理アドレスと画像物理アドレスを
１対１に対応付けることで、グラフィックプロセッサと
記憶部の画素領域との間は、アドレス変換を行わなくて
もアクセスでき、さらに、対象とする画素データの近傍
の画素データのアクセスが容易に、高速に行うことがで
きる。

【００５０】また、データプロセッサ部が画素データを
アクセスするときは、データプロセッサ部の論理アドレ
スから画像論理アドレス又は物理アドレスに変換するこ
とで達成される。勿論、通常のデータをアクセスする際
には、プログラム領域へのアクセスであるので、従来と
同様のアドレス変換、つまり、論理アドレスから物理ア
ドレスへの変換だけでよい。

【００５１】このような動作を実行させるために、本発
明のデータ処理装置では、データプロセッサ部がアクセ
スするデータが記憶部のどの領域にあるかを判別する領
域判定部と、上記領域判定部でグラフィック領域と判定
されれば論理アドレスをグラフィック領域の物理アドレ
ス（タイル型アドレス）に変換し、プログラム領域と判
定されれば論理アドレスを通常の物理アドレスに変換す
るアドレス変換部とを有する。

【００５２】つまり、本発明のデータ処理装置では、デ
ータプロセッサ部に記憶部に格納されているデータの領
域に応じてアドレス変換の処理内容を変える点に特徴が
ある。アドレス変換の処理内容を変えるとは、例えば、
論理アドレスをアレイ型アドレスかタイル型アドレスの
どちらかに変換することである。

【００５３】また、本発明のデータプロセッサ部は、グ
ラフィックプロセッサ部に画素データのアクセスを指示
する場合にも、上述のアドレス変換を用いることができ
る。その場合には、グラフィックプロセッサ部へのアク
セスかを判定する機能を上記領域判定部に設け、グラフ
ィックプロセッサ部へのアクセスであれば、アドレス変
換部は、論理アドレスをグラフィック領域の物理アドレ
ス(タイル型アドレス)に変換する。

【００５４】以上の実施例では、画像データのアクセス
を示したが、例えば、データプロセッサ部で行列計算を
する場合には、行列のデータを画素データと同様に２次
元配列のタイル型アドレスで物理アドレスとして記憶部
に保持し、上述のグラフィックプロセッサ部のように直
接アクセスすることが可能になる。この場合、グラフィ
ックプロセッサ部がこの行列データにアクセスするに
は、画像論理アドレスを物理アドレスに変換するアドレ
ス変換部を必要とする場合がある。ただし、行列データ
と画素データとの物理アドレスであるタイル型アドレス
の割り付けが同じであれば、アドレス変換のパラメータ
が若干異なるだけで、処理方法は同じにできる。

【００５５】さらに、このデータ処理部にデータプロセ
ッサ部のためにキャッシュメモリを適用する場合も同様
に実現できる。なお、この場合には、入出力制御部にキ
ャッシュミス時の記憶部へのデータアクセス処理の機能
を付加する。

【００５６】本発明のデータ処理装置の特徴は、異なる
データ配列に対応する論理アドレスから物理アドレスへ
の複数種のアドレス変換を行う点にある。

【００５７】以下に、本発明を適用したデータ処理装置
について、より具体的に説明する。図４は本発明を応用
したデータ処理装置の構成の一例である。

【００５８】ここに示したデータ処理装置は、演算処理
部分と画素発生部分などをワンチップに収めたメディア
プロセッサ１０００，４枚のメモリモジュール１１０
０，外部サブシステム１２００とを有して構成されてい
る。

【００５９】メディアプロセッサ１０００とメモリモジ
ュール１１００との間はアドレス１９ビット，データ６
４ビットのバスで、外部サブシステム１２００とはアド
レス，データ共用の８ビットバスで夫々接続されてい
る。

【００６０】メディアプロセッサ１０００には演算処理
部分であるＲＩＳＣコア１０１０，画素発生部分１０２
０，バス制御部分１０３０，表示制御部分１０４０，浮
動小数点演算機構１０５０、及び、周辺論理１０６０が
内蔵されている。

【００６１】ＲＩＳＣコア１０１０，画素発生部分１０
２０，バス制御部分１０３０、及び、周辺論理１０６０
は互いにアドレス３２ビット，データ３２ビットの内部
バスで、ＲＩＳＣコア１０１０と浮動小数点演算機構１
０５０は３２ビットデータバスで、バス制御部分１０３
０と画素発生部分１０２０は専用の６４ビットデータバ
スで、更に、バス制御部分１０３０と表示制御部分１０
４０も３２ビットデータバスで接続されている。

【００６２】また、メモリモジュール１１００には入出
力幅が３２ビットで容量が８Ｍビットの同期式ダイナミ
ックメモリ１１１０が２個実装されている。

【００６３】メモリにはＲＩＳＣコア１０１０が演算処
理に使う領域以外に、画素発生部分１０２０が参照する
画像やＲＩＳＣコア１０１０が演算処理以外の目的で参
照する画像等を記憶する画像領域１１１１がある。

【００６４】グラフィックス表示処理を実行させる場
合、最初にアドレス，データ共用の８ビットバスで接続
された外部サブシステム１２００からメモリモジュール
1100へ、図形の頂点に関する座標変換等を行う頂点計算
プログラムや、図形に貼り付ける模様等の画像データが
設定される。ＲＩＳＣコア１０１０は設定された頂点計
算プログラムを元に、浮動小数点演算機構１０５０の演
算器を使用して表示すべき図形の表示画面上での位置や
貼り付ける模様の位置を計算し、画素発生部分１０２０
が解釈実行できるコマンドの形式に変換してメモリモジ
ュール１１００に格納する。画素発生部分１０２０はこ
の格納されたコマンドを読みだし、解釈実行する。結果
として、表示図形の各画素の値が決定され、しかるべき
物理アドレス位置に格納される。このときの画像配置が
タイル型となっている。これは塗りつぶしの多い図形描
画に於ては横方向だけでなく、縦方向にもデータ参照が
頻発するので、これを高速化したいがためである。この
ようにして発生されたメモリモジュール１１００の画像
は表示制御部分１０４０により読みだされ、表示データ
賭してモニタへ出力される。

【００６５】画像領域１１１１は主に画素発生部分１０
２０が発生した画素を格納する目的で使用される。

【００６６】画素の発生は図形の塗りつぶしに代表され
るように、２次元的近傍でのメモリアクセスが発生する
確率が高い。そのため、画像領域１１１１の構成として
は図５で説明するタイル型のアドレス配列になっている
のが望ましい。

【００６７】しかしながら、この領域にはＲＩＳＣコア
１０１０からのアクセスもある。これは主に画素発生部
分１０２０が発生した画像をチェック等のためにプログ
ラムで参照する場合や、画素発生部分１０２０では不可
能な画素発生処理をプログラムで行う場合等に発生す
る。

【００６８】このプログラムからのアクセスは後に述べ
る理由により、タイル状ではなくアレイ状でなければな
らない。プログラムと実メモリの構成の違いを吸収する
ため、ＲＩＳＣコア１０１０には領域判定つきアドレス
変換機構１０１１を持っている。

【００６９】次に、図５を用いてアドレス配列について
詳しく説明する。

【００７０】ＲＩＳＣコア１０１０からのアクセスは論
理アドレスVA2100に従い、アレイ型配列２０００の様に
なっている。

【００７１】アレイの横幅は２＾ｎであり、高さは２＾
ｍである。ＲＩＳＣコア１０１０からアドレスを連続的
に出した場合のアクセスは図５に示した通り（２＾ｎ）
−１で折り返すパタンとなる。

【００７２】この論理アドレスと２次元アドレス（ｘ，
ｙ）との関係は、VA2100の下位ｎビットがｘ、それに続
くｍビットがｙの値を示している。

【００７３】原点のアドレスをorg とすると、VA2100は
以下の式で表される。

【００７４】ＶＡ(ｘ，ｙ)＝org ＋（２＾ｎ）・ｙ＋ｘ一方、メモリ状での連続なデータは物理アドレスPA2110
に従い、タイル型配列２０１０の様になっている。

【００７５】タイルの横幅は２＾ｎ０であり、高さは２
＾ｍ０である。

【００７６】メモリ上で連続なアクセスは図５に示した
通り横は（２＾ｎ０）−１で折り返し、縦は（２＾ｍ
０）−１で折り返すタイル状のパタンとなる。タイルの
横方向の並びは（２＾ｎ１）−１で折り返す。この物理
アドレスと２次元アドレス（ｘ，ｙ）との関係は、PA21
10の下位ｎ０ビットがｘ０、それに続くｍ０ビットがｙ
０、更にｎ１ビットがｘ１，ｍ１ビットがｙ１と続く。

【００７７】ここで、ｘ１，ｘ０はｘを上位ｎ１ビット
と下位ｎ０ビットとに分割したもの、ｙ１，ｙ０はｙを
上位ｍ１ビットと下位ｍ０ビットとに分割したものであ
る。原点のアドレスをorg とすると、PA2110は以下の式
で表される。

【００７８】ＰＡ（ｘ，ｙ）＝org ＋｛２＾(ｎ１＋ｍ
０＋ｎ０)｝・ｙ１＋｛２＾(ｍ０＋ｎ０)｝・ｘ１＋
（２＾ｎ０）・ｙ０＋ｘ０アレイ型からタイル型へのアドレス変換はVA2100からPA
2110への変換である。図６を用いてタイル型配列２０１
０の実際の構成について詳しく述べる。

【００７９】画素発生部１０２０が扱う論理的なアドレ
スは±４０９５画素が表現できる空間２００９である。

【００８０】このうち、実際にメモリアドレスが割り当
てられるのはタイル型配列２０１０の部分のみである。

【００８１】更に、表示に供される部分は６４０×４８
０画素の領域２０１１である。

【００８２】領域２０１１内部の一つのタイル２０１２
は横４画素，縦４画素の１６画素で構成されている。

【００８３】各画素２０１３は３２ビット構成で、１６
ビットの奥行き情報Ｚ，５ビットずつの色情報ＲＧＢ、
及び、１ビットのフラグ情報Ｆからなっている。

【００８４】図７はこの構成に於ける論理アドレスVA21
01から物理アドレスPA2111への変換を解説したものであ
る。

【００８５】VA2101の下位４ビット２１０１（ａ）はタ
イル行内アドレスｘ０であり、変換されない。

【００８６】アレイ行内タイル行アドレス２１０１
（ｃ）及び２１０１（ｂ）はタイル内データが連続にな
るように並べ替えられ、２１１１（ｂ）及び２１１１
（ｃ）となる。

【００８７】原点アドレスorg ２１０１（ｅ）及び縦方
向タイルアドレス２１０１（ｄ）は通常のアドレス変換
機構２２００により、org ２１１１（ｅ）及び縦方向タ
イルアドレス２１１１（ｄ）へ変換される。

【００８８】このとき領域判定により、２１０１（ｃ）
及び２１０１（ｂ）の並べ替えが必要であることを示す
判定結果２２０１も同時に出力される。

【００８９】図８では画像領域の判定信号２２０１を生
成する機構を変換先読みバッファ（ＴＬＢ）のエントリ
を用いて説明する。

【００９０】変換先読みバッファ（ＴＬＢ）のエントリ
フォーマット２２１０はフラグ情報FLAGS2211，許可プ
ロセス情報COIN2212，物理ページ番号PPN2213，論理ペ
ージ番号VPN2214，空間番号SPN2215，有効ビットV2216
からなる。

【００９１】このうち、アドレス付けに拘わる情報はフ
ラグ情報FLAGS2211 に含まれており、その詳細が表２２
１７に示されている。

【００９２】FLAGS2211の５ビットの内、Ｇ−ＥＳＣは
グラフィックスエスケープビットであり、これが１の時
には残りの４ビットでタイル情報を示す。これが０の時
には残りの４ビットは夫々別の意味で使用される。

【００９３】タイル情報はタイルサイズ及び画素構成を
示しており、図６で示したものに対応するのは太枠で囲
んだ部分である。

【００９４】ＲＩＳＣコア１０１０内部にはプロセス情
報の一部としてアドレシングがタイル対応か否かのフラ
グを持っており、これがタイル対応でないことを示して
いる時にのみ画像領域判定信号２２０１が有効になる。

【００９５】図９（ａ)(ｂ）は本アドレス変換方式によ
るメモリのアクセスパタンを説明したものである。

【００９６】図９（ａ）では、論理空間に於けるアレイ
型配列２０００に対して画素発生部１０２０からタイル
に沿ったアクセス２００１があった場合、物理空間に於
けるタイル型配列２０１０上のアクセスパタン２０１１
は連続的になる。

【００９７】図９（ｂ）では、論理空間に於けるアレイ
型配列２０００に対してＲＩＳＣコア１０１０からアレ
イ状のアクセス２００２があった場合、物理空間に於け
るタイル型配列２０１０上のアクセスパタン２０１４は
不連続になる。

【００９８】図１０では図９（ｂ）におけるメモリ２０
１０とキャッシュ２０２０間の転送をより詳細に説明す
る。

【００９９】メモリ２０１０内のデータ配列は本質的に
１次元状である。データ番号を図に示した様に０〜７と
する。

【０１００】このデータが画像領域にある場合画素発生
部１０２０はこの１次元データをタイル状アドレス空間
２０００として認識する。

【０１０１】画素発生部の高速化のため、タイル２００
１内のデータはメモリ状で近傍に位置する様に割り当て
られている。

【０１０２】即ち、図の例ではタイル内のデータが
（０，１，２，３）（４，５，６，７）の様に構成され
る。

【０１０３】一方、ＲＩＳＣコア１０１０はこれをアレ
イ型の配列として認識するため、図の例では（０，１，
４，５，８，９，……）（２，３，６，７，……）の様
にアクセスする。

【０１０４】そこで、この不連続アクセスが連続な仮想
アドレスで参照され、データ自体にも連続性を持たせる
のが本データ転送方式の主眼点である。これを実現する
ため、キャッシュメモリ２０２０を構成するキャッシュ
ライン２０２２内のデータ配列をキャッシュラインの転
送時に並べ替える。

【０１０５】即ち、図の例ではキャッシュラインを
（０，１，４，５）（２，３，６，７）の様に構成す
る。

【０１０６】ＲＩＳＣコアからのアクセスが連続化出来
た代わりに、ライン転送によるメモリアクセスは不連続
なものとなりオーバヘッドが生じる。しかし、これは転
送時のみに起り、平均のオーバヘッドはこれにキャッシ
ュのミス率を乗じたものとなるので小さい。本方式を用
いなければ、毎サイクルアドレス変換のオーバヘッドを
要するため、マシンサイクル時間の増加を招くので全体
的に性能が低下する。この不連続制御は図７に於けるア
レイ行内タイル行アドレスの組み替えにより実現される
が、この組み替えが毎回行われたのでは性能低下を招く
ため、不連続なデータがキャッシュメモリ２０２０上で
連続なアクセス２０２２に見えるようにするのが望まし
い。図１１〜図１３を用いてこの方法を説明する。

【０１０７】図１１はキャッシュメモリのミス判定部を
示したものである。

【０１０８】キャッシュラインが１６Ｂで、エントリ数
が２０４８の時、キャッシュタグ２２２０のアドレスと
しては物理アドレス２１１１（ｆ），判定部２２２１へ
入力する上位アドレスとしては物理アドレス２１１１
（ｇ）を用いることになる。ところが、物理アドレス２
１１１（ｆ）を生成するためにはアドレスの組み替えが
必要である。そのためには領域判定の結果を待たねばな
らないため、遅延時間が大きくなり性能が低下する。

【０１０９】そこで、物理アドレス２１１１(ｆ）の代
わりに論理理アドレス２１０１(ｆ）を用いる方法を考
案した。

【０１１０】キャッシュメモリのラインサイズがタイル
幅以下の場合は、図１１に示す様に物理アドレス２１１
１（ｆ）がタイル行内アドレスｘ０を包含しない。

【０１１１】この時、物理アドレス２１１１(ｆ）の代
わりに論理理アドレス２１０１(ｆ）を用いることによ
る違いはデータが格納されるべきエントリの位置だけで
ある。この違いは論理引きキャッシュメモリでのエント
リ位置の違いと同様であり問題ない。

【０１１２】キャッシュメモリのラインサイズがタイル
幅よりも大きい場合、物理アドレス２１１１（ｆ）はタ
イル行内アドレスｘ０を包含する。

【０１１３】この時、物理アドレス２１１１(ｆ）の代
わりに論理理アドレス２１０１(ｆ）を用いること、即
ち、タイリングによるデータ入れ替えの影響はキャッシ
ュメモリのエントリ位置のみならず、ライン内部のデー
タ配列にも及ぶ。

【０１１４】ここで、ライン内部のデータ配列の並べ替
えはキャッシュメモリのミス時のライン転送の際に行う
ことで並べ替えのオーバヘッドをライン転送オーバヘッ
ドで吸収することが可能となる。

【０１１５】図１２はキャッシュのライン転送時のメモ
リアドレス生成制御を説明したものである。

【０１１６】キャッシュメモリがミスするとアドレス変
換により、対応する物理アドレスPA2111が求められる。

【０１１７】タイルの横幅を１６Ｂ，タイルサイズを６
４Ｂ，キャッシュラインサイズを３２Ｂ，データ転送単
位を４Ｂと仮定する。

【０１１８】物理アドレスPA2111の下位２ビット（１：
０）はデータ転送単位内アドレスであるので、アドレス
指定不要である。

【０１１９】物理アドレスPA2111のビット（３：２）は
タイル行内アドレスであるから、カウンタに従い変化す
る。この４ワードで１６Ｂとなるので、キャッシュライ
ンの半分をアクセスできる。

【０１２０】ビット（５：４）はタイル行アドレスであ
る。アレイ型のアクセスを行うわけであるから、これは
不変である。

【０１２１】ビット（３１：６）はタイルアドレスであ
る。この最下位ビット（６）はキャッシュラインの残り
の半分をアクセスするためのタイル切り替えのために、
カウンタに従い変化する。

【０１２２】図中２２３０はライン転送時にメモリアド
レスを生成するハードウェアを示したものである。

【０１２３】インクリメンタ２２３１は上述したアドレ
ス変化用のカウンタであり、キャッシュライン３２Ｂを
８回転送することが可能なように３ビット幅である。転
送開始時にはセレクタ２２３２により“０”が選択さ
れ、転送毎に７まで変動信号２２３３を生成する。

【０１２４】変動信号２２３３の下位２ビットはタイル
行内ワードアドレスを変化させるのに用いる。具体的に
は排他的論理和ゲート２２３４を用いて物理アドレスPA
2111のビット（３：２）と合成する。

【０１２５】変動信号２２３３の上位１ビットはタイル
アドレスを変化させるのに用いる。具体的には排他的論
理和ゲート２２３５を用いて物理アドレスPA2111のビッ
ト（６）と合成する。

【０１２６】このように求めた変動分と不変部からライ
ン転送時のメモリアドレス２２３６が合成される。

【０１２７】図１３はキャッシュのライン転送時のメモ
リアドレス生成順序を説明したものである。

【０１２８】例題のキャッシュライン２０２２として、
物理，論理アドレスともにアドレス１６から始まる３２
Ｂを考える。このラインに含まれるワードの論理アドレ
スVA2101の列は（１６，２０，２４，２８，３２，３
６，４０，４４）、論理アドレスPA2111の列は（１６，
２０，２４，２８，８０，８４，８８，９２）である。

【０１２９】キャッシュミスしたワードがVA2101で４
０，PA2111で８８のワードであった場合、図に示すとお
りVA2101で（４０，４４，３２，３６，２４，２８，１
６，２０）、PA2111で（８８，９２，８０，８４，２
４，２８，１６，２０）の順にアクセスすることにな
る。

【０１３０】図１４はキャッシュメモリのラインサイズ
がタイル幅以下の場合のライン転送の様子を示したもの
である。

【０１３１】この場合は図１１で説明したとおり、論理
アドレスで指定されるエントリに対応するデータが格納
される。即ち、タイル型配列２０１０内のデータ２０１
４（ａ）が、対応するキャッシュメモリのライン２０２
２（ａ）へ転送される。

【０１３２】図１４は下部にライン転送のタイムチャー
トを示す。

【０１３３】物理メモリとしてクロック１０５１に同期
して動作する同期型のＤＲＡＭを考える。

【０１３４】キャッシュメモリがミスした時点で、バス
制御部分１０３０からライン転送要求が出される。以
下、その手順を示す。

【０１３５】まず、同期型ＤＲＡＭ内部でデータをメモ
リラインバッファへ転送するためのコマンド信号１０９
０及びアドレス信号１０７０を夫々１０９１(ａ)，１０
７１（ａ）のタイミングで出力する。

【０１３６】次に２サイクル空けてデータの連続読み出
しコマンド及び開始アドレスを夫々１０９１(ｂ），１
０７１(ｂ）のタイミングで出力する。

【０１３７】これら一連のコマンド及びアドレスに対応
するデータはデータ信号１０８０を用いて、更に２サイ
クル空けた１０８１のタイミングで２サイクルに渡って
転送される。

【０１３８】図１５はキャッシュメモリのラインサイズ
がタイル幅に対して倍の大きさである場合のライン転送
の様子を示したものである。

【０１３９】この場合は、論理アドレスで指定されるエ
ントリに隣り合う２つのタイルから夫々対応するデータ
が格納される。即ち、タイル型配列２０１０内のデータ
2014（ａ)(ｂ）が、対応するキャッシュメモリのライン
２０２２（ａ)(ｂ）へ転送される。

【０１４０】図１５下部にライン転送のタイムチャート
を示す。図１４と同様の転送を２回繰り返す形になる。
即ち、先の転送にコマンド１０９２（ａ)(ｂ），アドレ
ス１０７２（ａ)(ｂ），データ１０８２（ａ)(ｂ）が加
わる。

【０１４１】図１６はキャッシュメモリのラインサイズ
がタイル幅の４倍の場合のライン転送の様子を示したも
のである。

【０１４２】この場合は、論理アドレスで指定されるエ
ントリに隣り合う２つのタイルから夫々対応するデータ
が格納される。即ち、タイル型配列２０１０内のデータ
2014（ａ)(ｂ)(ｃ)(ｄ）が、対応するキャッシュメモリ
のライン２０２２（ａ)(ｂ)（ｃ)(ｄ）へ転送される。

【０１４３】図１６下部にライン転送のタイムチャート
を示す。

【０１４４】図１５と同様の転送を２回繰り返す形にな
る。即ち、先の転送にコマンド1093（ａ)(ｂ)，１０９
４（ａ)(ｂ)，アドレス１０７３(ａ)(ｂ)，１０７４
(ａ)(ｂ)，データ１０８３（ａ)(ｂ），１０８４（ａ)
(ｂ）が加わる。

【０１４５】図１７は本方式を用いた場合のソフトウェ
ア整合性に関する効果の例である。３０００（ａ）は従
来のソフトウェアシステムを示す。

【０１４６】画像領域を参照するアプリケーション３０
１０(ａ），３０１０(ａ）から呼び出される画像領域ア
クセスのためのファームウェア関数３０２０（ａ）、及
び、アレイ状に配置された画像領域３０３０（ａ）から
構成される。

【０１４７】３０００（ｂ）は従来のソフトウェアシス
テムの画像領域３０３０（ｂ）を画素発生部高速化のた
めにタイル型の配列にした場合を示している。

【０１４８】この時、画像領域を参照するアプリケーシ
ョン３０１０（ｂ）は変更がないが、３０１０（ｂ）か
ら呼び出される画像領域アクセスのためのファームウェ
ア関数は基本部３０２１（ｂ）にソフトウェアによるア
ドレス変換部３０２２（ｂ）が追加された形となる。

【０１４９】ハードウェアに依存した形でファームウェ
ア関数を作り直す必要がある。

【０１５０】更に、ソフトウェアによる変換を行うため
演算処理が増える上、キャッシュメモリのミスも頻発す
るため性能が低下する。

【０１５１】３０００（ｃ）は本方式によるアドレス管
理を行った場合を示している。

【０１５２】画像領域の制御部分のみがハードウェアに
よるアドレス変換部３０３１（ｃ）を含むタイル型の画
像領域３０３２（ｃ）となる。

【０１５３】アプリケーション３０１０(ｃ），３０１
０(ｃ）から呼び出される画像領域アクセスのためのフ
ァームウェア関数３０２０（ｃ）には変更がない。

【０１５４】また、タイル型のデータの並べ替えのため
のオーバヘッドをキャッシュメモリのライン転送で吸収
しているので、性能低下も少ない。

【０１５５】図１８は本方式を用いた場合のソフトウェ
ア整合性に関する効果の別の例である。

【０１５６】３１００（ａ）は従来のソフトウェアシス
テムを示す。

【０１５７】これは、図１７で説明したシステムで、画
像領域を参照するアプリケーション３０１０（ａ）に加
えて３０１０（ａ）から呼び出される画像領域アクセス
のためのファームウェア関数３０２０（ａ）もアプリケ
ーション３１１０（ａ）として管理する場合である。

【０１５８】３１００（ｂ）は従来のソフトウェアシス
テムの画像領域３１３０（ｂ）を画素発生部高速化のた
めにタイル型の配列にした場合を示している。

【０１５９】この時、画像領域を参照するアプリケーシ
ョン３１１０(ｂ)は基本部３１１１（ｂ）にソフトウェ
アによるアドレス変換部３１１２（ｂ）が追加されたも
のとなる。

【０１６０】ハードウェアに依存した形でアプリケーシ
ョンを作り直す必要がある。

【０１６１】更に、ソフトウェアによる変換を行うため
演算処理が増える上、キャッシュメモリのミスも頻発す
るため性能が低下する。

【０１６２】３１００（ｃ）は本方式によるアドレス管
理を行った場合を示している。

【０１６３】画像領域の制御部分のみがハードウェアに
よるアドレス変換部３１３１(ｃ)を含むタイル型の画像
領域３１３２（ｃ）となる。

【０１６４】アプリケーション３０１０（ｃ）は変更が
ない。

【０１６５】また、タイル型のデータの並べ替えのため
のオーバヘッドをキャッシュメモリのライン転送で吸収
しているので、性能低下も少ない。

【０１６６】図１９はタイル型の配列を採用することに
よる画素発生部の高速化の効果を示している。

【０１６７】図１９の４０００は図形サイズとタイルサ
イズを変化させたときの図形が含まれるタイルの平均枚
数を示している。

【０１６８】ここではタイルサイズを２５６画素，画素
のサイズは１６ビットとする。

【０１６９】また、画素発生部のキャッシュラインサイ
ズとしてこれが完全に包含される５１２Ｂを仮定する。

【０１７０】例えば縦横８画素ずつの６４画素の図形を
発生する場合を考える。

【０１７１】アレイ型の配列は縦１画素，横２５６画素
のタイルに対応する。

【０１７２】このときの平均タイル数は１６.９であ
る。画素のアクセス数６４に別タイルアクセスの起動レ
ーテンシが加算される。

【０１７３】起動レーテンシは図１４で説明したとお
り、６サイクルである。

【０１７４】必要なデータが順番に到着するとしても平
均サイクル数は以下のとおりである。

【０１７５】６４＋１６.９×６＝１６５.６タイル型の配列として縦横１６画素ずつの２５６画素を
考える。

【０１７６】このときの平均タイル数は３.７５であ
る。画素のアクセス数６４に別タイルアクセスヘ起動レ
ーテンシが加算される。

【０１７７】別タイルのアクセスのペナルティをアレイ
型の場合と同様に計算すると以下のようになる。

【０１７８】６４＋３.７５×６＝８６.５両者を比較するとタイル型の方が平均して１.９倍も高
速であることが分かる。

【０１７９】本実施例では画像処理について説明した
が、２次元近傍データを扱う他の例として、ブロック化
された行列計算の高速化が挙げられる。近年、学会でも
報告されている行列のブロック化技法は大きな行列をブ
ロックに区切り、ブロック毎に計算を進めることにより
データのローカリティを高め、キャッシュメモリなどの
データバッファの効率を向上すると言う考え方である。
しかしながら、この場合、物理的メモリの配置情報につ
いては触れられておらず、行列が大きいときに頻繁に起
こる物理メモリアクセスの高速化については述べられて
いない。物理メモリアクセスはタイル型配置を採用する
ことによって、近傍データのアクセスの高速化に寄与で
きる。しかるに、ＣＰＵは論理アドレスに対してアレイ
型参照形態を取るため、物理的配置との整合性が悪く、
データバッファの効率が悪い。即ち、ブロック化したプ
ログラミングに於てもアレイ型のデータ領域がバッファ
リングされてしまう。本発明による不連続アドレス参照
により、ブロック外データのバッファリングを抑制する
ことが可能である。

【０１８０】

【発明の効果】本発明によれば、画素データのアクセス
を高速に行うことができる。

【０１８１】また、画像処理の対象となる画素データの
近傍の画素データの処理を簡単にかつ高速に実行するこ
とができる。

【０１８２】また、記憶部に配列されているデータを異
なる論理アドレスでアクセスすることができる。つま
り、複数のプロセッサ部で管理する異なる論理アドレス
に対して、共通する物理アドレスのデータを効率よくア
クセスすることができる。

【０１８３】同一のデータの処理に対して、ハードウェ
アまたはプロセス（ソフトウェア）毎に異なるアドレッ
シング、即ち、アレイ状の配列やタイル状の配列などを
用いたプログラミングが可能となる。

【０１８４】画像処理の速度が、アレイ型アドレスに配
置した画素データの処理に比べて、タイル型アドレスに
配置した画素データの処理が約２倍の処理速度で処理す
ることができる。

【図面の簡単な説明】

【図１】本発明のデータまたは装置の一実施例。

【図２】データ配列の説明図。

【図３】アドレスの割り付けの説明図。

【図４】システム構成の一実施例。

【図５】アレイ型配列とタイル型配列の説明図。

【図６】画像領域論理空間の説明図。

【図７】２次元アドレス変換の一実施例。

【図８】変換テーブルの一実施例。

【図９】アクセスパタンと物理アドレスとの関係の説明
図。

【図１０】アクセスパタンと物理アドレスとの関係の説
明図。

【図１１】キャッシュメモリアドレス管理の一実施例。

【図１２】キャッシュメモリアドレス管理の一実施例。

【図１３】キャッシュメモリアドレス管理の一実施例。

【図１４】ライン転送方式の一実施例。

【図１５】ライン転送方式の一実施例。

【図１６】ライン転送方式の一実施例。

【図１７】ソフトウェアシステム構成の一実施例。

【図１８】ソフトウェアシステム構成の一実施例。

【図１９】図形当りの平均タイル数の説明図。

【符号の説明】

１０００…メディアプロセッサ、１０１０…ＲＩＳＣコ
ア、１０１１…領域判定付きアドレス変換、１０２０…
画素発生部、１０３０…バス制御部、１０４０…表示制
御部、１０５０…浮動小数点演算機構、１０６０…周辺
論理、１０５１…クロック信号、１０７０…アドレス信
号、１１００…メモリモジュール、1110…同期式ＤＲＡ
Ｍ、１１１１，３０３０（ａ），３０３０（ｂ），３０
３２(ｃ)，３１３０（ａ），３１３０（ｂ），３１３２
（ｃ）…画像領域、１２００…外部サブシステム、２０
００…アレイ型配列、２００１…画素発生プロセスから
のアクセスパタン、２００２…ＲＩＳＣコアからのアク
セスパタン、２００９…描画プロセス論理空間、２０１
０…タイル型配列、２０１１…表示領域、２０１２…タ
イル、２０１３…画素構成、２０１４，２０１４
（ａ），２０１４（ｂ），２０１４（ｃ），２０１４
（ｄ）…画素発生プロセスからの物理アクセスパタン、
２０１５…ＲＩＳＣコアからの物理アクセスパタン、２
０２０…キャッシュメモリ上の配列、２０２２…ＲＩＳ
Ｃコアからのキャッシュメモリアクセスパタン、２０２
２（ａ），２０２２（ｂ），２０２２（ｃ），２０２２
（ｄ）…キャッシュライン、２１００…アレイ型配列の
論理アドレス、２１０１…アレイ論理アドレス、２１０
１（ａ），２１１１(ａ）…タイル行内アドレス、２１
０１(ｂ），２１１１（ｂ）…タイル横アドレス、２１
０１（ｃ），２１１１（ｃ）…タイル内行アドレス、２
１０１(ｄ），２１１１(ｄ）…タイル縦アドレス、２１
０１（ｅ），２１１１（ｅ）…原点アドレス、２１０１
（ｆ）…キャッシュタグ論理アドレス、２１１０…タイ
ル型配列の論理アドレス、２１１１…タイル物理アドレ
ス、２１１１(ｆ）…キャッシュタグ物理アドレス、２
１１１(ｇ）…キャッシュ連想アドレス、２２００…ア
ドレス変換バッファ、２２０１…画像領域判定信号、２
２１０…アドレス変換テーブル詳細、２２１１…フラ
グ、２２１２…プロセス情報、２２１３…物理ページ番
号、２２１４…論理ページ番号、２２１５…空間番号、
２２１６…有効ビット、２２１７…フラグエンコードテ
ーブル、2220…キャッシュタグメモリ、２２２１…キャ
ッシュミス判定機構、３０００（ａ）…従来のソフトウ
ェアシステム、３０００（ｂ）…タイル化された従来の
ソフトウェアシステム、３０００(ｃ)…本方式によるソ
フトウェアシステム、３０１０（ａ），３０１０
（ｂ），３０１０（ｃ），３１１０（ａ），３１１０
（ｃ）…アプリケーションプログラム、３０２０
（ａ），３０２０（ｃ）…ファームウェア関数、３０２
１（ｂ）…ファームウェア関数本体、３０２２（ｂ）…
ソフトウェアアドレス変換部、３０３１（ｃ），３１３
１（ｃ）…ハードウェアアドレス変換部、３１００
（ａ）…従来のソフトウェアシステム、３１００（ｂ）
…タイル化された従来のソフトウェアシステム、３１０
０（ｃ）…本方式によるソフトウェアシステム、３１１
１（ｂ）…アプリケーションプログラム本体、３１１２
（ｂ）…ソフトウェアアドレス変換部、４０００…図形
当りの平均タイル数の表。

Claims

【特許請求の範囲】

【請求項１】タイル型アドレスで保持される第１のデー
タとアレイ型アドレスで保持される第２のデータを有す
るメモリをアクセスしてデータの処理を行う処理装置で
あって、上記処理装置が上記第１のデータを処理する第
１のプロセスと上記第２のデータを処理する第２のプロ
セスに応じて、タイル型アドレスまたはアレイ型アドレ
スのアドレッシングによって上記メモリへのアクセスを
行うことを特徴とする処理装置。
【請求項２】請求項１において、上記第１のプロセスの場合はタイル型アドレスのアドレ
ッシングにより、上記第２のプロセスの場合はアレイ型
アドレッシングにより、上記メモリとアクセスすること
を特徴とする処理装置。
【請求項３】請求項１または２において、上記第１のプロセスの場合にアレイ型に配列されたデー
タをアクセスするためにアレイ型アドレスをタイル型ア
ドレスに変換して、上記メモリをアクセスすることを特
徴とする処理装置。
【請求項４】請求項１または２において、上記第２のプロセスの場合にタイル型に配列されたデー
タをアクセスするためにタイル型アドレスをアレイ型ア
ドレスに変換して、上記メモリをアクセスすることを特
徴とする処理装置。
【請求項５】請求項１または４のいずれか１項におい
て、上記第１のプロセスの場合に、アクセスするデータのア
ドレッシングに基づいて、タイル型アドレスでアクセス
するか、アレイ型アドレスをタイル型アドレスに変換し
てアクセスするかを選択することを特徴とする処理装
置。
【請求項６】請求項１から４のいずれか１項において、上記第２のプロセスの場合に、アクセスするデータのア
ドレッシングに基づいて、アレイ型アドレスでアクセス
するか、タイル型アドレスをアレイ型アドレスに変換し
てアクセスするかを選択することを特徴とする処理装
置。
【請求項７】請求項５または６において、アクセスすべきデータが保持されているアドレス、また
は、データの保持されているメモリ領域を検出して、上
記アクセスの選択を行うことを特徴とする処理装置。
【請求項８】請求項１から７のうちのいずれか１項にお
いて、上記第１のプロセスは画像データを処理するプロセスで
あり、上記第２のプロセスは上記画像データ以外のデー
タを処理するプロセスであることを特徴とする処理装
置。
【請求項９】請求項１から７のうちのいずれか１項にお
いて、上記第１のプロセスは行列データを処理するプロセスで
あり、上記第２のプロセスは上記行列データ以外のデー
タを処理するプロセスであることを特徴とする処理装
置。
【請求項１０】請求項１から９のうちのいずれか１項に
おいて、上記タイル型アドレスに配置された第１のデータの領域
の大きさを設定することを特徴とする処理装置。
【請求項１１】タイル型アドレスで保持される第１のデ
ータとアレイ型アドレスで保持される第２のデータを有
するメモリと、上記メモリをアクセスしてデータの処理を行う処理部で
あって、上記処理部が上記第１のデータを処理する第１
のプロセスと上記第２のデータを処理する第２のプロセ
スに応じて、タイル型アドレスまたはアレイ型アドレス
のアドレッシングによって上記メモリへのアクセスを行
うことを特徴とするデータ処理装置。
【請求項１２】請求項１１において、上記第１のプロセスの場合はタイル型アドレスのアドレ
ッシングにより、上記第２のプロセスの場合はアレイ型
アドレッシングにより、上記メモリとアクセスすること
を特徴とするデータ処理装置。
【請求項１３】請求項１１または１２において、上記第１のプロセスの場合にアレイ型に配列されたデー
タをアクセスするためにアレイ型アドレスをタイル型ア
ドレスに変換して、上記メモリをアクセスすることを特
徴とするデータ処理装置。
【請求項１４】請求項１１または１２において、上記第２のプロセスの場合にタイル型に配列されたデー
タをアクセスするためにタイル型アドレスをアレイ型ア
ドレスに変換して、上記メモリをアクセスすることを特
徴とするデータ処理装置。
【請求項１５】請求項１１から１４のいずれか１項にお
いて、上記第１のプロセスの場合に、アクセスするデータのア
ドレッシングに基づいて、タイル型アドレスでアクセス
するか、アレイ型アドレスをタイル型アドレスに変換し
てアクセスするかを選択することを特徴とするデータ処
理装置。
【請求項１６】請求項１１から１４のいずれか１項にお
いて、上記第２のプロセスの場合に、アクセスするデータのア
ドレッシングに基づいて、アレイ型アドレスでアクセス
するか、タイル型アドレスをアレイ型アドレスに変換し
てアクセスするかを選択することを特徴とするデータ処
理装置。
【請求項１７】請求項１５または１６において、アクセスすべきデータが保持されているアドレス、また
は、データの保持されているメモリ領域を検出して、上
記アクセスの選択を行うことを特徴とするデータ処理装
置。
【請求項１８】請求項１１から１７のうちのいずれか１
項において、上記第１のプロセスは画像データを処理するプロセスで
あり、上記第２のプロセスは上記画像データ以外のデー
タを処理するプロセスであることを特徴とするデータ処
理装置。
【請求項１９】請求項１１から１７のうちのいずれか１
項において、上記第１のプロセスは行列データを処理するプロセスで
あり、上記第２のプロセスは上記行列データ以外のデー
タを処理するプロセスであることを特徴とするデータ処
理装置。
【請求項２０】請求項１１から１９のうちのいずれか１
項において、上記タイル型アドレスに配置された第１のデータの領域
の大きさを設定することを特徴とするデータ処理装置。
【請求項２１】請求項１１から２０のうちのいずれか１
項において、上記処理部にはキャッシュメモリ部を有し、上記処理部
とメモリとのデータのアクセスは、上記キャッシュメモ
リ部を介して行い、アドレッシングの変更は上記キャッ
シュメモリ部に保持されたデータに基づいて行うことを
特徴とするデータ処理装置。