JPH0829493A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは内部回路を構成するトランジスタ、抵抗等
の基本素子の特性を検査するためのモニタ素子を備えた
半導体集積回路装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device provided with a monitor element for inspecting characteristics of basic elements such as transistors and resistors forming an internal circuit. is there.
【０００２】近年、ウェハが大口径化されるに伴い、ウ
ェハ内に形成される各半導体集積回路装置のトランジス
タ、抵抗等の基本素子の特性のばらつきが大きくなって
いる。そこで、これら内部回路の基本素子の特性を基本
素子とともに形成されたモニタ素子にて適切に管理する
とともに、半導体集積回路装置の有効数を高めることが
要望されている。In recent years, as the diameter of wafers has increased, the characteristics of basic elements such as transistors and resistors of each semiconductor integrated circuit device formed on the wafer have become more and more dispersed. Therefore, it is required to appropriately manage the characteristics of the basic elements of these internal circuits with a monitor element formed together with the basic elements and increase the effective number of semiconductor integrated circuit devices.
【０００３】[0003]
【従来の技術】従来、ウェハ上に形成された多数の半導
体集積回路装置について、その内部回路を構成する基本
素子であるトランジスタ、抵抗等の特性を管理するため
に、基本素子とともに形成されるモニタ素子をウェハ上
の離散した位置に複数形成することが行われている。こ
の各モニタ素子の特性を測定することにより、そのウェ
ハの製造工程での各基本素子の特性を管理している。2. Description of the Related Art Conventionally, in many semiconductor integrated circuit devices formed on a wafer, a monitor formed together with basic elements for controlling characteristics such as transistors and resistors which are basic elements constituting an internal circuit of the device. A plurality of elements are formed at discrete positions on a wafer. By measuring the characteristic of each monitor element, the characteristic of each basic element in the manufacturing process of the wafer is managed.
【０００４】このモニタ素子をウェハ上に設ける方法と
しては、１つにスクライブ・モニタと呼ばれる方法があ
る。これは、ウェハ工程の終了後に各半導体集積回路装
置をダイシングして切り離すための領域であるウェハの
ダイシング領域上にモニタ素子とパッドを対にして設け
る方法である。One of the methods of providing this monitor element on the wafer is called a scribe monitor. This is a method in which a monitor element and a pad are provided in pairs on a dicing area of a wafer, which is an area for dicing and separating each semiconductor integrated circuit device after completion of a wafer process.
【０００５】又、アルミニウム配線マスタスライスによ
る方法がある。これは、ウェハ上に多数の半導体集積回
路装置を製造する際に、モニタ素子測定専用の半導体チ
ップを併せて形成する。このモニタ用の半導体チップは
モニタ専用であり製品とはならない。There is also a method using an aluminum wiring master slice. This is to form a semiconductor chip dedicated to monitor element measurement together when a large number of semiconductor integrated circuit devices are manufactured on a wafer. This monitor semiconductor chip is dedicated to the monitor and is not a product.
【０００６】[0006]
【発明が解決しようとする課題】ところで、パッケージ
後の半導体集積回路装置が特性検査で不良となった場
合、その半導体集積回路装置について特性不良を引き起
こした要因の解析を行っている。半導体集積回路装置の
特性不良はウェハ工程以後の工程、即ち、ダイシング、
ダイボンディング、モールディング等の組立工程におい
ても引き起こされる。従って、特性不良の原因を解析す
るにあたっては、その特性不良の要因がウェハ工程まで
にあるのか、それとも組立工程にあるのかを判定しなけ
ればならない。そして、ウェハ工程までに原因があるの
か否かは、その半導体集積回路装置と同一のウェハ上の
モニタ素子の特性データを調べることにより判断するこ
とができる。By the way, when the semiconductor integrated circuit device after packaging has a defect in the characteristic inspection, the factor causing the characteristic defect of the semiconductor integrated circuit device is analyzed. The defective characteristic of the semiconductor integrated circuit device is caused by a process after the wafer process, that is, dicing,
It is also caused in the assembly process such as die bonding and molding. Therefore, in analyzing the cause of the characteristic defect, it is necessary to determine whether the cause of the characteristic defect is in the wafer process or in the assembly process. Whether or not there is a cause up to the wafer process can be determined by examining the characteristic data of the monitor element on the same wafer as the semiconductor integrated circuit device.
【０００７】ところが、前者の方法では、ダイシング時
にモニタ素子が取り除かれてしまうため、ウェハの状態
でしか測定することができない。従って、パッケージ組
み立てた後の半導体集積回路装置の基本素子を測定する
ことはできない。However, in the former method, since the monitor element is removed during dicing, the measurement can be performed only in the wafer state. Therefore, the basic element of the semiconductor integrated circuit device after the package is assembled cannot be measured.
【０００８】又、後者の方法によれば、モニタ素子測定
専用の半導体集積回路装置をパッケージして製品の状態
でモニタ素子の特性を測定することはできる。しかしな
がら、製品とならない半導体集積回路装置を作ることに
なることから、１枚のウェハ当たりの半導体チップの有
効数が減ってしまうという問題がある。しかも、ウェハ
の大口径化に伴い、さらに多数のモニタ素子測定用の半
導体チップを設ける必要があるため、一層有効数が減っ
てしまうという問題がある。According to the latter method, it is possible to package the semiconductor integrated circuit device dedicated to monitor element measurement and measure the characteristics of the monitor element in the state of the product. However, since a semiconductor integrated circuit device that is not a product is manufactured, there is a problem that the effective number of semiconductor chips per wafer is reduced. Moreover, as the diameter of the wafer becomes larger, it is necessary to provide a larger number of semiconductor chips for measuring the monitor elements, so that the effective number is further reduced.
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的はウェハ状態でも、パッケ
ージ後の製品状態でも半導体チップ上に形成されたモニ
タ素子を測定できるとともに、１枚のウェハ当たりの有
効数を上げることができる半導体集積回路装置を提供す
ることにある。The present invention has been made in order to solve the above problems, and its purpose is to measure a monitor element formed on a semiconductor chip in a wafer state or in a product state after packaging and to measure one monitor element. To provide a semiconductor integrated circuit device capable of increasing the effective number per wafer.
【００１０】[0010]
【課題を解決するための手段】図１は本発明の原理説明
図である。半導体チップ１上に内部回路２が形成されて
いる。又、半導体チップ１上には、内部回路２ととも
に、該内部回路２を構成する内部素子と同じプロセスで
製造される該内部素子をモニタするモニタ用素子３が形
成されている。モニタ用素子３は、半導体チップ１の外
部入力端子と接続されるパッドＰＤと接続されている。
さらに、半導体チップ１上には、該モニタ用素子３の電
圧降下と、予め定めた基準電圧を比較する比較回路４が
形成されているとともに、該比較回路４の比較結果を出
力する出力回路５が形成されている。FIG. 1 is a diagram illustrating the principle of the present invention. The internal circuit 2 is formed on the semiconductor chip 1. Further, on the semiconductor chip 1, an internal circuit 2 and a monitoring element 3 for monitoring the internal element which is manufactured in the same process as the internal element forming the internal circuit 2 are formed. The monitor element 3 is connected to a pad PD connected to the external input terminal of the semiconductor chip 1.
Further, on the semiconductor chip 1, a comparison circuit 4 for comparing the voltage drop of the monitoring element 3 with a predetermined reference voltage is formed and an output circuit 5 for outputting the comparison result of the comparison circuit 4. Are formed.
【００１１】[0011]
【作用】モニタ用素子３、比較回路４及び出力回路５
は、内部回路２とともに半導体チップ１上に形成され
る。そして、テスト時にモニタ用素子４にパッドＰＤを
介して測定電流を流す。そして、比較回路４は、その時
のモニタ用素子３の電圧降下と予め定めた基準電圧を比
較し、その比較結果を出力回路５から得ることができ
る。Function: Monitor element 3, comparison circuit 4 and output circuit 5
Are formed on the semiconductor chip 1 together with the internal circuit 2. Then, at the time of the test, a measuring current is passed through the monitor element 4 through the pad PD. Then, the comparison circuit 4 can compare the voltage drop of the monitoring element 3 at that time with a predetermined reference voltage, and obtain the comparison result from the output circuit 5.
【００１２】[0012]
（第一実施例）以下、本発明を半導体集積回路装置とし
てのダイナミックＲＡＭ（以下、ＤＲＡＭという）に具
体化した第１実施例を図２〜図８に従って説明する。(First Embodiment) A first embodiment in which the present invention is embodied in a dynamic RAM (hereinafter referred to as DRAM) as a semiconductor integrated circuit device will be described below with reference to FIGS.
【００１３】図２に示すように、ＤＲＡＭ１０は半導体
チップ１１上に形成されている。ＤＲＡＭ１０はメモリ
セルアレイ１２、ローデコーダ１３、コラム入出力回路
１４、コラムデコーダ１５、入出力バッファ１６、入力
回路１７及びモニタ素子測定回路部１８から構成されて
いる。As shown in FIG. 2, the DRAM 10 is formed on the semiconductor chip 11. The DRAM 10 is composed of a memory cell array 12, a row decoder 13, a column input / output circuit 14, a column decoder 15, an input / output buffer 16, an input circuit 17, and a monitor element measuring circuit section 18.
【００１４】メモリセルアレイ１２にはローデコーダ１
３が接続されている。ローデコーダ１３はアドレス外部
入力端子Ａ０〜Ａ８に接続され、アドレス信号をデコー
ドしてメモリセルアレイ１２の所定のワード線を選択す
るようになっている。The memory cell array 12 has a row decoder 1
3 is connected. The row decoder 13 is connected to the address external input terminals A0 to A8, and decodes the address signal to select a predetermined word line of the memory cell array 12.
【００１５】又、メモリセルアレイ１２にはコラム入出
力回路１４を介してコラムデコーダ１５が接続されてい
る。コラムデコーダ１５はアドレス外部入力端子Ａ０〜
Ａ８に接続され、アドレス信号をデコードしてメモリセ
ルアレイ１２の所定のビット線を選択するようになって
いる。A column decoder 15 is connected to the memory cell array 12 via a column input / output circuit 14. The column decoder 15 has address external input terminals A0 to A0.
It is connected to A8 and decodes an address signal to select a predetermined bit line of the memory cell array 12.
【００１６】又、ローデコーダ１３及びコラムデコーダ
１５はそれぞれ入力回路１７に接続されている。入力回
路１７にはライト・イネーブル信号バーＷＥ、チップ・
セレクト信号バーＣＳ、ロウ・アドレス・ストローブ信
号バーＲＡＳ、コラム・アドレス・ストローブ信号バー
ＣＡＳを入力するためのそれぞれの各外部入力端子が接
続されている。そして、入力回路１７は対応する外部装
置からロウ・アドレス・ストローブ信号バーＲＡＳ及び
コラム・アドレス・ストローブ信号バーＣＡＳを入力
し、これらの信号に基づいてロウ・アドレス又はコラム
・アドレスを選択するためのストローブ信号をそれぞれ
コラムデコーダ１５及びローデコーダ１３に出力する。
又、入力回路１７は対応する外部装置からライト・イネ
ーブル信号バーＷＥ及びチップ・セレクト信号バーＣＳ
を入力し、これらの信号に基づいて書き込み制御信号を
コラム入出力回路１４に出力する。コラム入出力回路１
４はこの書き込み制御信号により、入出力バッファ１６
からライトデータＷＤ０〜ＷＤ８を入力し、このライト
データＷＤ０〜ＷＤ８をコラムデコーダ１５により選択
されたビット線対を介してメモリセル１２に書き込む。
又、コラム入出力回路１４はコラムデコーダ１５により
選択されたビット線対を介してメモリセル１２からリー
ドデータＲＤ０〜ＲＤ８を読み出し、リードデータＲＤ
０〜ＲＤ４についてはモニタ素子測定回路部１８を介し
て、又、リードデータＲＤ５〜ＲＤ８については直接入
出力バッファ１６に出力する。The row decoder 13 and the column decoder 15 are connected to the input circuit 17, respectively. The input circuit 17 includes a write enable signal bar WE, a chip
Each external input terminal for inputting the select signal bar CS, the row address strobe signal bar RAS, and the column address strobe signal bar CAS is connected. Then, the input circuit 17 inputs the row address strobe signal bar RAS and the column address strobe signal bar CAS from the corresponding external device, and selects the row address or the column address based on these signals. The strobe signal is output to the column decoder 15 and the row decoder 13, respectively.
Further, the input circuit 17 receives the write enable signal bar WE and the chip select signal bar CS from the corresponding external device.
And a write control signal is output to the column input / output circuit 14 based on these signals. Column input / output circuit 1
4 is the input / output buffer 16 according to this write control signal.
Write data WD0 to WD8 are input, and the write data WD0 to WD8 are written in the memory cell 12 via the bit line pair selected by the column decoder 15.
Further, the column input / output circuit 14 reads the read data RD0 to RD8 from the memory cell 12 via the bit line pair selected by the column decoder 15 to read the read data RD.
0 to RD4 are output to the input / output buffer 16 via the monitor element measuring circuit section 18, and read data RD5 to RD8 are output directly to the input / output buffer 16.
【００１７】入出力バッファ１６にはデータ外部入力端
子Ｉ０〜Ｉ８が接続されている。そして、入出力バッフ
ァ１６はこれらのデータ入力端子Ｉ０〜Ｉ８を介してラ
イトデータＷＤ０〜ＷＤ８を入力する。又、入出力バッ
ファ１６はデータ外部出力端子Ｏ０〜Ｏ８が接続されて
いる。そして、入出力バッファ１６はデータ外部出力端
子Ｏ０〜Ｏ８を介してリードデータＲＤ０〜ＲＤ８を出
力する。Data external input terminals I0 to I8 are connected to the input / output buffer 16. Then, the input / output buffer 16 inputs the write data WD0 to WD8 via these data input terminals I0 to I8. Further, the data external output terminals O0 to O8 are connected to the input / output buffer 16. Then, the input / output buffer 16 outputs the read data RD0 to RD8 via the data external output terminals O0 to O8.
【００１８】前記アドレス外部入力端子Ａ０〜Ａ８はモ
ニタ素子測定回路部１８に接続されている。又、モニタ
素子測定回路部１８にはバーＲＡＳ外部入力端子が接続
されている。The address external input terminals A0 to A8 are connected to the monitor element measuring circuit section 18. Also, a bar RAS external input terminal is connected to the monitor element measuring circuit section 18.
【００１９】図３に示すように、モニタ素子測定回路部
１８は、モード判定回路２０、第１〜第４測定ユニット
２１〜２４と、第１〜第５セレクタ２５Ａ〜２５Ｅ及び
ノア回路２６等から構成されている。As shown in FIG. 3, the monitor element measuring circuit section 18 includes a mode determining circuit 20, first to fourth measuring units 21 to 24, first to fifth selectors 25A to 25E, a NOR circuit 26 and the like. It is configured.
【００２０】モード判定回路２０は、図４に示すように
４個のエンハンスメント形ＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタという）Ｔ１〜Ｔ４、
１個のエンハンスメント形ＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタという）Ｔ５及び２個
のインバータ２９，３０とから構成されている。３個の
ＮＭＯＳトランジスタＴ１〜Ｔ３は直列に接続それ、そ
れぞれ自身のゲートとドレインが互いに接続されてい
る。ＮＭＯＳトランジスタＴ１のドレインは、外部装置
からのロウ・アドレス・ストローブ信号バーＲＡＳを入
力するバーＲＡＳ外部入力端子に接続されている。ＮＭ
ＯＳトランジスタＴ３のソースは、ＮＭＯＳトランジス
タＴ４とＰＭＯＳトランジスタＴ５からなるＣＭＯＳト
ランジスタに接続されている。As shown in FIG. 4, the mode determination circuit 20 includes four enhancement type N channel MOS transistors (hereinafter referred to as NMOS transistors) T1 to T4,
It is composed of one enhancement type P channel MOS transistor (hereinafter referred to as PMOS transistor) T5 and two inverters 29 and 30. The three NMOS transistors T1 to T3 are connected in series, and their gates and drains are connected to each other. The drain of the NMOS transistor T1 is connected to the bar RAS external input terminal for inputting the row address strobe signal bar RAS from the external device. NM
The source of the OS transistor T3 is connected to the CMOS transistor including the NMOS transistor T4 and the PMOS transistor T5.
【００２１】ＮＭＯＳトランジスタＴ４のソースは、電
源電圧ＶSSの電源線に接続されている。ＮＭＯＳトラン
ジスタＴ４及びＰＭＯＳトランジスタＴ５の両ゲート
は、電源電圧ＶCCの電源線に接続されている。The source of the NMOS transistor T4 is connected to the power supply line of the power supply voltage VSS. Both gates of the NMOS transistor T4 and the PMOS transistor T5 are connected to the power supply line of the power supply voltage Vcc.
【００２２】電源電圧ＶSSの電源線は、外部電源端子に
接続され、本実施例ではその外部電源端子が接地されて
０ボルトに設定される。電源電圧ＶCCの電源線は、外部
電源端子に接続され、本実施例ではその外部電源端子か
ら５ボルトの動作電源が印加されるようになっている。
又、電源電圧ＶCCの外部電源端子は、テスト時において
は、７ボルトの電源が印加されるようになっている。従
って、ＤＲＡＭ１０を使用するときには、電源電圧Ｖcc
は５ボルト、テスト時には電源電圧Ｖccは７ボルトとな
る。The power supply line of the power supply voltage VSS is connected to the external power supply terminal, and in this embodiment, the external power supply terminal is grounded and set to 0 volt. The power supply line of the power supply voltage Vcc is connected to an external power supply terminal, and in this embodiment, an operating power supply of 5 V is applied from the external power supply terminal.
Further, the external power supply terminal of the power supply voltage Vcc is configured such that a 7-volt power supply is applied during the test. Therefore, when using the DRAM 10, the power supply voltage Vcc
Is 5 V, and the power supply voltage Vcc is 7 V in the test.
【００２３】又、テスト時には、バーＲＡＳ外部入力端
子にテストモード電圧ＶTESTが印加されるようになって
いる。テストモード電圧ＶTESTは、テスト時の電源電圧
ＶCC（＝７ボルト）より高い電圧である。本実施例で
は、ＰＭＯＳトランジスタＴ５のしきい値電圧をＶthp
、各ＮＰＭＯＳトランジスタＴ１〜Ｔ４のしきい値電
圧を共にＶthn とすると、ＶTEST≧ＶCC＋３Ｖthn ＋Ｖ
thp の関係を満たすテストモード電圧ＶTESTをバーＲＡ
Ｓ外部入力端子に印加するようになっている。During the test, the test mode voltage VTEST is applied to the bar RAS external input terminal. The test mode voltage VTEST is a voltage higher than the power supply voltage VCC (= 7 volts) at the time of the test. In this embodiment, the threshold voltage of the PMOS transistor T5 is set to Vthp.
, And the threshold voltage of each of the NPMOS transistors T1 to T4 is Vthn, VTEST ≧ VCC + 3Vthn + V
The test mode voltage VTEST that satisfies the relationship of thp is
S is applied to the external input terminal.
【００２４】従って、テスト時に、電源電圧ＶCCの外部
電源端子に７ボルト、バーＲＡＳ外部入力端子にテスト
モード電圧ＶTEST（≧ＶCC＋３Ｖthn ＋Ｖthp ）が印加
されると、ＮＭＯＳトランジスタＴ１〜Ｔ３及びＰＭＯ
ＳトランジスタＴ５はオンする。従って、ＮＭＯＳトラ
ンジスタＴ４のドレインは、高電位（以下、Ｈレベルと
いう）となる。反対に、電源電圧ＶCCの外部電源端子に
５ボルト、バーＲＡＳ外部入力端子に０〜５ボルト間の
バーＲＡＳ信号が入力されている場合には、ＰＭＯＳト
ランジスタＴ５はオフする。従って、ＮＭＯＳトランジ
スタＴ４のドレインは、０ボルトの電位（以下、Ｌレベ
ルという）となる。Therefore, when 7 V is applied to the external power supply terminal of the power supply voltage VCC and the test mode voltage VTEST (≧ VCC + 3Vthn + Vthp) is applied to the RAS external input terminal during the test, the NMOS transistors T1 to T3 and PMO are applied.
The S transistor T5 is turned on. Therefore, the drain of the NMOS transistor T4 has a high potential (hereinafter, referred to as H level). On the contrary, when the RAS signal between the external power supply terminal of the power supply voltage Vcc of 5 volts and the bar RAS external input terminal of 0 to 5 volts is input, the PMOS transistor T5 is turned off. Therefore, the drain of the NMOS transistor T4 has a potential of 0 volt (hereinafter referred to as L level).
【００２５】ＮＭＯＳトランジスタＴ４のドレインは、
インバータ２９に接続され、そのインバータ２９の出力
端子は次段のインバータ３０に接続されている。そし
て、インバータ３０の出力端子からテスト信号Φを出力
し、インバータ２９の出力端子からは、テスト信号Φの
反転信号となるテスト信号バーΦを出力する。The drain of the NMOS transistor T4 is
It is connected to the inverter 29, and the output terminal of the inverter 29 is connected to the next-stage inverter 30. Then, the test signal Φ is output from the output terminal of the inverter 30, and the test signal bar Φ which is an inverted signal of the test signal Φ is output from the output terminal of the inverter 29.
【００２６】従って、テスト時には、モード判定回路２
０はＨレベルのテスト信号Φ、Ｌレベルのテスト信号バ
ーΦを出力する。反対に、テスト時以外には、モード判
定回路２０はＬレベルのテスト信号Φ、Ｈレベルのテス
ト信号バーΦを出力する。Therefore, in the test, the mode decision circuit 2
0 outputs a test signal Φ of H level and a test signal bar Φ of L level. On the contrary, except during the test, the mode determination circuit 20 outputs the L-level test signal Φ and the H-level test signal Φ.
【００２７】次に、第１測定ユニット２１について図５
に従って説明する。第１測定ユニット２１は、抵抗素子
をモニタする測定ユニットである。第１測定ユニット２
１は、モニタ素子としての抵抗ＲM 、スイッチング素子
としてのＮＭＯＳトランジスタＴ６、３個の分圧抵抗Ｒ
１〜Ｒ３、３個のコンパレータ３１〜３３、ナンド回路
３４及びインバータ３５とから構成されている。Next, the first measuring unit 21 is shown in FIG.
Follow the instructions below. The first measurement unit 21 is a measurement unit that monitors a resistance element. First measurement unit 2
Reference numeral 1 is a resistor RM as a monitor element, an NMOS transistor T6 as a switching element, and three voltage dividing resistors R
1 to R3, three comparators 31 to 33, a NAND circuit 34, and an inverter 35.
【００２８】抵抗ＲM は、一端が前記電源電圧ＶCCの電
源線に接続され、他端がＮＭＯＳトランジスタＴ６のド
レインに接続されている。ＮＭＯＳトランジスタＴ６の
ソースは、アドレス外部入力端子Ａ１に接続されてい
る。そして、テスト時には、前記アドレス外部入力端子
Ａ１に定電流源３６が接続されるようになっている。Ｎ
ＭＯＳトランジスタＴ６のゲートは、前記テスト信号Φ
が入力する。The resistor RM has one end connected to the power supply line of the power supply voltage Vcc and the other end connected to the drain of the NMOS transistor T6. The source of the NMOS transistor T6 is connected to the address external input terminal A1. During the test, the constant current source 36 is connected to the address external input terminal A1. N
The gate of the MOS transistor T6 has the test signal Φ
To enter.
【００２９】従って、テスト時には、７ボルトの電源電
圧ＶCCが印加され、ＮＭＯＳトランジスタＴ６のゲート
に、Ｈレベルのテスト信号Φが入力されることになる。
その結果、ＮＭＯＳトランジスタＴ６はオンし、アドレ
ス外部入力端子Ａ１から定電流源３６に測定電流Ｉ1 が
流れ込むようになっている。測定電流Ｉ1 は、予め定め
た定電流値であって、定電流源３６によって設定されて
いる。測定電流Ｉ1 の値は、ＮＭＯＳトランジスタＴ６
のオン抵抗値と、モニタ用の抵抗ＲM の抵抗値（期待す
る目標抵抗値）とによって決められている。即ち、抵抗
ＲM の抵抗値が目標抵抗値ＲMPに製造されたとき、ＮＭ
ＯＳトランジスタＴ６のドレインの電圧ＶD が目標電圧
ＶDP（＝ＶCC−ＲMP・Ｉ1 ）となるように測定電流Ｉ1
の電流値が決められている。Therefore, during the test, the power supply voltage Vcc of 7 volts is applied, and the H-level test signal Φ is input to the gate of the NMOS transistor T6.
As a result, the NMOS transistor T6 is turned on, and the measurement current I1 flows from the address external input terminal A1 to the constant current source 36. The measurement current I1 has a predetermined constant current value and is set by the constant current source 36. The value of the measurement current I1 is the NMOS transistor T6.
On resistance value and the resistance value of the monitor resistance RM (expected target resistance value). That is, when the resistance value of the resistor RM is manufactured to the target resistance value RMP, NM
The measured current I1 is adjusted so that the drain voltage VD of the OS transistor T6 becomes the target voltage VDP (= VCC-RMP.I1).
The current value of is determined.
【００３０】分圧抵抗Ｒ１〜Ｒ３は、直列に接続されて
基準電圧生成回路を形成している。基準電圧生成回路
は、その一端が電源電圧ＶCCの電源線に、他端が電源電
圧ＶSSの電源線に接続されている。そして、テスト時
に、７ボルトの電源電圧ＶCCを用いて基準電圧生成回路
は、分圧抵抗Ｒ１，Ｒ２の間から第１基準電圧ＶREF1を
生成し、分圧抵抗Ｒ２，Ｒ３の間から第２基準電圧ＶRE
F2を生成する。第１及び第２基準電圧ＶREF1，ＶREF2は
予め設定されている。The voltage dividing resistors R1 to R3 are connected in series to form a reference voltage generating circuit. One end of the reference voltage generation circuit is connected to the power supply line of the power supply voltage VCC, and the other end is connected to the power supply line of the power supply voltage VSS. Then, at the time of the test, the reference voltage generating circuit generates the first reference voltage VREF1 between the voltage dividing resistors R1 and R2 by using the power supply voltage Vcc of 7 V, and the second reference voltage between the voltage dividing resistors R2 and R3. Voltage VRE
Generate F2. The first and second reference voltages VREF1 and VREF2 are preset.
【００３１】即ち、製造後の抵抗ＲM の抵抗値は、目標
抵抗値ＲMPに対して予め許容値がＲMPMA≧ＲMP≧ＲMPMI
の範囲となるように決められているものとする。抵抗Ｒ
M の抵抗値が、最小許容抵抗値ＲMPMIのとき、テスト時
におけるＮＭＯＳトランジスタＴ６のドレインの電圧Ｖ
D は最大許容電圧ＶDPMA（＝ＶCC−ＲMPMI・Ｉ1 ）とな
る。そして、第１基準電圧ＶREF1は、この最大許容電圧
ＶDPMAと一致させている。又、抵抗ＲM の抵抗値が、最
大許容抵抗値ＲMPMAのとき、ドレインの電圧ＶD は最小
許容電圧ＶDPMI（＝ＶCC−ＲMPMA・Ｉ1 ）となる。第２
基準電圧ＶREF2は、この最小許容電圧ＶDPMIと一致させ
ている。In other words, the resistance value of the manufactured resistor RM has an allowable value RMPMA ≧ RMP ≧ RMPMI in advance with respect to the target resistance value RMP.
It is assumed that the range is set to. Resistance R
When the resistance value of M is the minimum allowable resistance value RMPMI, the drain voltage V of the NMOS transistor T6 during the test
D becomes the maximum allowable voltage VDPMA (= VCC-RMPMI · I1). Then, the first reference voltage VREF1 is made to coincide with this maximum allowable voltage VDPMA. When the resistance value of the resistor RM is the maximum allowable resistance value RMPMA, the drain voltage VD becomes the minimum allowable voltage VDPMI (= VCC-RMPMA.I1). Second
The reference voltage VREF2 is matched with this minimum allowable voltage VDPMI.
【００３２】第１コンパレータ３１は、非反転入力端子
に第１基準電圧ＶREF1（＝ＶDPMA）を入力し、反転入力
端子にドレイン電圧ＶD を入力する。第１コンパレータ
３１は、ドレイン電圧ＶD が第１基準電圧ＶREF1を超え
るとき（ＶD ＞ＶREF1）、Ｌレベルの信号を、ドレイン
電圧ＶD が第１基準電圧ＶREF1以下のとき（ＶD ≦ＶRE
F1）、Ｈレベルの信号を出力する。第２コンパレータ３
２は、非反転入力端子にドレイン電圧ＶD を入力し、反
転入力端子に第２基準電圧ＶREF2（＝ＶDPMI）を入力す
る。第２コンパレータ３２は、ドレイン電圧ＶD が第２
基準電圧ＶREF2以上のとき（ＶD ≧ＶREF2）、Ｈレベル
の信号を、ドレイン電圧ＶD が第２基準電圧ＶREF2未満
のとき（ＶD ＜ＶREF1）、Ｌレベルの信号を出力する。The first comparator 31 inputs the first reference voltage VREF1 (= VDPMA) to the non-inverting input terminal and the drain voltage VD to the inverting input terminal. The first comparator 31 outputs an L level signal when the drain voltage VD exceeds the first reference voltage VREF1 (VD> VREF1) and when the drain voltage VD is equal to or lower than the first reference voltage VREF1 (VD ≦ VRE).
F1), H level signal is output. Second comparator 3
The drain 2 inputs the drain voltage VD to the non-inverting input terminal and the second reference voltage VREF2 (= VDPMI) to the inverting input terminal. The second comparator 32 has a second drain voltage VD
When the drain voltage VD is lower than the second reference voltage VREF2 (VD <VREF1), the L-level signal is output when the reference voltage is VREF2 or more (VD ≧ VREF2).
【００３３】ナンド回路３４は、第１及び第２コンパレ
ータ３１，３２の出力信号を入力し、出力端子から第１
の判定信号Ｓ１を出力する。即ち、モニタ用の抵抗ＲM
の抵抗値が、ＲMPMA〜ＲMPMIの許容範囲にあるとき、第
１及び第２コンパレータ３１，３２の出力が共にＨレベ
ルとなり、第１の判定信号Ｓ１はＬレベルとなる。反対
に、モニタ用の抵抗ＲM の抵抗値が、ＲMPMA〜ＲMPMIの
許容範囲外にあるとき、第１及び第２コンパレータ３
１，３２の出力がいずれか一方がＬレベルとなり、第１
の判定信号Ｓ１はＨレベルとなる。The NAND circuit 34 inputs the output signals of the first and second comparators 31 and 32, and outputs the first signal from the output terminal.
The determination signal S1 of is output. That is, the resistance RM for the monitor
When the resistance value of is within the allowable range of RMPMA to RMPMI, the outputs of the first and second comparators 31 and 32 are both at the H level, and the first determination signal S1 is at the L level. On the contrary, when the resistance value of the monitor resistor RM is out of the allowable range of RMPMA to RMPMI, the first and second comparators 3
One of the outputs of 1 and 32 becomes L level, and the first
The determination signal S1 of is at H level.
【００３４】従って、テスト時において第１の判定信号
Ｓ１がＬレベルのとき、モニタ用の抵抗ＲM が許容範囲
で製造されたことがわかる。反対に、第１の判定信号Ｓ
１がＨレベルのとき、モニタ用の抵抗ＲM が許容範囲か
ら外れて製造されたことがわかる。Therefore, it is understood that the resistance RM for monitoring is manufactured within the allowable range when the first judgment signal S1 is at the L level during the test. On the contrary, the first determination signal S
When 1 is at H level, it can be seen that the monitor resistor RM was manufactured out of the allowable range.
【００３５】第３コンパレータ３３は、非反転入力端子
にドレイン電圧ＶD を入力する。一方、反転入力端子
は、前記アドレス外部入力端子Ａ０に接続されている。
そして、アドレス外部入力端子Ａ０には、テスト時に可
変電圧電源３７が接続される。そして、テスト時におい
て、可変電圧電源３７を可変させて、第３コンパレータ
３３の反転入力端子に入力する測定電圧ＶVTを可変させ
る。テスト時に、測定電圧ＶVTを０ボルトから徐々に上
昇させ、該電圧ＶVTが、ドレイン電圧ＶD 以上の値にな
ると、第３コンパレータ３３の出力は、ＨレベルからＬ
レベルに反転する。そして、その反転した時点の測定電
圧ＶVT（特に、これをＶVT1 とする) から、モニタ用の
抵抗ＲM の抵抗値が求められることになる。即ち、求め
る抵抗ＲMの抵抗値をＲMXとすると、ＶVT1 ＝ＶD ＝ＶC
C−ＲMX・Ｉ1 の関係から ＲMX ＝（ＶCC−ＶVT1 ）／Ｉ1 （１） となる。The third comparator 33 inputs the drain voltage VD to the non-inverting input terminal. On the other hand, the inverting input terminal is connected to the address external input terminal A0.
The variable voltage power supply 37 is connected to the address external input terminal A0 during the test. Then, during the test, the variable voltage power supply 37 is varied to vary the measurement voltage VVT input to the inverting input terminal of the third comparator 33. During the test, the measured voltage VVT is gradually increased from 0 volt, and when the voltage VVT becomes a value equal to or higher than the drain voltage VD, the output of the third comparator 33 changes from H level to L level.
Invert to level. Then, the resistance value of the monitor resistor RM is obtained from the measured voltage VVT at the time of the reversal (in particular, this is referred to as VVT1). That is, assuming that the resistance value of the resistance RM to be obtained is RMX, VVT1 = VD = VC
From the relationship of C-RMX.I1, RMX = (VCC-VVT1) / I1 (1).
【００３６】第３コンパレータ３３の出力は、インバー
タ３５を介して第１の検出信号Ｄ１として出力される。
従って、テスト時において第１の検出信号Ｄ１がＬレベ
ルからＨレベル、又は、ＨレベルからＬレベルに反転し
た時、その時の測定電圧ＶVT1 から抵抗ＲM の抵抗値Ｒ
MXを求めることができることがわかる。The output of the third comparator 33 is output as the first detection signal D1 via the inverter 35.
Therefore, when the first detection signal D1 is inverted from the L level to the H level or from the H level to the L level during the test, the measured voltage VVT1 at that time is changed to the resistance value R of the resistor RM.
It turns out that you can ask for MX.
【００３７】第２測定ユニット２２は、抵抗素子をモニ
タする測定ユニットであり、第１測定ユニット２１とモ
ニタ素子としての抵抗ＲM の抵抗素子の種類が異なるだ
けで基本的に同じである。従って、ここでは異なる部分
について簡単に説明する。第２測定ユニット２２は、第
１測定ユニット２１のＮＭＯＳトランジスタＴ６に相当
するＮＭＯＳトランジスタのソースが、アドレス外部入
力端子Ａ２に接続されている。このアドレス外部入力端
子Ａ２は、テスト時に定電流源３８に接続される。そし
て、第２測定ユニット２２は、第１測定ユニット２１の
第１の判定信号Ｓ１に相当する第２の判定信号Ｓ２を生
成するとともに、第１の検出信号Ｄ１に相当する第２の
検出信号Ｄ２を生成する。The second measuring unit 22 is a measuring unit for monitoring the resistance element, and is basically the same as the first measuring unit 21 except that the type of the resistance element of the resistance RM as the monitoring element is different. Therefore, different parts will be briefly described here. In the second measurement unit 22, the source of the NMOS transistor corresponding to the NMOS transistor T6 of the first measurement unit 21 is connected to the address external input terminal A2. The address external input terminal A2 is connected to the constant current source 38 during the test. Then, the second measurement unit 22 generates a second determination signal S2 corresponding to the first determination signal S1 of the first measurement unit 21, and at the same time, generates a second detection signal D2 corresponding to the first detection signal D1. To generate.
【００３８】次に、第３測定ユニット２３について図６
に従って説明する。第３測定ユニット２３は、ＮＭＯＳ
トランジスタをモニタする測定ユニットである。第３測
定ユニット２３は、モニタ素子としての３個の第１〜第
３のＮＭＯＳトランジスタＴM1〜ＴM3、スイッチング素
子としての３個のＮＭＯＳトランジスタＴ７〜Ｔ９、５
個の分圧抵抗Ｒ４〜Ｒ８、３個の第４〜第６コンパレー
タ４１〜４３、ナンド回路４４及びインバータ４５とか
ら構成されている。Next, the third measuring unit 23 is shown in FIG.
Follow the instructions below. The third measurement unit 23 is an NMOS
It is a measurement unit that monitors a transistor. The third measurement unit 23 includes three first to third NMOS transistors TM1 to TM3 as monitor elements and three NMOS transistors T7 to T9 and 5 as switching elements.
The voltage dividing resistors R4 to R8, the third to fourth comparators 41 to 43, the NAND circuit 44, and the inverter 45.
【００３９】第１のＮＭＯＳトランジスタＴM1は、その
ソースが電源電圧ＶSSの電源線に接続されている。又、
第１のＮＭＯＳトランジスタＴM1は、ドレインがＮＭＯ
ＳトランジスタＴ７のソースに接続されている。ＮＭＯ
ＳトランジスタＴ７のドレインは、アドレス外部入力端
子Ａ３に接続されている。そして、テスト時には、アド
レス外部入力端子Ａ３に定電流源４６が接続されるよう
になっている。ＮＭＯＳトランジスタＴ７のゲートは、
前記テスト信号Φが入力される。The source of the first NMOS transistor TM1 is connected to the power supply line of the power supply voltage VSS. or,
The drain of the first NMOS transistor TM1 is NMO.
It is connected to the source of the S transistor T7. NMO
The drain of the S transistor T7 is connected to the address external input terminal A3. During the test, the constant current source 46 is connected to the address external input terminal A3. The gate of the NMOS transistor T7 is
The test signal Φ is input.
【００４０】従って、テスト時には、ＮＭＯＳトランジ
スタＴ７のゲートに、Ｈレベルのテスト信号Φが入力さ
れることになる。その結果、ＮＭＯＳトランジスタＴ７
はオンし、定電流源４６からアドレス外部入力端子Ａ３
に測定電流Ｉ2 が流れ込むようになっている。測定電流
Ｉ2 の値は、本実施例では１μＡであって、定電流源４
６によって設定されている。Therefore, during the test, the H-level test signal Φ is input to the gate of the NMOS transistor T7. As a result, the NMOS transistor T7
Is turned on, and the constant current source 46 outputs the address external input terminal A3.
The measurement current I2 flows into the. The value of the measurement current I2 is 1 μA in this embodiment, and the constant current source 4
It is set by 6.
【００４１】第２のＮＭＯＳトランジスタＴM2は、その
ソースが電源電圧ＶSSの電源線に接続されている。又、
第２のＮＭＯＳトランジスタＴM2は、ドレインがＮＭＯ
ＳトランジスタＴ８のソースに接続されている。ＮＭＯ
ＳトランジスタＴ８のドレインは、アドレス外部入力端
子Ａ４に接続されている。そして、テスト時には、アド
レス外部入力端子Ａ４に定電流源４７が接続されるよう
になっている。ＮＭＯＳトランジスタＴ８のゲートは、
前記テスト信号Φが入力される。The source of the second NMOS transistor TM2 is connected to the power supply line of the power supply voltage VSS. or,
The drain of the second NMOS transistor TM2 is NMO
It is connected to the source of the S transistor T8. NMO
The drain of the S transistor T8 is connected to the address external input terminal A4. During the test, the constant current source 47 is connected to the address external input terminal A4. The gate of the NMOS transistor T8 is
The test signal Φ is input.
【００４２】従って、テスト時には、ＮＭＯＳトランジ
スタＴ８のゲートに、Ｈレベルのテスト信号Φが入力さ
れることになる。その結果、ＮＭＯＳトランジスタＴ８
はオンし、定電流源４７からアドレス外部入力端子Ａ４
に測定電流Ｉ3 が流れ込むようになっている。測定電流
Ｉ3 の値は、本実施例では１μＡであって、定電流源４
７によって設定されている。Therefore, during the test, the H-level test signal Φ is input to the gate of the NMOS transistor T8. As a result, the NMOS transistor T8
Turns on, and the constant current source 47 outputs the address external input terminal A4.
The measurement current I3 flows into the. The value of the measurement current I3 is 1 μA in this embodiment, and the constant current source 4
It is set by 7.
【００４３】３個の分圧抵抗Ｒ４〜Ｒ６は、直列に接続
されて基準電圧生成回路を形成している。基準電圧生成
回路は、その一端が電源電圧ＶCCの電源線に、他端が電
源電圧ＶSSの電源線に接続されている。そして、テスト
時に、７ボルトの電源電圧ＶCCを用いて基準電圧生成回
路は、分圧抵抗Ｒ４，Ｒ５との間から第３基準電圧ＶRE
F3を生成し、分圧抵抗Ｒ５，Ｒ６との間から第４基準電
圧ＶREF4を生成する。そして、第３基準電圧ＶREF3はＮ
ＭＯＳトランジスタＴM1のゲートに入力される。第４基
準電圧ＶREF4はＮＭＯＳトランジスタＴM2のゲートに入
力されるようになっている。第３及び第４基準電圧ＶRE
F3，ＶREF4の値は、予め設定されている。The three voltage dividing resistors R4 to R6 are connected in series to form a reference voltage generating circuit. One end of the reference voltage generation circuit is connected to the power supply line of the power supply voltage VCC, and the other end is connected to the power supply line of the power supply voltage VSS. Then, at the time of the test, the reference voltage generating circuit uses the power supply voltage Vcc of 7 V and the third reference voltage VRE from between the voltage dividing resistors R4 and R5.
F3 is generated, and the fourth reference voltage VREF4 is generated between the voltage dividing resistors R5 and R6. The third reference voltage VREF3 is N
It is input to the gate of the MOS transistor TM1. The fourth reference voltage VREF4 is input to the gate of the NMOS transistor TM2. Third and fourth reference voltage VRE
The values of F3 and VREF4 are preset.
【００４４】即ち、製造後のＮＭＯＳトランジスタＴM
1，ＴM2のしきい値電圧ＶTHは、予め許容値がＶTHMA≧
ＶTH≧ＲTHMIの範囲となるように決められているものと
する。そして、テスト時において、第１のＮＭＯＳトラ
ンジスタＴM1のゲートに入力される第３基準電圧ＶREF3
は、しきい値電圧ＶTHの最大許容しきい値ＶTHMAとなる
ように設定している。That is, the manufactured NMOS transistor TM
As for the threshold voltage VTH of 1 and TM2, the allowable value is VTHMA ≧
It is assumed that it is determined that VTH ≧ RTHMI. Then, during the test, the third reference voltage VREF3 input to the gate of the first NMOS transistor TM1 is input.
Is set to be the maximum allowable threshold value VTHMA of the threshold voltage VTH.
【００４５】又、テスト時において、第２のＮＭＯＳト
ランジスタＴM2のゲートに入力される第４基準電圧ＶRE
F4は、しきい値電圧ＶTHの最小許容しきい値電圧ＶTHMI
となるように設定している。従って、テスト時におい
て、第１のＮＭＯＳトランジスタＴM1のゲートには、最
大許容しきい値電圧ＶTHMAの第３基準電圧ＶREF3が入力
され、第２のＮＭＯＳトランジスタＴM2のゲートには、
最大許容しきい値電圧ＶTHMIの第４基準電圧ＶREF4が入
力される。During the test, the fourth reference voltage VRE input to the gate of the second NMOS transistor TM2
F4 is the minimum allowable threshold voltage VTHMI of the threshold voltage VTH
Is set so that Therefore, during the test, the third reference voltage VREF3 having the maximum allowable threshold voltage VTHMA is input to the gate of the first NMOS transistor TM1, and the gate of the second NMOS transistor TM2 is
The fourth reference voltage VREF4 having the maximum allowable threshold voltage VTHMI is input.
【００４６】そして、製造された第１のＮＭＯＳトラン
ジスタＴM1のしきい値電圧ＶTHが第３基準電圧ＶREF3
（＝ＶTHMA）以下のとき、第１のＮＭＯＳトランジスタ
ＴM1はオンする。その結果、第１のＮＭＯＳトランジス
タＴM1は、ソース・ドレイン間に１μＡ（測定電流Ｉ2
）が流れ、ドレイン電圧ＶD1が５ボルト以下になる。
ここでは、ドレイン電圧ＶD1が５Ｖのときドレイン電流
が１μＡとなるゲート電圧をしきい値電圧ＶTHと定義し
ている。反対に、第１のＮＭＯＳトランジスタＴM1のし
きい値電圧ＶTHが第３基準電圧ＶREF3を超えるとき、第
１のＮＭＯＳトランジスタＴM1はオフする。その結果、
第１のＮＭＯＳトランジスタＴM1は、ドレイン電圧ＶD1
が５ボルト以上になる。The threshold voltage VTH of the manufactured first NMOS transistor TM1 is equal to the third reference voltage VREF3.
When (= VTHMA) or less, the first NMOS transistor TM1 is turned on. As a result, the first NMOS transistor TM1 has 1 μA (measurement current I2
) Flows and the drain voltage VD1 becomes 5 V or less.
Here, the gate voltage at which the drain current becomes 1 μA when the drain voltage VD1 is 5 V is defined as the threshold voltage VTH. On the contrary, when the threshold voltage VTH of the first NMOS transistor TM1 exceeds the third reference voltage VREF3, the first NMOS transistor TM1 is turned off. as a result,
The first NMOS transistor TM1 has a drain voltage VD1
Is over 5 volts.
【００４７】又、製造された第２のＮＭＯＳトランジス
タＴM2のしきい値電圧ＶTHが第４基準電圧ＶREF4（＝Ｖ
THMI）未満のとき、第２のＮＭＯＳトランジスタＴM2は
オンする。その結果、第２のＮＭＯＳトランジスタＴM2
は、ソース・ドレイン間に１μＡ（測定電流Ｉ2 ）が流
れ、ドレイン電圧ＶD2が５ボルト以下になる。反対に、
第２のＮＭＯＳトランジスタＴM2のしきい値電圧ＶTHが
第４基準電圧ＶREF4以上のとき、第２のＮＭＯＳトラン
ジスタＴM2はオフする。その結果、第２のＮＭＯＳトラ
ンジスタＴM2は、ドレイン電圧ＶD2が５ボルト以上にな
る。Further, the threshold voltage VTH of the manufactured second NMOS transistor TM2 is the fourth reference voltage VREF4 (= V
When less than THMI), the second NMOS transistor TM2 is turned on. As a result, the second NMOS transistor TM2
, 1 μA (measurement current I2) flows between the source and drain, and the drain voltage VD2 becomes 5 V or less. Conversely,
When the threshold voltage VTH of the second NMOS transistor TM2 is equal to or higher than the fourth reference voltage VREF4, the second NMOS transistor TM2 is turned off. As a result, the drain voltage VD2 of the second NMOS transistor TM2 becomes 5 V or more.
【００４８】すなわち、製造されたＮＭＯＳトランジス
タＴM1，ＴM2のしきい値電圧ＶTHが、予め定めた許容値
（ＶTHMA≧ＶTH≧ＶTHMI）の範囲にあるときには、ＮＭ
ＯＳトランジスタＴM1がオンし、ＮＭＯＳトランジスタ
ＴM2がオフすることがわかる。又、しきい値電圧ＶTHが
ＶTH＞ＶTHMAのときには、両ＮＭＯＳトランジスタＴM
1，ＴM2はオフする。さらに、しきい値電圧ＶTHがＶTH
＜ＶTHMIのとき、両ＮＭＯＳトランジスタＴM1，ＴM2は
オンする。That is, when the threshold voltage VTH of the manufactured NMOS transistors TM1 and TM2 is in the range of a predetermined allowable value (VTHMA ≧ VTH ≧ VTHMI), NM
It can be seen that the OS transistor TM1 is turned on and the NMOS transistor TM2 is turned off. When the threshold voltage VTH is VTH> VTHMA, both NMOS transistors TM are
1, TM2 is turned off. Furthermore, the threshold voltage VTH is VTH
When VTHMI, both NMOS transistors TM1 and TM2 are turned on.
【００４９】２個の分圧抵抗Ｒ７，Ｒ８は、直列に接続
されて基準電圧生成回路を形成している。基準電圧生成
回路は、その一端が電源電圧ＶCCの電源線に、他端が電
源電圧ＶSSの電源線に接続されている。そして、テスト
時に、７ボルトの電源電圧ＶCCを用いて基準電圧生成回
路は、分圧抵抗Ｒ７，Ｒ８との間から５ボルトの第５基
準電圧ＶREF5を生成する。この第５基準電圧ＶREF5の５
ボルトという値は、ＮＭＯＳトランジスタＴM1，ＴM2が
オン状態か、オフ状態のいずれの状態にあるどうかを判
断するために設定されている。The two voltage dividing resistors R7 and R8 are connected in series to form a reference voltage generating circuit. One end of the reference voltage generation circuit is connected to the power supply line of the power supply voltage VCC, and the other end is connected to the power supply line of the power supply voltage VSS. Then, at the time of the test, the reference voltage generating circuit generates the fifth reference voltage VREF5 of 5 volts from between the voltage dividing resistors R7 and R8 by using the power supply voltage Vcc of 7 volts. 5 of this fifth reference voltage VREF5
The value of volt is set to determine whether the NMOS transistors TM1 and TM2 are in the on state or the off state.
【００５０】第４コンパレータ４１は、非反転入力端子
に第５基準電圧ＶREF5を入力し、反転入力端子にドレイ
ン電圧ＶD1を入力する。第４コンパレータ４１は、ドレ
イン電圧ＶD1が第５基準電圧ＶREF5を超えるとき（ＶD1
＞ＶREF5）、Ｌレベルの信号を、ドレイン電圧ＶD1が第
５基準電圧ＶREF5以下のとき（ＶD1≦ＶREF5）、Ｈレベ
ルの信号を出力する。第５コンパレータ４２は、非反転
入力端子にドレイン電圧ＶD2を入力し、反転入力端子に
第５基準電圧ＶREF5を入力する。第５コンパレータ４２
は、ドレイン電圧ＶD2が第５基準電圧ＶREF5以上のとき
（ＶD2≧ＶREF2）、Ｈレベルの信号を、ドレイン電圧Ｖ
D2が第５基準電圧ＶREF5未満のとき（ＶD2＜ＶREF5）、
Ｌレベルの信号を出力する。すなわち、製造されたＮＭ
ＯＳトランジスタＴM1，ＴM2のしきい値電圧ＶTHが、予
め定めた許容値（ＶTHMA≧ＶTH≧ＶTHMI）の範囲にある
とき、両コンパレータ４１，４２は、共にＨレベルの信
号を出力する。反対に、許容値（ＶTHMA≧ＶTH≧ＶTHM
I）の範囲から外れたとき、両コンパレータ４１，４２
は、互いに異なるレベルの信号を出力する。The fourth comparator 41 inputs the fifth reference voltage VREF5 to the non-inverting input terminal and the drain voltage VD1 to the inverting input terminal. When the drain voltage VD1 exceeds the fifth reference voltage VREF5 (VD1
> VREF5), an L level signal is output when the drain voltage VD1 is equal to or lower than the fifth reference voltage VREF5 (VD1 ≦ VREF5). The fifth comparator 42 inputs the drain voltage VD2 to the non-inverting input terminal and the fifth reference voltage VREF5 to the inverting input terminal. Fifth comparator 42
When the drain voltage VD2 is equal to or higher than the fifth reference voltage VREF5 (VD2 ≧ VREF2), the H level signal
When D2 is less than the fifth reference voltage VREF5 (VD2 <VREF5),
It outputs an L level signal. That is, the manufactured NM
When the threshold voltage VTH of the OS transistors TM1 and TM2 is within a predetermined allowable value (VTHMA ≧ VTH ≧ VTHMI), both comparators 41 and 42 output an H level signal. On the contrary, the allowable value (VTHMA ≧ VTH ≧ VTHM
When it goes out of the range of I), both comparators 41, 42
Output signals of different levels.
【００５１】ナンド回路４４は、第４及び第５コンパレ
ータ４１，４２の出力信号を入力し、出力端子から第３
の判定信号Ｓ３を出力する。即ち、モニタ用のＮＭＯＳ
トランジスタＴM1，ＴM2のしきい値電圧ＶTHが、ＶTHMA
≧ＶTH≧ＶTHMIの許容範囲にあるとき、第４及び第５コ
ンパレータ４１，４２の出力が共にＨレベルとなり、第
３の判定信号Ｓ３はＬレベルとなる。反対に、許容値
（ＶTHMA≧ＶTH≧ＶTHMI）の範囲から外れたとき、第４
及び第５コンパレータ４１，４２の出力が互いに異なる
レベルの信号を出力するため、第３の判定信号Ｓ３はＨ
レベルとなる。The NAND circuit 44 inputs the output signals of the fourth and fifth comparators 41 and 42, and outputs the third signal from the output terminal.
Output the determination signal S3. That is, NMOS for monitor
The threshold voltage VTH of the transistors TM1 and TM2 is VTHMA
When in the allowable range of ≧ VTH ≧ VTHMI, the outputs of the fourth and fifth comparators 41 and 42 both become H level, and the third determination signal S3 becomes L level. On the contrary, when it is out of the range of the allowable value (VTHMA ≧ VTH ≧ VTHMI), the fourth
And the outputs of the fifth comparators 41 and 42 output signals of different levels, the third determination signal S3 is H
Level.
【００５２】従って、テスト時において第３の判定信号
Ｓ３がＬレベルのとき、モニタ用のＮＭＯＳトランジス
タＴM1，ＴM2が許容範囲で製造されたことがわかる。反
対に、第３の判定信号Ｓ３がＨレベルのとき、モニタ用
のＮＭＯＳトランジスタＴM1，ＴM2が許容範囲から外れ
て製造されたことがわかる。Therefore, it is understood that the NMOS transistors TM1 and TM2 for monitoring are manufactured within the allowable range when the third judgment signal S3 is at the L level during the test. On the contrary, when the third determination signal S3 is at the H level, it can be seen that the monitor NMOS transistors TM1 and TM2 are manufactured out of the allowable range.
【００５３】モニタ用の第３のＮＭＯＳトランジスタＴ
M3は、ゲートが前記アドレス外部入力端子Ａ０に接続さ
れている。そして、前記第１測定モニタ２１で説明した
ように、テスト時に可変電圧電源３７がアドレス外部入
力端子Ａ０に接続され、第３のＮＭＯＳトランジスタＴ
M3のゲートに測定電圧ＶVTが印加される。第３のＮＭＯ
ＳトランジスタＴM3は、そのソースが電源電圧ＶSSの電
源線に接続されている。又、第３のＮＭＯＳトランジス
タＴM3は、ドレインがＮＭＯＳトランジスタＴ９のソー
スに接続されている。ＮＭＯＳトランジスタＴ９のドレ
インは、アドレス外部入力端子Ａ５に接続されている。
そして、テスト時には、アドレス外部入力端子Ａ５に定
電流源４８が接続されるようになっている。ＮＭＯＳト
ランジスタＴ９のゲートは、前記テスト信号Φが入力さ
れる。テスト時には、ＮＭＯＳトランジスタＴ９のゲー
トに、Ｈレベルのテスト信号Φが入力され、ＮＭＯＳト
ランジスタＴ９はオンされる。そして、定電流源４８か
らアドレス外部入力端子Ａ５に測定電流Ｉ4 が流れ込む
ようになっている。測定電流Ｉ4 の値は、本実施例では
１μＡに予め設定されている。Third NMOS transistor T for monitoring
The gate of M3 is connected to the address external input terminal A0. Then, as described in the first measurement monitor 21, the variable voltage power supply 37 is connected to the address external input terminal A0 during the test, and the third NMOS transistor T is connected.
The measurement voltage VVT is applied to the gate of M3. Third NMO
The source of the S transistor TM3 is connected to the power supply line of the power supply voltage VSS. The drain of the third NMOS transistor TM3 is connected to the source of the NMOS transistor T9. The drain of the NMOS transistor T9 is connected to the address external input terminal A5.
During the test, the constant current source 48 is connected to the address external input terminal A5. The test signal Φ is input to the gate of the NMOS transistor T9. During the test, the H-level test signal Φ is input to the gate of the NMOS transistor T9, and the NMOS transistor T9 is turned on. The measuring current I4 flows from the constant current source 48 to the address external input terminal A5. The value of the measurement current I4 is preset to 1 .mu.A in this embodiment.
【００５４】第６コンパレータ４３は、非反転入力端子
に第３のＮＭＯＳトランジスタＴM3のドレイン電圧ＶD3
を入力する。一方、反転入力端子は、前記分圧抵抗Ｒ
７，Ｒ８からの５ボルトの第５基準電圧ＶREF5を入力す
る。そして、テスト時において、可変電圧電源３７の測
定電圧ＶVTを０ボルトから徐々に上昇させる。該電圧Ｖ
VTが、第３のＮＭＯＳトランジスタＴM3のしきい値電圧
ＶTH以上になると、第３のＮＭＯＳトランジスタＴM3は
オンする。第３のＮＭＯＳトランジスタＴM3のオンに基
づいて、ドレイン電圧ＶD3は５ボルト以下になり、第６
コンパレータ４３の出力は、ＨレベルからＬレベルに反
転する。そして、その反転した時点の測定電圧ＶVT（特
に、これをＶVT2 とする) から、モニタ用のＮＭＯＳト
ランジスタＴM3のしきい値電圧ＶTHが求められることに
なる。即ち、求めるしきい値電圧ＶTHをＶTHX とする
と、ＶTHX ＝ＶVT2 となる。The sixth comparator 43 has a non-inverting input terminal to which the drain voltage VD3 of the third NMOS transistor TM3 is supplied.
Enter On the other hand, the inverting input terminal is connected to the voltage dividing resistor R
5. Input the 5 volt fifth reference voltage VREF5 from R8. Then, during the test, the measured voltage VVT of the variable voltage power supply 37 is gradually increased from 0 volt. The voltage V
When VT becomes equal to or higher than the threshold voltage VTH of the third NMOS transistor TM3, the third NMOS transistor TM3 turns on. As the third NMOS transistor TM3 is turned on, the drain voltage VD3 becomes 5 V or less,
The output of the comparator 43 is inverted from H level to L level. Then, the threshold voltage VTH of the monitor NMOS transistor TM3 is obtained from the measured voltage VVT at the time of the inversion (in particular, this is referred to as VVT2). That is, assuming that the required threshold voltage VTH is VTHX, VTHX = VVT2.
【００５５】第６コンパレータ４３の出力は、インバー
タ４５を介して第３の検出信号Ｄ３として出力される。
従って、テスト時において第３の検出信号Ｄ３がＬレベ
ルからＨレベル、又は、ＨレベルからＬレベルに反転し
た時、その時の測定電圧ＶVT2 からＮＭＯＳトランジス
タＴM3のしきい値電圧ＶTHX が求めることができること
がわかる。The output of the sixth comparator 43 is output as a third detection signal D3 via the inverter 45.
Therefore, when the third detection signal D3 is inverted from the L level to the H level or from the H level to the L level during the test, the threshold voltage VTHX of the NMOS transistor TM3 can be obtained from the measured voltage VVT2 at that time. I understand.
【００５６】次に、第４測定ユニット２４について図７
に従って説明する。第４測定ユニット２４は、ＰＭＯＳ
トランジスタをモニタする測定ユニットである。第４測
定ユニット２４は、モニタ素子としての３個の第１〜第
３のＰＭＯＳトランジスタＴM4〜ＴM6、スイッチング素
子としての３個のＮＭＯＳトランジスタＴ１０〜Ｔ１
２、５個の分圧抵抗Ｒ９〜Ｒ１３、３個の第７〜第９コ
ンパレータ５１〜５３、ナンド回路５４及びインバータ
５５とから構成されている。Next, the fourth measuring unit 24 is shown in FIG.
Follow the instructions below. The fourth measurement unit 24 is a PMOS
It is a measurement unit that monitors a transistor. The fourth measurement unit 24 includes three first to third PMOS transistors TM4 to TM6 as monitor elements and three NMOS transistors T10 to T1 as switching elements.
It is composed of two and five voltage dividing resistors R9 to R13, three seventh to ninth comparators 51 to 53, a NAND circuit 54 and an inverter 55.
【００５７】第１のＰＭＯＳトランジスタＴM4は、その
ソースが電源電圧ＶCCの電源線に接続されている。又、
ＰＭＯＳトランジスタＴM4は、ドレインがＮＭＯＳトラ
ンジスタＴ１０のドレインに接続されている。ＮＭＯＳ
トランジスタＴ１０のソースは、アドレス外部入力端子
Ａ６に接続されている。テスト時には、アドレス外部入
力端子Ａ６に定電流源５６が接続される。ＮＭＯＳトラ
ンジスタＴ１０のゲートは、テスト信号Φが入力され
る。The source of the first PMOS transistor TM4 is connected to the power supply line of the power supply voltage Vcc. or,
The drain of the PMOS transistor TM4 is connected to the drain of the NMOS transistor T10. NMOS
The source of the transistor T10 is connected to the address external input terminal A6. During the test, the constant current source 56 is connected to the address external input terminal A6. The test signal Φ is input to the gate of the NMOS transistor T10.
【００５８】従って、テスト時には、ＮＭＯＳトランジ
スタＴ１０のゲートに、Ｈレベルのテスト信号Φが入力
されることになる。その結果、ＮＭＯＳトランジスタＴ
１０はオンし、アドレス外部入力端子Ａ６から定電流源
５６に測定電流Ｉ5 が流れ込むようになっている。測定
電流Ｉ5 の値は、本実施例では１μＡであって、定電流
源５６によって設定されている。Therefore, during the test, the H-level test signal Φ is input to the gate of the NMOS transistor T10. As a result, the NMOS transistor T
10 is turned on, and the measuring current I5 flows from the address external input terminal A6 to the constant current source 56. The value of the measurement current I5 is 1 .mu.A in this embodiment and is set by the constant current source 56.
【００５９】第２のＰＭＯＳトランジスタＴM5は、その
ソースが電源電圧ＶCCの電源線に接続されている。又、
ＰＭＯＳトランジスタＴM2は、ドレインがＮＭＯＳトラ
ンジスタＴ１１のドレインに接続されている。ＮＭＯＳ
トランジスタＴ１１のソースは、アドレス外部入力端子
Ａ７に接続されている。テスト時には、アドレス外部入
力端子Ａ７に定電流源５７が接続される。ＮＭＯＳトラ
ンジスタＴ１１のゲートは、テスト信号Φが入力され
る。The source of the second PMOS transistor TM5 is connected to the power supply line of the power supply voltage Vcc. or,
The drain of the PMOS transistor TM2 is connected to the drain of the NMOS transistor T11. NMOS
The source of the transistor T11 is connected to the address external input terminal A7. During the test, the constant current source 57 is connected to the address external input terminal A7. The test signal Φ is input to the gate of the NMOS transistor T11.
【００６０】従って、テスト時には、ＮＭＯＳトランジ
スタＴ８のゲートに、Ｈレベルのテスト信号Φが入力さ
れることになる。その結果、ＮＭＯＳトランジスタＴ１
１はオンし、アドレス外部入力端子Ａ７から定電流源５
７に測定電流Ｉ6 が流れ込むようになっている。測定電
流Ｉ6 の値は、本実施例では１μＡであって、定電流源
５７によって設定されている。Therefore, during the test, the H-level test signal Φ is input to the gate of the NMOS transistor T8. As a result, the NMOS transistor T1
1 is turned on, and the constant current source 5 is supplied from the address external input terminal A7.
The measuring current I6 flows into 7. The value of the measurement current I6 is 1 .mu.A in this embodiment and is set by the constant current source 57.
【００６１】３個の分圧抵抗Ｒ９〜Ｒ１１は、直列に接
続されて基準電圧生成回路を形成している。基準電圧生
成回路は、その一端が電源電圧ＶCCの電源線に、他端が
電源電圧ＶSSの電源線に接続されている。そして、テス
ト時に、７ボルトの電源電圧ＶCCを用いて基準電圧生成
回路は、分圧抵抗Ｒ９，Ｒ１０との間から第６基準電圧
ＶREF6を生成し、分圧抵抗Ｒ１０，Ｒ１１との間から第
７基準電圧ＶREF7を生成する。第６基準電圧ＶREF6はＰ
ＭＯＳトランジスタＴM4のゲートに入力される。第７基
準電圧ＶREF7はＰＭＯＳトランジスタＴM5のゲートに入
力される。第６及び第７基準電圧ＶREF6，ＶREF7の値
は、予め設定されている。The three voltage dividing resistors R9 to R11 are connected in series to form a reference voltage generating circuit. One end of the reference voltage generation circuit is connected to the power supply line of the power supply voltage VCC, and the other end is connected to the power supply line of the power supply voltage VSS. Then, at the time of the test, the reference voltage generating circuit generates the sixth reference voltage VREF6 from between the voltage dividing resistors R9 and R10 by using the power supply voltage Vcc of 7 V, and the sixth voltage between the voltage dividing resistors R10 and R11. 7 Reference voltage VREF7 is generated. The sixth reference voltage VREF6 is P
It is input to the gate of the MOS transistor TM4. The seventh reference voltage VREF7 is input to the gate of the PMOS transistor TM5. The values of the sixth and seventh reference voltages VREF6 and VREF7 are preset.
【００６２】即ち、製造後のＰＭＯＳトランジスタＴM
4，ＴM5のしきい値電圧ＶTHは、予め許容値がＶTHMA1
≧ＶTH≧ＶTHMI1 の範囲となるように決められているも
のとする。テスト時において、第１のＰＭＯＳトランジ
スタＴM4のゲートに入力される第６基準電圧ＶREF6は、
７ボルトの電源電圧ＶCCからしきい値電圧ＶTHの最小許
容しきい値電圧ＶTHMI1 を引いた値（＝ＶCC−ＶTHMI1
）となるように設定している。又、テスト時におい
て、第２のＰＭＯＳトランジスタＴM5のゲートに入力さ
れる第７基準電圧ＶREF7は、７ボルトの電源電圧ＶCCか
らしきい値電圧ＶTHの最大許容しきい値ＶTHMA1 を引い
た値（＝ＶCC−ＶTHMA1 ）となるように設定している。
従って、テスト時において、第１のＰＭＯＳトランジス
タＴM4のゲートには、第６基準電圧ＶREF6（＝ＶCC−Ｖ
THMI1 ）が入力され、第２のＰＭＯＳトランジスタＴM5
のゲートには、第７基準電圧ＶREF7（＝ＶCC−ＶTHMA1
）が入力される。That is, the manufactured PMOS transistor TM
4, the threshold voltage VTH of TM5 has an allowable value of VTHMA1 in advance.
It is assumed that the range is ≧ VTH ≧ VTHMI1. During the test, the sixth reference voltage VREF6 input to the gate of the first PMOS transistor TM4 is
A value obtained by subtracting the minimum allowable threshold voltage VTHMI1 of the threshold voltage VTH from the power supply voltage VCC of 7 V (= VCC-VTHMI1
) Is set. In the test, the seventh reference voltage VREF7 input to the gate of the second PMOS transistor TM5 is a value obtained by subtracting the maximum allowable threshold VTHMA1 of the threshold voltage VTH from the power supply voltage VCC of 7 volts (= VCC-VTHMA1).
Therefore, during the test, the gate of the first PMOS transistor TM4 has a sixth reference voltage VREF6 (= VCC-V).
THMI1) is input to the second PMOS transistor TM5
The gate of the seventh reference voltage VREF7 (= VCC-VTHMA1
) Is entered.
【００６３】そして、製造された第１のＰＭＯＳトラン
ジスタＴM4のしきい値電圧ＶTHが最小許容値ＶTHMI1 未
満のとき、ＰＭＯＳトランジスタＴM4はオンする。この
とき、第１のＰＭＯＳトランジスタＴM4は、ドレイン電
圧ＶD4が２ボルト（＝ＶCC−５）以上になる。反対に、
ＰＭＯＳトランジスタＴM4のしきい値電圧ＶTHが最小許
容値ＶTHMI1 以上のとき、ＮＭＯＳトランジスタＴM4は
オフする。その結果、ＰＭＯＳトランジスタＴM4に電流
が流れず、ドレイン電圧ＶD4が０ボルトになる。When the threshold voltage VTH of the manufactured first PMOS transistor TM4 is less than the minimum allowable value VTHMI1, the PMOS transistor TM4 is turned on. At this time, the drain voltage VD4 of the first PMOS transistor TM4 becomes 2 volts (= Vcc-5) or more. Conversely,
When the threshold voltage VTH of the PMOS transistor TM4 is equal to or higher than the minimum allowable value VTHMI1, the NMOS transistor TM4 is turned off. As a result, no current flows through the PMOS transistor TM4 and the drain voltage VD4 becomes 0 volt.
【００６４】又、製造された第２のＰＭＯＳトランジス
タＴM5のしきい値電圧ＶTHが最大許容値ＶTHMA1 を越え
るとき、ＰＭＯＳトランジスタＴM5はオフする。その結
果、ＰＭＯＳトランジスタＴM5は、ソース・ドレイン間
に測定電流Ｉ6 が流ず、ドレイン電圧ＶD5が０ボルトに
なる。反対に、ＰＭＯＳトランジスタＴM5のしきい値電
圧ＶTHが最大許容値ＶTHMA1 以下のとき、ＰＭＯＳトラ
ンジスタＴM5はオンする。このとき、ＮＭＯＳトランジ
スタＴM5は、ドレイン電圧ＶD5が２ボルト（＝ＶCC−
５）以上になる。When the threshold voltage VTH of the manufactured second PMOS transistor TM5 exceeds the maximum allowable value VTHMA1, the PMOS transistor TM5 is turned off. As a result, in the PMOS transistor TM5, the measurement current I6 does not flow between the source and drain, and the drain voltage VD5 becomes 0 volt. On the contrary, when the threshold voltage VTH of the PMOS transistor TM5 is less than or equal to the maximum allowable value VTHMA1, the PMOS transistor TM5 turns on. At this time, the drain voltage VD5 of the NMOS transistor TM5 is 2 volts (= VCC-
5) or more.
【００６５】すなわち、製造されたＰＭＯＳトランジス
タＴM4，ＴM5のしきい値電圧ＶTHが、予め定めた許容値
（ＶTHMA1 ≧ＶTH≧ＶTHMI1 ）の範囲にあるときには、
ＰＭＯＳトランジスタＴM4がオフし、ＰＭＯＳトランジ
スタＴM5がオンすることがわかる。又、しきい値電圧Ｖ
THがＶTH＞ＶTHMA1 のときには、両ＰＭＯＳトランジス
タＴM4，ＴM5はオフする。さらに、しきい値電圧ＶTHが
ＶTH＜ＶTHMI1 のとき、両ＰＭＯＳトランジスタＴM4，
ＴM5はオンする。２個の分圧抵抗Ｒ１２，Ｒ１３は、直
列に接続されて基準電圧生成回路を形成している。基準
電圧生成回路は、その一端が電源電圧ＶCCの電源線に、
他端が電源電圧ＶSSの電源線に接続されている。そし
て、テスト時に、７ボルトの電源電圧ＶCCを用いて基準
電圧生成回路は、分圧抵抗Ｒ１２，Ｒ１３との間から２
ボルトの第８基準電圧ＶREF8を生成する。この第８基準
電圧ＶREF8の２ボルトという値は、ＰＭＯＳトランジス
タＴM4，ＴM5がオン状態か、オフ状態のいずれの状態に
あるどうかを判断するために設定されている。That is, when the threshold voltage VTH of the manufactured PMOS transistors TM4 and TM5 is in the range of a predetermined allowable value (VTHMA1 ≧ VTH ≧ VTHMI1),
It can be seen that the PMOS transistor TM4 turns off and the PMOS transistor TM5 turns on. Also, the threshold voltage V
When TH is VTH> VTHMA1, both PMOS transistors TM4 and TM5 are turned off. Further, when the threshold voltage VTH is VTH <VTHMI1, both PMOS transistors TM4,
TM5 turns on. The two voltage dividing resistors R12 and R13 are connected in series to form a reference voltage generating circuit. The reference voltage generation circuit has one end connected to the power supply line of the power supply voltage Vcc,
The other end is connected to the power supply line of the power supply voltage VSS. Then, at the time of the test, the reference voltage generating circuit using the power supply voltage Vcc of 7 V is connected to between the voltage dividing resistors R12 and R13.
Generate an eighth reference voltage VREF8 in volts. The value of 2 volts of the eighth reference voltage VREF8 is set to determine whether the PMOS transistors TM4 and TM5 are in the on state or the off state.
【００６６】第７コンパレータ５１は、非反転入力端子
に第８基準電圧ＶREF8を入力し、反転入力端子にＰＭＯ
ＳトランジスタＴM4のドレイン電圧ＶD4を入力する。第
７コンパレータ５１は、ドレイン電圧ＶD4が第８基準電
圧ＶREF8を超えるとき（ＶD4＞ＶREF8）、Ｌレベルの信
号を、ドレイン電圧ＶD4が第８基準電圧ＶREF8以下のと
き（ＶD4≦ＶREF8）、Ｈレベルの信号を出力する。第８
コンパレータ５２は、非反転入力端子にＰＭＯＳトラン
ジスタＴM5のドレイン電圧ＶD5を入力し、反転入力端子
に第８基準電圧ＶREF8を入力する。第８コンパレータ５
２は、ドレイン電圧ＶD5が第８基準電圧ＶREF8以上のと
き（ＶD5≧ＶREF8）、Ｈレベルの信号を、ドレイン電圧
ＶD5が第８基準電圧ＶREF8未満のとき（ＶD5＜ＶREF
8）、Ｌレベルの信号を出力する。すなわち、製造され
たＰＭＯＳトランジスタＴM4，ＴM5のしきい値電圧ＶTH
が、予め定めた許容値（ＶTHMA1 ≧ＶTH≧ＶTHMI1 ）の
範囲にあるとき、両コンパレータ５１，５２は、共にＨ
レベルの信号を出力する。反対に、許容値（ＶTHMA1 ≧
ＶTH≧ＶTHMI1 ）の範囲から外れたとき、両コンパレー
タ５１，５２は、互いに異なるレベルの信号を出力す
る。The seventh comparator 51 inputs the eighth reference voltage VREF8 to its non-inverting input terminal and PMO to its inverting input terminal.
The drain voltage VD4 of the S transistor TM4 is input. The seventh comparator 51 outputs an L level signal when the drain voltage VD4 exceeds the eighth reference voltage VREF8 (VD4> VREF8) and an H level signal when the drain voltage VD4 is equal to or lower than the eighth reference voltage VREF8 (VD4 ≦ VREF8). The signal of is output. 8th
The comparator 52 receives the drain voltage VD5 of the PMOS transistor TM5 at its non-inverting input terminal and the eighth reference voltage VREF8 at its inverting input terminal. Eighth comparator 5
2 indicates an H level signal when the drain voltage VD5 is equal to or higher than the eighth reference voltage VREF8 (VD5 ≧ VREF8), and when the drain voltage VD5 is lower than the eighth reference voltage VREF8 (VD5 <VREF
8), L level signal is output. That is, the threshold voltage VTH of the manufactured PMOS transistors TM4 and TM5.
Is within a range of a predetermined allowable value (VTHMA1 ≥ VTH ≥ VTHMI1), both comparators 51 and 52 are both H level.
Output level signal. On the contrary, the allowable value (VTHMA1 ≧
When out of the range of VTH ≧ VTHMI1), both comparators 51 and 52 output signals of different levels.
【００６７】ナンド回路５４は、第７及び第８コンパレ
ータ５１，５２の出力信号を入力し、出力端子から第４
の判定信号Ｓ４を出力する。即ち、モニタ用のＰＭＯＳ
トランジスタＴM4，ＴM5のしきい値電圧ＶTHが、ＶTHMA
1 ≧ＶTH≧ＶTHMI1 の許容範囲にあるとき、第７及び第
８コンパレータ５１，５２の出力が共にＨレベルとな
り、第４の判定信号Ｓ４はＬレベルとなる。反対に、許
容値（ＶTHMA1 ≧ＶTH≧ＶTHMI1 ）の範囲から外れたと
き、第７及び第８コンパレータ５１，５２の出力が互い
に異なるレベルの信号を出力するため、第４の判定信号
Ｓ４はＨレベルとなる。The NAND circuit 54 receives the output signals of the seventh and eighth comparators 51 and 52 and outputs the fourth signal from the output terminal.
The determination signal S4 of is output. That is, the PMOS for monitoring
The threshold voltage VTH of the transistors TM4 and TM5 is VTHMA
When 1 ≧ VTH ≧ VTHMI1 is in the allowable range, the outputs of the seventh and eighth comparators 51 and 52 both become H level, and the fourth determination signal S4 becomes L level. On the contrary, when the value is out of the range of the allowable value (VTHMA1 ≥ VTH ≥ VTHMI1), the outputs of the seventh and eighth comparators 51 and 52 output signals of different levels, so that the fourth determination signal S4 is at the H level. Becomes
【００６８】従って、テスト時において第４の判定信号
Ｓ４がＬレベルのとき、モニタ用のＰＭＯＳトランジス
タＴM4，ＴM5が許容範囲で製造されたことがわかる。反
対に、第４の判定信号Ｓ４がＨレベルのとき、モニタ用
のＰＭＯＳトランジスタＴM4，ＴM5が許容範囲から外れ
て製造されたことがわかる。Therefore, it is understood that the monitoring PMOS transistors TM4 and TM5 were manufactured within the allowable range when the fourth determination signal S4 was at the L level during the test. On the contrary, when the fourth determination signal S4 is at H level, it can be seen that the monitoring PMOS transistors TM4 and TM5 are manufactured out of the allowable range.
【００６９】モニタ用の第３のＰＭＯＳトランジスタＴ
M6は、ゲートが前記アドレス外部入力端子Ａ０に接続さ
れている。そして、前記第１測定モニタ２１で説明した
ように、テスト時に可変電圧電源３７がアドレス外部入
力端子Ａ０に接続され、第３のＰＭＯＳトランジスタＴ
M6のゲートに測定電圧ＶVTが印加される。第３のＰＭＯ
ＳトランジスタＴM6は、そのソースが電源電圧ＶCCの電
源線に接続されている。又、第３のＰＭＯＳトランジス
タＴM6は、ドレインがＮＭＯＳトランジスタＴ１２のド
レインに接続されている。ＮＭＯＳトランジスタＴ１２
のソースは、アドレス外部入力端子Ａ８に接続されてい
る。そして、テスト時には、アドレス外部入力端子Ａ８
に定電流源５８が接続されるようになっている。ＮＭＯ
ＳトランジスタＴ１２のゲートは、前記テスト信号Φが
入力される。テスト時には、ＮＭＯＳトランジスタＴ１
２のゲートに、Ｈレベルのテスト信号Φが入力され、Ｎ
ＭＯＳトランジスタＴ１２はオンされる。そして、アド
レス外部入力端子Ａ８から定電流源５８に測定電流Ｉ7
が流れ込むようになっている。測定電流Ｉ7 の値は、本
実施例では１μＡに予め設定されている。Third PMOS transistor T for monitoring
The gate of M6 is connected to the address external input terminal A0. As described in the first measurement monitor 21, the variable voltage power supply 37 is connected to the address external input terminal A0 during the test, and the third PMOS transistor T is connected.
The measurement voltage VVT is applied to the gate of M6. Third PMO
The source of the S transistor TM6 is connected to the power supply line of the power supply voltage VCC. The drain of the third PMOS transistor TM6 is connected to the drain of the NMOS transistor T12. NMOS transistor T12
The source of is connected to the address external input terminal A8. During the test, the address external input terminal A8
A constant current source 58 is connected to the. NMO
The test signal Φ is input to the gate of the S transistor T12. During testing, NMOS transistor T1
The H-level test signal Φ is input to the gate of 2
The MOS transistor T12 is turned on. Then, from the address external input terminal A8 to the constant current source 58, the measured current I7
Is flowing. The value of the measurement current I7 is preset to 1 .mu.A in this embodiment.
【００７０】第９コンパレータ５３は、反転入力端子に
第３のＰＭＯＳトランジスタＴM6のドレイン電圧ＶD6を
入力する。一方、非反転入力端子は、前記分圧抵抗Ｒ１
２，Ｒ１３からの２ボルトの第８基準電圧ＶREF8を入力
する。そして、テスト時において、可変電圧電源３７の
測定電圧ＶVTを０ボルトから徐々に上昇させる。該電圧
ＶVTが、第３のＰＭＯＳトランジスタＴM6のしきい値電
圧ＶTH以上になると、第３のＰＭＯＳトランジスタＴM6
はオフする。第３のＰＭＯＳトランジスタＴM6のオフに
基づいて、ドレイン電圧ＶD6は０ボルトになり、第９コ
ンパレータ５３の出力は、ＬレベルからＨレベルに反転
する。そして、その反転した時点の測定電圧ＶVT（特
に、これをＶVT3 とする) から、モニタ用のＰＭＯＳト
ランジスタＴM6のしきい値電圧ＶTHが求められることに
なる。即ち、求めるしきい値電圧ＶTHをＶTHX とする
と、ＶTHX ＝ＶVT3 となる。The ninth comparator 53 inputs the drain voltage VD6 of the third PMOS transistor TM6 to its inverting input terminal. On the other hand, the non-inverting input terminal is connected to the voltage dividing resistor R1.
2, the second reference voltage VREF8 of 2 volts from R13 is input. Then, during the test, the measured voltage VVT of the variable voltage power supply 37 is gradually increased from 0 volt. When the voltage VVT becomes equal to or higher than the threshold voltage VTH of the third PMOS transistor TM6, the third PMOS transistor TM6
Turn off. When the third PMOS transistor TM6 is turned off, the drain voltage VD6 becomes 0 volt, and the output of the ninth comparator 53 is inverted from the L level to the H level. Then, the threshold voltage VTH of the monitoring PMOS transistor TM6 is obtained from the measured voltage VVT at the time of the reversal (in particular, this is referred to as VVT3). That is, assuming that the required threshold voltage VTH is VTHX, VTHX = VVT3.
【００７１】第９コンパレータ５３の出力は、インバー
タ５５を介して第４の検出信号Ｄ４として出力される。
従って、テスト時において第４の検出信号Ｄ４がＬレベ
ルからＨレベル、又は、ＨレベルからＬレベルに反転し
た時、その時の測定電圧ＶVT3 からＰＭＯＳトランジス
タＴM6のしきい値電圧ＶTHX が求めることができること
がわかる。The output of the ninth comparator 53 is output as a fourth detection signal D4 via the inverter 55.
Therefore, when the fourth detection signal D4 is inverted from the L level to the H level or from the H level to the L level during the test, the threshold voltage VTHX of the PMOS transistor TM6 can be obtained from the measured voltage VVT3 at that time. I understand.
【００７２】又、図８に示すように、コンパレータを構
成するＰＭＯＳトランジスタＴ１３，Ｔ１４，ＰＭＯＳ
トランジスタＴ１５，Ｔ１６及びＮＭＯＳトランジスタ
Ｔ１７，Ｔ１８はそれぞれ対をなし、製造されるとき、
それぞれ対称となるように形成される。従って、プロセ
ス上の誤差が生じても互いに特性は同じであるので、そ
のプロセス上の誤差は吸収され、正確な測定ができる。Further, as shown in FIG. 8, the PMOS transistors T13, T14, and PMOS forming a comparator.
The transistors T15 and T16 and the NMOS transistors T17 and T18 form a pair, respectively, and when manufactured,
It is formed so as to be symmetrical. Therefore, even if a process error occurs, the characteristics are the same, so that the process error is absorbed and accurate measurement can be performed.
【００７３】次に、各測定ユニット２１〜２４に設けら
れたコンパレータ３１〜３３，４１〜４３，５１〜５３
について説明する。図８は、各コンパレータ３１〜３
３，４１〜４３，５１〜５３の電気回路を示す。図８に
示すように、コンパレータは、４個のＰＭＯＳトランジ
スタＴ１３〜Ｔ１６と３個のＮＭＯＳトランジスタＴ１
７〜Ｔ１９とから構成されている。Next, the comparators 31 to 33, 41 to 43, 51 to 53 provided in the respective measuring units 21 to 24.
Will be described. FIG. 8 shows the comparators 31 to 31.
The electric circuits of 3, 41 to 43 and 51 to 53 are shown. As shown in FIG. 8, the comparator includes four PMOS transistors T13 to T16 and three NMOS transistors T1.
7 to T19.
【００７４】ＮＭＯＳトランジスタＴ１７，Ｔ１８は、
互いにソース結合されていて、そのソースはＮＭＯＳト
ランジスタＴ１９のドレインに接続されている。そし
て、ＮＭＯＳトランジスタＴ１７のゲートが非反転入力
端子となり、ＮＭＯＳトランジスタＴ１８のゲートが反
転入力端子となる。又、ＮＭＯＳトランジスタＴ１８の
ドレインが出力入力端子となる。ＮＭＯＳトランジスタ
Ｔ１９は、そのソースが電源電圧ＶSSの電源線に接続さ
れ、ゲートが前記テスト信号Φを入力する。The NMOS transistors T17 and T18 are
The sources are coupled to each other, and the source is connected to the drain of the NMOS transistor T19. The gate of the NMOS transistor T17 serves as a non-inverting input terminal, and the gate of the NMOS transistor T18 serves as an inverting input terminal. Further, the drain of the NMOS transistor T18 serves as an output input terminal. The NMOS transistor T19 has its source connected to the power supply line of the power supply voltage VSS and its gate receiving the test signal Φ.
【００７５】ＮＭＯＳトランジスタＴ１７のドレイン
は、ドレイン結合したＰＭＯＳトランジスタ１３，１４
のドレインに接続されている。ＰＭＯＳトランジスタ１
３，１４のソースは、共に電源電圧ＶCCの電源線に接続
されている。ＰＭＯＳトランジスタ１３のゲートはテス
ト信号Φを入力する。ＰＭＯＳトランジスタ１４は、そ
のドレインとゲートが互いに接続されている。The drain of the NMOS transistor T17 is connected to the drain-coupled PMOS transistors 13 and 14
Connected to the drain of. PMOS transistor 1
The sources of 3 and 14 are both connected to the power supply line of the power supply voltage Vcc. The gate of the PMOS transistor 13 receives the test signal Φ. The drain and gate of the PMOS transistor 14 are connected to each other.
【００７６】ＮＭＯＳトランジスタＴ１８のドレイン
は、ドレイン結合したＰＭＯＳトランジスタ１５，１６
のドレインに接続されている。ＰＭＯＳトランジスタ１
５，１６のソースは、共に電源電圧ＶCCの電源線に接続
されている。ＰＭＯＳトランジスタ１６のゲートはテス
ト信号Φを入力する。ＰＭＯＳトランジスタ１５のゲー
トは、ＰＭＯＳトランジスタ１４のゲートと接続されて
いる。The drain of the NMOS transistor T18 is the drain-coupled PMOS transistors 15 and 16
Connected to the drain of. PMOS transistor 1
The sources of 5 and 16 are both connected to the power supply line of the power supply voltage Vcc. The gate of the PMOS transistor 16 receives the test signal Φ. The gate of the PMOS transistor 15 is connected to the gate of the PMOS transistor 14.
【００７７】そして、テスト時において、Ｈレベルのテ
スト信号Φが出力されると、ＮＭＯＳトランジスタＴ１
９は、オン状態となる。この状態でＮＭＯＳトランジス
タＴ１７のゲート（非反転入力端子）の電圧レベルが、
ＮＭＯＳトランジスタＴ１８のゲート（反転入力端子）
の電圧レベルより高くなると、ＮＭＯＳトランジスタＴ
１７のドレインの電位が下がり、ＰＭＯＳトランジスタ
１４，１５がオンする。このとき、ＮＭＯＳトランジス
タＴ１８のドレインの電位は、ＮＭＯＳトランジスタ１
８のオン抵抗が大きいので、ＮＭＯＳトランジスタＴ１
８のソースの電位より高くなる。従って、出力端子はＨ
レベルの信号を出力することになる。反対に、非反転入
力端子の電圧レベルが、反転入力端子の電圧レベルより
小さくなると、前記とは逆の動作をして出力端子は、Ｌ
レベルの信号を出力することになる。When the H-level test signal Φ is output during the test, the NMOS transistor T1
9 is turned on. In this state, the voltage level of the gate (non-inverting input terminal) of the NMOS transistor T17 becomes
Gate of NMOS transistor T18 (inverting input terminal)
When the voltage level becomes higher than the voltage level of
The potential of the drain of 17 is lowered and the PMOS transistors 14 and 15 are turned on. At this time, the potential of the drain of the NMOS transistor T18 is equal to that of the NMOS transistor 1
Since the ON resistance of 8 is large, the NMOS transistor T1
8 is higher than the source potential. Therefore, the output terminal is H
A level signal will be output. On the contrary, when the voltage level of the non-inverting input terminal becomes lower than the voltage level of the inverting input terminal, the operation opposite to the above is performed and the output terminal becomes L level.
A level signal will be output.
【００７８】図３に示すように、各測定ユニット２１〜
２４の第１〜第４の判定信号Ｓ１〜Ｓ４は、４入力ノア
回路２６に出力される。ノア回路２６は、第１〜第４の
判定信号Ｓ１〜Ｓ４のうち少なくとも１つＨレベルの判
定信号があるとき、即ち各測定ユニット２１〜２４にお
いて、少なくとも１つモニタ素子が規格範囲から外れた
て製造されたとき、Ｌレベルの信号を出力する。As shown in FIG. 3, each measuring unit 21-
The 24 first to fourth determination signals S1 to S4 are output to the 4-input NOR circuit 26. In the NOR circuit 26, at least one of the first to fourth determination signals S1 to S4 has an H level determination signal, that is, in each of the measurement units 21 to 24, at least one monitor element is out of the standard range. When it is manufactured, an L level signal is output.
【００７９】反対に、第１〜第４の判定信号Ｓ１〜Ｓ４
が全てＬレベルのとき、即ち各測定ユニット２１〜２４
において、各モニタ素子が規格範囲内で製造されたと
き、Ｈレベルの信号を出力する。On the contrary, the first to fourth determination signals S1 to S4
Are all at the L level, that is, the measurement units 21 to 24
In, when each monitor element is manufactured within the standard range, it outputs an H level signal.
【００８０】ノア回路２６の出力信号は、第５セレクタ
２５Ｅに出力される。第５セレクタ２５Ｅは、図３に示
すように３個の２入力ナンド回路６１〜６３から構成さ
れている。第１のナンド回路６１は、テスト信号Φとノ
ア回路２６の出力信号とを入力する。第２のナンド回路
６２は、テスト信号バーΦとコラム入出力回路１３から
出力される最下位ビットのリードデータＲＤ0 を入力す
る。The output signal of the NOR circuit 26 is output to the fifth selector 25E. The fifth selector 25E is composed of three 2-input NAND circuits 61 to 63 as shown in FIG. The first NAND circuit 61 inputs the test signal Φ and the output signal of the NOR circuit 26. The second NAND circuit 62 receives the test signal Φ and the read data RD0 of the least significant bit output from the column input / output circuit 13.
【００８１】そして、テスト信号ΦがＨレベルのとき
（テスト時）には、第１のナンド回路６１が選択され、
ノア回路２６の出力信号を反転させた信号が第３のナン
ド回路６３に出力される。この時、第２のナンド回路６
２は、テスト信号バーΦがＬレベルなので、リードデー
タＲＤ0 に関係なく出力はＨレベルのままである。従っ
て、第３のナンド回路６３は、ノア回路２６が出力する
出力信号と同じ信号を出力する。反対に、テスト信号Φ
がＬレベルのとき（非テスト時）には、第２のナンド回
路６２が選択され、リードデータＲＤ0 を反転させた信
号が第３のナンド回路６３に出力される。この時、第１
のナンド回路６１は、テスト信ΦがＬレベルなので、ノ
ア回路２６の出力信号に関係なく出力はＨレベルのまま
である。従って、第３のナンド回路６３は、リードデー
タＲＤ0 と同じ信号を出力する。When the test signal Φ is at H level (during a test), the first NAND circuit 61 is selected,
A signal obtained by inverting the output signal of the NOR circuit 26 is output to the third NAND circuit 63. At this time, the second NAND circuit 6
In No. 2, the test signal bar Φ is at the L level, so the output remains at the H level regardless of the read data RD0. Therefore, the third NAND circuit 63 outputs the same signal as the output signal output from the NOR circuit 26. On the contrary, the test signal Φ
Is at the L level (during non-test), the second NAND circuit 62 is selected and a signal obtained by inverting the read data RD0 is output to the third NAND circuit 63. At this time, the first
In the NAND circuit 61, since the test signal Φ is at L level, the output remains at H level regardless of the output signal of the NOR circuit 26. Therefore, the third NAND circuit 63 outputs the same signal as the read data RD0.
【００８２】第５セレクタ２５Ｅは、入出力バッファ１
６内の出力バッファ１６Ｅに接続されている。出力バッ
ファ１６Ｅの出力端子は、最下位ビットのデータ外部出
力端子Ｏ0 に接続されている。従って、第３のナンド回
路６３の出力信号は、出力バッファ１６Ｅを介して最下
位ビットのデータ外部出力端子Ｏ0 に出力される。即
ち、テスト時には、各測定ユニット２１〜２４の測定結
果がデータ外部出力端子Ｏ0 から出力され、非テスト時
には、メモリセルアレイ１２から読み出されたリードデ
ータＲＤ0 がデータ外部出力端子Ｏ0 から出力される。The fifth selector 25E is connected to the input / output buffer 1
6 is connected to the output buffer 16E. The output terminal of the output buffer 16E is connected to the least significant bit data external output terminal O0. Therefore, the output signal of the third NAND circuit 63 is output to the data external output terminal O0 of the least significant bit via the output buffer 16E. That is, the measurement result of each of the measurement units 21 to 24 is output from the data external output terminal O0 during the test, and the read data RD0 read from the memory cell array 12 is output from the data external output terminal O0 during the non-test.
【００８３】各測定ユニット２１〜２４の第１〜第４の
検出信号Ｄ１〜Ｄ４は、それぞれ対応する第１〜第４セ
レクタ２５Ａ〜２５Ｄに出力される。第１〜第４セレク
タ２５Ａ〜２５Ｄはその回路構成が第５セレクタ２５Ｅ
と同じであるので、簡単に説明する。第１セレクタ２５
Ａは、第１の検出信号Ｄ１と下位５ビット目のリードデ
ータＲＤ5 をテスト信号Φ，バーΦに基づいて選択し出
力バッファ１６Ａに出力する。第２セレクタ２５Ｂは、
第２の検出信号Ｄ２と下位４ビット目のリードデータＲ
Ｄ4 をテスト信号Φ，バーΦに基づいて選択し出力バッ
ファ１６Ｂに出力する。第３セレクタ２５Ｃは、第３の
検出信号Ｄ３と下位２ビット目のリードデータＲＤ2 を
テスト信号Φ，バーΦに基づいて選択し出力バッファ１
６Ｃに出力する。第４セレクタ２５Ｄは、第４の検出信
号Ｄ４と下位２ビット目のリードデータＲＤ1 をテスト
信号Φ，バーΦに基づいて選択し出力バッファ１６Ｄに
出力する。The first to fourth detection signals D1 to D4 of the measuring units 21 to 24 are output to the corresponding first to fourth selectors 25A to 25D. The circuit configuration of the first to fourth selectors 25A to 25D is the fifth selector 25E.
Since it is the same as, it will be explained briefly. First selector 25
A selects the first detection signal D1 and the read data RD5 of the lower 5th bit on the basis of the test signal Φ and the bar Φ and outputs it to the output buffer 16A. The second selector 25B is
Second detection signal D2 and read data R of the lower 4th bit
D4 is selected based on the test signal .PHI. And bar .PHI. And output to the output buffer 16B. The third selector 25C selects the third detection signal D3 and the read data RD2 of the lower second bit based on the test signal Φ and the bar Φ, and outputs the output buffer 1
Output to 6C. The fourth selector 25D selects the fourth detection signal D4 and the read data RD1 of the lower second bit based on the test signal Φ and bar Φ, and outputs it to the output buffer 16D.
【００８４】そして、入出力バッファ１６内の各出力バ
ッファ１６Ａ〜１６Ｄは、対応するデータ外部出力端子
Ｏ4 〜Ｏ1 に接続されている。従って、テスト時には、
各測定ユニット２１〜２４の検出信号Ｄ１〜Ｄ４がデー
タ外部出力端子Ｏ4 〜Ｏ1 から出力され、非テスト時に
は、メモリセルアレイ１２から読み出されたリードデー
タＲＤ4 〜Ｄ1 がデータ外部出力端子Ｏ4 〜Ｏ1 から出
力されることになる。The output buffers 16A to 16D in the input / output buffer 16 are connected to the corresponding data external output terminals O4 to O1. Therefore, during testing,
The detection signals D1 to D4 of the measurement units 21 to 24 are output from the data external output terminals O4 to O1, and the read data RD4 to D1 read from the memory cell array 12 are output from the data external output terminals O4 to O1 when not in test. Will be output.
【００８５】このように本実施例のＤＲＡＭ１０は、メ
モリセルアレイ１２，ロウデコーダ１３等の内部回路と
ともに、モニタ素子測定回路部１８を合わせてチップ１
１上に形成した。そして、第１及び第２測定ユニット２
１，２２において、チップ１１上に形成されるメモリセ
ルアレイ１２，ロウデコーダ１３等の内部回路に使用さ
れる抵抗素子と同じプロセスで形成される抵抗ＲM が規
格範囲内にあるかどうか判定することができるととも
に、その時の抵抗ＲM の抵抗値を検出することができ
る。又、第３測定ユニット２３において、チップ１１上
に形成されるメモリセルアレイ１２，ロウデコーダ１３
等の内部回路に使用される各ＮＭＯＳトランジスタと同
じプロセスで形成されるモニタ用のＮＭＯＳトランジス
タＴM1〜ＴM3についてＮＭＯＳトランジスタＴM1，ＴM3
が規格範囲内にあるかどうか判定することができるとと
もに、その時のＮＭＯＳトランジスタＴM3のしきい値電
圧を検出することができる。さらに、第４測定ユニット
２４において、チップ１１上に形成されるメモリセルア
レイ１２，ロウデコーダ１３等の内部回路に使用される
各ＰＭＯＳトランジスタと同じプロセスで形成されるモ
ニタ用のＰＭＯＳトランジスタＴM4〜ＴM6についてＰＭ
ＯＳトランジスタＴM4，ＴM5が規格範囲内にあるかどう
か判定することができるとともに、その時のＰＭＯＳト
ランジスタＴM6のしきい値電圧を検出することができ
る。As described above, the DRAM 10 of this embodiment includes the internal circuit such as the memory cell array 12, the row decoder 13 and the monitor element measuring circuit section 18 together with the chip 1.
Formed on 1. Then, the first and second measurement units 2
1 and 22, it is possible to determine whether the resistance RM formed in the same process as the resistance element used in the internal circuit such as the memory cell array 12 and the row decoder 13 formed on the chip 11 is within the standard range. It is possible to detect the resistance value of the resistor RM at that time. In the third measurement unit 23, the memory cell array 12 and the row decoder 13 formed on the chip 11 are also included.
For monitoring NMOS transistors TM1 to TM3 formed in the same process as the NMOS transistors used in the internal circuits such as NMOS transistors TM1 and TM3
Is within the standard range, and the threshold voltage of the NMOS transistor TM3 at that time can be detected. Further, in the fourth measurement unit 24, the monitoring PMOS transistors TM4 to TM6 formed in the same process as the PMOS transistors used in the internal circuits such as the memory cell array 12 and the row decoder 13 formed on the chip 11 are described. PM
Whether or not the OS transistors TM4 and TM5 are within the standard range can be determined, and the threshold voltage of the PMOS transistor TM6 at that time can be detected.
【００８６】しかも、各測定ユニット２１〜２４は、ア
ドレス外部入力端子Ａ０〜Ａ８からテストのための測定
信号を入力し、その測定結果は、セレクタ２５Ａ〜２５
Ｅ及び入出力バッファ１６に設けた出力バッファ１６Ａ
〜１６Ｅを介してデータ外部出力端子に出力するように
した。従って、パッケージした後の製品の段階でもテス
タ装置を使って製品検査を行うことができる。Moreover, each of the measurement units 21 to 24 inputs a measurement signal for a test from the address external input terminals A0 to A8, and the measurement result is selected by the selectors 25A to 25A.
E and output buffer 16A provided in the input / output buffer 16
Output to the data external output terminal via ~ 16E. Therefore, the product inspection can be performed using the tester device even at the product stage after packaging.
【００８７】又、各外部入力端子Ａ０〜Ａ８、バーＲＡ
Ｓ及び外部出力端子Ｏ０〜Ｏ４等と結線されるチップ上
に形成された対応する各入力パッド及び出力パッドにプ
ローブを当て、同プローブを介してテスタ装置に接続す
ることもできる。従って、この場合にはダイシング前の
ウェハ上に形成された段階のＤＲＡＭ１０について検査
することができる。Further, each external input terminal A0-A8, bar RA
It is also possible to apply a probe to each corresponding input pad and output pad formed on the chip connected to S and the external output terminals O0 to O4, etc., and connect to the tester device via the probe. Therefore, in this case, the DRAM 10 at the stage of being formed on the wafer before dicing can be inspected.
【００８８】さらに、モニタ素子測定回路部１８はＤＲ
ＡＭ１０の一部として合わせてチップ１１上に形成した
ので、従来のように、１枚のウェハにモニタ素子測定用
の半導体チップを設ける必要がなく、１枚のウェハ当た
りの半導体集積回路装置の有効数を上げることができ
る。Further, the monitor element measuring circuit section 18 is DR
Since it is formed on the chip 11 together as a part of the AM 10, it is not necessary to provide a semiconductor chip for monitor element measurement on one wafer as in the conventional case, and the semiconductor integrated circuit device per wafer is effective. You can increase the number.
【００８９】さらに又、本実施例では、モニタ素子測定
回路部１８にセレクタ２５Ａ〜２５Ｅを設け、モード判
定回路２０からのテスト信号Φ，バーΦにて各判定信号
及び検出信号とリードデータを選択し出力バッファ１６
Ａ〜１６Ｅに出力するようにした。従って、モニタ素子
測定回路部１８に専用の出力バッファを設けなくても済
みその分だけ回路規模を小さくすることができる。しか
も、ＤＲＡＭ１０として使用するときにはセレクタ２５
Ａ〜２５Ｅによりリードデータが出力バッファ１６Ａ〜
１６Ｅに出力されるので、ＤＲＡＭ１０の本来の動作に
支障をきたすことはない。Furthermore, in the present embodiment, the monitor element measuring circuit section 18 is provided with selectors 25A to 25E, and each judgment signal and detection signal and read data are selected by the test signal Φ and bar Φ from the mode judgment circuit 20. Output buffer 16
The output is made to A to 16E. Therefore, it is not necessary to provide a dedicated output buffer in the monitor element measuring circuit section 18, and the circuit scale can be reduced accordingly. Moreover, when used as the DRAM 10, the selector 25
Read data is output from A to 25E and output buffer 16A to
Since it is output to 16E, it does not hinder the original operation of the DRAM 10.
【００９０】尚、本実施例のモニタ素子測定回路部１８
は、第１〜第４測定ユニット２４Ａ〜２４Ｅを形成した
が、例えばいずれか１つだけ設けたり、第１及び第２測
定ユニット２１，２２のみ、第１及び第３測定ユニット
２１，２３のみ、第１及び第４測定ユニット２１，２４
のみ、第３及び第４測定ユニット２３，２４のみ、又は
第１〜第４測定ユニット２４Ａ〜２４Ｅのうちいずれか
１つをなくしたりして実施してもよい。The monitor element measuring circuit section 18 of the present embodiment.
Formed the first to fourth measurement units 24A to 24E, but for example, only one of them is provided, only the first and second measurement units 21 and 22, only the first and third measurement units 21 and 23, First and fourth measuring units 21, 24
Only, the third and fourth measurement units 23 and 24, or any one of the first to fourth measurement units 24A to 24E may be eliminated.
【００９１】又、前記実施例では、モニタ素子測定回路
部１８はＤＲＡＭ１０に設けたが、スタティックＲＡ
Ｍ、マイクロプロセッサ、ＰＬＬシンセサイザ等その他
の半導体集積回路装置に具体化してもよい。In the above embodiment, the monitor element measuring circuit section 18 is provided in the DRAM 10, but the static RA
It may be embodied in another semiconductor integrated circuit device such as M, a microprocessor, a PLL synthesizer, or the like.
【００９２】さらに、本実施例では、セレクタ２４Ａ〜
２４Ｅを出力バッファ１６Ａ〜１６Ｅの入力段側に設け
たが、これを出力段側に設けてもよい。この場合、各リ
ードデータはは直接に出力バッファ１６Ａ〜１６Ｅに入
力され、同出力バッファ１６Ａ〜１６Ｅを介してセレク
タ２４Ａ〜２４Ｅに出力されることになる。Further, in this embodiment, the selectors 24A to 24A.
Although 24E is provided on the input stage side of the output buffers 16A to 16E, it may be provided on the output stage side. In this case, each read data is directly input to the output buffers 16A to 16E and output to the selectors 24A to 24E via the output buffers 16A to 16E.
【００９３】さらに又、第３測定ユニット２３におい
て、ＮＭＯＳトランジスタの規格内にあるかどうかの判
定検査のために、２つのＮＭＯＳトランジスタＴM1，Ｔ
M2を備えたが、１つ、例えばＮＭＯＳトランジスタＴM1
だけ設けて判定検査をするようにしてもよい。この場
合、基準電圧ＶREF1，ＶREF2を外部からＮＭＯＳトラン
ジスタＴM1のゲートに印加する構成にする必要があると
ともに、検査を二回行う必要がある。しかし、他のＮＭ
ＯＳトランジスタＴM2及びこれに付随する回路がなくな
るので、モニタ素子測定回路部１８の回路規模を小さく
することができる。勿論、同様に第４測定ユニット２４
においても１つ、例えばＰＭＯＳトランジスタＴM3だけ
設けて判定検査をするようにしてもよく、同様な効果を
得ることができる。Furthermore, in the third measuring unit 23, in order to check whether the NMOS transistors are within the specifications, the two NMOS transistors TM1 and T1 are used.
M2 provided, but one, for example NMOS transistor TM1
You may make it provide only and perform a judgment inspection. In this case, it is necessary to apply the reference voltages VREF1 and VREF2 to the gate of the NMOS transistor TM1 from the outside, and it is necessary to perform the inspection twice. But other NM
Since the OS transistor TM2 and the circuit associated therewith are eliminated, the circuit scale of the monitor element measurement circuit unit 18 can be reduced. Of course, similarly, the fourth measurement unit 24
Also in this case, only one, for example, the PMOS transistor TM3 may be provided to perform the determination test, and the same effect can be obtained.
【００９４】又、本実施例では、モード判定回路２０は
バーＲＡＳ外部入力端子に接続され、テスト時にテスト
電圧ＶTESTを入力してテスト信号Φ、バーΦを生成し
た。これを、バーＲＡＳ外部入力端子以外の外部入力端
子とモード判定回路２０と接続するようにしてテスト電
圧ＶTESTを入力するようにしてもよい。さらに、半導体
集積回路装置に余分な使用されない外部入力端子が存在
する場合、その外部入力端子から直接テスト信号Φ、バ
ーΦを入力させるようにしてもよい。この場合、モード
判定回路２０がなくなり、モニタ素子測定回路部１８の
回路規模を小さくすることができる。 （第二実施例）次に、ＮＭＯＳトランジスタの飽和ドレ
イン電流をモニタするためのモニタ素子測定回路部につ
いて説明する。本実施例では、測定ユニットに特徴があ
るので測定ユニットについて説明する。また、説明の便
宜上、第一実施例のＤＲＡＭ１０の第１測定ユニット２
１の部分を本実施例の第５測定ユニットに置き換えて説
明する。Further, in this embodiment, the mode determination circuit 20 is connected to the bar RAS external input terminal, and the test voltage VTEST is input during the test to generate the test signal Φ and bar Φ. The test voltage VTEST may be input by connecting this to an external input terminal other than the RAS external input terminal and the mode determination circuit 20. Further, when the semiconductor integrated circuit device has an extra unused external input terminal, the test signal Φ and the bar Φ may be directly input from the external input terminal. In this case, the mode determination circuit 20 is eliminated, and the circuit scale of the monitor element measurement circuit unit 18 can be reduced. (Second Embodiment) Next, a monitor element measuring circuit portion for monitoring the saturated drain current of the NMOS transistor will be described. In the present embodiment, the measuring unit will be described because it has a characteristic. Further, for convenience of explanation, the first measurement unit 2 of the DRAM 10 of the first embodiment.
Description will be made by replacing the part 1 with the fifth measurement unit of the present embodiment.
【００９５】第５測定ユニット７１は、ＮＭＯＳトラン
ジスタをモニタする測定ユニットである。図９に示すよ
うに、第５測定ユニット７１は、モニタ素子としての２
個の第４，５のＮＭＯＳトランジスタＴM7, ＴM8、スイ
ッチング素子としての２個のＮＭＯＳトランジスタＴ１
３，Ｔ１４、４個の分圧抵抗Ｒ１４〜Ｒ１７、２個の第
１０及び第１１コンパレータ７２，７３及びナンド回路
７４とから構成されている。The fifth measuring unit 71 is a measuring unit for monitoring the NMOS transistor. As shown in FIG. 9, the fifth measurement unit 71 includes a monitor element
4th and 5th NMOS transistors TM7 and TM8, and 2 NMOS transistors T1 as switching elements
3, T14, four voltage dividing resistors R14 to R17, two tenth and eleventh comparators 72 and 73, and a NAND circuit 74.
【００９６】第４のＮＭＯＳトランジスタＴM7は、その
ソースが電源電圧ＶSSの電源線に接続されている。又、
第４のＮＭＯＳトランジスタＴM7は、ドレインがＮＭＯ
ＳトランジスタＴ１３のソースに接続されている。ＮＭ
ＯＳトランジスタＴ１３のドレインは、アドレス外部入
力端子Ａ０に接続されている。そして、テスト時には、
アドレス外部入力端子Ａ０に定電流源６５が接続される
ようになっている。ＮＭＯＳトランジスタＴ１３のゲー
トは、前記テスト信号Φが入力される。The source of the fourth NMOS transistor TM7 is connected to the power supply line of the power supply voltage VSS. or,
The drain of the fourth NMOS transistor TM7 is NMO.
It is connected to the source of the S transistor T13. NM
The drain of the OS transistor T13 is connected to the address external input terminal A0. And during the test,
The constant current source 65 is connected to the address external input terminal A0. The test signal Φ is input to the gate of the NMOS transistor T13.
【００９７】従って、テスト時には、ＮＭＯＳトランジ
スタＴ１３のゲートに、Ｈレベルのテスト信号Φが入力
されることになる。その結果、ＮＭＯＳトランジスタＴ
１３はオンし、定電流源７５からアドレス外部入力端子
Ａ０に第１の基準電流ＩREF1が流れ込むようになってい
る。Therefore, during the test, the H-level test signal Φ is input to the gate of the NMOS transistor T13. As a result, the NMOS transistor T
13 is turned on, and the first reference current IREF1 flows from the constant current source 75 to the address external input terminal A0.
【００９８】第５のＮＭＯＳトランジスタＴM8は、その
ソースが電源電圧ＶSSの電源線に接続されている。又、
第５のＮＭＯＳトランジスタＴM8は、ドレインがＮＭＯ
ＳトランジスタＴ１４のソースに接続されている。ＮＭ
ＯＳトランジスタＴ１４のドレインは、アドレス外部入
力端子Ａ１に接続されている。そして、テスト時には、
アドレス外部入力端子Ａ１に定電流源７６が接続される
ようになっている。ＮＭＯＳトランジスタＴ１４のゲー
トは、前記テスト信号Φが入力される。The source of the fifth NMOS transistor TM8 is connected to the power supply line of the power supply voltage VSS. or,
The drain of the fifth NMOS transistor TM8 is NMO
It is connected to the source of the S transistor T14. NM
The drain of the OS transistor T14 is connected to the address external input terminal A1. And during the test,
A constant current source 76 is connected to the address external input terminal A1. The test signal Φ is input to the gate of the NMOS transistor T14.
【００９９】従って、テスト時には、ＮＭＯＳトランジ
スタＴ１４のゲートに、Ｈレベルのテスト信号Φが入力
されることになる。その結果、ＮＭＯＳトランジスタＴ
１４はオンし、定電流源７６からアドレス外部入力端子
Ａ１に第２の基準電流ＩREF2が流れ込むようになってい
る。Therefore, during the test, the H-level test signal Φ is input to the gate of the NMOS transistor T14. As a result, the NMOS transistor T
14 is turned on, and the second reference current IREF2 flows from the constant current source 76 to the address external input terminal A1.
【０１００】第１，２の基準電流ＩREF1，ＩREF2の値
は、予め設定されている。即ち、製造後のＮＭＯＳトラ
ンジスタＴM7，ＴM8の飽和ドレイン電流ＩDSは、予め許
容値がＩDSMA≧ＩDS≧ＩDSMIの範囲となるように決めら
れているものとする。The values of the first and second reference currents IREF1 and IREF2 are preset. That is, it is assumed that the saturated drain current IDS of the manufactured NMOS transistors TM7 and TM8 is determined in advance such that the allowable value is in the range of IDSMA ≧ IDS ≧ IDSMI.
【０１０１】そして、テスト時において、第４のＮＭＯ
ＳトランジスタＴM7のドレインに入力される第１基準電
流ＩREF1は、飽和ドレイン電流ＩDSの最小飽和ドレイン
電流ＩDSMIとなるように設定している。Then, in the test, the fourth NMO
The first reference current IREF1 input to the drain of the S transistor TM7 is set to be the minimum saturated drain current IDSMI of the saturated drain current IDS.
【０１０２】又、テスト時において、第５のＮＭＯＳト
ランジスタＴM8のドレインに入力される第２基準電流Ｉ
REF2は、飽和ドレイン電流ＩDSの最大飽和ドレイン電流
ＩDSMAとなるように設定している。In the test, the second reference current I input to the drain of the fifth NMOS transistor TM8
REF2 is set so as to be the maximum saturated drain current IDSMA of the saturated drain current IDS.
【０１０３】従って、テスト時において、第４のＮＭＯ
ＳトランジスタＴM7のドレインには、最小飽和ドレイン
電流ＩDSMIの第１基準電流ＩREF1が入力され、第５のＮ
ＭＯＳトランジスタＴM8のドレインには、最大飽和ドレ
イン電流ＩDSMAの第２基準電流ＩREF2が入力される。Therefore, during the test, the fourth NMO
The first reference current IREF1 of the minimum saturation drain current IDSMI is input to the drain of the S transistor TM7, and the fifth Nth
The second reference current IREF2 of the maximum saturated drain current IDSMA is input to the drain of the MOS transistor TM8.
【０１０４】２個の分圧抵抗Ｒ１４，Ｒ１５は、直列に
接続されて基準電圧生成回路を形成している。基準電圧
生成回路は、その一端が電源電圧ＶCCの電源線に、他端
が電源電圧ＶSSの電源線に接続されている。そして、テ
スト時に、７Ｖの電源電圧ＶCCを用いて基準電圧生成回
路は、分圧抵抗Ｒ１４，Ｒ１５との間から５Ｖの第９基
準電圧ＶREF9を生成する。そして、第９基準電圧ＶREF9
をＮＭＯＳトランジスタＴM7，ＴM8のそれぞれのゲート
に入力する。The two voltage dividing resistors R14 and R15 are connected in series to form a reference voltage generating circuit. One end of the reference voltage generation circuit is connected to the power supply line of the power supply voltage VCC, and the other end is connected to the power supply line of the power supply voltage VSS. Then, at the time of the test, the reference voltage generation circuit uses the power supply voltage Vcc of 7V to generate the fifth reference voltage VREF9 of 5V from between the voltage dividing resistors R14 and R15. Then, the ninth reference voltage VREF9
Is input to the gates of the NMOS transistors TM7 and TM8.
【０１０５】そして、製造された第４のＮＭＯＳトラン
ジスタＴM7の飽和ドレイン電流ＩDSが第１基準電流ＩRE
F1（＝ＩDSMI）未満のとき、第４のＮＭＯＳトランジス
タＴM7のドレイン電圧ＶD7は５Ｖを越えた値となる。反
対に、第４のＮＭＯＳトランジスタＴM7の飽和ドレイン
電流ＩDSが第１基準電流ＩREF1（＝ＩDSMI）以上のと
き、第４のＮＭＯＳトランジスタＴM7のドレイン電圧Ｖ
D7は５Ｖ以下になる。Then, the saturated drain current IDS of the manufactured fourth NMOS transistor TM7 is equal to the first reference current IRE.
When it is less than F1 (= IDSMI), the drain voltage VD7 of the fourth NMOS transistor TM7 becomes a value exceeding 5V. On the contrary, when the saturated drain current IDS of the fourth NMOS transistor TM7 is equal to or higher than the first reference current IREF1 (= IDSMI), the drain voltage V of the fourth NMOS transistor TM7 is increased.
D7 becomes 5V or less.
【０１０６】又、製造された第５のＮＭＯＳトランジス
タＴM8の飽和ドレイン電流ＩDSが第２基準電流ＩREF2
（＝ＩDSMA）以下のとき、第５のＮＭＯＳトランジスタ
ＴM8のドレイン電圧ＶD8は５Ｖ以上になる。反対に、第
５のＮＭＯＳトランジスタＴM8の飽和ドレイン電流ＩDS
が第１基準電流ＩREF2（＝ＩDSMA）を越えるとき、第５
のＮＭＯＳトランジスタＴM8のドレイン電圧ＶD8は５Ｖ
未満になる。The saturation drain current IDS of the manufactured fifth NMOS transistor TM8 is equal to the second reference current IREF2.
When (= IDSMA) or less, the drain voltage VD8 of the fifth NMOS transistor TM8 becomes 5V or more. On the contrary, the saturation drain current IDS of the fifth NMOS transistor TM8
Is greater than the first reference current IREF2 (= IDSMA), the fifth
The drain voltage VD8 of the NMOS transistor TM8 is 5V
Less than
【０１０７】すなわち、製造されたＮＭＯＳトランジス
タＴM7，ＴM8の飽和ドレイン電流ＩDSが、予め定めた許
容値（ＩDSMA≧ＩDS≧ＩDSMI）の範囲にあるときは、Ｎ
ＭＯＳトランジスタＴM7のドレイン電圧ＶD7が５Ｖ以下
になり、ＮＭＯＳトランジスタＴM8のドレイン電圧ＶD8
が５Ｖ以上になることがわかる。又、飽和ドレイン電流
ＩDSがＩDS＞ＩDSMAのときには、両ＮＭＯＳトランジス
タＴM7，ＴM8のドレイン電圧ＶD7，ＶD8が５Ｖ未満にな
る。さらに、飽和ドレイン電流ＩDSがＩDS＜ＩDSMIのと
きには、両ＮＭＯＳトランジスタＴM7，ＴM8のドレイン
電圧ＶD7，ＶD8が５Ｖを越える値になる。That is, when the saturation drain current IDS of the manufactured NMOS transistors TM7 and TM8 is within a predetermined allowable value (IDSMA ≧ IDS ≧ IDSMI), N
The drain voltage VD7 of the MOS transistor TM7 becomes 5V or less, and the drain voltage VD8 of the NMOS transistor TM8
It turns out that the voltage becomes 5 V or more. When the saturated drain current IDS is IDS> IDSMA, the drain voltages VD7 and VD8 of both NMOS transistors TM7 and TM8 are less than 5V. Further, when the saturated drain current IDS is IDS <IDSMI, the drain voltages VD7 and VD8 of both NMOS transistors TM7 and TM8 exceed 5V.
【０１０８】２個の分圧抵抗Ｒ１６，Ｒ１７は、直列に
接続されて基準電圧生成回路を形成している。基準電圧
生成回路は、その一端が電源電圧ＶCCの電源線に、他端
が電源電圧ＶSSの電源線に接続されている。そして、テ
スト時に、７Ｖの電源電圧ＶCCを用いて基準電圧生成回
路は、分圧抵抗Ｒ１６，Ｒ１７との間から５Ｖの第１０
基準電圧ＶREF10 を生成する。この第１０基準電圧ＶRE
F10 の５Ｖという値は、ＮＭＯＳトランジスタＴM7，Ｔ
M8のそれぞれのドレイン電圧ＶD7，ＶD8が５Ｖよりも大
きいか小さいかを判断するために設定されている。The two voltage dividing resistors R16 and R17 are connected in series to form a reference voltage generating circuit. One end of the reference voltage generation circuit is connected to the power supply line of the power supply voltage VCC, and the other end is connected to the power supply line of the power supply voltage VSS. Then, at the time of the test, the reference voltage generating circuit uses the power supply voltage Vcc of 7V and the tenth voltage of 5V from between the voltage dividing resistors R16 and R17.
The reference voltage VREF10 is generated. This tenth reference voltage VRE
The value of 5V of F10 is the NMOS transistor TM7, T
It is set to determine whether the drain voltage VD7, VD8 of each M8 is larger or smaller than 5V.
【０１０９】第１０コンパレータ７２は、反転外部入力
端子にドレイン電圧ＶD7を入力し、非反転外部入力端子
に第１０基準電圧ＶREF10 を入力する。第１０コンパレ
ータ７２は、ドレイン電圧ＶD7が第１０基準電圧ＶREF1
0 を越えるとき（ＶD7＞ＶREF10 ）、Ｌレベルの信号
を、ドレイン電圧ＶD7が第１０基準電圧ＶREF10 以下の
とき（ＶD7≦ＶREF10 ）、Ｈレベルの信号を出力する。
第１１コンパレータ７３は、非反転外部入力端子にドレ
イン電圧ＶD8を入力し、反転外部入力端子に第１０基準
電圧ＶREF10 を入力する。第１１コンパレータ７３は、
ドレイン電圧ＶD8が第１０基準電圧ＶREF10 以上のとき
（ＶD8≧ＶREF10 ）、Ｈレベルの信号を、ドレイン電圧
ＶD8が第１０基準電圧ＶREF10 未満のとき（ＶD8＜ＶRE
F10 ）、Ｌレベルの信号を出力する。すなわち、製造さ
れたＮＭＯＳトランジスタＴM7，ＴM8の飽和ドレイン電
流ＩDSが、予め定めた許容値（ＩDSMA≧ＩDS≧ＩDSMI）
の範囲にあるとき、両コンパレータ７２，７３は、共に
Ｈレベルの信号を出力する。反対に、許容値（ＩDSMA≧
ＩDS≧ＩDSMI）の範囲から外れたとき、両コンパレータ
７２，７３は、互いに異なるレベルの信号を出力する。The tenth comparator 72 inputs the drain voltage VD7 to its inverting external input terminal and the tenth reference voltage VREF10 to its non-inverting external input terminal. In the tenth comparator 72, the drain voltage VD7 is the tenth reference voltage VREF1.
When it exceeds 0 (VD7> VREF10), an L level signal is output, and when the drain voltage VD7 is equal to or lower than the tenth reference voltage VREF10 (VD7≤VREF10), an H level signal is output.
The eleventh comparator 73 inputs the drain voltage VD8 to the non-inverting external input terminal and the tenth reference voltage VREF10 to the inverting external input terminal. The eleventh comparator 73 is
When the drain voltage VD8 is equal to or higher than the tenth reference voltage VREF10 (VD8 ≧ VREF10), an H level signal is output, and when the drain voltage VD8 is less than the tenth reference voltage VREF10 (VD8 <VRE
F10), L level signal is output. That is, the saturation drain current IDS of the manufactured NMOS transistors TM7 and TM8 has a predetermined allowable value (IDSMA ≧ IDS ≧ IDSMI).
When in the range, both comparators 72 and 73 both output an H level signal. On the contrary, the allowable value (IDSMA ≧
When out of the range of (IDS ≧ IDSMI), both comparators 72 and 73 output signals of different levels.
【０１１０】ナンド回路７４は、第１０，１１コンパレ
ータ７２，７３の出力信号を入力し、出力端子から第５
の判定信号Ｓ５を出力する。即ちモニタ用のＮＭＯＳト
ランジスタＴM7，ＴM8の飽和ドレイン電流ＩDSが、ＩDS
MA≧ＩDS≧ＩDSMIの許容範囲にあるとき、第１０，１１
コンパレータ７２，７３の出力が共にＨレベルとなり、
第５の判定信号Ｓ５はＬレベルとなる。反対に、許容値
（ＩDSMA≧ＩDS≧ＩDSMI）の範囲から外れたとき、第１
０，１１コンパレータ７２，７３の出力が互いに異なる
レベルの信号を出力するため、第５の判定信号Ｓ５はＨ
レベルとなる。The NAND circuit 74 inputs the output signals of the tenth and eleventh comparators 72 and 73, and outputs the fifth signal from the output terminal.
The determination signal S5 of is output. That is, the saturated drain current IDS of the monitor NMOS transistors TM7 and TM8 is IDS
When MA ≧ IDS ≧ IDSMI is within the allowable range, the tenth and eleventh
The outputs of the comparators 72 and 73 both become H level,
The fifth determination signal S5 becomes L level. On the contrary, when the value is out of the range of the allowable value (IDSMA ≧ IDS ≧ IDSMI), the first
Since the outputs of the 0, 11 comparators 72, 73 output signals of different levels, the fifth determination signal S5 is H level.
Level.
【０１１１】従って、テスト時においては第５の判定信
号Ｓ５がＬレベルのとき、モニタ用のＮＭＯＳトランジ
スタＴM7，ＴM8が許容範囲で製造されたことがわかる。
反対に、第５の判定信号Ｓ５がＨレベルのとき、モニタ
用のＮＭＯＳトランジスタＴM7，ＴM8が許容範囲から外
れて製造されたことがわかる。Therefore, in the test, when the fifth judgment signal S5 is at L level, it is understood that the monitor NMOS transistors TM7 and TM8 are manufactured within the allowable range.
On the contrary, when the fifth judgment signal S5 is at the H level, it can be seen that the monitor NMOS transistors TM7 and TM8 are manufactured out of the allowable range.
【０１１２】このように本実施例の第５測定ユニット７
１では、ＮＭＯＳトランジスタＴM7，ＴM8の飽和ドレイ
ン電流ＩDSが所定の規格範囲であるＩDSMA≧ＩDS≧ＩDS
MIの範囲内であるか否かが測定される。即ち、飽和ドレ
イン電流ＩDSがＩDSMA≧ＩDS≧ＩDSMIの範囲であるとき
は、第５の判定信号Ｓ５はＬレベルとなる。飽和ドレイ
ン電流ＩDSがＩDSMAを越えるか、又は、ＩDSMI未満であ
るときは、第５の判定信号Ｓ５はＨレベルとなる。この
結果、ＮＭＯＳトランジスタＴM7，ＴM8が飽和ドレイン
電流ＩDSの許容範囲を満たすように製造されたかどうか
を判定することができる。従って、同じ半導体チップ１
１上の内部回路を構成するＮＭＯＳトランジスタが飽和
ドレイン電流ＩDSの許容範囲を満たすように製造された
かどうかが判定される。Thus, the fifth measuring unit 7 of this embodiment
1, the saturation drain current IDS of the NMOS transistors TM7 and TM8 is within a predetermined standard range, IDSMA ≧ IDS ≧ IDS
It is measured whether it is within the MI range. That is, when the saturated drain current IDS is in the range of IDSMA ≧ IDS ≧ IDSMI, the fifth determination signal S5 becomes L level. When the saturated drain current IDS exceeds IDSMA or is less than IDSMI, the fifth determination signal S5 becomes H level. As a result, it can be determined whether or not the NMOS transistors TM7 and TM8 are manufactured so as to satisfy the allowable range of the saturated drain current IDS. Therefore, the same semiconductor chip 1
It is determined whether or not the NMOS transistor forming the internal circuit on 1 is manufactured so as to satisfy the allowable range of the saturated drain current IDS.
【０１１３】第５の判定信号Ｓ５は、他の測定ユニット
の判定信号とともに、ノア回路２６に入力される。そし
て、第５の判定信号Ｓ５が他の判定信号とともに、Ｌレ
ベル、即ち、各モニタ素子の特性値がそれぞれ規格範囲
内であるときは、データ出力外部端子Ｏ０からＨレベル
の信号が出力される。一方、少なくとも１つのモニタ素
子の特性値が規格範囲外であったときは、データ出力外
部端子からＬレベルの信号が出力される。従って、デー
タ出力外部端子Ｏ０の出力を測定することにより、第５
測定ユニット７１のＮＭＯＳトランジスタＴM7，ＴM8の
飽和ドレイン電流ＩDSの値が規格範囲内であるか否かの
判定を行うことができる。The fifth determination signal S5 is input to the NOR circuit 26 together with the determination signals of other measuring units. Then, the fifth determination signal S5, together with the other determination signals, is at the L level, that is, when the characteristic value of each monitor element is within the standard range, the data output external terminal O0 outputs the H level signal. . On the other hand, when the characteristic value of at least one monitor element is out of the standard range, an L level signal is output from the data output external terminal. Therefore, by measuring the output of the data output external terminal O0,
It is possible to determine whether or not the value of the saturated drain current IDS of the NMOS transistors TM7 and TM8 of the measuring unit 71 is within the standard range.
【０１１４】尚、本実施例の第５測 ユニット７１は、
他の測定ユニット２１〜２４と適宜組み合わせて実施し
てもよい。又、第５測定ユニット７１のみだけ形成して
もよい。さらに、前記実施例と同様にＤＲＡＭ１０以外
の半導体集積回路装置に具体化してもよい。The fifth measuring unit 71 of this embodiment is
You may implement in combination with the other measurement units 21-24 suitably. Alternatively, only the fifth measuring unit 71 may be formed. Further, it may be embodied in a semiconductor integrated circuit device other than the DRAM 10 as in the above embodiment.
【０１１５】又、前記第一実施例及び第二実施例におい
て、第１〜第１０基準電圧ＶREF1〜ＶREF10 を分圧抵抗
Ｒ１〜Ｒ１７にて生成した。この場合、分圧抵抗Ｒ１〜
Ｒ１７はそれぞれ同一材料で同一プロセスで形成され
る。従って、シート抵抗にバラツキが生じても分圧比は
かわらないので、目的どうりの第１〜第１０基準電圧Ｖ
REF1〜ＶREF10 を得ることができる。しかし、第一実施
例及び第二実施例において、分圧抵抗Ｒ１〜Ｒ１７を形
成しないで、直接外部入力端子を介してテスタ装置から
第１〜第１０基準電圧ＶREF1〜ＶREF10 を入力してもよ
い。この場合、分圧抵抗Ｒ１〜Ｒ１７が形成されない分
だけモニタ素子測定回路部１８の回路規模を小さくする
ことができる。 （第三実施例）次に、セルアレイ上に配線されるワード
線をモニタするためのモニタ測定回路部について説明す
る。本実施例の半導体集積回路装置は半導体記憶装置で
あって、同じ電源電圧ＶSSを入力する外部入力端子が複
数設けられた半導体記憶装置である。Further, in the first and second embodiments, the first to tenth reference voltages VREF1 to VREF10 are generated by the voltage dividing resistors R1 to R17. In this case, the voltage dividing resistors R1 to
R17 is formed of the same material and in the same process. Therefore, the division ratio does not change even if the sheet resistance varies, so that the first to tenth reference voltages V depending on the purpose can be obtained.
REF1 to VREF10 can be obtained. However, in the first and second embodiments, the voltage dividing resistors R1 to R17 may not be formed, and the first to tenth reference voltages VREF1 to VREF10 may be directly input from the tester device via the external input terminal. . In this case, the circuit scale of the monitor element measuring circuit unit 18 can be reduced by the amount that the voltage dividing resistors R1 to R17 are not formed. (Third Embodiment) Next, a monitor measurement circuit section for monitoring the word lines wired on the cell array will be described. The semiconductor integrated circuit device of this embodiment is a semiconductor memory device, which is provided with a plurality of external input terminals for inputting the same power supply voltage VSS.
【０１１６】図１０において、電源線ＬＡ１，ＬＡ２は
半導体記憶装置の各内部回路に対し電源電圧ＶSSを供給
する電源線である。電源線ＬＡ１，ＬＡ２は、その基端
部のパッドＰ１，Ｐ２が外部電源端子ＶSS1 ，ＶSS2 に
接続されるようになっている。両電源線ＬＡ１，ＬＡ２
は、それぞれ独立に形成され互いに電気的に接続されな
いように形成されている。モニタ用の信号線Ｌ１，Ｌ２
は、メモリセルアレイ上に配線されるワード線と同じプ
ロセスで且つ同じ線幅で製造された信号線である。そし
て、両信号線Ｌ１，Ｌ２の間隔Ｄ１は、隣合う前記ワー
ド線の間隔と一致するように形成している。両信号線Ｌ
１，Ｌ２の基端は、コンタクトホール７８，７９を介し
て電源線ＬＡ１，ＬＡ２に接続されるようになってい
る。両信号線Ｌ１，Ｌ２の先端は、それぞれ終端となり
何も接続されていない。つまり、信号線Ｌ１，Ｌ２は、
図１１で示す等価回路のようにすることができ、外部電
源端子ＶSS1 ，ＶSS2 からみると外部電源端子ＶSS1 ，
ＶSS2 の間に容量Ｃ１が接続されたものとみなすことが
できる。In FIG. 10, power supply lines LA1 and LA2 are power supply lines for supplying power supply voltage VSS to each internal circuit of the semiconductor memory device. The power supply lines LA1 and LA2 are configured such that the pads P1 and P2 at the base ends thereof are connected to the external power supply terminals VSS1 and VSS2. Both power supply lines LA1, LA2
Are formed independently of each other so that they are not electrically connected to each other. Signal lines L1 and L2 for monitoring
Is a signal line manufactured in the same process and with the same line width as the word line wired on the memory cell array. The distance D1 between the signal lines L1 and L2 is formed to match the distance between the word lines adjacent to each other. Both signal lines L
The base ends of 1 and L2 are connected to the power supply lines LA1 and LA2 through contact holes 78 and 79. The tip ends of both signal lines L1 and L2 are terminal ends, and nothing is connected. That is, the signal lines L1 and L2 are
The equivalent circuit shown in FIG. 11 can be used. When viewed from the external power supply terminals VSS1 and VSS2, the external power supply terminals VSS1 and
It can be considered that the capacitor C1 is connected between VSS2.
【０１１７】そして、テスト時には、外部電源端子ＶSS
1 は接地され、外部電源端子ＶSS2は電流源８２が接続
されるとともに、外部電源端子ＶSS1 と外部電源端子Ｖ
SS2との間には電圧計８３が接続される。通常使用時に
は、外部電源端子ＶSS1 ，ＶSS2 は通常の電源電圧ＶSS
が印加される。During the test, the external power supply terminal VSS
1 is grounded, the external power supply terminal VSS2 is connected to the current source 82, and the external power supply terminal VSS1 and the external power supply terminal V
A voltmeter 83 is connected to SS2. During normal use, the external power supply terminals VSS1 and VSS2 are the normal power supply voltage VSS.
Is applied.
【０１１８】従って、テスト時において、外部電源端子
ＶSS2 に電流源８２から測定電流Ｉ8 を供給すると、信
号線Ｌ１，Ｌ２で構成される容量Ｃ１に電荷が溜まる。
電圧計８３は、電荷の蓄積、即ち充電電圧を測定する。
この時、信号線Ｌ１，Ｌ２間が短絡しているとき、充電
電圧は発生しない。従って、電圧計８３を観察すること
により信号線Ｌ１，Ｌ２が短絡しているかどうか判断す
ることができる。即ち、ワード線においても同様な欠陥
が生じているか否か判断することができる。Therefore, during the test, when the measurement current I8 is supplied from the current source 82 to the external power supply terminal VSS2, the electric charge is stored in the capacitor C1 formed by the signal lines L1 and L2.
The voltmeter 83 measures the charge accumulation, that is, the charging voltage.
At this time, when the signal lines L1 and L2 are short-circuited, no charging voltage is generated. Therefore, by observing the voltmeter 83, it is possible to determine whether the signal lines L1 and L2 are short-circuited. That is, it is possible to determine whether or not a similar defect has occurred in the word line.
【０１１９】又、充電電圧が上昇し、やがて絶縁破壊が
生じて電圧計８３が下がったとき、その下がる直前が信
号線Ｌ１，Ｌ２間の耐圧であることがわかる。即ち、ワ
ード線においても同じ耐圧であることが判断することが
できる。尚、この耐圧テストにおいて、信号線Ｌ１，Ｌ
２間が短絡して外部電源端子ＶSS1 ，ＶSS2 が互いに短
絡しても、使用時には、外部電源端子ＶSS1 ，ＶSS2 は
同じ電源電圧ＶSSが印加されるので不都合は生じない。Also, when the charging voltage rises and dielectric breakdown eventually occurs and the voltmeter 83 drops, it is understood that the breakdown voltage between the signal lines L1 and L2 is immediately before the drop. That is, it can be determined that the word lines have the same breakdown voltage. In this withstand voltage test, the signal lines L1 and L
Even if the two are short-circuited and the external power supply terminals VSS1 and VSS2 are short-circuited to each other, the same power supply voltage VSS is applied to the external power supply terminals VSS1 and VSS2 during use, so that no inconvenience occurs.
【０１２０】尚、本実施例の場合、同電位となる電源線
ＬＡ１，ＬＡ２に対してモニタ用の信号線Ｌ１，Ｌ２を
配線したが、全く使用されていない２つのパッドを使用
して実施してもよい。In the case of this embodiment, the signal lines L1 and L2 for monitoring are wired to the power supply lines LA1 and LA2 having the same potential, but this is carried out using two pads which are not used at all. May be.
【０１２１】[0121]
【発明の効果】以上詳述したように、本発明によれば、
ウェハ状態でも、パッケージ後の製品状態でも半導体チ
ップ上に形成されたモニタ素子を測定できるとともに、
１枚のウェハ当たりの有効数を上げることができる半導
体集積回路装置を提供することにある。As described in detail above, according to the present invention,
In addition to being able to measure the monitor element formed on the semiconductor chip both in the wafer state and in the product state after packaging,
It is an object of the present invention to provide a semiconductor integrated circuit device capable of increasing the effective number per wafer.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明を具体化した第一実施例のモニタ素子測
定回路部を搭載したＤＲＡＭのブロック図である。FIG. 2 is a block diagram of a DRAM equipped with a monitor element measuring circuit unit according to a first embodiment of the present invention.
【図３】モニタ素子測定回路部を説明する電気ブロック
回路図である。FIG. 3 is an electrical block circuit diagram illustrating a monitor element measurement circuit unit.
【図４】モード判定回路の電気回路図である。FIG. 4 is an electric circuit diagram of a mode determination circuit.
【図５】第１測定ユニットの電気回路図である。FIG. 5 is an electric circuit diagram of the first measurement unit.
【図６】第３測定ユニットの電気回路図である。FIG. 6 is an electric circuit diagram of a third measurement unit.
【図７】第４測定ユニットの電気回路図である。FIG. 7 is an electric circuit diagram of a fourth measurement unit.
【図８】各コンパレータの電気回路図である。FIG. 8 is an electric circuit diagram of each comparator.
【図９】第二実施例の第５測定ユニットの電気回路図で
ある。FIG. 9 is an electric circuit diagram of a fifth measurement unit of the second embodiment.
【図１０】電源線に接続された信号線を説明する説明図
である。FIG. 10 is an explanatory diagram illustrating a signal line connected to a power supply line.
【図１１】第三実施例のモニタ測定回路部の電気回路図
である。FIG. 11 is an electric circuit diagram of a monitor measurement circuit unit according to a third embodiment.
１ 半導体チップ ２ 内部回路 ３ モニタ用素子 ４ 比較回路 ５ 出力回路 ＰＤ パッド 1 semiconductor chip 2 internal circuit 3 monitoring element 4 comparison circuit 5 output circuit PD pad
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822
Claims (6)
体集積回路装置において、 外部入力端子に接続され、該内部回路を構成する内部素
子をモニタするモニタ用素子と、 該モニタ用素子の電圧降下と、予め定めた基準電圧を比
較する比較回路と、 前記比較回路の比較結果を出力する出力回路とを備えた
ことを特徴とする半導体集積回路装置。1. A semiconductor integrated circuit device in which an internal circuit is formed on a semiconductor chip, a monitor element connected to an external input terminal for monitoring an internal element constituting the internal circuit, and a voltage drop of the monitor element. A semiconductor integrated circuit device comprising: a comparison circuit for comparing predetermined reference voltages; and an output circuit for outputting a comparison result of the comparison circuit.
に応答してオン動作するスイッチング素子を介して前記
内部回路のために用意された入力外部端子に接続され、
他端が内部回路のために用意された入力外部端子に接続
され、 前記出力回路は、前記内部回路のために用意された出力
バッファと、内部回路から前記出力バッファに出力され
る出力信号と比較回路から出力される信号とを選択して
出力バッファに出力するセレクタとからなる請求項１記
載の半導体集積回路装置。2. The monitor element is connected at one end to an input external terminal prepared for the internal circuit via a switching element that is turned on in response to a test signal,
The other end is connected to an input external terminal prepared for an internal circuit, and the output circuit compares an output buffer prepared for the internal circuit with an output signal output from the internal circuit to the output buffer. 2. The semiconductor integrated circuit device according to claim 1, further comprising a selector that selects a signal output from the circuit and outputs the selected signal to an output buffer.
１，２記載の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the monitor element is a resistance element.
って、そのゲートに予め定めた基準電圧が入力される請
求項１，２記載の半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein the monitor element is a MOS transistor, and a predetermined reference voltage is input to its gate.
タであって、各ゲートには互いに異なる予め定めた基準
電圧が入力され、比較回路は、２個のコンパレータを有
し、その各コンパレータは対応するＭＯＳトランジスタ
のドレイン電圧とそれぞれ予め定めた基準電圧とを比較
する請求項１，２記載の半導体集積回路装置。5. The monitor element is two MOS transistors, each gate is supplied with different predetermined reference voltages, and the comparison circuit has two comparators, each comparator corresponding to each other. 5. The semiconductor integrated circuit device according to claim 1, wherein the drain voltage of the MOS transistor to be compared with a predetermined reference voltage.
導体集積回路装置において、該内部回路を構成する配線
とともに該配線をモニタするための一対のモニタ用配線
を互いに平行に形成するとともに、その一対のモニタ用
配線の基端を同一電源電圧が入力される互いに異なる電
源パッドにそれぞれ接続するようにした半導体集積回路
装置。6. In a semiconductor integrated circuit device in which an internal circuit is formed on a semiconductor chip, a pair of monitoring wirings for monitoring the wirings are formed in parallel with the wirings forming the internal circuit, and the pair of monitoring wirings is formed. The semiconductor integrated circuit device in which the base ends of the monitor wirings are connected to different power supply pads to which the same power supply voltage is input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162430A JPH0829493A (en) | 1994-07-14 | 1994-07-14 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162430A JPH0829493A (en) | 1994-07-14 | 1994-07-14 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0829493A true JPH0829493A (en) | 1996-02-02 |
Family
ID=15754464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162430A Withdrawn JPH0829493A (en) | 1994-07-14 | 1994-07-14 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0829493A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-07-14 JP JP6162430A patent/JPH0829493A/en not_active Withdrawn
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