JPH08288835A - Three-input exclusive nor circuit - Google Patents
Three-input exclusive nor circuitInfo
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- JPH08288835A JPH08288835A JP7092127A JP9212795A JPH08288835A JP H08288835 A JPH08288835 A JP H08288835A JP 7092127 A JP7092127 A JP 7092127A JP 9212795 A JP9212795 A JP 9212795A JP H08288835 A JPH08288835 A JP H08288835A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に用い
られる３入力排他的否定論理和回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a 3-input exclusive NOR circuit used in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】図４は従来の３入力排他的否定論理和回
路のブロック図である。図において、Ａ，Ｂ，Ｃは夫々
論理入力であり、OUT は論理出力である。論理入力Ａは
３入力AND ゲート１へ与えられ、またインバータ５を介
して両３入力AND ゲート２, ３へ与えられる。論理入力
Ｂは３入力AND ゲート２へ与えられ、またインバータ６
を介して両３入力AND ゲート１, ３へ与えられる。論理
入力Ｃは３入力AND ゲート３へ与えられ、またインバー
タ７を介して両AND ゲート１, ２へ与えられる。３つの
３入力AND ゲート１, ２, ３の出力は３入力NOR ゲート
４を通り論理出力OUT として出力される。2. Description of the Related Art FIG. 4 is a block diagram of a conventional 3-input exclusive NOR circuit. In the figure, A, B, and C are logic inputs, and OUT is a logic output. The logic input A is applied to the 3-input AND gate 1 and also applied to both 3-input AND gates 2 and 3 via the inverter 5. The logic input B is given to the 3-input AND gate 2, and the inverter 6
It is given to both 3-input AND gates 1 and 3 via. The logic input C is given to the 3-input AND gate 3 and also given to both AND gates 1 and 2 via the inverter 7. The outputs of the three 3-input AND gates 1, 2 and 3 are output as a logic output OUT through the 3-input NOR gate 4.
【０００３】表１は図４に示すブロック図の真理値表で
ある。図５は図４に示す３入力排他的否定論理和回路を
スタティック回路で構成した回路の回路図である。図に
おいてＡ, Ｂ, Ｃは夫々論理入力であり、OUT は論理出
力である。回路11は３個のＰチャネルトランジスタ21,2
2,23が並列に接続された回路であり、回路12は３個のＰ
チャネルトランジスタ24,25,26が並列に接続された回路
であり、回路13は３個のＰチャネルトランジスタ27,28,
29が並列に接続された回路である。回路14は３個のＮチ
ャネルトランジスタ31,32,33が直列に接続された回路で
あり、回路15は３個のＮチャネルトランジスタ34,35,36
が直列に接続された回路であり、回路16は３個のＮチャ
ネルトランジスタ37,38,39が直列に接続された回路であ
る。回路17は３個の回路14,15,16が並列に接続された回
路である。そして電源ＶCC及び接地間に回路11, 回路1
2, 回路13及び回路17が直列に接続され、回路13及び回
路17の接続点が論理出力OUT の出力端となっている。Table 1 is a truth table of the block diagram shown in FIG. FIG. 5 is a circuit diagram of a circuit in which the 3-input exclusive NOR circuit shown in FIG. 4 is configured by a static circuit. In the figure, A, B, and C are logic inputs, and OUT is a logic output. Circuit 11 consists of three P-channel transistors 21,2
2,23 is a circuit connected in parallel, and the circuit 12 has three P
The circuit 13 is a circuit in which channel transistors 24, 25, 26 are connected in parallel, and the circuit 13 includes three P-channel transistors 27, 28,
29 is a circuit connected in parallel. The circuit 14 is a circuit in which three N-channel transistors 31, 32, 33 are connected in series, and the circuit 15 is three N-channel transistors 34, 35, 36.
Is a circuit connected in series, and the circuit 16 is a circuit in which three N-channel transistors 37, 38, 39 are connected in series. The circuit 17 is a circuit in which three circuits 14, 15, 16 are connected in parallel. The circuit 11 and the circuit 1 are connected between the power supply V CC and the ground.
2, the circuit 13 and the circuit 17 are connected in series, and the connection point of the circuit 13 and the circuit 17 is the output end of the logic output OUT.
【０００４】[0004]
【表１】 [Table 1]
【０００５】論理入力ＡはＰチャネルトランジスタ21及
びＮチャネルトランジスタ31のゲートへ与えられ、また
インバータ５を介してバーＡとなり、両Ｐチャネルトラ
ンジスタ24,27 のゲート及び両Ｎチャネルトランジスタ
34,37 のゲートへ与えられる。論理入力ＢはＰチャネル
トランジスタ25及びＮチャネルトランジスタ35のゲート
へ与えられ、またインバータ６を介してバーＢとなり、
両Ｐチャネルトランジスタ22,28 のゲート及び両Ｎチャ
ネルトランジスタ32,38 のゲートへ与えられる。論理入
力ＣはＰチャネルトランジスタ29及びＮチャネルトラン
ジスタ39のゲートへ与えられ、またインバータ７を介し
てバーＣとなり、両Ｐチャネルトランジスタ23,26 のゲ
ート及び両Ｎチャネルトランジスタ33,36 のゲートへ与
えられるよう構成されている。The logic input A is given to the gates of the P-channel transistor 21 and the N-channel transistor 31 and becomes the bar A through the inverter 5, and the gates of both P-channel transistors 24 and 27 and both N-channel transistors are provided.
Given to gates 34,37. The logic input B is given to the gates of the P-channel transistor 25 and the N-channel transistor 35, and becomes the bar B via the inverter 6,
It is applied to the gates of both P-channel transistors 22 and 28 and the gates of both N-channel transistors 32 and 38. The logic input C is given to the gates of the P-channel transistor 29 and the N-channel transistor 39, and becomes a bar C via the inverter 7, and is given to the gates of both P-channel transistors 23 and 26 and the gates of both N-channel transistors 33 and 36. It is configured to be.
【０００６】３論理入力Ａ, Ｂ, Ｃ及び論理出力OUT の
真理値表は表２に示すものと同様である。３個のインバ
ータ５, ６, ７は夫々図示しないＰチャネルトランジス
タ及びＮチャネルトランジスタで構成した場合、図５に
示す回路を構成するために24個のトランジスタを必要と
する。この回路は３個の論理入力を比較し、論理“１”
である論理入力が１入力であるか否かを識別する比較回
路として使用される。The truth table of 3 logic inputs A, B, C and logic output OUT is similar to that shown in Table 2. When each of the three inverters 5, 6, and 7 is composed of a P-channel transistor and an N-channel transistor (not shown), 24 transistors are required to form the circuit shown in FIG. This circuit compares three logic inputs and outputs a logic "1".
Is used as a comparison circuit for identifying whether or not the logical input is 1.
【０００７】[0007]
【表２】 [Table 2]
【０００８】[0008]
【発明が解決しようとする課題】この比較回路の多くの
３入力を比較する場合、例えば32ビットバスが３組あ
り、３組の対応する１ビットずつを３入力として比較す
る場合、32個の比較回路が必要であり、トランジスタの
必要数が多くなる。このように既にある３入力排他的否
定論理和回路を集合させて比較回路を構成した場合集積
回路のチップ上において比較回路全体が占めるレイアウ
ト面積が増大するという課題があった。従って従来から
３入力排他的否定論理和回路を少数のトランジスタで構
成するための努力が継続されてきた。When comparing many 3 inputs of this comparison circuit, for example, when there are 3 sets of 32-bit buses and 3 sets of corresponding 1 bits are compared as 3 inputs, there are 32 sets of 32 inputs. A comparison circuit is required, and the number of transistors required is large. As described above, when the existing three-input exclusive NOR circuit is assembled to form the comparison circuit, there is a problem that the layout area occupied by the entire comparison circuit on the chip of the integrated circuit increases. Therefore, efforts have been made in the past to construct a 3-input exclusive NOR circuit with a small number of transistors.
【０００９】本発明はこのような事情に鑑みてなされた
ものであって、比較回路の単位となる１個の３入力排他
的否定論理和回路を少数のトランジスタで構成すること
により、集積回路のチップ上に占める比較回路全体のレ
イアウト面積を削減できる３入力排他的否定論理和回路
を提供することを目的とする。The present invention has been made in view of the above circumstances, and a single 3-input exclusive NOR circuit as a unit of a comparison circuit is configured by a small number of transistors, so that An object of the present invention is to provide a 3-input exclusive NOR circuit which can reduce the layout area of the entire comparison circuit on the chip.
【００１０】[0010]
【課題を解決するための手段】本発明に係る３入力排他
的否定論理和回路は、第１入力端子を第１の導電型トラ
ンジスタ、第２の第１導電型トランジスタ、第１の第２
導電型トランジスタ及び第２の第２導電型トランジスタ
の夫々のゲート並びに第３の第１導電型トランジスタの
ソースに接続し、第２入力端子を第４の第１導電型トラ
ンジスタ、第５の第１導電型トランジスタ、第３の第２
導電型トランジスタ及び第４の第２導電型トランジスタ
の夫々のゲート並びに第１の第１導電型トランジスタの
ソースに接続し、第３入力端子を第６の第１導電型トラ
ンジスタ、第３の第１導電型トランジスタ及び第５の第
２導電型トランジスタの夫々のゲート並びに第２の第１
導電型トランジスタのソースに接続し、第１の第１導電
型トランジスタのドレインを第６の第１導電型トランジ
スタのソースに接続し、第２の第１導電型トランジスタ
のドレインを第５の第１導電型トランジスタのソースに
接続し、第３の第１導電型トランジスタのドレインを第
４の第１導電型トランジスタのソースに接続し、第４の
第２導電型トランジスタのソースを第１の第２導電型ト
ランジスタのドレインに接続し、第５の第２導電型トラ
ンジスタのソースを第２の第２導電型トランジスタ及び
第３の第２導電型トランジスタの夫々のドレインに接続
し、第１の第２導電型トランジスタ、第２の第２導電型
トランジスタ及び第３の第２導電型トランジスタの夫々
のソースを接続し、第４の第１導電型トランジスタ、第
５の第１導電型トランジスタ、第６の第１導電型トラン
ジスタ、第４の第２導電型トランジスタ及び第５の第２
導電型トランジスタの夫々のドレインを接続した接続点
から３入力排他的論理和を出力する回路と、該回路が出
力する３入力排他的論理和を否定する回路とを備えるこ
とを特徴とする。A three-input exclusive NOR circuit according to the present invention has a first input terminal having a first conductivity type transistor, a second first conductivity type transistor, and a first second type transistor.
The second input terminal is connected to the respective gates of the conductivity type transistor and the second second conductivity type transistor and the source of the third first conductivity type transistor, and the second input terminal is a fourth first conductivity type transistor and a fifth first conductivity type transistor. Conductivity type transistor, third second
The third input terminal is connected to the respective gates of the conductivity type transistor and the fourth second conductivity type transistor and the source of the first first conductivity type transistor, and the third input terminal is connected to the sixth first conductivity type transistor and the third first conductivity type transistor. The respective gates of the conductivity type transistor and the fifth second conductivity type transistor, and the second first
A source of the conductivity type transistor, a drain of the first first conductivity type transistor is connected to a source of the sixth first conductivity type transistor, and a drain of the second first conductivity type transistor is a fifth first conductivity type transistor. The source of the conductivity type transistor is connected, the drain of the third first conductivity type transistor is connected to the source of the fourth first conductivity type transistor, and the source of the fourth second conductivity type transistor is connected to the first second The drain of the conductivity type transistor, the source of the fifth second conductivity type transistor is connected to the drains of the second second conductivity type transistor and the third second conductivity type transistor, respectively, and the first second The sources of the conductivity type transistor, the second second conductivity type transistor, and the third second conductivity type transistor are connected, and the fourth first conductivity type transistor and the fifth first conductivity type transistor are connected. Njisuta first conductivity type sixth transistor, a second fourth transistor of the second conductivity type and a fifth
It is characterized by comprising a circuit for outputting a 3-input exclusive OR from a connection point connecting the respective drains of the conductivity type transistors and a circuit for denying the 3-input exclusive OR output by the circuit.
【００１１】[0011]
【作用】本発明に係る３入力排他的否定論理和回路は13
個のトランジスタで構成することができる。従って多く
の３入力を比較すべく３入力排他的否定論理和回路を多
数集合させて比較回路を構成した場合、その比較回路全
体が集積回路のチップ上において占めるレイアウト面積
は削減される。The three-input exclusive NOR circuit according to the present invention is 13
It can be composed of individual transistors. Therefore, when a large number of 3-input exclusive NOR circuits are assembled to form a comparison circuit in order to compare many 3-inputs, the layout area occupied by the entire comparison circuit on the integrated circuit chip is reduced.
【００１２】[0012]
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本実施例に係る３入力排他的
否定論理和回路の回路図である。図において、1L,2L,3L
は夫々第１論理入力, 第２論理入力, 第３論理入力を夫
々入力する第１入力端子, 第２入力端子, 第３入力端子
であり、1Jは共通の節点であり、20は論理出力の出力端
子である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings showing the embodiments. FIG. 1 is a circuit diagram of a 3-input exclusive NOR circuit according to this embodiment. In the figure, 1L, 2L, 3L
Are the first input terminal, the second input terminal, and the third input terminal for respectively inputting the first logic input, the second logic input, and the third logic input, 1J is a common node, and 20 is a logic output. It is an output terminal.
【００１３】第３Ｐチャネルトランジスタ3P及び第４Ｐ
チャネルトランジスタ4Pの直列回路はその一端が第１入
力端子1Lに接続され、その他端が節点1Jに接続され、第
１Ｐチャネルトランジスタ1P及び第６Ｐチャネルトラン
ジスタ6Pの直列回路は、その一端が第２入力端子2Lに接
続され、その他端が節点1Jに接続され、第２Ｐチャネル
トランジスタ2P及び第５Ｐチャネルトランジスタ5Pの直
列回路は、その一端が第３入力端子3Lへ接続され、その
他端が節点1Jに接続され、第４Ｎチャネルトランジスタ
4N及び第１Ｎチャネルトランジスタ1Nの直列回路は、そ
の一端が節点1Jに接続され、その他端が接地され、第５
Ｎチャネルトランジスタ5N及び第２Ｎチャネルトランジ
スタ2Nの直列回路は、その一端が節点1Jに接続され、そ
の他端が接地され、第３Ｎチャネルトランジスタ3Nは、
その一端が両Ｎチャネルトランジスタ2N,5N の接続点に
接続され、その他端が接地され、第１入力端子1Lは両Ｐ
チャネルトランジスタ1P,2P のゲート及び両Ｎチャネル
トランジスタ1N,2N のゲートに接続され、第２入力端子
2Lは両Ｐチャネルトランジスタ4P,5P のゲート及び両Ｎ
チャネルトランジスタ3N,4N のゲートに接続され、第３
入力端子3Lは両Ｐチャネルトランジスタ3P,6P のゲート
及びＮチャネルトランジスタ5Nのゲートに接続され、イ
ンバータ10は反転論理を出力する回路であって、その一
端が節点1Jに接続され、その他端が出力端子20に接続さ
れている。Third P-channel transistor 3P and fourth P
The series circuit of the channel transistors 4P has one end connected to the first input terminal 1L and the other end connected to the node 1J. The series circuit of the first P-channel transistor 1P and the sixth P-channel transistor 6P has one end having the second input. It is connected to the terminal 2L and the other end is connected to the node 1J. The series circuit of the second P-channel transistor 2P and the fifth P-channel transistor 5P has one end connected to the third input terminal 3L and the other end connected to the node 1J. And a fourth N-channel transistor
The series circuit of 4N and the first N-channel transistor 1N has one end connected to the node 1J and the other end grounded, and
The series circuit of the N-channel transistor 5N and the second N-channel transistor 2N has one end connected to the node 1J and the other end grounded, and the third N-channel transistor 3N is
One end is connected to the connection point of both N-channel transistors 2N and 5N, the other end is grounded, and the first input terminal 1L has both P
Connected to the gates of channel transistors 1P and 2P and the gates of both N-channel transistors 1N and 2N, and the second input terminal
2L is the gate of both P-channel transistors 4P and 5P and both N
Connected to the gates of channel transistors 3N and 4N,
The input terminal 3L is connected to the gates of both P-channel transistors 3P and 6P and the gate of the N-channel transistor 5N, and the inverter 10 is a circuit that outputs inverted logic, one end of which is connected to the node 1J and the other end is output. Connected to terminal 20.
【００１４】インバータ10が相補型CMOSである図示しな
いＰチャネルトランジスタ及びＮチャネルトランジスタ
で構成される場合、本論理回路はＰチャネルトランジス
タ７個及びＮチャネルトランジスタ６個即ち計13個のト
ランジスタで構成される。When the inverter 10 is composed of complementary P-channel transistors and N-channel transistors which are not shown, this logic circuit is composed of 7 P-channel transistors and 6 N-channel transistors, that is, a total of 13 transistors. It
【００１５】次に動作について説明する。 (３論理入力がいずれも“０”である場合)ゲートへ入力
“０”を与えられた６個のＰチャネルトランジスタ1P,2
P …6Pはいずれもオン状態となり、ゲートへ“０”を与
えられた５個のＮチャネルトランジスタ1N,2N …5Nはい
ずれもオフ状態となり、第１ (又は第２, 第３) 論理入
力“０”が両トランジスタ3P,4P(又は1P,6P 、2P,5P)を
通過し、節点1Jは“０”となり、インバータ10は“１”
を出力する。Next, the operation will be described. (When all 3 logic inputs are "0") 6 P-channel transistors 1P, 2 with input "0" to the gate
All of P ... 6P are turned on, and the five N-channel transistors 1N, 2N ... 5N whose gates are given "0" are all turned off, and the first (or second, third) logic input " 0 ”passes through both transistors 3P, 4P (or 1P, 6P, 2P, 5P), node 1J becomes“ 0 ”, and inverter 10 becomes“ 1 ”.
Is output.
【００１６】(１論理入力が“１”で他の２論理入力が
いずれも“０”である場合)図２は第１論理入力が
“１”で、第２論理入力及び第３論理入力がいずれも
“０”である場合において、図１に示すトランジスタの
うちオン状態のものに矢印を付した説明図である。図に
おいて第２論理入力“０”がゲートへ与えられる両Ｐチ
ャネルトランジスタ4P,5P はオン状態であり、第３論理
入力“０”がゲートへ与えられる両Ｐチャネルトランジ
スタ3P,6P はオン状態であり、第１論理入力“１”がゲ
ートへ与えられる両Ｎチャネルトランジスタ1N,2N はオ
ン状態であり、その他のトランジスタ1P,2P,3N,4N,5Nは
オフ状態である。従って、第１論理入力“１”が両トラ
ンジスタ3P,4P を通過し、節点1Jは“１”となり、イン
バータ10は“０”を出力する。(When one logic input is "1" and the other two logic inputs are all "0") In FIG. 2, the first logic input is "1", the second logic input and the third logic input are FIG. 2 is an explanatory diagram in which the transistors in the on-state among the transistors shown in FIG. 1 are indicated by arrows when all are “0”. In the figure, both P-channel transistors 4P and 5P to which the second logic input “0” is applied to the gate are in the ON state, and both P-channel transistors 3P and 6P to which the third logic input “0” is applied to the gate are in the ON state. Yes, both N-channel transistors 1N and 2N to which the first logic input "1" is applied to their gates are on, and the other transistors 1P, 2P, 3N, 4N and 5N are off. Therefore, the first logic input "1" passes through both transistors 3P and 4P, the node 1J becomes "1", and the inverter 10 outputs "0".
【００１７】第１論理入力, 第２論理入力, 第３論理入
力が“０, １, ０” (又は“０, ０, １”) である場
合、第２論理入力“１”は両トランジスタ1P,6P を通過
し (又は第３論理入力“１”はトランジスタ2P,5P を通
過し) 、節点1Jは“１”となり、インバータ10は“０”
を出力する。When the first logic input, the second logic input and the third logic input are "0, 1, 0" (or "0, 0, 1"), the second logic input "1" is the both transistors 1P. , 6P (or the third logic input “1” passes through the transistors 2P and 5P), the node 1J becomes “1”, and the inverter 10 becomes “0”.
Is output.
【００１８】(２論理入力がいずれも“１”で、他の１
論理入力が“０”である場合)図３は第１論理入力及び
第２論理入力がいずれも“１”で第３論理入力が“０”
である場合において、図１に示すトランジスタのうちオ
ン状態のものに矢印を付した説明図である。図において
第３論理入力“０”がゲートへ与えられる両Ｐチャネル
トランジスタ3P,6P はオン状態であり、第１論理入力
“１”がゲートへ与えられる両Ｎチャネルトランジスタ
1N,2N はオン状態であり、第２論理入力“１”がゲート
へ与えられる両トランジスタ3N,4N がオン状態であり、
その他のトランジスタ1P,2P,4P,5P,1N,2N,5Nはオフ状態
である。従って接地は両トランジスタ1N,4N を通過し、
節点1Jは“０”となり、インバータ10は“１”を出力す
る。(Each of the two logic inputs is "1" and the other 1
FIG. 3 shows that the first and second logic inputs are both "1" and the third logic input is "0".
2 is an explanatory diagram in which the transistors in the ON state among the transistors shown in FIG. In the figure, both P-channel transistors 3P and 6P to which the third logic input "0" is applied to the gate are in the ON state, and both N-channel transistors to which the first logic input "1" is applied to the gate
1N and 2N are on, both transistors 3N and 4N to which the second logic input “1” is applied to the gate are on,
The other transistors 1P, 2P, 4P, 5P, 1N, 2N and 5N are off. Therefore, ground passes through both transistors 1N and 4N,
The node 1J becomes "0", and the inverter 10 outputs "1".
【００１９】第１論理入力, 第２論理入力, 第３論理入
力が“１, ０, １” (又は“０, １, １”) である場
合、接地は両トランジスタ2N,5N(又は3N,5N)を通過し、
節点1Jは“０”となり、インバータ10は“１”を出力す
る。When the first logic input, the second logic input, and the third logic input are "1, 0, 1" (or "0, 1, 1"), the ground is the both transistors 2N, 5N (or 3N, 3N, 5N),
The node 1J becomes "0", and the inverter 10 outputs "1".
【００２０】(３論理入力がいずれも“１”である場合)
ゲートへ“１”を与えられた６個のＰチャネルトランジ
スタ1P,2P …6Pはいずれもオフ状態となりゲートへ
“１”を与えられた５個のＮチャネルトランジスタ1N,2
N …5Nはいずれもオン状態となり、接地が両トランジス
タ1N,4N(又は2N,5N若しくは3N,5N)を通過し、節点1Jは
“０”となりインバータ10は“１”を出力する。表２は
図１に示す回路の入出力関係を真理値表としたものであ
る。(When all 3 logic inputs are "1")
All six P-channel transistors 1P, 2P ... 6P whose gates are given "1" are turned off and five N-channel transistors 1N, 2 whose gates are given "1".
All of N ... 5N are turned on, the ground passes through both transistors 1N, 4N (or 2N, 5N or 3N, 5N), the node 1J becomes "0", and the inverter 10 outputs "1". Table 2 is a truth table showing the input / output relationship of the circuit shown in FIG.
【００２１】このように本実施例に係る論理回路は、13
個のトランジスタで構成され、３入力排他的否定論理和
を出力する。なお本実施例においてはインバータ10を相
補型CMOSインバータとして説明したが、クロックドCMOS
インバータであっても排他的否定論理和を出力すること
はいうまでもない。また図１において６個のＰチャネル
トランジスタを夫々Ｎチャネルトランジスタで置き換
え、５個のＮチャネルトランジスタを夫々Ｐチャネルト
ランジスタで置き換えた場合、負論理の排他的否定論理
和を出力することはいうまでもない。As described above, the logic circuit according to the present embodiment is 13
It is composed of transistors and outputs a 3-input exclusive NOR. Although the inverter 10 is described as a complementary CMOS inverter in this embodiment, a clocked CMOS inverter is used.
It goes without saying that even an inverter outputs an exclusive OR. Further, in FIG. 1, when the six P-channel transistors are replaced with N-channel transistors and the five N-channel transistors are replaced with P-channel transistors, respectively, it goes without saying that an exclusive-NOR of negative logic is output. Absent.
【００２２】[0022]
【発明の効果】本発明によれば、少数 (13個) のトラン
ジスタで３入力排他的否定論理和回路を構成したので、
その回路が集合した比較回路のチップ上に占めるレイア
ウト面積が小さくなり、作成するコストを削減できる優
れた効果を奏する。According to the present invention, since the 3-input exclusive NOR circuit is composed of a small number (13) of transistors,
The layout area occupied on the chip of the comparison circuit in which the circuits are assembled is reduced, and the excellent effect of reducing the manufacturing cost is achieved.
【図１】 本実施例に係る３入力排他的否定論理和回路
の回路図である。FIG. 1 is a circuit diagram of a 3-input exclusive NOR circuit according to this embodiment.
【図２】 図１に示す回路の説明図である。FIG. 2 is an explanatory diagram of a circuit shown in FIG.
【図３】 図１に示す回路の他の説明図である。FIG. 3 is another explanatory diagram of the circuit shown in FIG.
【図４】 従来の３入力排他的否定論理和回路のブロッ
ク図である。FIG. 4 is a block diagram of a conventional 3-input exclusive NOR circuit.
【図５】 図４に示す回路の回路図である。5 is a circuit diagram of the circuit shown in FIG.
1L,2L,3L 入力端子、1N,2N …5N Ｎチャネルトランジ
スタ、1P,2P …6P Ｐチャネルトランジスタ、10 イン
バータ、20 出力端子。1L, 2L, 3L input terminal, 1N, 2N… 5N N channel transistor, 1P, 2P… 6P P channel transistor, 10 inverters, 20 output terminals.
Claims (1)
タ、第２の第１導電型トランジスタ、第１の第２導電型
トランジスタ及び第２の第２導電型トランジスタの夫々
のゲート並びに第３の第１導電型トランジスタのソース
に接続し、 第２入力端子を第４の第１導電型トランジスタ、第５の
第１導電型トランジスタ、第３の第２導電型トランジス
タ及び第４の第２導電型トランジスタの夫々のゲート並
びに第１の第１導電型トランジスタのソースに接続し、 第３入力端子を第６の第１導電型トランジスタ、第３の
第１導電型トランジスタ及び第５の第２導電型トランジ
スタの夫々のゲート並びに第２の第１導電型トランジス
タのソースに接続し、 第１の第１導電型トランジスタのドレインを第６の第１
導電型トランジスタのソースに接続し、 第２の第１導電型トランジスタのドレインを第５の第１
導電型トランジスタのソースに接続し、 第３の第１導電型トランジスタのドレインを第４の第１
導電型トランジスタのソースに接続し、 第４の第２導電型トランジスタのソースを第１の第２導
電型トランジスタのドレインに接続し、 第５の第２導電型トランジスタのソースを第２の第２導
電型トランジスタ及び第３の第２導電型トランジスタの
夫々のドレインに接続し、 第１の第２導電型トランジスタ、第２の第２導電型トラ
ンジスタ及び第３の第２導電型トランジスタの夫々のソ
ースを接続し、 第４の第１導電型トランジスタ、第５の第１導電型トラ
ンジスタ、第６の第１導電型トランジスタ、第４の第２
導電型トランジスタ及び第５の第２導電型トランジスタ
の夫々のドレインを接続した接続点から３入力排他的論
理和を出力する回路と、 該回路が出力する３入力排他的論理和を否定する回路と
を備えることを特徴とする３入力排他的否定論理和回
路。1. A first input terminal having gates of a first conductivity type transistor, a second first conductivity type transistor, a first second conductivity type transistor and a second second conductivity type transistor, and a third input terminal. Connected to the source of the first conductivity type transistor of, and the second input terminal of the fourth first conductivity type transistor, the fifth first conductivity type transistor, the third second conductivity type transistor, and the fourth second conductivity type. The respective gates of the first type conductivity type transistors and the sources of the first first type conductivity type transistors, and the third input terminal is the sixth first type conductivity type transistor, the third first type conductivity type transistor and the fifth type second conductivity type transistor. The respective gates of the first-type transistors and the sources of the second first-conductivity-type transistors, and the drains of the first first-conductivity-type transistors are connected to the sixth-first
The drain of the second first conductivity type transistor is connected to the source of the conductivity type transistor, and the drain of the second first conductivity type transistor is connected to the fifth first
The drain of the third first conductivity type transistor is connected to the source of the conductivity type transistor and the drain of the third first conductivity type transistor is connected to the fourth first
A source of the fourth conductivity type transistor is connected to a source of the fourth conductivity type transistor, a source of the fourth second conductivity type transistor is connected to a drain of the first second conductivity type transistor, and a source of the fifth second conductivity type transistor is connected to the second second conductivity type transistor. Connected to respective drains of the conductivity type transistor and the third second conductivity type transistor, respective sources of the first second conductivity type transistor, the second second conductivity type transistor and the third second conductivity type transistor. And a fourth first conductivity type transistor, a fifth first conductivity type transistor, a sixth first conductivity type transistor, and a fourth second conductivity type transistor.
A circuit for outputting a 3-input exclusive logical sum from a connection point connecting the respective drains of the conductivity type transistor and the fifth second conductivity type transistor, and a circuit for denying the 3-input exclusive logical sum output by the circuit A three-input exclusive-NOR circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09212795A JP3496103B2 (en) | 1995-04-18 | 1995-04-18 | 3-input exclusive NOR circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09212795A JP3496103B2 (en) | 1995-04-18 | 1995-04-18 | 3-input exclusive NOR circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288835A true JPH08288835A (en) | 1996-11-01 |
| JP3496103B2 JP3496103B2 (en) | 2004-02-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09212795A Expired - Fee Related JP3496103B2 (en) | 1995-04-18 | 1995-04-18 | 3-input exclusive NOR circuit |
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| Country | Link |
|---|---|
| JP (1) | JP3496103B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936427A (en) * | 1997-04-23 | 1999-08-10 | Mitsubishi Denki Kabushiki Kaisha | Three-input exclusive NOR circuit |
| JP2010259121A (en) * | 2010-08-19 | 2010-11-11 | Renesas Electronics Corp | Logic circuit |
-
1995
- 1995-04-18 JP JP09212795A patent/JP3496103B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936427A (en) * | 1997-04-23 | 1999-08-10 | Mitsubishi Denki Kabushiki Kaisha | Three-input exclusive NOR circuit |
| DE19752627C2 (en) * | 1997-04-23 | 2001-11-29 | Mitsubishi Electric Corp | Exclusive NOR circuit with three inputs |
| JP2010259121A (en) * | 2010-08-19 | 2010-11-11 | Renesas Electronics Corp | Logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3496103B2 (en) | 2004-02-09 |
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