JPH08288504A - Method of semiconductor device - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＩＳ型あるいはＭＯ
Ｓ型トランジスタとして用いられる半導体装置の製造方
法に関する。The present invention relates to a MIS type or MO type.
The present invention relates to a method for manufacturing a semiconductor device used as an S-type transistor.
【０００２】[0002]
【従来の技術】ソース及びドレイン拡散層が形成された
半導体基板上に、例えば酸化膜からなるゲート絶縁膜を
介して金属やその他の導体からなるゲート電極を配置し
てなるＭＩＳ型あるいはＭＯＳ型トランジスタ等の半導
体装置は、例えば以下のようにして製造している。先
ず、図２（１）に示すように、半導体基板３１上にゲー
ト絶縁膜３２を介してゲート電極３３を形成した後、ゲ
ート電極３３をマスクにしたイオン注入によって半導体
基板３１の表面側に第１導電型の第１不純物３４を導入
する。また、ゲート電極３３をマスクにした斜めイオン
注入によって、ゲート電極３３の下方を含む半導体基板
３１の表面側にポケット拡散を構成するための第２導電
型の第２不純物３５を導入する。次に、図２（２）に示
すように、ゲート電極３３及びゲート絶縁膜３２の側壁
にサイドウォール３６を形成する。次いで図２（３）に
示すように、半導体基板３１の上方に酸化膜３７を成膜
した後、ゲート電極３３とサイドウォール３６とをマス
クにしたイオン注入によって半導体基板３１の表面側に
第１導電型の第３不純物３８を導入する。その後、図２
（４）に示すように、半導体基板３１中に導入した上記
各不純物の活性化熱処理を行い、第１不純物３４を拡散
させてなる低濃度領域３９ａ，４０ａを有する第１導電
型のソース拡散層３９及びドレイン拡散層４０と、第２
不純物を拡散させてなる第２導電型のポケット拡散層４
１とを、半導体基板３１の表面側に形成する。以上によ
って、上記ＭＩＳ型あるいはＭＯＳ型トランジスタが形
成される。2. Description of the Related Art A MIS type or MOS type transistor in which a gate electrode made of a metal or another conductor is arranged on a semiconductor substrate having source and drain diffusion layers formed, for example, via a gate insulating film made of an oxide film. The semiconductor device such as is manufactured as follows, for example. First, as shown in FIG. 2A, after a gate electrode 33 is formed on a semiconductor substrate 31 with a gate insulating film 32 interposed therebetween, a gate electrode 33 is used as a mask to perform ion implantation on the surface of the semiconductor substrate 31. A first conductivity type first impurity 34 is introduced. Further, the second impurity 35 of the second conductivity type for forming pocket diffusion is introduced into the surface side of the semiconductor substrate 31 including the lower portion of the gate electrode 33 by oblique ion implantation using the gate electrode 33 as a mask. Next, as shown in FIG. 2B, sidewalls 36 are formed on the sidewalls of the gate electrode 33 and the gate insulating film 32. Next, as shown in FIG. 2C, an oxide film 37 is formed on the semiconductor substrate 31, and then a first electrode is formed on the front surface side of the semiconductor substrate 31 by ion implantation using the gate electrode 33 and the sidewall 36 as a mask. A conductive third impurity 38 is introduced. After that, Figure 2
As shown in (4), the first conductivity type source diffusion layer having the low concentration regions 39a and 40a formed by diffusing the first impurity 34 by performing the activation heat treatment on the impurities introduced into the semiconductor substrate 31. 39 and the drain diffusion layer 40, and the second
Second conductivity type pocket diffusion layer 4 formed by diffusing impurities
And 1 are formed on the front surface side of the semiconductor substrate 31. As described above, the MIS type or MOS type transistor is formed.
【０００３】[0003]
【発明が解決しようとする課題】しかし、上記の半導体
装置の製造方法には、以下のような課題があった。すな
わち、半導体装置の微細化が進むことによってゲート長
が縮小されると、ゲート電極下のソース−ドレイン間の
間隔ｗも短くなる。一方、ゲート長が短縮化されても，
イオン注入及びその後の活性化熱処理によって形成され
る拡散層の深さは変わらないため、上記ＭＩＳ型あるい
はＭＯＳ型トランジスタでは半導体装置の微細化にとも
なって短チャネル効果が発生し易くなる。そして、ゲー
ト長が０．２５μｍにまで微細化された場合には、比較
的短チャネル効果が発生し難いとされてきた表面チャネ
ル型のＮチャンネルトランジスタでも、ポケット拡散層
を形成して短チャネル効果の発生を防止する必要性が出
てくる。また、もともと短チャネル効果が発生し易い埋
め込みチャネル型のＰチャンネルトランジスタでは、ポ
ケット拡散層を形成しても短チャネル効果の発生を防止
することがますます難しくなる。However, the above-described method for manufacturing a semiconductor device has the following problems. That is, when the gate length is reduced due to the progress of miniaturization of the semiconductor device, the distance w between the source and the drain under the gate electrode is also shortened. On the other hand, even if the gate length is shortened,
Since the depth of the diffusion layer formed by the ion implantation and the subsequent activation heat treatment does not change, a short channel effect is likely to occur in the MIS type or MOS type transistor as the semiconductor device is miniaturized. Further, when the gate length is miniaturized to 0.25 μm, even in the surface channel type N channel transistor, which has been said to be relatively hard to generate the short channel effect, the pocket channel is formed to form the short channel effect. The need to prevent the occurrence of. Further, in a buried channel type P-channel transistor which is apt to cause a short channel effect, it becomes more and more difficult to prevent the short channel effect even if a pocket diffusion layer is formed.
【０００４】そこで、本発明はゲート長を変えずに短チ
ャネル効果の発生を抑制できる半導体装置の製造方法を
提供することを目的とする。Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing the occurrence of a short channel effect without changing the gate length.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置の製造方法は、半導体基板上にゲ
ート絶縁膜を介してゲート電極を形成した後、当該ゲー
ト電極を覆う状態で上記半導体基板上に第１絶縁膜を成
膜する。次いで、第１絶縁膜上からイオン注入を行うこ
とによってソース拡散層及びドレイン拡散層の低濃度領
域を構成するための第１不純物を半導体基板の表面側に
導入する。According to the method of manufacturing a semiconductor device of the present invention for achieving the above object, a gate electrode is formed on a semiconductor substrate via a gate insulating film, and then the gate electrode is covered. A first insulating film is formed on the semiconductor substrate. Then, ion implantation is performed from above the first insulating film to introduce a first impurity for forming the low concentration regions of the source diffusion layer and the drain diffusion layer into the front surface side of the semiconductor substrate.
【０００６】[0006]
【作用】上記半導体装置の製造方法では、ゲート電極を
覆う状態で半導体基板上に成膜した第１絶縁膜上からイ
オン注入を行うことによってソース拡散層及びドレイン
拡散層の低濃度領域を構成するための第１不純物を半導
体基板の表面側に導入する。このため、当該イオン注入
では、ゲート電極及びその側壁に成膜された第１絶縁膜
部分がマスクになり、これらのマスクの外側の半導体基
板部分に第１不純物が導入される。したがって、第１絶
縁膜を成膜せずに第１不純物のイオン注入を行った場合
と比較して、当該第１絶縁膜の膜厚分だけ第１不純物の
導入間隔すなわち上記ソース拡散層及びドレイン拡散層
の低濃度領域間が広くなる。In the method of manufacturing a semiconductor device described above, the low concentration regions of the source diffusion layer and the drain diffusion layer are formed by performing ion implantation from the first insulating film formed on the semiconductor substrate while covering the gate electrode. The first impurity for introducing is introduced into the front surface side of the semiconductor substrate. Therefore, in the ion implantation, the gate electrode and the first insulating film portion formed on the side wall thereof serve as a mask, and the first impurity is introduced into the semiconductor substrate portion outside these masks. Therefore, as compared with the case where the first impurity is ion-implanted without forming the first insulating film, the introduction interval of the first impurity by the thickness of the first insulating film, that is, the source diffusion layer and the drain. The area between the low concentration regions of the diffusion layer becomes wider.
【０００７】[0007]
【実施例】以下、本発明の半導体装置の製造方法を、Ｍ
ＯＳ型トランジスタの製造方法に適用した実施例に基づ
いて詳しく説明する。図１（１）〜（６）は、実施例を
示す断面工程図であり、これらの図を用いて上記製造方
法の一例を説明する。EXAMPLES A method for manufacturing a semiconductor device according to the present invention will be described below.
A detailed description will be given based on an example applied to a method for manufacturing an OS transistor. 1 (1) to 1 (6) are sectional process drawings showing an embodiment, and an example of the manufacturing method will be described with reference to these drawings.
【０００８】先ず、図１（１）に示す第１工程では、例
えばシリコンからなる半導体基板１１の上面にシリコン
酸化膜からなるゲート絶縁膜１２を成膜する。その後、
ゲート絶縁膜１２の上面に、ゲート電極１３を形成す
る。このゲート電極１３は、例えばゲート絶縁膜１２上
に成膜したＮ+ ポリシリコン膜と当該ポリシリコン膜上
に成膜したシリサイド膜とをエッチング加工してなるも
のであり、ゲート長０．２５μｍ，ゲート高さ０．２０
μｍに形成されている。次いで、ゲート電極１３をマス
クにした斜めイオン注入によって、第１導電型の不純物
１４をゲート電極１３下を含む半導体基板１１の表面側
に導入する。ここでは、第１導電型をＮ型とし、ヒ素を
不純物として２００ｋｅＶの注入エネルギーで１×１０
13個／ｃｍ2 のドーズ量だけ導入する。First, in a first step shown in FIG. 1A, a gate insulating film 12 made of a silicon oxide film is formed on an upper surface of a semiconductor substrate 11 made of, for example, silicon. afterwards,
The gate electrode 13 is formed on the upper surface of the gate insulating film 12. The gate electrode 13 is formed by etching an N + polysilicon film formed on the gate insulating film 12 and a silicide film formed on the polysilicon film, and has a gate length of 0.25 μm. Gate height 0.20
It is formed to a μm. Then, the first conductivity type impurity 14 is introduced into the surface side of the semiconductor substrate 11 including the portion below the gate electrode 13 by oblique ion implantation using the gate electrode 13 as a mask. Here, the first conductivity type is N-type, arsenic is used as an impurity, and implantation energy of 200 keV is applied to 1 × 10.
The dose amount of 13 / cm 2 is introduced.
【０００９】次に、図１（２）に示す第２工程では、ゲ
ート電極１３を覆う状態で、半導体基板１１上に第１絶
縁膜１５を成膜する。この第１絶縁膜１５は、常圧での
化学的気相成長法いわゆるＡＰ−ＣＶＤ(Atomospheric
Pressuer-Chemical Vapor Deposition) 法によって成膜
した酸化シリコン膜や、低圧での化学的気相成長法いわ
ゆるＬＰ−ＣＶＤ法(Low Pressure-Chemical Vapor Dep
osition)法によって成膜した窒化シリコン膜または酸化
シリコン膜からなり、膜厚５０ｎｍ程度に成膜する。こ
の第１絶縁膜１５の膜厚ｔは、ゲート電極１３側壁に成
膜された第１絶縁膜１５部分がイオン注入の際にマスク
になり、その他の部分がイオンを通過させるような値に
設定する。Next, in a second step shown in FIG. 1B, a first insulating film 15 is formed on the semiconductor substrate 11 while covering the gate electrode 13. This first insulating film 15 is a so-called AP-CVD (Atomospheric) chemical vapor deposition method under normal pressure.
A silicon oxide film formed by the Pressuer-Chemical Vapor Deposition method or a low pressure chemical vapor deposition method called a LP-CVD method (Low Pressure-Chemical Vapor Deposition method).
of a silicon nitride film or a silicon oxide film formed by the osition method, and is formed to a film thickness of about 50 nm. The thickness t of the first insulating film 15 is set to a value such that the first insulating film 15 portion formed on the side wall of the gate electrode 13 serves as a mask during ion implantation, and the other portions allow ions to pass therethrough. To do.
【００１０】その後、イオン注入によって、第１絶縁膜
１５上から第２導電型の第１不純物１６を半導体基板１
１の表面側に導入する。これによって、ゲート電極１３
及びその側壁に成膜された第１絶縁膜１５部分をマスク
にして、これらのマスクの外側の半導体基板１１部分に
第１不純物１６を導入する。ここでは、第２導電型をＰ
型とし、二フッ化ホウ素を第１不純物として２５ｋｅＶ
の注入エネルギーで１×１０13個／ｃｍ2 のドーズ量だ
け導入する。After that, by ion implantation, the first impurity 16 of the second conductivity type is removed from the top of the first insulating film 15 by the semiconductor substrate 1.
1 is introduced on the surface side. Thereby, the gate electrode 13
Also, the first insulating film 15 portions formed on the sidewalls thereof are used as a mask, and the first impurities 16 are introduced into the semiconductor substrate 11 portions outside these masks. Here, the second conductivity type is P
Type, and 25 keV with boron difluoride as the first impurity
With an implantation energy of 1 × 10 13 / cm 2 .
【００１１】次いで、図１（３）に示す第３工程では、
第１絶縁膜１５上に第２絶縁膜１７を成膜する。この第
２絶縁膜１７は、例えばＡＰ−ＣＶＤ法によって成膜し
た酸化シリコン膜やＬＰ−ＣＶＤ法によって成膜した窒
化シリコン膜または酸化シリコン膜からなり、膜厚１０
０ｎｍ程度に成膜する。第２絶縁膜１７の膜質及び成膜
方法は、第１絶縁膜１５の膜質及びゲート電極１３の材
質を考慮して、例えばゲート電極１３を構成するシリサ
イド膜が第２絶縁膜１７を成膜した後の工程で剥がれな
いようにする。Next, in the third step shown in FIG. 1 (3),
The second insulating film 17 is formed on the first insulating film 15. The second insulating film 17 is made of, for example, a silicon oxide film formed by the AP-CVD method or a silicon nitride film or a silicon oxide film formed by the LP-CVD method, and has a film thickness of 10
The film is formed to a thickness of about 0 nm. In consideration of the film quality of the first insulating film 15 and the material of the gate electrode 13, the film quality and the film forming method of the second insulating film 17 are, for example, a silicide film forming the gate electrode 13 formed the second insulating film 17. Make sure it does not come off in later steps.
【００１２】その後、図１（４）に示す第４工程では、
第２絶縁膜１７及び第１絶縁膜１５をエッチバックする
ことにより、ゲート電極１３及びゲート絶縁膜１２の側
壁に当該第１絶縁膜１５及び第２絶縁膜１７からなるサ
イドウォール１８を形成する。Thereafter, in the fourth step shown in FIG. 1 (4),
By etching back the second insulating film 17 and the first insulating film 15, the sidewalls 18 including the first insulating film 15 and the second insulating film 17 are formed on the sidewalls of the gate electrode 13 and the gate insulating film 12.
【００１３】次に、図１（５）に示す第５工程では、ゲ
ート電極１３及びサイドウォール１８を覆う状態で半導
体基板１１上に酸化膜１９を成膜する。この酸化膜１９
は、半導体基板１１の表面に次のイオン注入によってダ
メージが加わらないようにするための膜である。その
後、当該酸化膜１９上から、第２導電型の第２不純物２
０を半導体基板１１の表面側に導入する。ここでは、二
フッ化ホウ素を第２不純物２０として３０ｋｅＶの注入
エネルギーで３×１０15個／ｃｍ2 のドーズ量だけ導入
する。Next, in a fifth step shown in FIG. 1 (5), an oxide film 19 is formed on the semiconductor substrate 11 in a state of covering the gate electrode 13 and the sidewall 18. This oxide film 19
Is a film for preventing the surface of the semiconductor substrate 11 from being damaged by the next ion implantation. After that, the second impurity 2 of the second conductivity type is removed from above the oxide film 19.
0 is introduced to the front surface side of the semiconductor substrate 11. Here, boron difluoride is introduced as the second impurity 20 with an implantation energy of 30 keV and a dose amount of 3 × 10 15 pieces / cm 2 .
【００１４】次いで、図１（６）に示す第６工程では、
半導体基板１１中に導入した不純物１４，第１不純物１
６及び第２不純物２０の活性化熱処理を行う。これによ
って、半導体基板１１の表面側に、Ｐ型の第１不純物１
６及び第２不純物２０を拡散させてなるソース拡散層２
１及びドレイン拡散層２２と、Ｎ型の不純物１４を拡散
させてなるポケット拡散層２３とを形成する。ここで、
形成されるソース拡散層２１及びドレイン拡散層２２
は、サイドウォール１８下方の第１不純物１６が拡散し
ている部分に不純物濃度の薄い低濃度領域２１ａ，２２
ａを有し、その他の領域が当該低濃度領域２１ａ，２２
ａよりも不純物濃度の高い高濃度領域２１ｂ，２２ｂに
なるいわゆるＬＤＤ（Lightly Dopet Dolein) 構造にな
る。尚、この活性化熱処理では半導体基板１１中で不純
物が拡散することから、実際にはイオン注入による各不
純物の導入範囲よりも各拡散層の形成範囲のほうが広く
なる。Next, in the sixth step shown in FIG. 1 (6),
Impurities 14 and first impurities 1 introduced into the semiconductor substrate 11.
A heat treatment for activating 6 and the second impurity 20 is performed. As a result, the P-type first impurity 1 is formed on the front surface side of the semiconductor substrate 11.
6 and the source diffusion layer 2 formed by diffusing the second impurity 20.
1 and the drain diffusion layer 22 and the pocket diffusion layer 23 formed by diffusing the N-type impurity 14 are formed. here,
Source diffusion layer 21 and drain diffusion layer 22 to be formed
Are low-concentration regions 21a and 22 having a low impurity concentration in the portion where the first impurities 16 are diffused below the sidewalls 18.
a and the other regions are the low-concentration regions 21a, 22
This is a so-called LDD (Lightly Dopet Dolein) structure in which the high-concentration regions 21b and 22b having a higher impurity concentration than a are formed. Since the impurities are diffused in the semiconductor substrate 11 by this activation heat treatment, the formation range of each diffusion layer is actually wider than the introduction range of each impurity by ion implantation.
【００１５】以上によって、ＬＤＤ構造を有する埋め込
みチャネル型のＰチャンネルＭＯＳトランジスタが、半
導体装置１として形成される。上記半導体装置の製造方
法では、図１（２）で示した第２工程のイオン注入で、
ゲート電極１３及びその側壁に成膜された第１絶縁膜１
５部分の外側の半導体基板１１部分に第１不純物１６を
導入する。このことから、第１絶縁膜１５を成膜せずに
イオン注入によって第１不純物１６を導入して形成した
半導体装置と比較して、ほぼ第１絶縁膜１５の膜厚（５
０ｎｍ）分だけ第１不純物１６の導入間隔が広くなる。
このため、不純物の活性化熱処理によって形成されるソ
ース拡散層２１及びドレイン拡散層２２の低濃度領域２
１ａ，２２ａの間隔Ｗが約５０ｎｍ＋５０ｎｍ＝１００
ｎｍ程度広くなり、実効チャネル長が拡大されて短チャ
ネル効果が発生し難くなる。As described above, the buried channel type P channel MOS transistor having the LDD structure is formed as the semiconductor device 1. In the method of manufacturing a semiconductor device described above, the ion implantation of the second step shown in FIG.
Gate electrode 13 and first insulating film 1 formed on the side wall thereof
The first impurity 16 is introduced into the semiconductor substrate 11 portion outside the five portions. From this, as compared with the semiconductor device formed by introducing the first impurity 16 by ion implantation without forming the first insulating film 15, the film thickness of the first insulating film 15 (5
The introduction interval of the first impurity 16 is widened by 0 nm).
Therefore, the low-concentration region 2 of the source diffusion layer 21 and the drain diffusion layer 22 formed by the impurity activation heat treatment
The distance W between 1a and 22a is about 50 nm + 50 nm = 100
The width becomes about nm, and the effective channel length is expanded, so that the short channel effect is hard to occur.
【００１６】また、上記実施例では、ゲート電極１３側
壁のサイドウォール１８が、第１絶縁膜１５とその上面
に成膜された第２絶縁膜１７とをエッチバックしてなる
ものであることから、従来の工程に第１絶縁膜１５を形
成する工程を付加するだけで良く、工程を複雑化させる
ことなく上記半導体装置１を製造することが可能にな
る。Further, in the above embodiment, the sidewall 18 on the side wall of the gate electrode 13 is formed by etching back the first insulating film 15 and the second insulating film 17 formed on the upper surface thereof. It is only necessary to add the step of forming the first insulating film 15 to the conventional step, and the semiconductor device 1 can be manufactured without complicating the step.
【００１７】上記実施例では、埋め込みチャネル型のＰ
チャンネルＭＯＳトランジスタを半導体装置として製造
する場合を例に取って説明を行った。しかし、本発明は
これに限定されることなく表面チャネル型のＮチャンネ
ルＭＯＳトランジスタやその他のＭＯＳ型あるいはＭＩ
Ｓ型トランジスタにも適用可能であり、上記実施例と同
様の効果を得ることができる。特に、表面チャネル型の
ＮチャンネルＭＯＳトランジスタでは、ゲート長が０．
２５μｍ程度であれば、ポケット拡散層を形成すること
なく短チャネル効果の発生を防止することが可能にな
る。In the above embodiment, the buried channel type P is used.
The description has been given taking as an example the case where the channel MOS transistor is manufactured as a semiconductor device. However, the present invention is not limited to this, and a surface channel type N-channel MOS transistor or other MOS type or MI is used.
It can be applied to an S-type transistor, and the same effect as that of the above embodiment can be obtained. Particularly, in the surface channel type N channel MOS transistor, the gate length is 0.
When the thickness is about 25 μm, it becomes possible to prevent the short channel effect from occurring without forming a pocket diffusion layer.
【００１８】[0018]
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、ゲート電極を覆う状態で半導体
基板上に成膜した第１絶縁膜上からソース拡散層及びド
レイン拡散層の低濃度領域を構成する第１不純物をイオ
ン注入することで、上記ソース拡散層の低濃度領域と上
記ドレイン拡散層の低濃度領域との間隔を第１絶縁膜の
膜厚分だけ広く形成することが可能になる。このため、
上記第１絶縁膜を成膜せずに第１不純部を導入して形成
した半導体装置と比較して、ゲート長を変えることなく
実効チャネル長を拡大することができ、短チャネル効果
の発生を防止することが可能になる。As described above, according to the method of manufacturing the semiconductor device of the present invention, the source diffusion layer and the drain diffusion layer are formed from the first insulating film formed on the semiconductor substrate while covering the gate electrode. By ion-implanting the first impurity forming the low-concentration region, the distance between the low-concentration region of the source diffusion layer and the low-concentration region of the drain diffusion layer is formed wider by the film thickness of the first insulating film. Will be possible. For this reason,
Compared with the semiconductor device formed by introducing the first impurity portion without forming the first insulating film, the effective channel length can be increased without changing the gate length, and the short channel effect can be prevented. It becomes possible to prevent.
【図１】実施例を示す断面工程図である。FIG. 1 is a sectional process drawing showing an example.
【図２】従来例を示す断面工程図である。FIG. 2 is a sectional process diagram showing a conventional example.
１１ 半導体基板 １２ ゲート絶縁膜 １３ ゲート電極 １５ 第１絶縁膜 １６ 第１不純物 １７ 第２絶縁膜 １８ サイドウォール ２０ 第２不純物 ２１ ソース拡散層 ２１ａ，２２ａ 低濃度領域 ２１ｂ，２２ｂ 高濃度領域 ２２ ドレイン拡散層 11 semiconductor substrate 12 gate insulating film 13 gate electrode 15 first insulating film 16 first impurity 17 second insulating film 18 sidewall 20 second impurity 21 source diffusion layer 21a, 22a low concentration region 21b, 22b high concentration region 22 drain diffusion layer
Claims (2)
ート電極を形成し当該ゲート電極をマスクにしたイオン
注入によって当該半導体基板の表面側にソース拡散層の
低濃度領域及びドレイン拡散層の低濃度領域を構成する
ための第１不純物を導入する工程と、前記ゲート電極及
び前記ゲート絶縁膜の側壁にサイドウォールを形成し当
該サイドウォールと当該ゲート電極とをマスクにしたイ
オン注入によって前記半導体基板の表面側にソース拡散
層の高濃度領域及びドレイン拡散層の高濃度領域を構成
するための第２不純物を導入する工程とを行う半導体装
置の製造方法において、 前記半導体基板に第１不純物を導入する工程の前には、
前記ゲート電極を覆う状態で前記半導体基板上に第１絶
縁膜を成膜する工程を行い、 前記半導体基板に第１不純物を導入する工程では、前記
第１絶縁膜上からイオン注入を行うことを特徴とする半
導体装置の製造方法。1. A low concentration region of a source diffusion layer and a low concentration of a drain diffusion layer are formed on a front surface side of a semiconductor substrate by ion implantation using a gate electrode formed on a semiconductor substrate with a gate insulating film as a mask. The step of introducing a first impurity for forming a concentration region, the side wall of the gate electrode and the gate insulating film, and a side wall of the gate electrode and ion implantation using the side wall and the gate electrode as a mask. A step of introducing a second impurity for forming a high-concentration region of the source diffusion layer and a high-concentration region of the drain diffusion layer on the front surface side of the semiconductor device. Before the process of
Performing a step of forming a first insulating film on the semiconductor substrate in a state of covering the gate electrode, and performing ion implantation from the first insulating film in the step of introducing a first impurity into the semiconductor substrate. A method for manufacturing a characteristic semiconductor device.
おいて、 前記サイドウォールは、前記第１絶縁膜と当該第１絶縁
膜上に成膜した第２絶縁膜とをエッチバックして形成す
ることを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the sidewall is formed by etching back the first insulating film and a second insulating film formed on the first insulating film. A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8928295A JPH08288504A (en) | 1995-04-14 | 1995-04-14 | Method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8928295A JPH08288504A (en) | 1995-04-14 | 1995-04-14 | Method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288504A true JPH08288504A (en) | 1996-11-01 |
Family
ID=13966365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8928295A Pending JPH08288504A (en) | 1995-04-14 | 1995-04-14 | Method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288504A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522033A (en) * | 2002-03-26 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ion implantation of silicon oxide liner to prevent dopant from diffusing out of source / drain extension |
| JP2005347420A (en) * | 2004-06-01 | 2005-12-15 | Nec Electronics Corp | Semiconductor manufacturing apparatus, and method for manufacturing semiconductor apparatus |
| JP2006505131A (en) * | 2002-10-30 | 2006-02-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Semiconductor component and manufacturing method thereof |
| JP2008218609A (en) * | 2007-03-02 | 2008-09-18 | Fujitsu Ltd | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-04-14 JP JP8928295A patent/JPH08288504A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522033A (en) * | 2002-03-26 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ion implantation of silicon oxide liner to prevent dopant from diffusing out of source / drain extension |
| JP2006505131A (en) * | 2002-10-30 | 2006-02-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Semiconductor component and manufacturing method thereof |
| JP2005347420A (en) * | 2004-06-01 | 2005-12-15 | Nec Electronics Corp | Semiconductor manufacturing apparatus, and method for manufacturing semiconductor apparatus |
| JP2008218609A (en) * | 2007-03-02 | 2008-09-18 | Fujitsu Ltd | Semiconductor device and method of manufacturing the same |
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