JPH08288499A - Manufacture of semiconductor device with quantum wire - Google Patents
Manufacture of semiconductor device with quantum wireInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体量子細線デバイ
スの製造方法に関し、特に周囲がすべて誘電体層で囲ま
れる完全な量子細線を安価に作成することを可能とする
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor quantum wire device, and more particularly, to a method for manufacturing a complete quantum wire which is surrounded by a dielectric layer at a low cost.
【０００２】[0002]
【従来の技術】半導体エレクトロニクスの分野において
は、電子を半導体結晶中におけるその波長（ド・ブロー
イ波長）と同程度の幅を有する半導体層に閉じ込めるこ
とにより電子の自由度を制限し、これにより生ずる量子
効果を利用して新しい動作原理にもとづく半導体量子デ
バイスを作成する試みが行われている。半導体結晶中に
おける電子の波長は約１０ｎｍであるから、電子を幅１
０ｎｍ程度の半導体の細線（量子細線）中に閉じ込める
と、電子はこの細線中を散乱をほとんど受けずに進行す
ることができるようになり、波の位相が保持され易くな
る。かかる量子細線を平面上に多数配列させた伝導層を
作り、この層の電子数をゲート電極の作用で増減させる
と、高速性、低雑音性に格段に優れた量子細線トランジ
スタを作成することができる。また、この量子細線をレ
ーザの発光層に多数組み込むと、小さい注入電流でもシ
ャープなスペクトルを有し、高効率で高周波特性に優れ
た半導体レーザ素子を得ることができる。2. Description of the Related Art In the field of semiconductor electronics, electron freedom is restricted by confining electrons in a semiconductor layer having a width similar to its wavelength (de Broglie wavelength) in a semiconductor crystal, which results from this. Attempts have been made to create semiconductor quantum devices based on new operating principles by utilizing quantum effects. Since the wavelength of the electron in the semiconductor crystal is about 10 nm, the electron width is 1
If the electrons are confined in a semiconductor thin wire (quantum thin wire) of about 0 nm, electrons can travel in the thin wire with little scattering, and the wave phase is easily maintained. When a conductive layer in which a large number of such quantum wires are arranged on a plane is formed and the number of electrons in this layer is increased or decreased by the action of the gate electrode, a quantum wire transistor that is remarkably excellent in high speed and low noise can be created. it can. Further, by incorporating a large number of these quantum wires in the light emitting layer of a laser, it is possible to obtain a semiconductor laser device having a sharp spectrum even with a small injection current and having high efficiency and excellent high frequency characteristics.
【０００３】ところで、量子細線は超格子における人工
的なポテンシャル周期の設計の考え方を基本として発展
してきたため、従来から研究あるいは実用化されてきた
半導体量子細線デバイスのほとんどは、ＧａＡｓ等の化
合物半導体の薄膜を利用したものである。しかし、化合
物半導体の基板はシリコン（Ｓｉ）基板よりも価格が高
く、しかも現状ではＳｉ基板のように８インチもの大口
径基板を入手することができない。また、ＭＯＣＶＤ装
置等の製造装置コストも通常のＳｉデバイス用製造装置
コストよりかなり高くつく。かかる事情から、一般に化
合物半導体を用いた半導体量子デバイスは量産性、経済
性に難点を残している。By the way, since quantum wires have been developed based on the concept of designing an artificial potential period in a superlattice, most of the semiconductor quantum wire devices that have been studied or put into practical use have been made of compound semiconductors such as GaAs. It uses a thin film. However, a compound semiconductor substrate is more expensive than a silicon (Si) substrate, and at present, a large-diameter substrate having a diameter of 8 inches cannot be obtained like a Si substrate. Further, the cost of manufacturing equipment such as MOCVD equipment is considerably higher than the cost of manufacturing equipment for ordinary Si devices. Under such circumstances, semiconductor quantum devices using compound semiconductors generally have problems in mass productivity and economical efficiency.
【０００４】ただし、量子細線の加工方法としては、基
板がシリコン基板であるか化合物半導体基板であるかを
問わない方法も知られている。たとえば、特開平６−４
５５９０号公報には、基板上に段差を発生させるための
位置決めパターンを窒化シリコンまたはフォトレジスト
を用いて形成し、この位置決めパターンを酸化シリコン
膜で被覆し、この酸化シリコン膜をエッチバックして形
成された極めて幅の細いサイドウォールをマスクとして
基板を異方性エッチングすることにより、フォトリソグ
ラフィの解像限界の制約を受けない微細な量子細線を形
成する方法が開示されている。また、特開平６−７７１
８０号公報には、上記位置決めパターンに相当する細条
をポリイミド樹脂を用いて形成し、この細条を被覆して
形成された酸化シリコン膜をエッチバックして得られる
サイドウォールをマスクとして用いる方法が開示されて
いる。However, as a method of processing a quantum wire, there is also known a method regardless of whether the substrate is a silicon substrate or a compound semiconductor substrate. For example, Japanese Patent Laid-Open No. 6-4
In Japanese Patent No. 5590, a positioning pattern for forming a step on a substrate is formed by using silicon nitride or photoresist, the positioning pattern is covered with a silicon oxide film, and the silicon oxide film is etched back to be formed. There is disclosed a method of anisotropically etching a substrate using the extremely narrow side wall as a mask to form a fine quantum wire which is not restricted by the resolution limit of photolithography. In addition, JP-A-6-771
In JP-A-80, a method is used in which a strip corresponding to the above-mentioned positioning pattern is formed using a polyimide resin, and a sidewall obtained by etching back a silicon oxide film formed by covering the strip is used as a mask. Is disclosed.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上記サイド
ウォールの幅は量子細線の幅を決定するパラメータであ
り、おおよそ１〜１０ｎｍの範囲で選択される必要があ
る。しかしながら、上述の２つの従来技術ではサイドウ
ォールを形成するための酸化シリコン膜がいずれもＣＶ
Ｄにより形成されているため、かかるサイドウォール幅
を実現可能なほど薄い酸化シリコン膜を制御性良く形成
することは、実際には極めて困難である。また、これら
の従来技術において得られる量子細線は、底面側が誘電
体膜に接していないため、完全な電子の閉じ込め領域と
しては機能し得ない。By the way, the width of the sidewall is a parameter for determining the width of the quantum wire, and should be selected in the range of approximately 1 to 10 nm. However, in the above-mentioned two conventional techniques, the silicon oxide film for forming the sidewall is CV.
Since it is formed of D, it is actually extremely difficult to form a silicon oxide film that is thin enough to realize such a sidewall width with good controllability. Further, the quantum wires obtained in these conventional techniques cannot function as a complete electron confinement region because the bottom surface side is not in contact with the dielectric film.
【０００６】そこで本発明は、ＧａＡｓ等からなる化合
物半導体基板はもちろん、Ｓｉ系基板を用いることがで
き、しかも完全な電子閉じ込め領域として機能し得る量
子細線を含む半導体量子細線デバイスの製造方法を提供
することを目的とする。Therefore, the present invention provides a method for manufacturing a semiconductor quantum wire device including a quantum wire that can use not only a compound semiconductor substrate made of GaAs or the like but also a Si-based substrate and can function as a complete electron confinement region. The purpose is to do.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体量子デバ
イスの製造方法は、上述の目的を達成するために提案さ
れるものであり、誘電体層上に形成された第１の半導体
層上に第２の半導体層を積層する工程と、前記第２の半
導体層を、その加工端面の少なくともひとつが前記第１
の半導体層上に位置決めされるごとくパターニングする
工程と、前記第１の半導体層と前記第２の半導体層の表
面を同時に熱酸化して半導体酸化被膜を形成する工程
と、前記半導体酸化被膜をエッチバックして前記加工端
面上にサイドウォールを形成する工程と、前記サイドウ
ォールをマスクとして前記第１の半導体層を前記誘電体
層が露出するまでエッチングすることにより量子細線を
形成する工程とを有するものである。A method for manufacturing a semiconductor quantum device of the present invention is proposed to achieve the above-mentioned object, and is provided on a first semiconductor layer formed on a dielectric layer. A step of laminating a second semiconductor layer, and at least one of the processed end faces of the second semiconductor layer is the first
Patterning as positioned on the semiconductor layer, forming a semiconductor oxide film by simultaneously thermally oxidizing the surfaces of the first semiconductor layer and the second semiconductor layer, and etching the semiconductor oxide film. A step of backing up to form a sidewall on the processed end surface; and a step of forming a quantum wire by etching the first semiconductor layer using the sidewall as a mask until the dielectric layer is exposed. It is a thing.
【０００８】あるいは前記量子細線を形成した後、前記
サイドウォールを除去する工程と、前記量子細線の表面
に絶縁膜を形成する工程と、前記量子細線の少なくとも
一部を導電材料膜で被覆する工程とを追加しても良い。
この導電材料膜は、前記量子細線中の電子の流れを制御
するゲート電極として機能し得るものであり、典型的に
は不純物含有ポリシリコン層を用いて構成することがで
きる。Alternatively, after forming the quantum wires, a step of removing the sidewalls, a step of forming an insulating film on the surface of the quantum wires, and a step of coating at least a part of the quantum wires with a conductive material film. You can add and.
This conductive material film can function as a gate electrode that controls the flow of electrons in the quantum wire, and can be typically configured by using an impurity-containing polysilicon layer.
【０００９】さらにあるいは、この導電材料膜をエッチ
バックして前記量子細線の長手方向の少なくとも一方の
側壁面上にサイドウォール状の電極層を形成しても良
い。この電極層も、典型的には前記量子細線中の電子の
流れを制御するゲート電極となる。このとき、上記導電
材料膜が前記量子細線を完全に被覆していれば、エッチ
バック後の電極層は量子細線の両側壁面上に計２本形成
されることになり、いわゆるダブルゲート構造が実現さ
れる。Further alternatively, the conductive material film may be etched back to form a sidewall-shaped electrode layer on at least one sidewall surface in the longitudinal direction of the quantum wire. This electrode layer also serves as a gate electrode that typically controls the flow of electrons in the quantum wire. At this time, if the conductive material film completely covers the quantum wires, two electrode layers after etching back will be formed on both side wall surfaces of the quantum wires, so that a so-called double gate structure is realized. To be done.
【００１０】前記第１の半導体層の形成方法は種々考え
られるが、実用的なひとつの方法としてまず、第１の半
導体基板の凸部を被覆して平坦に成膜された誘電体層の
上に第２の半導体基板を貼り合わせ、該第１の半導体基
板の厚さを前記誘電体層が露出するまで裏面側から減ず
ることにより基体表面に島状に露出させた上記凸部をも
って構成することができる。本発明では、前記半導体層
としてＧａＡｓに代表される化合物半導体を用いてもも
ちろん構わない。しかし、シリコン系材料を用いて既存
のシリコン・プロセスの応用で半導体量子デバイスを作
成できる点に、本発明の大きな特色がある。たとえば、
上記第１の半導体基板がシリコン基板である場合、上述
のプロセスは正に、貼り合わせＳＯＩ（Silicon On Ins
ulator＝シリコン・オン・インシュレータ）として知ら
れる技術の応用となる。Although various methods of forming the first semiconductor layer can be considered, first, as one practical method, first, a dielectric layer is formed on the dielectric layer formed by coating the projections of the first semiconductor substrate to form a flat film. A second semiconductor substrate is bonded to the substrate, and the thickness of the first semiconductor substrate is reduced from the back surface side until the dielectric layer is exposed to form the island-shaped convex portions exposed on the substrate surface. You can In the present invention, of course, a compound semiconductor represented by GaAs may be used as the semiconductor layer. However, a major feature of the present invention is that a semiconductor quantum device can be produced by using an existing silicon process using a silicon-based material. For example,
When the first semiconductor substrate is a silicon substrate, the above-described process is exactly the same as bonding SOI (Silicon On Ins).
It is an application of the technology known as "ulator = silicon-on-insulator".
【００１１】あるいは、前記誘電体層をシリコン基板に
酸素をイオン注入することにより該シリコン基板の深層
領域に形成し、該誘電体層よりも浅い表層領域をもって
半導体層を構成することも可能である。この場合、深層
領域に形成される誘電体層はＳｉＯｘ膜となる。これ
は、ＳＩＭＯＸ (Separation by Implanted Oxygen）と
して知られる誘電体分離技術の応用である。Alternatively, it is possible that the dielectric layer is formed in a deep layer region of the silicon substrate by ion-implanting oxygen into the silicon substrate, and the semiconductor layer is constituted by a surface layer region shallower than the dielectric layer. . In this case, the dielectric layer formed in the deep region is a SiOx film. This is an application of the dielectric isolation technique known as SIMOX (Separation by Implanted Oxygen).
【００１２】なお、誘電体膜上に半導体層を形成する方
法にはこの他にもあり、たとえば横方向固相エピタキシ
ャル成長法が適用可能である。この方法において、シリ
コン基板上の一部にＳｉＯｘ層を形成してシリコンの固
相エピタキシャル成長を開始すると、該シリコン基板の
露出面から成長し始めた単結晶シリコン層が膜厚の増大
と共にやがてＳｉＯｘ層上にも這い上がり、結果的にこ
の這い上がり部分でＳＯＩ構造が達成されることにな
る。本発明では、このＳｉＯｘ層上に這い上がった単結
晶シリコン層を加工することにより、量子細線を形成す
ることができる。There are other methods for forming the semiconductor layer on the dielectric film, for example, the lateral solid phase epitaxial growth method can be applied. In this method, when a SiOx layer is formed on a part of a silicon substrate and solid phase epitaxial growth of silicon is started, the single crystal silicon layer that has started to grow from the exposed surface of the silicon substrate increases in film thickness and eventually the SiOx layer. It also climbs up and, as a result, the SOI structure is achieved in this climbing portion. In the present invention, a quantum wire can be formed by processing the single-crystal silicon layer that has climbed up on this SiOx layer.
【００１３】本発明において、上記第２の半導体層は熱
酸化により第１の半導体層と同時に酸化され得る材料を
選択することが肝要である。特に、アモルファス・シリ
コン膜またはポリシリコン膜を用いて構成すると好適で
ある。In the present invention, it is important to select, as the second semiconductor layer, a material that can be simultaneously oxidized with the first semiconductor layer by thermal oxidation. In particular, it is preferable to use an amorphous silicon film or a polysilicon film.
【００１４】[0014]
【作用】本発明では電子閉じ込め領域である量子細線
を、貼り合わせＳＯＩやＳＩＭＯＸといった既存のシリ
コン・プロセスの適用により容易に形成することがで
き、従来の研究の主体であった化合物半導体プロセスに
比べて技術的にもコスト的にも極めて有利である。ここ
で、量子細線のエッチング・マスクとなる半導体酸化被
膜は熱酸化法により形成されるため、極薄の膜をＣＶＤ
に比べてはるかに制御性良く成膜することが可能であ
り、これによりエッチバック後に得られるサイドウォー
ル幅を狭くし、量子細線の微細化を図ることが可能とな
る。さらに、本発明では電子閉じ込め領域が誘電体層上
に形成されるので、形成後に基体の全面を誘電体層で被
覆すれば、電子閉じ込め領域の周囲はすべて誘電体で囲
まれることになる。したがって、単に基板の一部を掘り
下げて形成されていた様な従来型のものとは異なる完全
な量子細線を得ることができ、この量子細線を用いてト
ランジスタやレーザ素子の性能向上を図ることが可能と
なる。In the present invention, the quantum wire which is the electron confinement region can be easily formed by applying the existing silicon process such as bonded SOI or SIMOX, and it can be easily compared with the compound semiconductor process which has been the main research subject in the past. It is extremely advantageous in terms of technology and cost. Here, since the semiconductor oxide film serving as an etching mask for the quantum wires is formed by a thermal oxidation method, an extremely thin film is formed by CVD.
It is possible to form a film with much higher controllability than that of the above, and thereby, it becomes possible to narrow the side wall width obtained after the etching back and miniaturize the quantum wire. Further, in the present invention, since the electron confinement region is formed on the dielectric layer, if the entire surface of the substrate is covered with the dielectric layer after the formation, the entire periphery of the electron confinement region will be surrounded by the dielectric. Therefore, it is possible to obtain a complete quantum wire which is different from the conventional one that is formed by simply digging a part of the substrate, and it is possible to improve the performance of a transistor or a laser device by using this quantum wire. It will be possible.
【００１５】[0015]
【実施例】以下、本発明の具体的な実施例について説明
する。EXAMPLES Specific examples of the present invention will be described below.
【００１６】実施例１ 本実施例では、貼り合わせＳＯＩにより形成された島状
Ｓｉ層（第１の半導体層）をパターニングして量子細線
を形成するプロセスについて、図１ないし図１３を参照
しながら説明する。 Example 1 In this example, a process of patterning an island-shaped Si layer (first semiconductor layer) formed by bonded SOI to form a quantum wire will be described with reference to FIGS. 1 to 13. explain.
【００１７】まず、図１に示されるように、Ｓｉ基板１
に凸部２を形成した。この凸部２は、Ｓｉ基板１上に形
成された図示されないレジスト・マスクを介し、たとえ
ばシャロー・トレンチ・エッチングの要領でＳｉ基板１
を異方的にドライエッチングすることにより形成した。
次に、図２に示されるように、基体の全面を平坦化す
る誘電体層としてＳｉＯｘ系絶縁膜３を形成した。この
ＳｉＯｘ系絶縁膜３は、ＳＯＧ（スピン・オン・グラ
ス）の塗布、Ｏ3 −ＴＥＯＳ（テトラエトキシシラン）
系による常圧ＣＶＤ、Ｈ2Ｏ −ＴＥＯＳプラズマＣＶＤ
等、優れた平坦性を達成可能な手法により形成すること
ができる。本実施例では、Ｏ3 −ＴＥＯＳ系にさらにＴ
ＭＢ（トリメチルホウ酸）とＴＭＰ（トリメチルリン
酸）を添加したガス系を用いて常圧ＣＶＤを行うことに
より、ＢＰＳＧ膜を形成した。First, as shown in FIG. 1, a Si substrate 1
The convex portion 2 was formed on the surface. The convex portion 2 is formed on the Si substrate 1 through a resist mask (not shown), for example, in the manner of shallow trench etching.
Was anisotropically dry-etched.
Next, as shown in FIG. 2, a SiOx insulating film 3 was formed as a dielectric layer for flattening the entire surface of the base. The SiOx insulating film 3 is formed by applying SOG (spin on glass), O 3 -TEOS (tetraethoxysilane).
System atmospheric pressure CVD, H 2 O-TEOS plasma CVD
It can be formed by a method capable of achieving excellent flatness. In this embodiment, the O 3 -TEOS system is further added with T
A BPSG film was formed by performing atmospheric pressure CVD using a gas system to which MB (trimethylboric acid) and TMP (trimethylphosphoric acid) were added.
【００１８】次に、図２に示される基体の表裏を反転さ
せ、図３に示されるように別のＳｉ基板４に上記ＳｉＯ
ｘ系絶縁膜３の表面を接触させるごとく貼り合わせた。Next, the front and back of the substrate shown in FIG. 2 are reversed, and the above-mentioned SiO 2 is formed on another Si substrate 4 as shown in FIG.
The x-type insulating film 3 was bonded so that the surface thereof was brought into contact with each other.
【００１９】続いて、上記Ｓｉ基板１を裏面側から研磨
した。この研磨は、たとえば公知のＣＭＰ（化学機械研
磨）法により行い、ＳｉＯｘ系絶縁膜３が露出した時点
で終了した。この結果、図４に示されるように、Ｓｉ基
板１の上記凸部２がＳｉＯｘ系絶縁膜３の溝部３ｇの中
に島状に埋め込まれた形で残り、島状Ｓｉ層２ｂとなっ
た。この島状Ｓｉ層２ｂの厚さは約１０ｎｍである。こ
こまでのプロセス”は、貼り合わせＳＯＩの典型的な手
順にしたがっている。Subsequently, the Si substrate 1 was polished from the back surface side. This polishing is performed by, for example, a known CMP (chemical mechanical polishing) method, and is completed when the SiOx insulating film 3 is exposed. As a result, as shown in FIG. 4, the convex portions 2 of the Si substrate 1 remained in the groove portions 3g of the SiOx insulating film 3 in the form of islands, and became island-shaped Si layers 2b. The island-shaped Si layer 2b has a thickness of about 10 nm. The "process up to here" follows the typical procedure of bonded SOI.
【００２０】次に、公知の熱ＣＶＤ法により基体の全面
に厚さ約１０ｎｍの不純物含有ポリシリコン層を形成し
た後、図示されないレジスト・マスクを介してこれを異
方性エッチングすることにより、図４に示されるような
ポリシリコン・パターン５を形成した。このポリシリコ
ン・パターン５の加工端面は、後に形成されるサイドウ
ォールの一端を規定するものであり、本実施例ではこれ
を島状Ｓｉ層２ｂの略々中央部を横断するように位置付
けた。ここで、上記ポリシリコン・パターンに不純物が
含有されているのは、下地の島状Ｓｉ層２ｂとのエッチ
ング選択比を取り易くするためである。なお、上記ポリ
シリコン層の代わりにアモルファス・シリコン層を形成
し、これを加工してアモルファス・シリコン・パターン
を形成しても良い。Next, an impurity-containing polysilicon layer having a thickness of about 10 nm is formed on the entire surface of the substrate by a known thermal CVD method, and then anisotropically etched through a resist mask (not shown). A polysilicon pattern 5 as shown in 4 was formed. The processed end face of the polysilicon pattern 5 defines one end of a sidewall to be formed later, and in this embodiment, it is positioned so as to traverse substantially the central portion of the island-shaped Si layer 2b. Here, the reason why the polysilicon pattern contains impurities is to make it easier to obtain an etching selection ratio with respect to the underlying island-shaped Si layer 2b. An amorphous silicon layer may be formed instead of the polysilicon layer and processed to form an amorphous silicon pattern.
【００２１】次に、この基体を熱酸化炉に搬入し、上記
ポリシリコン・パターン５の上表面と加工端面、および
島状Ｓｉ層２ｂの露出面を酸化し、図５に示されるよう
なＳｉＯｘ被膜６を形成した。このＳｉＯｘ被膜６の膜
厚は１〜１０ｎｍ程度と非常に薄いものであるが、熱酸
化で形成されているために、ＣＶＤ法で形成されたもの
と比べてはるかに膜厚制御性および均一性に優れてい
る。次に、上記ＳｉＯｘ被膜６のエッチバックを一例と
してマグネトロンＲＩＥ装置とＣＨＦ3 ガスを用いて行
った。これにより、上記ポリシリコン・パターン５の加
工端面に接して図６に示されるようなサイドーウォール
６ｓｗを形成した。Next, this substrate is carried into a thermal oxidation furnace to oxidize the upper surface and the processed end surface of the polysilicon pattern 5 and the exposed surface of the island-shaped Si layer 2b, and SiOx as shown in FIG. Coating 6 was formed. The film thickness of the SiOx coating 6 is very thin, about 1 to 10 nm, but since it is formed by thermal oxidation, it is much more controllable and uniform in film thickness than that formed by the CVD method. Is excellent. Next, the SiOx film 6 was etched back by using a magnetron RIE device and CHF 3 gas as an example. As a result, the sidewall 6sw as shown in FIG. 6 was formed in contact with the processed end surface of the polysilicon pattern 5.
【００２２】次に、島状Ｓｉ層２ｂに対して選択比を確
保できる条件でウェット・エッチングを行うことによ
り、ポリシリコン・パターン５を除去した。このウェッ
ト・エッチングは、たとえば、ＨＦ／ＨＮＯ3 ／ＣＨ3
ＯＨ＝１：３：１０の混合溶液を用いて行った。続い
て、ＳｉＯｘに対する選択比を大きく確保できる条件で
上記島状Ｓｉ層２ｂをエッチングした。このエッチング
には、たとえばＥＣＲプラズマ・エッチング装置とＨＢ
ｒ／Ｏ2 混合ガスを用いた。この結果、図７に示される
ように、上記島状Ｓｉ層２ｂのうちサイドウォール６ｓ
ｗで遮蔽された部分のみが上記溝部３ｇのほぼ中央に残
り、量子細線２ｗとなった。Next, the polysilicon pattern 5 was removed by performing wet etching on the island-shaped Si layer 2b under the condition that a selection ratio can be secured. This wet etching is performed, for example, with HF / HNO 3 / CH 3
It carried out using the mixed solution of OH = 1: 3: 10. Subsequently, the island-shaped Si layer 2b was etched under the condition that a large selection ratio with respect to SiOx could be secured. For this etching, for example, ECR plasma etching equipment and HB
An r / O 2 mixed gas was used. As a result, as shown in FIG. 7, the sidewall 6s of the island-shaped Si layer 2b is formed.
Only the portion shielded by w remained in the approximate center of the groove 3g to form the quantum wire 2w.
【００２３】次に、図８に示されるように、たとえば希
フッ酸溶液を用いたウェット・エッチングを行ってサイ
ドウォール６ｓｗを溶解除去し、残った量子細線２ｗの
表面を熱酸化して極めて薄いゲート絶縁膜７を形成し
た。この後、基体の全面にポリシリコン膜を堆積させ、
これを上記量子細線２ｗを被覆するごとくパターニング
して図９に示されるようなゲート電極層８を形成した。
なお、このゲート電極層８は、上記ゲート酸化膜の上表
面が露出するまでエッチバックすることにより、サイド
ウォール型ゲート電極８ｓｗに加工しても良い。この場
合には、量子細線２ｗの両方の側壁面上に制御電極を有
する、いわゆるダブルゲート型のデバイス構成となる。Next, as shown in FIG. 8, for example, wet etching using a dilute hydrofluoric acid solution is performed to dissolve and remove the sidewalls 6sw, and the surface of the remaining quantum wires 2w is thermally oxidized to be extremely thin. The gate insulating film 7 was formed. After that, a polysilicon film is deposited on the entire surface of the substrate,
This was patterned so as to cover the quantum wires 2w to form a gate electrode layer 8 as shown in FIG.
The gate electrode layer 8 may be processed into the sidewall type gate electrode 8sw by etching back until the upper surface of the gate oxide film is exposed. In this case, a so-called double-gate type device configuration having control electrodes on both sidewall surfaces of the quantum wire 2w is formed.
【００２４】以降は、この基体をＳｉＯｘ等からなる絶
縁膜で被覆し、必要な配線形成を行えば量子細線トラン
ジスタが完成される。このトランジスタでは、上記量子
細線２ｗの周囲が完全に誘電体膜で囲まれた構成とされ
ているため、従来の量子細線トランジスタに比べて低雑
音性と高速性に著しい改善がみられた。After that, this substrate is covered with an insulating film made of SiOx or the like, and necessary wiring is formed to complete the quantum wire transistor. Since this transistor has a structure in which the quantum wires 2w are completely surrounded by a dielectric film, significant improvements in low noise and high speed are observed as compared with the conventional quantum wire transistors.
【００２５】なお、上記量子細線２ｗを最終的に平面上
に形成したい場合には、全出の図７に示されるサイドウ
ォール６ｓｗを除去する際に、これと同時に、あるいは
これと前後して溝部３ｇの低面に合わせてＳｉＯｘ系絶
縁膜３の突出部を除去し、図１１に示されるようにＳｉ
Ｏｘ系絶縁膜３の表面を平坦化すれば良い。このような
除去は、たとえばサイドウォール６ｓｗをウェット・エ
ッチングにより除去した後、残された量子細線２ｗを被
覆し溝部３ｇの内部に選択的に形成されたレジスト・マ
スクを介して突出部を異方性エッチングすれば可能であ
る。この後、量子細線２ｗの表面酸化によるゲート絶縁
膜７の形成やポリシリコン膜からなるゲート電極層８の
形成（図１２）、さらには該ゲート電極層８のエッチバ
ックによるサイドウォール型ゲート電極８ｓｗ（図１
３）を前述のとおりに行うことが可能である。When it is desired to finally form the quantum wires 2w on a plane, the groove 6sw shown in FIG. 7 is removed at the same time as or before or after the removal of the sidewalls 6sw. The protruding portion of the SiOx insulating film 3 is removed in accordance with the low surface of 3 g, and as shown in FIG.
The surface of the Ox-based insulating film 3 may be flattened. Such removal is performed, for example, by removing the sidewalls 6sw by wet etching, then covering the remaining quantum wires 2w and anisotropically projecting the protrusions through a resist mask selectively formed inside the groove 3g. This can be done by performing a static etching. After that, the gate insulating film 7 is formed by surface oxidation of the quantum wires 2w, the gate electrode layer 8 made of a polysilicon film is formed (FIG. 12), and the sidewall type gate electrode 8sw is formed by etching back the gate electrode layer 8. (Fig. 1
It is possible to carry out 3) as described above.
【００２６】実施例２ 本実施例では、ＳＩＭＯＸ基板における表層Ｓｉ層をパ
ターニングして量子細線を形成するプロセスについて、
図１４ないし図２０を参照しながら説明する。 Example 2 In this example, a process for patterning a surface Si layer on a SIMOX substrate to form a quantum wire will be described.
This will be described with reference to FIGS. 14 to 20.
【００２７】まず、図１４に示されるようにＳｉ基板１
１に酸素イオン注入を行い、図１５に示されるように該
Ｓｉ基板１１の深層部に埋め込みＳｉＯｘ層１２を形成
した。これは、公知のＳＩＭＯＸ法の応用である。本実
施例では、上記埋め込みＳｉＯｘ層１２より上層側のＳ
ｉ基板１１の部分、すなわち表層部１１ｓが後工程にお
いて量子細線や量子箱に加工されるので、上記イオン注
入は上記表層部１１ｓの所望の厚さに応じて酸素イオン
の飛程を制御しながら行う必要がある。First, as shown in FIG. 14, the Si substrate 1
Oxygen ion implantation was carried out on No. 1 to form a buried SiOx layer 12 in the deep layer portion of the Si substrate 11 as shown in FIG. This is an application of the known SIMOX method. In this embodiment, S on the upper layer side of the embedded SiOx layer 12 is
Since the portion of the i-substrate 11, that is, the surface layer portion 11s is processed into a quantum wire or a quantum box in a post process, the ion implantation controls the range of oxygen ions according to the desired thickness of the surface layer portion 11s. There is a need to do.
【００２８】以後のプロセスは、実施例１と同様であ
る。すなわち、図１６に示されるように、上記表層部１
１ｓの上にポリシリコン・パターン１３を形成した。こ
の時の基体は、その表面をみる限りＳｉ系材料よりなる
段差基体に等しいので、熱酸化を施すとその表面全体が
酸化され、図１７に示されるようなＳｉＯｘ被膜１４が
形成された。このＳｉＯｘ被膜１４をＳｉ系材料に対し
て高い選択比を確保できる条件でエッチバックし、図１
８に示されるようなサイドウォール１４ｓｗを形成し
た。続いて、表層部１１ｓに対してエッチング選択比を
確保した条件でポリシリコン・パターン１３を選択的に
除去し、上記サイドウォール１４をマスクとした表層部
１１ｓの異方性エッチングを行い、さらにウェット・エ
ッチングによるサイドウォール１４ｓｗの除去を経て図
１９に示されるような量子細線１２ｗを形成した。The subsequent process is similar to that of the first embodiment. That is, as shown in FIG.
A polysilicon pattern 13 was formed on 1s. Since the surface of the substrate at this time is equivalent to a stepped substrate made of a Si-based material as far as its surface is seen, the entire surface was oxidized by thermal oxidation, and the SiOx coating film 14 as shown in FIG. 17 was formed. The SiOx coating 14 is etched back under the condition that a high selection ratio with respect to the Si-based material can be secured,
A sidewall 14sw as shown in 8 was formed. Subsequently, the polysilicon pattern 13 is selectively removed under the condition that an etching selection ratio is secured with respect to the surface layer portion 11s, and the surface layer portion 11s is anisotropically etched using the sidewall 14 as a mask, and further wet. The quantum wires 12w as shown in FIG. 19 were formed after removing the sidewalls 14sw by etching.
【００２９】この後は、実施例１で述べた手順にしたが
って、図２０に示されるような量子細線１２ｗを被覆す
るゲート電極層８を形成する。あるいは、このゲート電
極層８をエッチバックしてサイドウォール型ゲート電極
（図示せず。）を形成しても良い。Thereafter, the gate electrode layer 8 covering the quantum wires 12w as shown in FIG. 20 is formed according to the procedure described in the first embodiment. Alternatively, the gate electrode layer 8 may be etched back to form a sidewall type gate electrode (not shown).
【００３０】以上、本発明を２例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではなく、基板構造の細部、基板の各部を構成する
材料や形成方法等は適宜変更が可能である。また、上記
実施例ではシリコン・プロセスで形成できる半導体量子
デバイスについてのみ説明したが、化合物半導体を用い
る半導体量子デバイスも同様の考え方にもとづき作成す
ることができる。Although the present invention has been described based on the two embodiments, the present invention is not limited to these embodiments, and the details of the substrate structure, the materials constituting each part of the substrate and the formation thereof. The method and the like can be changed as appropriate. Further, in the above embodiment, only the semiconductor quantum device which can be formed by the silicon process has been described, but a semiconductor quantum device using a compound semiconductor can also be created based on the same idea.
【００３１】[0031]
【発明の効果】以上の説明からも明らかなように、本発
明によれば従来主として化合物半導体プロセスにもとづ
いて作成されていた半導体量子デバイスを、基本的にシ
リコン・プロセスにより形成することができる。しか
も、本デバイスに含まれる量子細線は、周囲が完全に誘
電体層で囲まれるために、極めて効率の良い電子閉じ込
め効果を発揮する。したがって、材料コストや製造装置
コストを低く抑え、かつ確立された既存の製造技術を用
いながら、信頼性の高い半導体量子デバイスを安価に大
量生産することが可能となる。As is apparent from the above description, according to the present invention, a semiconductor quantum device which has been conventionally formed mainly based on a compound semiconductor process can be basically formed by a silicon process. Moreover, the quantum wire included in this device exhibits an extremely efficient electron confinement effect because the periphery is completely surrounded by the dielectric layer. Therefore, it is possible to mass-produce highly reliable semiconductor quantum devices at low cost while suppressing the material cost and the manufacturing apparatus cost to a low level and using the established existing manufacturing technology.
【図１】貼り合わせＳＯＩ基板上に量子細線を形成する
本発明の実施例において、Ｓｉ基板上に凸部を形成した
状態を示す模式的斜視図である。FIG. 1 is a schematic perspective view showing a state in which a convex portion is formed on a Si substrate in an example of the present invention in which quantum wires are formed on a bonded SOI substrate.
【図２】図１の基体の全面にＳｉＯｘ系絶縁膜を平坦に
堆積させた状態を示す模式的斜視図である。FIG. 2 is a schematic perspective view showing a state where a SiOx insulating film is flatly deposited on the entire surface of the base body of FIG.
【図３】図２の基体の表裏を反転させ、ＳｉＯｘ系絶縁
膜に接して別のＳｉ基板を貼り合わせた状態を示す模式
的斜視図である。FIG. 3 is a schematic perspective view showing a state in which the front and back of the base body of FIG. 2 are reversed, and another Si substrate is attached in contact with the SiOx insulating film.
【図４】最初のＳｉ基板を裏面側から研磨して島状Ｓｉ
層を形成し、さらにこの島状Ｓｉ層の上に加工端面を有
するポリシリコン・パターンを形成した状態を示す模式
的斜視図である。FIG. 4 The first Si substrate is polished from the back side to form island-shaped Si.
FIG. 3 is a schematic perspective view showing a state in which a layer is formed and a polysilicon pattern having a processed end surface is further formed on the island-shaped Si layer.
【図５】図４のポリシリコン・パターンと島状Ｓｉ層の
露出面を熱酸化してＳｉＯｘ被膜を形成した状態を示す
模式的斜視図である。5 is a schematic perspective view showing a state where an exposed surface of the polysilicon pattern and the island-shaped Si layer of FIG. 4 is thermally oxidized to form a SiOx film.
【図６】図５のＳｉＯｘ被膜をエッチバックして前記ポ
リシリコン・パターンの加工端面上にサイドウォールを
形成した状態を示す模式的斜視図である。FIG. 6 is a schematic perspective view showing a state where the SiOx film of FIG. 5 is etched back to form sidewalls on the processed end surface of the polysilicon pattern.
【図７】図６のポリシリコン・パターンを選択的に除去
した後、前記サイドウォールをマスクとして島状Ｓｉ層
を異方性エッチングし、量子細線を形成した状態を示す
模式的斜視図である。7 is a schematic perspective view showing a state in which quantum wires are formed by anisotropically etching the island-shaped Si layer using the sidewall as a mask after selectively removing the polysilicon pattern of FIG. .
【図８】図７のサイドウォールを除去し、量子細線の表
面を酸化してゲート絶縁膜を形成した状態を示す模式的
斜視図である。8 is a schematic perspective view showing a state in which the side wall of FIG. 7 is removed and the surface of the quantum wire is oxidized to form a gate insulating film.
【図９】図８の量子細線を被覆するゲート電極層を形成
した状態を示す模式的斜視図である。9 is a schematic perspective view showing a state in which a gate electrode layer covering the quantum wires of FIG. 8 is formed.
【図１０】図９のゲート電極層をエッチバックしてサイ
ドウォール型ゲート電極を形成した状態を示す模式的斜
視図である。FIG. 10 is a schematic perspective view showing a state in which the gate electrode layer of FIG. 9 is etched back to form a sidewall type gate electrode.
【図１１】上述のプロセスの変形例として、量子細線の
下地となるＳｉＯｘ系絶縁膜を平坦化した状態を示す模
式的斜視図である。FIG. 11 is a schematic perspective view showing, as a modification of the above-described process, a state in which a SiOx-based insulating film serving as a base of a quantum wire is flattened.
【図１２】図１１の量子細線をゲート電極層で被覆した
状態を示す模式的斜視図である。12 is a schematic perspective view showing a state in which the quantum wire of FIG. 11 is covered with a gate electrode layer.
【図１３】図１２のゲート電極層をエッチバックしてサ
イドウォール型ゲート電極を形成した状態を示す模式的
斜視図である。FIG. 13 is a schematic perspective view showing a state where the gate electrode layer of FIG. 12 is etched back to form a sidewall type gate electrode.
【図１４】ＳＩＭＯＸ基板上に量子細線を形成する本発
明の他の実施例において、Ｓｉ基板に酸素のイオン注入
を行っている状態を示す模式的斜視図である。FIG. 14 is a schematic perspective view showing a state where oxygen ions are implanted into a Si substrate in another example of the present invention for forming quantum wires on a SIMOX substrate.
【図１５】上述のイオン注入によりＳｉ基板の深層部に
埋め込みＳｉＯｘ層を形成した状態を示す模式的斜視図
である。FIG. 15 is a schematic perspective view showing a state in which a buried SiOx layer is formed in a deep layer portion of a Si substrate by the above-mentioned ion implantation.
【図１６】図１５のＳｉ基板の表層部の上にポリシリコ
ン・パターンを形成した状態を示す模式的斜視図であ
る。16 is a schematic perspective view showing a state where a polysilicon pattern is formed on the surface layer portion of the Si substrate of FIG.
【図１７】図４のポリシリコン・パターンと表層部の露
出面を熱酸化してＳｉＯｘ被膜を形成した状態を示す模
式的斜視図である。FIG. 17 is a schematic perspective view showing a state in which the polysilicon pattern and the exposed surface of the surface layer portion of FIG. 4 are thermally oxidized to form a SiOx film.
【図１８】図１７のＳｉＯｘ被膜をエッチバックして前
記ポリシリコン・パターンの加工端面上にサイドウォー
ルを形成した状態を示す模式的斜視図である。FIG. 18 is a schematic perspective view showing a state where the SiOx film of FIG. 17 is etched back to form sidewalls on the processed end surface of the polysilicon pattern.
【図１９】図１８のポリシリコン・パターンを選択的に
除去した後、前記サイドウォールをマスクとして前記表
層部を異方性エッチングして量子細線を形成した後、サ
イドウォールを除去した状態を示す模式的斜視図であ
る。FIG. 19 shows a state in which after the polysilicon pattern of FIG. 18 is selectively removed, the surface layer portion is anisotropically etched using the sidewall as a mask to form quantum wires, and then the sidewall is removed. It is a typical perspective view.
【図２０】図１９の量子細線の表面を酸化してゲート絶
縁膜を形成し、さらにその周囲をゲート電極層で被覆し
た状態を示す模式的斜視図である。20 is a schematic perspective view showing a state in which the surface of the quantum wire in FIG. 19 is oxidized to form a gate insulating film, and the periphery thereof is covered with a gate electrode layer.
１，１１ Ｓｉ基板 ２ 凸部 ２ｂ 島状Ｓｉ層 ２ｗ，１２ｗ 量子細線 ３ ＳｉＯｘ系絶縁膜 ３ｇ 溝部 ５，１３ ポリシリコン・パターン ６，１４ ＳｉＯｘ被膜 ６ｓｗ，１４ｓｗ サイドウォール ７ ゲート絶縁膜 ８ ゲート電極層 ８ｓｗ サイドウォール型ゲート電極 １１ｓ 表層部 １２ 埋め込みＳｉＯｘ膜 1, 11 Si substrate 2 convex portion 2b island-shaped Si layer 2w, 12w quantum wire 3 SiOx-based insulating film 3g groove portion 5, 13 polysilicon pattern 6, 14 SiOx coating 6sw, 14sw sidewall 7 gate insulating film 8 gate electrode layer 8sw Sidewall type gate electrode 11s Surface layer 12 Embedded SiOx film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/66 Ｈ０１Ｌ 21/88 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 29/66 H01L 21/88
Claims (9)
上に第２の半導体層を積層する工程と、 前記第２の半導体層を、その加工端面の少なくともひと
つが前記第１の半導体層上に位置決めされるごとくパタ
ーニングする工程と、 前記第１の半導体層と前記第２の半導体層の表面を同時
に熱酸化して半導体酸化被膜を形成する工程と、 前記半導体酸化被膜をエッチバックして前記加工端面上
にサイドウォールを形成する工程と、 前記サイドウォールをマスクとして前記第１の半導体層
を前記誘電体層が露出するまでエッチングすることによ
り量子細線を形成する工程とを有する半導体量子細線デ
バイスの製造方法。1. A step of stacking a second semiconductor layer on a first semiconductor layer formed on a dielectric layer; and a step of forming the second semiconductor layer, wherein at least one of processed end faces of the second semiconductor layer is the first semiconductor layer. Patterning as positioned on the semiconductor layer; forming a semiconductor oxide film by simultaneously oxidizing the surfaces of the first semiconductor layer and the second semiconductor layer; and etching back the semiconductor oxide film. And a step of forming a sidewall on the processed end surface, and a step of forming a quantum wire by etching the first semiconductor layer using the sidewall as a mask until the dielectric layer is exposed. Quantum wire device manufacturing method.
ウォールを除去する工程と、 前記量子細線の表面に絶縁膜を形成する工程と、 前記量子細線の少なくとも一部を導電材料膜で被覆する
工程と、を有する請求項１記載の半導体量子細線デバイ
スの製造方法。2. The step of removing the sidewall after forming the quantum wires, the step of forming an insulating film on the surface of the quantum wires, and the conductive material film covering at least a part of the quantum wires. The method for manufacturing a semiconductor quantum wire device according to claim 1, further comprising:
量子細線の長手方向の少なくとも一方の側壁面上にサイ
ドウォール状の電極層を形成する工程とを有する請求項
２記載の半導体量子細線デバイスの製造方法。3. The semiconductor quantum wire device according to claim 2, further comprising the step of etching back the conductive material film to form a sidewall-shaped electrode layer on at least one sidewall surface in the longitudinal direction of the quantum wire. Manufacturing method.
リコン膜を用いる請求項２記載の半導体量子細線デバイ
スの製造方法。4. The method of manufacturing a semiconductor quantum wire device according to claim 2, wherein an impurity-containing polysilicon film is used as the conductive material film.
板の凸部を被覆して平坦に成膜された誘電体層の上に第
２の半導体基板を貼り合わせ、該第１の半導体基板の厚
さを前記誘電体層が露出するまで裏面側から減ずること
により基体表面に島状に露出させた上記凸部をもって構
成される請求項１記載の半導体量子細線デバイスの製造
方法。5. The first semiconductor layer is formed by coating a second semiconductor substrate on a dielectric layer that covers the convex portions of the first semiconductor substrate and is formed flat. 2. The method for manufacturing a semiconductor quantum wire device according to claim 1, wherein the semiconductor substrate is formed with island-shaped protrusions on the substrate surface by reducing the thickness of the semiconductor substrate from the back surface side until the dielectric layer is exposed.
用いて構成する請求項５記載の半導体量子細線デバイス
の製造方法。6. The method of manufacturing a semiconductor quantum wire device according to claim 5, wherein the first semiconductor layer is made of a silicon-based material.
オン注入することにより該半導体基板の深層領域に形成
される半導体酸化物層であり、前記第１の半導体層は該
半導体基板の中の該誘電体層よりも浅い表層領域を占め
る請求項１記載の半導体量子細線デバイスの製造方法。7. The dielectric layer is a semiconductor oxide layer formed in a deep region of the semiconductor substrate by ion-implanting oxygen into the semiconductor substrate, and the first semiconductor layer is in the semiconductor substrate. 2. The method for manufacturing a semiconductor quantum wire device according to claim 1, wherein the surface layer region is shallower than the dielectric layer.
いる請求項７記載の半導体量子細線デバイスの製造方
法。8. The method of manufacturing a semiconductor quantum wire device according to claim 7, wherein a silicon substrate is used as the semiconductor substrate.
リコン膜またはポリシリコン膜を用いて構成する請求項
１記載の半導体量子細線デバイスの製造方法。9. The method of manufacturing a semiconductor quantum wire device according to claim 1, wherein the second semiconductor layer is formed by using an amorphous silicon film or a polysilicon film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8537195A JP3572713B2 (en) | 1995-04-11 | 1995-04-11 | Method for manufacturing semiconductor quantum wire device |
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| JPH08288499A true JPH08288499A (en) | 1996-11-01 |
| JP3572713B2 JP3572713B2 (en) | 2004-10-06 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346436B1 (en) | 1999-01-28 | 2002-02-12 | Sharp Kabushiki Kaisha | Quantum thin line producing method and semiconductor device |
| US6351007B1 (en) | 1999-02-10 | 2002-02-26 | Sharp Kabushiki Kaisha | Quantum thin line producing method and semiconductor device employing the quantum thin line |
| JP2005175480A (en) * | 2003-12-09 | 2005-06-30 | Internatl Business Mach Corp <Ibm> | Pull-back method for forming fins in finfet |
| US6974549B2 (en) | 2001-12-17 | 2005-12-13 | Ricoh Company, Ltd. | Method for forming fine grooves and stamper and structure with fine grooves |
| DE102004063590B4 (en) * | 2003-12-31 | 2008-07-24 | Dongbuanam Semiconductor Inc. | A method of forming a silicon quantum dot and a method of fabricating a semiconductor memory device using the same |
| JP2009044142A (en) * | 2007-07-13 | 2009-02-26 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method for manufacturing it |
-
1995
- 1995-04-11 JP JP8537195A patent/JP3572713B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346436B1 (en) | 1999-01-28 | 2002-02-12 | Sharp Kabushiki Kaisha | Quantum thin line producing method and semiconductor device |
| US6351007B1 (en) | 1999-02-10 | 2002-02-26 | Sharp Kabushiki Kaisha | Quantum thin line producing method and semiconductor device employing the quantum thin line |
| US6974549B2 (en) | 2001-12-17 | 2005-12-13 | Ricoh Company, Ltd. | Method for forming fine grooves and stamper and structure with fine grooves |
| JP2005175480A (en) * | 2003-12-09 | 2005-06-30 | Internatl Business Mach Corp <Ibm> | Pull-back method for forming fins in finfet |
| DE102004063590B4 (en) * | 2003-12-31 | 2008-07-24 | Dongbuanam Semiconductor Inc. | A method of forming a silicon quantum dot and a method of fabricating a semiconductor memory device using the same |
| JP2009044142A (en) * | 2007-07-13 | 2009-02-26 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method for manufacturing it |
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