JPH08286921A - ファジィプロセッサおよびファジィ論理処理を行なう方法 - Google Patents
ファジィプロセッサおよびファジィ論理処理を行なう方法Info
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- JPH08286921A JPH08286921A JP8074074A JP7407496A JPH08286921A JP H08286921 A JPH08286921 A JP H08286921A JP 8074074 A JP8074074 A JP 8074074A JP 7407496 A JP7407496 A JP 7407496A JP H08286921 A JPH08286921 A JP H08286921A
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 改善されたアーキテクチャを持つファジィプ
ロセッサを提供する。 【解決手段】 ファジィプロセッサは、ファジィ規則プ
ロセッサ1と、内部ファジィ命令メモリ7と、内部知識
ベースメモリ8と、算術論理装置2と、非ファジィ命令
を実行することのできる制御装置3と、非ファジィ命令
をストアするための内部メモリ5とを含む。改善された
ファジィプロセッサのアーキテクチャは、命令処理に対
して同時にかつ透過的にプロセッサの外部から他の知識
ベースと他のファジィ規則とをロードすることができ
る。プロセッサはファジィ命令および非ファジィ命令の
両方を処理することもでき、処理されているファジィ規
則の集合内での条件付および無条件のジャンプを行なう
ことができ、処理されるべき知識ベースまたは規則の集
合を条件付でスワップすることができる。
ロセッサを提供する。 【解決手段】 ファジィプロセッサは、ファジィ規則プ
ロセッサ1と、内部ファジィ命令メモリ7と、内部知識
ベースメモリ8と、算術論理装置2と、非ファジィ命令
を実行することのできる制御装置3と、非ファジィ命令
をストアするための内部メモリ5とを含む。改善された
ファジィプロセッサのアーキテクチャは、命令処理に対
して同時にかつ透過的にプロセッサの外部から他の知識
ベースと他のファジィ規則とをロードすることができ
る。プロセッサはファジィ命令および非ファジィ命令の
両方を処理することもでき、処理されているファジィ規
則の集合内での条件付および無条件のジャンプを行なう
ことができ、処理されるべき知識ベースまたは規則の集
合を条件付でスワップすることができる。
Description
【0001】
【発明の分野】この発明はファジィプロセッサに関し、
より特定的には、非ファジィプロセスを行なうこともで
きるファジィプロセッサに関する。
より特定的には、非ファジィプロセスを行なうこともで
きるファジィプロセッサに関する。
【0002】
【関連技術の説明】さまざまな種類のファジィプロセッ
サがあることが知られている。従来のファジィプロセッ
サの一例は、ファジィ命令を行なうブロックを含む、富
士通のMB94110プロセッサである。別の例は、外
部メモリからさまざまな知識ベースをロードすることも
できる、ジーメンス(Siemens )のSAE81C99プ
ロセッサであるが、これは、条件付でまたは通常のファ
ジィ処理と同時に行なうことは可能ではない。
サがあることが知られている。従来のファジィプロセッ
サの一例は、ファジィ命令を行なうブロックを含む、富
士通のMB94110プロセッサである。別の例は、外
部メモリからさまざまな知識ベースをロードすることも
できる、ジーメンス(Siemens )のSAE81C99プ
ロセッサであるが、これは、条件付でまたは通常のファ
ジィ処理と同時に行なうことは可能ではない。
【0003】したがって、既知のファジィプロセッサは
ファジィ命令を処理するだけであり、シフト、ローテー
ト、比較または算術/論理命令のような従来の命令の処
理とファジィ制御を統合することはできないし、割込、
スタックなどのような信号を有することもない。したが
って、ファジィコントローラの入力および出力にどんな
種類の算術/論理処理を行なうことも可能ではない。
ファジィ命令を処理するだけであり、シフト、ローテー
ト、比較または算術/論理命令のような従来の命令の処
理とファジィ制御を統合することはできないし、割込、
スタックなどのような信号を有することもない。したが
って、ファジィコントローラの入力および出力にどんな
種類の算術/論理処理を行なうことも可能ではない。
【0004】すべての既知のファジィ制御装置はさら
に、ファジィ命令を順次処理することにより制御を行な
い、ある命令から別の命令にジャンプすることはできな
い。
に、ファジィ命令を順次処理することにより制御を行な
い、ある命令から別の命令にジャンプすることはできな
い。
【0005】既知のファジィプロセッサの別の特徴は、
それらが、固定された数の入力と固定された数のファジ
ィ規則とを処理するということである。ある数のメンバ
シップ関数が各ファジィ入力と関連しており、これらの
関数の集合は知識ベースと称される。ファジィ規則の集
合および知識ベースの双方とも処理を通じて変更されな
いままである。
それらが、固定された数の入力と固定された数のファジ
ィ規則とを処理するということである。ある数のメンバ
シップ関数が各ファジィ入力と関連しており、これらの
関数の集合は知識ベースと称される。ファジィ規則の集
合および知識ベースの双方とも処理を通じて変更されな
いままである。
【0006】
【発明の概要】したがって、この発明の目標は、既知の
ファジィプロセッサよりも汎用性に富む改善されたアー
キテクチャを備えたファジィプロセッサを提供すること
である。
ファジィプロセッサよりも汎用性に富む改善されたアー
キテクチャを備えたファジィプロセッサを提供すること
である。
【0007】上記の目標の範囲内で、この発明の目的
は、入力および出力を処理する事のできる、改善された
アーキテクチャを備えたファジィプロセッサを提供する
ことである。
は、入力および出力を処理する事のできる、改善された
アーキテクチャを備えたファジィプロセッサを提供する
ことである。
【0008】この発明の別の目的は、通常の動作の間、
外部からさまざまな知識ベースまたはファジィ規則の集
合をロードすることのできる、改善されたアーキテクチ
ャを備えたファジィプロセッサを提供することである。
外部からさまざまな知識ベースまたはファジィ規則の集
合をロードすることのできる、改善されたアーキテクチ
ャを備えたファジィプロセッサを提供することである。
【0009】この発明の別の目的は、通常の処理の間、
入力または出力に生じる条件付で、または無条件に、処
理されるべき知識ベースまたはファジィ規則の集合を変
更することができる、改善されたアーキテクチャを備え
たファジィプロセッサを提供することである。
入力または出力に生じる条件付で、または無条件に、処
理されるべき知識ベースまたはファジィ規則の集合を変
更することができる、改善されたアーキテクチャを備え
たファジィプロセッサを提供することである。
【0010】この発明の別の目的は、ファジィコントロ
ーラの入力および出力に算術/論理処理を行ない、非フ
ァジィ命令を処理しかつ割込信号を処理することのでき
る、改善されたアーキテクチャを備えたファジィプロセ
ッサを提供することである。
ーラの入力および出力に算術/論理処理を行ない、非フ
ァジィ命令を処理しかつ割込信号を処理することのでき
る、改善されたアーキテクチャを備えたファジィプロセ
ッサを提供することである。
【0011】この発明の別の目的は、ファジィ命令内で
の条件付または無条件のジャンプを行なうことのでき
る、改善されたアーキテクチャを備えたファジィプロセ
ッサを提供することである。
の条件付または無条件のジャンプを行なうことのでき
る、改善されたアーキテクチャを備えたファジィプロセ
ッサを提供することである。
【0012】この発明の別の目的は、信頼性が高く、か
つ競争力のある価格で比較的製造しやすいプロセッサを
提供することである。
つ競争力のある価格で比較的製造しやすいプロセッサを
提供することである。
【0013】後に明らかになるこの目標、これらの目的
等は、ファジィ規則プロセッサと、内部ファジィ命令メ
モリと、内部知識ベースメモリとを含むファジィプロセ
ッサであって、算術論理装置と、従来のマイクロプロセ
ッサに典型的な非ファジィ命令を行なうことのできる制
御装置と、非ファジィ命令を含む内部メモリとをさらに
含むことを特徴とする、改善されたアーキテクチャを備
えたファジィプロセッサにより達成される。
等は、ファジィ規則プロセッサと、内部ファジィ命令メ
モリと、内部知識ベースメモリとを含むファジィプロセ
ッサであって、算術論理装置と、従来のマイクロプロセ
ッサに典型的な非ファジィ命令を行なうことのできる制
御装置と、非ファジィ命令を含む内部メモリとをさらに
含むことを特徴とする、改善されたアーキテクチャを備
えたファジィプロセッサにより達成される。
【0014】この発明の特徴および利点は、添付図面に
非限定的な例として示された、その好ましいがこれに限
られない実施例の説明から明らかになる。
非限定的な例として示された、その好ましいがこれに限
られない実施例の説明から明らかになる。
【0015】
【好ましい実施例の詳細な説明】既知のファジィプロセ
ッサはファジィ命令を処理するだけであり、シフト、ロ
ーテート、比較および算術論理命令のような従来の命令
の処理とファジィ制御を統合することができないし、割
込、スタックなどのような信号を有することもない。こ
の発明に従ったファジィプロセッサには、算術/論理装
置(ALU)と、ダイレクトメモリアクセス制御装置
(DMA)と、タイマと、割込ハンドラと、バス用イン
タフェースと、他の構成要素とが設けられる。ファジィ
命令は、規定可能な階層に従って、算術/論理命令、シ
フト、ローテートなどのような非ファジィ命令と統合さ
れる。つまり、命令すべてが、入力および/または出力
データの非ファジィ処理も許容する。
ッサはファジィ命令を処理するだけであり、シフト、ロ
ーテート、比較および算術論理命令のような従来の命令
の処理とファジィ制御を統合することができないし、割
込、スタックなどのような信号を有することもない。こ
の発明に従ったファジィプロセッサには、算術/論理装
置(ALU)と、ダイレクトメモリアクセス制御装置
(DMA)と、タイマと、割込ハンドラと、バス用イン
タフェースと、他の構成要素とが設けられる。ファジィ
命令は、規定可能な階層に従って、算術/論理命令、シ
フト、ローテートなどのような非ファジィ命令と統合さ
れる。つまり、命令すべてが、入力および/または出力
データの非ファジィ処理も許容する。
【0016】さらに、この発明に従ったファジィ制御装
置は、ファジィ部の入力としてチップの内部レジスタを
用いることかでき、ファジィ部の出力のためのバッファ
レジスタとしてそれらを用いることもでき、入力の前処
理と出力の後処理とをこれらのレジスタで行なうことが
できる。
置は、ファジィ部の入力としてチップの内部レジスタを
用いることかでき、ファジィ部の出力のためのバッファ
レジスタとしてそれらを用いることもでき、入力の前処
理と出力の後処理とをこれらのレジスタで行なうことが
できる。
【0017】加算器、減算器、乗算器および除算器がフ
ァジィ制御装置の従来のアーキテクチャに既にあり、フ
ァジィ化および脱ファジィ化のために用いられてはいる
が、この発明が提案するのは、入力および出力の算術/
論理処理の概念と、非ファジィ命令の実行の概念と、割
込信号の処理の概念とであることを強調しておきたい。
適切に修正された既存のブロックまたは特別に設計され
た回路を用いてこれらの機能を行なうことができる。特
に、入力および出力の処理は、既存のブロックによりほ
とんど完全に行なわれ得る。
ァジィ制御装置の従来のアーキテクチャに既にあり、フ
ァジィ化および脱ファジィ化のために用いられてはいる
が、この発明が提案するのは、入力および出力の算術/
論理処理の概念と、非ファジィ命令の実行の概念と、割
込信号の処理の概念とであることを強調しておきたい。
適切に修正された既存のブロックまたは特別に設計され
た回路を用いてこれらの機能を行なうことができる。特
に、入力および出力の処理は、既存のブロックによりほ
とんど完全に行なわれ得る。
【0018】こうして、非ファジィ命令とファジィ制御
を統合することができ、したがって、制御されるべきシ
ステムを柔軟に処理することが可能となり、さらに、よ
り複雑なシステムを制御することが可能である。算術/
論理演算でファジィ部の入力を前処理し、入力の増加率
としてファジィ部の新しい入力を生成し、オフセットを
除去するかまたは加算し、入力にデジタルフィルタリン
グを行なうことなどが可能である。たとえばオフセット
を除去するかまたは加算すること、最大値以下でクリッ
ピングすること、などによって、ファジィ部の出力を後
処理し、それらを外界に適合させることも可能である。
割込信号によって、もし必要とあらば、割込制御をし
て、緊急制御または非ファジィ命令によるシステム管理
操作を行なうことが可能である。
を統合することができ、したがって、制御されるべきシ
ステムを柔軟に処理することが可能となり、さらに、よ
り複雑なシステムを制御することが可能である。算術/
論理演算でファジィ部の入力を前処理し、入力の増加率
としてファジィ部の新しい入力を生成し、オフセットを
除去するかまたは加算し、入力にデジタルフィルタリン
グを行なうことなどが可能である。たとえばオフセット
を除去するかまたは加算すること、最大値以下でクリッ
ピングすること、などによって、ファジィ部の出力を後
処理し、それらを外界に適合させることも可能である。
割込信号によって、もし必要とあらば、割込制御をし
て、緊急制御または非ファジィ命令によるシステム管理
操作を行なうことが可能である。
【0019】既に述べたように、既知のファジィ制御装
置の別の問題は、ファジィ命令を順次処理することによ
りそれらが制御を行ない、あるファジィ命令から別のフ
ァジィ命令までジャンプすることができないということ
である。この発明の例示の実施例に従ったファジィプロ
セッサは、ファジィ規則の間に条件付または無条件のジ
ャンプ命令の挿入を提案し、ここでは、選択の条件が入
力または出力に生じなければならない。これによって、
制御されるべきシステムの特定の変更にファジィ制御を
即座に適合させることができ、したがって、得られた入
力または出力に従って、処理されるべき規則内でジャン
プすることができる。
置の別の問題は、ファジィ命令を順次処理することによ
りそれらが制御を行ない、あるファジィ命令から別のフ
ァジィ命令までジャンプすることができないということ
である。この発明の例示の実施例に従ったファジィプロ
セッサは、ファジィ規則の間に条件付または無条件のジ
ャンプ命令の挿入を提案し、ここでは、選択の条件が入
力または出力に生じなければならない。これによって、
制御されるべきシステムの特定の変更にファジィ制御を
即座に適合させることができ、したがって、得られた入
力または出力に従って、処理されるべき規則内でジャン
プすることができる。
【0020】上で述べたように、あらゆる既知のファジ
ィ制御装置は、固定数の入力およびファジィ規則を処理
する。ある数のメンバシップ関数が各入力に関連してい
る。メンバシップ関数の集合は知識ベースと称される。
規則の集合および知識ベースの双方が処理を通じて不変
である。
ィ制御装置は、固定数の入力およびファジィ規則を処理
する。ある数のメンバシップ関数が各入力に関連してい
る。メンバシップ関数の集合は知識ベースと称される。
規則の集合および知識ベースの双方が処理を通じて不変
である。
【0021】対照的に、この発明に従ったプロセッサ
は、通常の処理の間、知識ベースおよび/またはファジ
ィ規則の集合を変更することができる。これはバッファ
メモリにより行なわれ、通常の動作の間に処理されるべ
き次の知識ベースおよび/またはファジィ規則の集合が
ロードされ、規則の集合および/または知識ベースの条
件付のまたは無条件のスワッピングのための命令によ
り、ベースまたは集合がスワップされ得る。条件が入力
または出力に課され得る。これにより適合性制御が可能
となり、さらに、さまざまな入力を多様な知識ベースと
関連させることにより、多くの入力を処理することが可
能となり、したがって、複数のシステムのタイムシェア
リング制御をより簡単に行なうことが可能となる。実
際、これによって、無限の数のファジィ規則を処理する
ことができる。
は、通常の処理の間、知識ベースおよび/またはファジ
ィ規則の集合を変更することができる。これはバッファ
メモリにより行なわれ、通常の動作の間に処理されるべ
き次の知識ベースおよび/またはファジィ規則の集合が
ロードされ、規則の集合および/または知識ベースの条
件付のまたは無条件のスワッピングのための命令によ
り、ベースまたは集合がスワップされ得る。条件が入力
または出力に課され得る。これにより適合性制御が可能
となり、さらに、さまざまな入力を多様な知識ベースと
関連させることにより、多くの入力を処理することが可
能となり、したがって、複数のシステムのタイムシェア
リング制御をより簡単に行なうことが可能となる。実
際、これによって、無限の数のファジィ規則を処理する
ことができる。
【0022】要するに、既知のファジィプロセッサに対
して革新的である特徴は、命令処理に対し同時に(かつ
透過的に)ファジィ規則メモリおよび知識ベースメモリ
(メンバシップ関数)を外部からロードすることができ
るということ、ファジィ規則および非ファジィ命令(シ
フト、ローテート、算術/論理動作など)の両方を処理
することができるということ、処理されているファジィ
規則の集合内で条件付でまたは無条件にジャンプするこ
とができるということ、最後に、処理されるべき知識ベ
ースまたは規則の集合を条件付でまたは無条件にスワッ
プすることができるということである。
して革新的である特徴は、命令処理に対し同時に(かつ
透過的に)ファジィ規則メモリおよび知識ベースメモリ
(メンバシップ関数)を外部からロードすることができ
るということ、ファジィ規則および非ファジィ命令(シ
フト、ローテート、算術/論理動作など)の両方を処理
することができるということ、処理されているファジィ
規則の集合内で条件付でまたは無条件にジャンプするこ
とができるということ、最後に、処理されるべき知識ベ
ースまたは規則の集合を条件付でまたは無条件にスワッ
プすることができるということである。
【0023】この発明の例示の実施例に従ったファジィ
プロセッサの革新的なアーキテクチャのブロック図が図
1に示される。
プロセッサの革新的なアーキテクチャのブロック図が図
1に示される。
【0024】参照番号1は、ファジィ規則を実行する従
来のファジィ規則プロセッサを示す。算術/論理装置
(ALU)2が、この発明に従ったプロセッサ内に含ま
れ、入力および出力の算術/論理処理を行なう。
来のファジィ規則プロセッサを示す。算術/論理装置
(ALU)2が、この発明に従ったプロセッサ内に含ま
れ、入力および出力の算術/論理処理を行なう。
【0025】制御装置3がALU2にさらに接続され、
非ファジィ命令を行なうように適合される。割込ハンド
ラ4が制御装置3内に位置する。制御装置3はさらにフ
ァジィ規則プロセッサ1に直接に接続される。制御装置
3およびALU2は内部レジスタ17に接続され、レジ
スタ17はデータメモリ18に接続され、データメモリ
は、内部レジスタ17のためのバッファの役割を果た
す。制御装置3はデータメモリ18にも接続される。内
部レジスタ17と、データメモリ18と、ALU2と、
ファジィ規則プロセッサ1とはデータバス19に接続さ
れる。
非ファジィ命令を行なうように適合される。割込ハンド
ラ4が制御装置3内に位置する。制御装置3はさらにフ
ァジィ規則プロセッサ1に直接に接続される。制御装置
3およびALU2は内部レジスタ17に接続され、レジ
スタ17はデータメモリ18に接続され、データメモリ
は、内部レジスタ17のためのバッファの役割を果た
す。制御装置3はデータメモリ18にも接続される。内
部レジスタ17と、データメモリ18と、ALU2と、
ファジィ規則プロセッサ1とはデータバス19に接続さ
れる。
【0026】より具体的には、データバス19は2本の
線によりALU2に接続され、これは、ダイレクト線と
マルチプレクサ20を通過する線とであり、マルチプレ
クサは、ALU2の第2の入力がデータバスから、また
は制御装置3から、到達するように選択を行なう。外部
制御線IF/MC21は制御装置3に接続され、プロセ
ッサがファジィ命令を実行しているか非ファジィ命令を
実行しているか、外部に信号を送る。従来のタイマ22
がさらに制御装置3に接続され、それ自体の出力線23
を有する。割込信号は、割込線24により制御装置3と
そこに位置した割込ハンドラ4とに送られる。リセット
信号はリセット線25により制御装置に送られる。クロ
ック信号はクロック線26により制御装置3に送られ
る。
線によりALU2に接続され、これは、ダイレクト線と
マルチプレクサ20を通過する線とであり、マルチプレ
クサは、ALU2の第2の入力がデータバスから、また
は制御装置3から、到達するように選択を行なう。外部
制御線IF/MC21は制御装置3に接続され、プロセ
ッサがファジィ命令を実行しているか非ファジィ命令を
実行しているか、外部に信号を送る。従来のタイマ22
がさらに制御装置3に接続され、それ自体の出力線23
を有する。割込信号は、割込線24により制御装置3と
そこに位置した割込ハンドラ4とに送られる。リセット
信号はリセット線25により制御装置に送られる。クロ
ック信号はクロック線26により制御装置3に送られ
る。
【0027】データ入力制御装置27がさらに、データ
バス19と制御装置3とに接続される。制御装置27
は、ハンドシェーク線28と、入力データ線29と、入
力数選択線30とにより外部に接続され、複数の利用可
能な入力の中から入力を選択する。
バス19と制御装置3とに接続される。制御装置27
は、ハンドシェーク線28と、入力データ線29と、入
力数選択線30とにより外部に接続され、複数の利用可
能な入力の中から入力を選択する。
【0028】データ出力制御装置31が同様にデータバ
ス19と制御装置3とに接続される。上記データ出力制
御装置は、ハンドシェーク線32と、出力データ線33
と、出力数選択線34とにより外部に接続され、複数の
利用可能な出力のうちどれが出力データ線33にあるか
を外部に示す。
ス19と制御装置3とに接続される。上記データ出力制
御装置は、ハンドシェーク線32と、出力データ線33
と、出力数選択線34とにより外部に接続され、複数の
利用可能な出力のうちどれが出力データ線33にあるか
を外部に示す。
【0029】この発明に従ったプロセッサにはさらに、
ファジィ規則プロセッサ1と制御装置3とに直接に接続
された内部RAMメモリ5が設けられる。RAMメモリ
5はさらに、他の構成要素に加えてマイクロコードメモ
リ(MCM)6を内部に含む。上記マイクロコードメモ
リ6はすべての非ファジィ命令をストアし、制御装置3
に直接に接続され、このため上記命令は上記制御装置に
より実行される。
ファジィ規則プロセッサ1と制御装置3とに直接に接続
された内部RAMメモリ5が設けられる。RAMメモリ
5はさらに、他の構成要素に加えてマイクロコードメモ
リ(MCM)6を内部に含む。上記マイクロコードメモ
リ6はすべての非ファジィ命令をストアし、制御装置3
に直接に接続され、このため上記命令は上記制御装置に
より実行される。
【0030】内部RAMメモリ5はさらに、ファジィ命
令メモリ7(IFM)を含み、これは、便宜上2つの部
分IFM1およびIFM2に分割される。上記ファジィ
命令メモリ7は、メモリ7に直接に接続されたファジィ
規則プロセッサ1により実行されなければならないファ
ジィ命令すべてを含む。
令メモリ7(IFM)を含み、これは、便宜上2つの部
分IFM1およびIFM2に分割される。上記ファジィ
命令メモリ7は、メモリ7に直接に接続されたファジィ
規則プロセッサ1により実行されなければならないファ
ジィ命令すべてを含む。
【0031】ファジィ命令および非ファジィ命令のため
に2つの別個のメモリを有することが選択されたのは、
2種類の命令のビットサイズが異なるからである。
に2つの別個のメモリを有することが選択されたのは、
2種類の命令のビットサイズが異なるからである。
【0032】内部RAMメモリ5はさらに、知識ベース
メモリ8を含み、これは、便宜上2つの部分ADM1お
よびADM2(前件データメモリ)に分割され、かつフ
ァジィ規則プロセッサ1に直接に接続される。
メモリ8を含み、これは、便宜上2つの部分ADM1お
よびADM2(前件データメモリ)に分割され、かつフ
ァジィ規則プロセッサ1に直接に接続される。
【0033】この発明に従ったプロセッサにはさらに外
部メモリ9が関連しており、有利にはこれは内部メモリ
でありうる。それは、外部知識ベースメモリ10と、外
部ファジィ規則メモリ11と、外部マイクロコードメモ
リ12とを含む。
部メモリ9が関連しており、有利にはこれは内部メモリ
でありうる。それは、外部知識ベースメモリ10と、外
部ファジィ規則メモリ11と、外部マイクロコードメモ
リ12とを含む。
【0034】外部知識ベースメモリ10は複数のバンク
に分割され、その各々が、バンク1からバンクiまで知
識ベースを含み、外部ファジィ規則メモリ11も複数の
バンクに分割され、各々のバンクがバンク1からバンク
nまで規則のさまざまな集合を含む。
に分割され、その各々が、バンク1からバンクiまで知
識ベースを含み、外部ファジィ規則メモリ11も複数の
バンクに分割され、各々のバンクがバンク1からバンク
nまで規則のさまざまな集合を含む。
【0035】それぞれ内部メモリ10、11および12
を有する外部メモリ9は、ダイレクトメモリアクセス制
御装置(DMA)13と、デマルチプレクサ14とによ
り内部RAMメモリ5に接続される。メモリ10、11
および12は、データ線15によりDMA13に接続さ
れ、DMA13は、メモリアドレス線16により外部メ
モリに接続される。DMAによって、通常の処理と同時
に、対応するバッファメモリ内の知識ベースとファジィ
命令の集合とをロードすることができる。
を有する外部メモリ9は、ダイレクトメモリアクセス制
御装置(DMA)13と、デマルチプレクサ14とによ
り内部RAMメモリ5に接続される。メモリ10、11
および12は、データ線15によりDMA13に接続さ
れ、DMA13は、メモリアドレス線16により外部メ
モリに接続される。DMAによって、通常の処理と同時
に、対応するバッファメモリ内の知識ベースとファジィ
命令の集合とをロードすることができる。
【0036】この発明の実施例に従ったファジィプロセ
ッサの動作は以下のとおりである。算術/論理装置2が
算術/論理処理を行ない、非ファジィ命令が制御装置3
により行われる。非ファジィ命令は、マイクロコードメ
モリ6内に存在し、制御装置3により直接に行なわれ、
一方ファジィ規則はファジィ命令メモリ7内にストアさ
れ、ファジィ規則を処理するタスクがファジィ規則プロ
セッサ1に割当てられる。
ッサの動作は以下のとおりである。算術/論理装置2が
算術/論理処理を行ない、非ファジィ命令が制御装置3
により行われる。非ファジィ命令は、マイクロコードメ
モリ6内に存在し、制御装置3により直接に行なわれ、
一方ファジィ規則はファジィ命令メモリ7内にストアさ
れ、ファジィ規則を処理するタスクがファジィ規則プロ
セッサ1に割当てられる。
【0037】制御装置3は、ファジィプロセッサ1によ
り処理される、ある数、n個のファジィ命令の実行を命
令することができ、次いで制御を再開することができ
る。
り処理される、ある数、n個のファジィ命令の実行を命
令することができ、次いで制御を再開することができ
る。
【0038】割込は割込線24により要求され、制御装
置3内部に位置する割込ハンドラ4により行なわれる。
置3内部に位置する割込ハンドラ4により行なわれる。
【0039】リセット線25に送られた信号によりプロ
セッサをリセットした後、命令の実行がマイクロコード
メモリ6のアドレス0から始まり、所与のメモリアドレ
スIFM5からのある数、n個のファジィ規則の実行を
命令する命令にそれが遭遇するまで非ファジィ命令を処
理し続ける。n個のファジィ規則は、ファジィ命令メモ
リ7からそれらをとることにより、ファジィ規則プロセ
ッサ1により実行され、次いで非ファジィ命令の実行が
再開する。
セッサをリセットした後、命令の実行がマイクロコード
メモリ6のアドレス0から始まり、所与のメモリアドレ
スIFM5からのある数、n個のファジィ規則の実行を
命令する命令にそれが遭遇するまで非ファジィ命令を処
理し続ける。n個のファジィ規則は、ファジィ命令メモ
リ7からそれらをとることにより、ファジィ規則プロセ
ッサ1により実行され、次いで非ファジィ命令の実行が
再開する。
【0040】非ファジィ命令はまた、連続したサイクル
でファジィ命令の処理を命令する命令を含み(従来のフ
ァジィ制御装置と同様に)、中断割込によってのみ割込
まれ得る。
でファジィ命令の処理を命令する命令を含み(従来のフ
ァジィ制御装置と同様に)、中断割込によってのみ割込
まれ得る。
【0041】ファジィ規則は、データ入力制御装置27
により外部から直接にとられた入力または内部レジスタ
17内に存在する入力を処理することができ、これは、
この場合においては、制御装置3により前処理されてい
るかもしれない。ファジィ規則プロセッサ1の出力はさ
らに、データ出力制御装置31により即時に外部に送る
こともでき、またはこれを内部レジスタ17内に置い
て、プロセッサの外部に送られる前に、制御装置3によ
り後処理できるようにしてもよい。
により外部から直接にとられた入力または内部レジスタ
17内に存在する入力を処理することができ、これは、
この場合においては、制御装置3により前処理されてい
るかもしれない。ファジィ規則プロセッサ1の出力はさ
らに、データ出力制御装置31により即時に外部に送る
こともでき、またはこれを内部レジスタ17内に置い
て、プロセッサの外部に送られる前に、制御装置3によ
り後処理できるようにしてもよい。
【0042】ファジィ規則内での条件付のジャンプを行
なうために、ファジィ命令メモリ7内に含まれるファジ
ィ命令の間にジャンプ命令が挿入されている。これに代
えて、これは制御装置により行なうこともできる。
なうために、ファジィ命令メモリ7内に含まれるファジ
ィ命令の間にジャンプ命令が挿入されている。これに代
えて、これは制御装置により行なうこともできる。
【0043】通常の処理の間、処理されるべき知識ベー
スまたはファジィ規則の集合をDMA13により変更す
ることができ、これは、処理されるべき新しい知識ベー
スおよび/または規則の集合を外部メモリ9から透過的
にロードする。
スまたはファジィ規則の集合をDMA13により変更す
ることができ、これは、処理されるべき新しい知識ベー
スおよび/または規則の集合を外部メモリ9から透過的
にロードする。
【0044】内部RAMメモリ5内部の内部知識ベース
メモリ8および内部ファジィ命令メモリ7は、それぞれ
メモリADM1およびADM2とIFM1およびIFM
2とに複製される。なぜなら、知識ベースメモリADM
内に存在する知識ベースを用いて、ファジィ命令メモリ
IFMの一方に存在する規則をファジィ規則プロセッサ
1が処理する間、DMA13は(外部メモリ9からデー
タをとることにより)他方のメモリをロードすることが
でき、したがって、処理されるべき知識ベースまたはフ
ァジィ規則の集合をスワップするための命令が、処理さ
れるべき内部メモリを単にスワップするだけである。こ
の最後の命令は条件付または無条件であり得るし、検証
されるべき条件は、ファジィ規則プロセッサ1の入力お
よび出力にまたは非ファジィ処理値にも生じ得る。
メモリ8および内部ファジィ命令メモリ7は、それぞれ
メモリADM1およびADM2とIFM1およびIFM
2とに複製される。なぜなら、知識ベースメモリADM
内に存在する知識ベースを用いて、ファジィ命令メモリ
IFMの一方に存在する規則をファジィ規則プロセッサ
1が処理する間、DMA13は(外部メモリ9からデー
タをとることにより)他方のメモリをロードすることが
でき、したがって、処理されるべき知識ベースまたはフ
ァジィ規則の集合をスワップするための命令が、処理さ
れるべき内部メモリを単にスワップするだけである。こ
の最後の命令は条件付または無条件であり得るし、検証
されるべき条件は、ファジィ規則プロセッサ1の入力お
よび出力にまたは非ファジィ処理値にも生じ得る。
【0045】上記の説明から、意図された目標および目
的をこの発明が十分に達成することは明らかである。
的をこの発明が十分に達成することは明らかである。
【0046】したがって、このように構成されたこの発
明は、多くの修正および変形が可能であり、そのすべて
は発明の概念の範囲内にある。最後に、詳細すべては他
の技術的均等物と置換され得る。実務上、用いられた材
料と形状および寸法は、前掲の請求の範囲の保護の範囲
を逸脱することなく必要に従ったものであり得る。
明は、多くの修正および変形が可能であり、そのすべて
は発明の概念の範囲内にある。最後に、詳細すべては他
の技術的均等物と置換され得る。実務上、用いられた材
料と形状および寸法は、前掲の請求の範囲の保護の範囲
を逸脱することなく必要に従ったものであり得る。
【0047】したがって、この発明の少なくとも1つの
例示の実施例を説明したが、さまざまな代替、修正およ
び改善が当業者には容易に生じるであろう。そのような
代替、修正および改善は、この発明の精神および範囲内
に意図されたものである。したがって、前述の説明は例
として示されるだけであり、限定として意図されるもの
ではない。この発明は、前掲の請求の範囲およびその均
等物で規定されるように限定されるだけである。
例示の実施例を説明したが、さまざまな代替、修正およ
び改善が当業者には容易に生じるであろう。そのような
代替、修正および改善は、この発明の精神および範囲内
に意図されたものである。したがって、前述の説明は例
として示されるだけであり、限定として意図されるもの
ではない。この発明は、前掲の請求の範囲およびその均
等物で規定されるように限定されるだけである。
【図1】この発明に従った、改善されたアーキテクチャ
を備えたファジィプロセッサのブロック図である。
を備えたファジィプロセッサのブロック図である。
1 ファジィ規則プロセッサ 2 算術/論理装置 3 制御装置 4 割込ハンドラ
フロントページの続き (72)発明者 ビアジオ・ジアカローネ イタリア、91100 トラパーニ、ピアッツ ァ・ビットーリオ・エマニュエーレ、33 (72)発明者 フランチェスコ・パッパラールド イタリア、95047 パテールノ(プロビン ス・オブ・カターニア)、ビア・ジェ・ ベ・ニコロッシ、59 (72)発明者 エンリコ・ペロス イタリア、90146 パレルモ、ビア・ペ・ ニェーニ、49 (72)発明者 ビンチェンツォ・カターニア イタリア、95030 エッセ・アガタ・リ・ バッチアーティ(プロビンス・オブ・カタ ーニア)、ビア・ジアコモ・レオパールデ ィ、1
Claims (24)
- 【請求項1】 ファジィ規則プロセッサと、 ファジィ規則プロセッサに作動的に結合された算術論理
装置とを含み、算術論理装置は、ファジィ規則プロセッ
サの入力および出力に算術および論理処理を行なうこと
ができる、ファジィプロセッサ。 - 【請求項2】 非ファジィ命令を実行するように適合さ
れた制御装置をさらに含み、制御装置は、ファジィ規則
プロセッサと算術論理装置とに結合される、請求項1に
記載のファジィプロセッサ。 - 【請求項3】 制御装置が割込ハンドラを含む、請求項
2に記載のファジィプロセッサ。 - 【請求項4】 ファジィ規則プロセッサと、 ファジィ命令メモリとを含み、 ファジィ命令メモリは、少なくとも1つのジャンプ命令
をストアすることができ、ファジィ規則プロセッサは、
前記少なくとも1つのジャンプ命令を実行することがで
きる、ファジィプロセッサ。 - 【請求項5】 前記少なくとも1つのジャンプ命令は、
無条件ジャンプ命令である、請求項4に記載のファジィ
プロセッサ。 - 【請求項6】 ファジィ規則プロセッサと、 ファジィ規則プロセッサに結合された内部ファジィ命令
メモリと、 ファジィ規則プロセッサに結合された内部ファジィ知識
ベースメモリと、 内部ファジィ命令メモリと内部知識ベースメモリとに結
合され、ダイレクトメモリアクセスを備えた制御装置
と、 ダイレクトメモリアクセスを有する制御装置に結合され
た外部メモリとを含み、前記外部メモリは、外部ファジ
ィ命令メモリと外部知識ベースメモリとを含み、制御装
置は、それぞれ外部ファジィ命令メモリおよび外部知識
ベースメモリ内にストアされた1組のファジィ命令およ
びファジィ知識ベースを、それぞれ内部ファジィ命令メ
モリおよび内部知識ベースメモリに、透過的にロードす
ることができる、ファジィプロセッサ。 - 【請求項7】 ファジィ規則プロセッサと、 ファジィ規則プロセッサに結合された内部ファジィ命令
メモリと、 ファジィ規則プロセッサに結合された内部知識ベースメ
モリと、 非ファジィ命令を実行するファジィ規則プロセッサに結
合された制御装置と、 制御装置に結合された算術論理装置と、 非ファジィ命令をストアする制御装置に結合された内部
非ファジィメモリとを含む、ファジィプロセッサ。 - 【請求項8】 外部知識ベースメモリと、外部ファジィ
命令メモリと、外部非ファジィ命令メモリとを有する外
部メモリをさらに含み、 制御装置はダイレクトメモリアクセスを有し、外部知識
ベースメモリと内部知識ベースメモリとの間で、外部フ
ァジィ命令メモリと内部ファジィ命令メモリとの間で、
および外部非ファジィ命令メモリと内部非ファジィ命令
メモリとの間でデータを透過的にスワップする、請求項
7に記載のファジィプロセッサ。 - 【請求項9】 内部知識ベースメモリおよび内部ファジ
ィ命令メモリが各々第1および第2の部分を有する、請
求項8に記載のファジィプロセッサ。 - 【請求項10】 制御装置と算術論理装置とに結合され
た内部レジスタをさらに含む、請求項7に記載のファジ
ィプロセッサ。 - 【請求項11】 内部レジスタに結合されたデータメモ
リをさらに含む、請求項10に記載のファジィプロセッ
サ。 - 【請求項12】 制御装置に結合されたデータ入力装置
と、制御装置に結合されたデータ出力装置とをさらに含
む、請求項7に記載のファジィプロセッサ。 - 【請求項13】 内部ファジィ命令メモリが少なくとも
1つのジャンプ命令を含み、ファジィ規則プロセッサは
前記少なくとも1つのジャンプ命令を実行することがで
きる、請求項7に記載のファジィプロセッサ。 - 【請求項14】 前記少なくとも1つのジャンプ命令
は、条件付ジャンプ命令である、請求項13に記載のフ
ァジィプロセッサ。 - 【請求項15】 制御装置に結合されたクロックをさら
に含む、請求項7に記載のファジィプロセッサ。 - 【請求項16】 制御装置と算術論理装置とに結合され
た内部レジスタをさらに含み、前記内部レジスタは、フ
ァジィ規則プロセッサへの入力データとファジィ規則プ
ロセッサからの出力データとのうち少なくとも1つをス
トアし、さらに、 制御装置に結合され、入力データを受取りかつこれをフ
ァジィプロセッサに与えるデータ入力装置と、 制御装置に結合され、ファジィプロセッサからデータを
受取りかつこれを出力するデータ出力装置と、 制御装置と、ファジィ規則プロセッサと、算術論理装置
と、データ入力装置と、データ出力装置と、内部レジス
タとに接続され、データを転送するデータバスとをさら
に含む、請求項7に記載のファジィプロセッサ。 - 【請求項17】 ファジィプロセッサが複数の入力およ
びファジィ規則を処理し、かつ複数のプロセスのタイム
シェアリングおよび適応的制御を行なう、請求項7に記
載のファジィプロセッサ。 - 【請求項18】 メモリの第1の部分内に、複数のファ
ジィ規則および知識ベースからファジィ規則の第1の集
合と第1の知識ベースとをストアするステップと、 前記ファジィ規則の第1の集合と前記第1の知識ベース
とに従って入力の第1の集合を処理するステップと、 前記ファジィ規則の第1の集合と前記第1の知識ベース
とに従ってファジィ規則プロセッサが前記入力の第1の
集合を処理するとき、メモリの第2の部分内に複数のフ
ァジィ規則および知識ベースからファジィ規則の第2の
集合と第2の知識ベースとをストアするステップと、 前記ファジィ規則の第2の集合と前記第2の知識ベース
とに従って入力の第2の集合にファジィ論理処理を行な
うステップとを含む、ファジィ論理処理を行なう方法。 - 【請求項19】 非ファジィ命令に従って少なくとも1
つの入力を処理し、入力の第1の集合を生成するステッ
プをさらに含む、請求項18に記載の方法。 - 【請求項20】 前記少なくとも1つの入力を処理する
ステップが、少なくとも1つの入力に算術動作および論
理動作を行なうステップのうち少なくとも1つを含む、
請求項19に記載の方法。 - 【請求項21】 入力の第1の集合の処理を制御するス
テップをさらに含む、請求項18に記載の方法。 - 【請求項22】 前記制御するステップが、前記処理す
るステップに割込むステップを含む、請求項21に記載
の方法。 - 【請求項23】 前記制御するステップが、予め定めら
れた数のファジィ規則の第1の集合を処理するステップ
を含む、請求項21に記載の方法。 - 【請求項24】 前記入力の第1の集合を処理するステ
ップが、ファジィ規則の第1の集合のファジィ規則を処
理する順序を変更するステップを含む、請求項18に記
載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP95830117A EP0735459B1 (en) | 1995-03-30 | 1995-03-30 | Fuzzy processor with improved architecture |
IT95830117:8 | 1995-03-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08286921A true JPH08286921A (ja) | 1996-11-01 |
Family
ID=8221881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8074074A Pending JPH08286921A (ja) | 1995-03-30 | 1996-03-28 | ファジィプロセッサおよびファジィ論理処理を行なう方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6385598B1 (ja) |
EP (1) | EP0735459B1 (ja) |
JP (1) | JPH08286921A (ja) |
DE (1) | DE69531772D1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1310756B1 (it) * | 1999-11-30 | 2002-02-22 | St Microelectronics Srl | Circuito del calcolo delle operazioni logiche di unione edintersezione fuzzy. |
US7185192B1 (en) * | 2000-07-07 | 2007-02-27 | Emc Corporation | Methods and apparatus for controlling access to a resource |
EP1352496A2 (en) * | 2000-10-26 | 2003-10-15 | General Instrument Corporation | Initial free preview for multimedia multicast content |
US9542651B2 (en) | 2014-01-23 | 2017-01-10 | Healthtrust Purchasing Group, Lp | Fuzzy inference deduction using rules and hierarchy-based item assignments |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5261036A (en) * | 1989-10-24 | 1993-11-09 | Mitsubishi Denki K.K. | Programmable controller with fuzzy control function, fuzzy control process and fuzzy control monitoring process |
US5305424A (en) * | 1990-07-26 | 1994-04-19 | Apt Instruments (N.A.) Inc. | Data forming method for a multi-stage fuzzy processing system |
EP0516161A3 (en) * | 1991-05-31 | 1993-10-13 | Kabushiki Kaisha Toshiba | Fuzzy rule-based system formed in a chip |
US5285376A (en) * | 1991-10-24 | 1994-02-08 | Allen-Bradley Company, Inc. | Fuzzy logic ladder diagram program for a machine or process controller |
US5263125A (en) * | 1992-06-17 | 1993-11-16 | Motorola, Inc. | Circuit and method for evaluating fuzzy logic rules |
US5430828A (en) * | 1992-06-26 | 1995-07-04 | Matsushita Electric Industrial Co., Ltd. | Arithmetic and logic unit, storage unit and computer system for fuzzy set processing |
US5524174A (en) * | 1993-04-14 | 1996-06-04 | Siemens Aktiengesellschaft | Apparatus for inference formation and defuzzification in a high-definition fuzzy logic co-processor |
EP0636967A1 (en) * | 1993-07-29 | 1995-02-01 | STMicroelectronics S.r.l. | Method and apparatus for storing membership functions |
-
1995
- 1995-03-30 DE DE69531772T patent/DE69531772D1/de not_active Expired - Lifetime
- 1995-03-30 EP EP95830117A patent/EP0735459B1/en not_active Expired - Lifetime
-
1996
- 1996-03-28 JP JP8074074A patent/JPH08286921A/ja active Pending
- 1996-03-29 US US08/623,617 patent/US6385598B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6385598B1 (en) | 2002-05-07 |
EP0735459A1 (en) | 1996-10-02 |
DE69531772D1 (de) | 2003-10-23 |
EP0735459B1 (en) | 2003-09-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |