JPH08286921A - ファジィプロセッサおよびファジィ論理処理を行なう方法 - Google Patents

ファジィプロセッサおよびファジィ論理処理を行なう方法

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JPH08286921A
JPH08286921A JP8074074A JP7407496A JPH08286921A JP H08286921 A JPH08286921 A JP H08286921A JP 8074074 A JP8074074 A JP 8074074A JP 7407496 A JP7407496 A JP 7407496A JP H08286921 A JPH08286921 A JP H08286921A
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JP8074074A
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Biagio Giacalone
ビアジオ・ジアカローネ
Francesco Pappalardo
フランチェスコ・パッパラールド
Enrico Pelos
エンリコ・ペロス
Vincenzo Catania
ビンチェンツォ・カターニア
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
Original Assignee
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N7/00—Computing arrangements based on specific mathematical models
    • G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
    • G06N7/04—Physical realisation

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  • Mathematical Optimization (AREA)
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Abstract

(57)【要約】 【課題】 改善されたアーキテクチャを持つファジィプ
ロセッサを提供する。 【解決手段】 ファジィプロセッサは、ファジィ規則プ
ロセッサ１と、内部ファジィ命令メモリ７と、内部知識
ベースメモリ８と、算術論理装置２と、非ファジィ命令
を実行することのできる制御装置３と、非ファジィ命令
をストアするための内部メモリ５とを含む。改善された
ファジィプロセッサのアーキテクチャは、命令処理に対
して同時にかつ透過的にプロセッサの外部から他の知識
ベースと他のファジィ規則とをロードすることができ
る。プロセッサはファジィ命令および非ファジィ命令の
両方を処理することもでき、処理されているファジィ規
則の集合内での条件付および無条件のジャンプを行なう
ことができ、処理されるべき知識ベースまたは規則の集
合を条件付でスワップすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はファジィプロセッサに関し、
より特定的には、非ファジィプロセスを行なうこともで
きるファジィプロセッサに関する。
【０００２】
【関連技術の説明】さまざまな種類のファジィプロセッ
サがあることが知られている。従来のファジィプロセッ
サの一例は、ファジィ命令を行なうブロックを含む、富
士通のＭＢ９４１１０プロセッサである。別の例は、外
部メモリからさまざまな知識ベースをロードすることも
できる、ジーメンス（Siemens ）のＳＡＥ８１Ｃ９９プ
ロセッサであるが、これは、条件付でまたは通常のファ
ジィ処理と同時に行なうことは可能ではない。
【０００３】したがって、既知のファジィプロセッサは
ファジィ命令を処理するだけであり、シフト、ローテー
ト、比較または算術／論理命令のような従来の命令の処
理とファジィ制御を統合することはできないし、割込、
スタックなどのような信号を有することもない。したが
って、ファジィコントローラの入力および出力にどんな
種類の算術／論理処理を行なうことも可能ではない。
【０００４】すべての既知のファジィ制御装置はさら
に、ファジィ命令を順次処理することにより制御を行な
い、ある命令から別の命令にジャンプすることはできな
い。
【０００５】既知のファジィプロセッサの別の特徴は、
それらが、固定された数の入力と固定された数のファジ
ィ規則とを処理するということである。ある数のメンバ
シップ関数が各ファジィ入力と関連しており、これらの
関数の集合は知識ベースと称される。ファジィ規則の集
合および知識ベースの双方とも処理を通じて変更されな
いままである。
【０００６】
【発明の概要】したがって、この発明の目標は、既知の
ファジィプロセッサよりも汎用性に富む改善されたアー
キテクチャを備えたファジィプロセッサを提供すること
である。
【０００７】上記の目標の範囲内で、この発明の目的
は、入力および出力を処理する事のできる、改善された
アーキテクチャを備えたファジィプロセッサを提供する
ことである。
【０００８】この発明の別の目的は、通常の動作の間、
外部からさまざまな知識ベースまたはファジィ規則の集
合をロードすることのできる、改善されたアーキテクチ
ャを備えたファジィプロセッサを提供することである。
【０００９】この発明の別の目的は、通常の処理の間、
入力または出力に生じる条件付で、または無条件に、処
理されるべき知識ベースまたはファジィ規則の集合を変
更することができる、改善されたアーキテクチャを備え
たファジィプロセッサを提供することである。
【００１０】この発明の別の目的は、ファジィコントロ
ーラの入力および出力に算術／論理処理を行ない、非フ
ァジィ命令を処理しかつ割込信号を処理することのでき
る、改善されたアーキテクチャを備えたファジィプロセ
ッサを提供することである。
【００１１】この発明の別の目的は、ファジィ命令内で
の条件付または無条件のジャンプを行なうことのでき
る、改善されたアーキテクチャを備えたファジィプロセ
ッサを提供することである。
【００１２】この発明の別の目的は、信頼性が高く、か
つ競争力のある価格で比較的製造しやすいプロセッサを
提供することである。
【００１３】後に明らかになるこの目標、これらの目的
等は、ファジィ規則プロセッサと、内部ファジィ命令メ
モリと、内部知識ベースメモリとを含むファジィプロセ
ッサであって、算術論理装置と、従来のマイクロプロセ
ッサに典型的な非ファジィ命令を行なうことのできる制
御装置と、非ファジィ命令を含む内部メモリとをさらに
含むことを特徴とする、改善されたアーキテクチャを備
えたファジィプロセッサにより達成される。
【００１４】この発明の特徴および利点は、添付図面に
非限定的な例として示された、その好ましいがこれに限
られない実施例の説明から明らかになる。
【００１５】
【好ましい実施例の詳細な説明】既知のファジィプロセ
ッサはファジィ命令を処理するだけであり、シフト、ロ
ーテート、比較および算術論理命令のような従来の命令
の処理とファジィ制御を統合することができないし、割
込、スタックなどのような信号を有することもない。こ
の発明に従ったファジィプロセッサには、算術／論理装
置（ＡＬＵ）と、ダイレクトメモリアクセス制御装置
（ＤＭＡ）と、タイマと、割込ハンドラと、バス用イン
タフェースと、他の構成要素とが設けられる。ファジィ
命令は、規定可能な階層に従って、算術／論理命令、シ
フト、ローテートなどのような非ファジィ命令と統合さ
れる。つまり、命令すべてが、入力および／または出力
データの非ファジィ処理も許容する。
【００１６】さらに、この発明に従ったファジィ制御装
置は、ファジィ部の入力としてチップの内部レジスタを
用いることかでき、ファジィ部の出力のためのバッファ
レジスタとしてそれらを用いることもでき、入力の前処
理と出力の後処理とをこれらのレジスタで行なうことが
できる。
【００１７】加算器、減算器、乗算器および除算器がフ
ァジィ制御装置の従来のアーキテクチャに既にあり、フ
ァジィ化および脱ファジィ化のために用いられてはいる
が、この発明が提案するのは、入力および出力の算術／
論理処理の概念と、非ファジィ命令の実行の概念と、割
込信号の処理の概念とであることを強調しておきたい。
適切に修正された既存のブロックまたは特別に設計され
た回路を用いてこれらの機能を行なうことができる。特
に、入力および出力の処理は、既存のブロックによりほ
とんど完全に行なわれ得る。
【００１８】こうして、非ファジィ命令とファジィ制御
を統合することができ、したがって、制御されるべきシ
ステムを柔軟に処理することが可能となり、さらに、よ
り複雑なシステムを制御することが可能である。算術／
論理演算でファジィ部の入力を前処理し、入力の増加率
としてファジィ部の新しい入力を生成し、オフセットを
除去するかまたは加算し、入力にデジタルフィルタリン
グを行なうことなどが可能である。たとえばオフセット
を除去するかまたは加算すること、最大値以下でクリッ
ピングすること、などによって、ファジィ部の出力を後
処理し、それらを外界に適合させることも可能である。
割込信号によって、もし必要とあらば、割込制御をし
て、緊急制御または非ファジィ命令によるシステム管理
操作を行なうことが可能である。
【００１９】既に述べたように、既知のファジィ制御装
置の別の問題は、ファジィ命令を順次処理することによ
りそれらが制御を行ない、あるファジィ命令から別のフ
ァジィ命令までジャンプすることができないということ
である。この発明の例示の実施例に従ったファジィプロ
セッサは、ファジィ規則の間に条件付または無条件のジ
ャンプ命令の挿入を提案し、ここでは、選択の条件が入
力または出力に生じなければならない。これによって、
制御されるべきシステムの特定の変更にファジィ制御を
即座に適合させることができ、したがって、得られた入
力または出力に従って、処理されるべき規則内でジャン
プすることができる。
【００２０】上で述べたように、あらゆる既知のファジ
ィ制御装置は、固定数の入力およびファジィ規則を処理
する。ある数のメンバシップ関数が各入力に関連してい
る。メンバシップ関数の集合は知識ベースと称される。
規則の集合および知識ベースの双方が処理を通じて不変
である。
【００２１】対照的に、この発明に従ったプロセッサ
は、通常の処理の間、知識ベースおよび／またはファジ
ィ規則の集合を変更することができる。これはバッファ
メモリにより行なわれ、通常の動作の間に処理されるべ
き次の知識ベースおよび／またはファジィ規則の集合が
ロードされ、規則の集合および／または知識ベースの条
件付のまたは無条件のスワッピングのための命令によ
り、ベースまたは集合がスワップされ得る。条件が入力
または出力に課され得る。これにより適合性制御が可能
となり、さらに、さまざまな入力を多様な知識ベースと
関連させることにより、多くの入力を処理することが可
能となり、したがって、複数のシステムのタイムシェア
リング制御をより簡単に行なうことが可能となる。実
際、これによって、無限の数のファジィ規則を処理する
ことができる。
【００２２】要するに、既知のファジィプロセッサに対
して革新的である特徴は、命令処理に対し同時に（かつ
透過的に）ファジィ規則メモリおよび知識ベースメモリ
（メンバシップ関数）を外部からロードすることができ
るということ、ファジィ規則および非ファジィ命令（シ
フト、ローテート、算術／論理動作など）の両方を処理
することができるということ、処理されているファジィ
規則の集合内で条件付でまたは無条件にジャンプするこ
とができるということ、最後に、処理されるべき知識ベ
ースまたは規則の集合を条件付でまたは無条件にスワッ
プすることができるということである。
【００２３】この発明の例示の実施例に従ったファジィ
プロセッサの革新的なアーキテクチャのブロック図が図
１に示される。
【００２４】参照番号１は、ファジィ規則を実行する従
来のファジィ規則プロセッサを示す。算術／論理装置
（ＡＬＵ）２が、この発明に従ったプロセッサ内に含ま
れ、入力および出力の算術／論理処理を行なう。
【００２５】制御装置３がＡＬＵ２にさらに接続され、
非ファジィ命令を行なうように適合される。割込ハンド
ラ４が制御装置３内に位置する。制御装置３はさらにフ
ァジィ規則プロセッサ１に直接に接続される。制御装置
３およびＡＬＵ２は内部レジスタ１７に接続され、レジ
スタ１７はデータメモリ１８に接続され、データメモリ
は、内部レジスタ１７のためのバッファの役割を果た
す。制御装置３はデータメモリ１８にも接続される。内
部レジスタ１７と、データメモリ１８と、ＡＬＵ２と、
ファジィ規則プロセッサ１とはデータバス１９に接続さ
れる。
【００２６】より具体的には、データバス１９は２本の
線によりＡＬＵ２に接続され、これは、ダイレクト線と
マルチプレクサ２０を通過する線とであり、マルチプレ
クサは、ＡＬＵ２の第２の入力がデータバスから、また
は制御装置３から、到達するように選択を行なう。外部
制御線ＩＦ／ＭＣ２１は制御装置３に接続され、プロセ
ッサがファジィ命令を実行しているか非ファジィ命令を
実行しているか、外部に信号を送る。従来のタイマ２２
がさらに制御装置３に接続され、それ自体の出力線２３
を有する。割込信号は、割込線２４により制御装置３と
そこに位置した割込ハンドラ４とに送られる。リセット
信号はリセット線２５により制御装置に送られる。クロ
ック信号はクロック線２６により制御装置３に送られ
る。
【００２７】データ入力制御装置２７がさらに、データ
バス１９と制御装置３とに接続される。制御装置２７
は、ハンドシェーク線２８と、入力データ線２９と、入
力数選択線３０とにより外部に接続され、複数の利用可
能な入力の中から入力を選択する。
【００２８】データ出力制御装置３１が同様にデータバ
ス１９と制御装置３とに接続される。上記データ出力制
御装置は、ハンドシェーク線３２と、出力データ線３３
と、出力数選択線３４とにより外部に接続され、複数の
利用可能な出力のうちどれが出力データ線３３にあるか
を外部に示す。
【００２９】この発明に従ったプロセッサにはさらに、
ファジィ規則プロセッサ１と制御装置３とに直接に接続
された内部ＲＡＭメモリ５が設けられる。ＲＡＭメモリ
５はさらに、他の構成要素に加えてマイクロコードメモ
リ（ＭＣＭ）６を内部に含む。上記マイクロコードメモ
リ６はすべての非ファジィ命令をストアし、制御装置３
に直接に接続され、このため上記命令は上記制御装置に
より実行される。
【００３０】内部ＲＡＭメモリ５はさらに、ファジィ命
令メモリ７（ＩＦＭ）を含み、これは、便宜上２つの部
分ＩＦＭ１およびＩＦＭ２に分割される。上記ファジィ
命令メモリ７は、メモリ７に直接に接続されたファジィ
規則プロセッサ１により実行されなければならないファ
ジィ命令すべてを含む。
【００３１】ファジィ命令および非ファジィ命令のため
に２つの別個のメモリを有することが選択されたのは、
２種類の命令のビットサイズが異なるからである。
【００３２】内部ＲＡＭメモリ５はさらに、知識ベース
メモリ８を含み、これは、便宜上２つの部分ＡＤＭ１お
よびＡＤＭ２（前件データメモリ）に分割され、かつフ
ァジィ規則プロセッサ１に直接に接続される。
【００３３】この発明に従ったプロセッサにはさらに外
部メモリ９が関連しており、有利にはこれは内部メモリ
でありうる。それは、外部知識ベースメモリ１０と、外
部ファジィ規則メモリ１１と、外部マイクロコードメモ
リ１２とを含む。
【００３４】外部知識ベースメモリ１０は複数のバンク
に分割され、その各々が、バンク１からバンクｉまで知
識ベースを含み、外部ファジィ規則メモリ１１も複数の
バンクに分割され、各々のバンクがバンク１からバンク
ｎまで規則のさまざまな集合を含む。
【００３５】それぞれ内部メモリ１０、１１および１２
を有する外部メモリ９は、ダイレクトメモリアクセス制
御装置（ＤＭＡ）１３と、デマルチプレクサ１４とによ
り内部ＲＡＭメモリ５に接続される。メモリ１０、１１
および１２は、データ線１５によりＤＭＡ１３に接続さ
れ、ＤＭＡ１３は、メモリアドレス線１６により外部メ
モリに接続される。ＤＭＡによって、通常の処理と同時
に、対応するバッファメモリ内の知識ベースとファジィ
命令の集合とをロードすることができる。
【００３６】この発明の実施例に従ったファジィプロセ
ッサの動作は以下のとおりである。算術／論理装置２が
算術／論理処理を行ない、非ファジィ命令が制御装置３
により行われる。非ファジィ命令は、マイクロコードメ
モリ６内に存在し、制御装置３により直接に行なわれ、
一方ファジィ規則はファジィ命令メモリ７内にストアさ
れ、ファジィ規則を処理するタスクがファジィ規則プロ
セッサ１に割当てられる。
【００３７】制御装置３は、ファジィプロセッサ１によ
り処理される、ある数、ｎ個のファジィ命令の実行を命
令することができ、次いで制御を再開することができ
る。
【００３８】割込は割込線２４により要求され、制御装
置３内部に位置する割込ハンドラ４により行なわれる。
【００３９】リセット線２５に送られた信号によりプロ
セッサをリセットした後、命令の実行がマイクロコード
メモリ６のアドレス０から始まり、所与のメモリアドレ
スＩＦＭ５からのある数、ｎ個のファジィ規則の実行を
命令する命令にそれが遭遇するまで非ファジィ命令を処
理し続ける。ｎ個のファジィ規則は、ファジィ命令メモ
リ７からそれらをとることにより、ファジィ規則プロセ
ッサ１により実行され、次いで非ファジィ命令の実行が
再開する。
【００４０】非ファジィ命令はまた、連続したサイクル
でファジィ命令の処理を命令する命令を含み（従来のフ
ァジィ制御装置と同様に）、中断割込によってのみ割込
まれ得る。
【００４１】ファジィ規則は、データ入力制御装置２７
により外部から直接にとられた入力または内部レジスタ
１７内に存在する入力を処理することができ、これは、
この場合においては、制御装置３により前処理されてい
るかもしれない。ファジィ規則プロセッサ１の出力はさ
らに、データ出力制御装置３１により即時に外部に送る
こともでき、またはこれを内部レジスタ１７内に置い
て、プロセッサの外部に送られる前に、制御装置３によ
り後処理できるようにしてもよい。
【００４２】ファジィ規則内での条件付のジャンプを行
なうために、ファジィ命令メモリ７内に含まれるファジ
ィ命令の間にジャンプ命令が挿入されている。これに代
えて、これは制御装置により行なうこともできる。
【００４３】通常の処理の間、処理されるべき知識ベー
スまたはファジィ規則の集合をＤＭＡ１３により変更す
ることができ、これは、処理されるべき新しい知識ベー
スおよび／または規則の集合を外部メモリ９から透過的
にロードする。
【００４４】内部ＲＡＭメモリ５内部の内部知識ベース
メモリ８および内部ファジィ命令メモリ７は、それぞれ
メモリＡＤＭ１およびＡＤＭ２とＩＦＭ１およびＩＦＭ
２とに複製される。なぜなら、知識ベースメモリＡＤＭ
内に存在する知識ベースを用いて、ファジィ命令メモリ
ＩＦＭの一方に存在する規則をファジィ規則プロセッサ
１が処理する間、ＤＭＡ１３は（外部メモリ９からデー
タをとることにより）他方のメモリをロードすることが
でき、したがって、処理されるべき知識ベースまたはフ
ァジィ規則の集合をスワップするための命令が、処理さ
れるべき内部メモリを単にスワップするだけである。こ
の最後の命令は条件付または無条件であり得るし、検証
されるべき条件は、ファジィ規則プロセッサ１の入力お
よび出力にまたは非ファジィ処理値にも生じ得る。
【００４５】上記の説明から、意図された目標および目
的をこの発明が十分に達成することは明らかである。
【００４６】したがって、このように構成されたこの発
明は、多くの修正および変形が可能であり、そのすべて
は発明の概念の範囲内にある。最後に、詳細すべては他
の技術的均等物と置換され得る。実務上、用いられた材
料と形状および寸法は、前掲の請求の範囲の保護の範囲
を逸脱することなく必要に従ったものであり得る。
【００４７】したがって、この発明の少なくとも１つの
例示の実施例を説明したが、さまざまな代替、修正およ
び改善が当業者には容易に生じるであろう。そのような
代替、修正および改善は、この発明の精神および範囲内
に意図されたものである。したがって、前述の説明は例
として示されるだけであり、限定として意図されるもの
ではない。この発明は、前掲の請求の範囲およびその均
等物で規定されるように限定されるだけである。
【図面の簡単な説明】
【図１】この発明に従った、改善されたアーキテクチャ
を備えたファジィプロセッサのブロック図である。
【符号の説明】
１ ファジィ規則プロセッサ ２ 算術／論理装置 ３ 制御装置 ４ 割込ハンドラ
フロントページの続き (72)発明者 ビアジオ・ジアカローネ イタリア、91100 トラパーニ、ピアッツ ァ・ビットーリオ・エマニュエーレ、33 (72)発明者 フランチェスコ・パッパラールド イタリア、95047 パテールノ（プロビン ス・オブ・カターニア）、ビア・ジェ・ ベ・ニコロッシ、59 (72)発明者 エンリコ・ペロス イタリア、90146 パレルモ、ビア・ペ・ ニェーニ、49 (72)発明者 ビンチェンツォ・カターニア イタリア、95030 エッセ・アガタ・リ・ バッチアーティ（プロビンス・オブ・カタ ーニア）、ビア・ジアコモ・レオパールデ ィ、１

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 ファジィ規則プロセッサと、 ファジィ規則プロセッサに作動的に結合された算術論理
    装置とを含み、算術論理装置は、ファジィ規則プロセッ
    サの入力および出力に算術および論理処理を行なうこと
    ができる、ファジィプロセッサ。
  2. 【請求項２】 非ファジィ命令を実行するように適合さ
    れた制御装置をさらに含み、制御装置は、ファジィ規則
    プロセッサと算術論理装置とに結合される、請求項１に
    記載のファジィプロセッサ。
  3. 【請求項３】 制御装置が割込ハンドラを含む、請求項
    ２に記載のファジィプロセッサ。
  4. 【請求項４】 ファジィ規則プロセッサと、 ファジィ命令メモリとを含み、 ファジィ命令メモリは、少なくとも１つのジャンプ命令
    をストアすることができ、ファジィ規則プロセッサは、
    前記少なくとも１つのジャンプ命令を実行することがで
    きる、ファジィプロセッサ。
  5. 【請求項５】 前記少なくとも１つのジャンプ命令は、
    無条件ジャンプ命令である、請求項４に記載のファジィ
    プロセッサ。
  6. 【請求項６】 ファジィ規則プロセッサと、 ファジィ規則プロセッサに結合された内部ファジィ命令
    メモリと、 ファジィ規則プロセッサに結合された内部ファジィ知識
    ベースメモリと、 内部ファジィ命令メモリと内部知識ベースメモリとに結
    合され、ダイレクトメモリアクセスを備えた制御装置
    と、 ダイレクトメモリアクセスを有する制御装置に結合され
    た外部メモリとを含み、前記外部メモリは、外部ファジ
    ィ命令メモリと外部知識ベースメモリとを含み、制御装
    置は、それぞれ外部ファジィ命令メモリおよび外部知識
    ベースメモリ内にストアされた１組のファジィ命令およ
    びファジィ知識ベースを、それぞれ内部ファジィ命令メ
    モリおよび内部知識ベースメモリに、透過的にロードす
    ることができる、ファジィプロセッサ。
  7. 【請求項７】 ファジィ規則プロセッサと、 ファジィ規則プロセッサに結合された内部ファジィ命令
    メモリと、 ファジィ規則プロセッサに結合された内部知識ベースメ
    モリと、 非ファジィ命令を実行するファジィ規則プロセッサに結
    合された制御装置と、 制御装置に結合された算術論理装置と、 非ファジィ命令をストアする制御装置に結合された内部
    非ファジィメモリとを含む、ファジィプロセッサ。
  8. 【請求項８】 外部知識ベースメモリと、外部ファジィ
    命令メモリと、外部非ファジィ命令メモリとを有する外
    部メモリをさらに含み、 制御装置はダイレクトメモリアクセスを有し、外部知識
    ベースメモリと内部知識ベースメモリとの間で、外部フ
    ァジィ命令メモリと内部ファジィ命令メモリとの間で、
    および外部非ファジィ命令メモリと内部非ファジィ命令
    メモリとの間でデータを透過的にスワップする、請求項
    ７に記載のファジィプロセッサ。
  9. 【請求項９】 内部知識ベースメモリおよび内部ファジ
    ィ命令メモリが各々第１および第２の部分を有する、請
    求項８に記載のファジィプロセッサ。
  10. 【請求項１０】 制御装置と算術論理装置とに結合され
    た内部レジスタをさらに含む、請求項７に記載のファジ
    ィプロセッサ。
  11. 【請求項１１】 内部レジスタに結合されたデータメモ
    リをさらに含む、請求項１０に記載のファジィプロセッ
    サ。
  12. 【請求項１２】 制御装置に結合されたデータ入力装置
    と、制御装置に結合されたデータ出力装置とをさらに含
    む、請求項７に記載のファジィプロセッサ。
  13. 【請求項１３】 内部ファジィ命令メモリが少なくとも
    １つのジャンプ命令を含み、ファジィ規則プロセッサは
    前記少なくとも１つのジャンプ命令を実行することがで
    きる、請求項７に記載のファジィプロセッサ。
  14. 【請求項１４】 前記少なくとも１つのジャンプ命令
    は、条件付ジャンプ命令である、請求項１３に記載のフ
    ァジィプロセッサ。
  15. 【請求項１５】 制御装置に結合されたクロックをさら
    に含む、請求項７に記載のファジィプロセッサ。
  16. 【請求項１６】 制御装置と算術論理装置とに結合され
    た内部レジスタをさらに含み、前記内部レジスタは、フ
    ァジィ規則プロセッサへの入力データとファジィ規則プ
    ロセッサからの出力データとのうち少なくとも１つをス
    トアし、さらに、 制御装置に結合され、入力データを受取りかつこれをフ
    ァジィプロセッサに与えるデータ入力装置と、 制御装置に結合され、ファジィプロセッサからデータを
    受取りかつこれを出力するデータ出力装置と、 制御装置と、ファジィ規則プロセッサと、算術論理装置
    と、データ入力装置と、データ出力装置と、内部レジス
    タとに接続され、データを転送するデータバスとをさら
    に含む、請求項７に記載のファジィプロセッサ。
  17. 【請求項１７】 ファジィプロセッサが複数の入力およ
    びファジィ規則を処理し、かつ複数のプロセスのタイム
    シェアリングおよび適応的制御を行なう、請求項７に記
    載のファジィプロセッサ。
  18. 【請求項１８】 メモリの第１の部分内に、複数のファ
    ジィ規則および知識ベースからファジィ規則の第１の集
    合と第１の知識ベースとをストアするステップと、 前記ファジィ規則の第１の集合と前記第１の知識ベース
    とに従って入力の第１の集合を処理するステップと、 前記ファジィ規則の第１の集合と前記第１の知識ベース
    とに従ってファジィ規則プロセッサが前記入力の第１の
    集合を処理するとき、メモリの第２の部分内に複数のフ
    ァジィ規則および知識ベースからファジィ規則の第２の
    集合と第２の知識ベースとをストアするステップと、 前記ファジィ規則の第２の集合と前記第２の知識ベース
    とに従って入力の第２の集合にファジィ論理処理を行な
    うステップとを含む、ファジィ論理処理を行なう方法。
  19. 【請求項１９】 非ファジィ命令に従って少なくとも１
    つの入力を処理し、入力の第１の集合を生成するステッ
    プをさらに含む、請求項１８に記載の方法。
  20. 【請求項２０】 前記少なくとも１つの入力を処理する
    ステップが、少なくとも１つの入力に算術動作および論
    理動作を行なうステップのうち少なくとも１つを含む、
    請求項１９に記載の方法。
  21. 【請求項２１】 入力の第１の集合の処理を制御するス
    テップをさらに含む、請求項１８に記載の方法。
  22. 【請求項２２】 前記制御するステップが、前記処理す
    るステップに割込むステップを含む、請求項２１に記載
    の方法。
  23. 【請求項２３】 前記制御するステップが、予め定めら
    れた数のファジィ規則の第１の集合を処理するステップ
    を含む、請求項２１に記載の方法。
  24. 【請求項２４】 前記入力の第１の集合を処理するステ
    ップが、ファジィ規則の第１の集合のファジィ規則を処
    理する順序を変更するステップを含む、請求項１８に記
    載の方法。
JP8074074A 1995-03-30 1996-03-28 ファジィプロセッサおよびファジィ論理処理を行なう方法 Pending JPH08286921A (ja)

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