JPH0828514B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0828514B2 JPH0828514B2 JP23704388A JP23704388A JPH0828514B2 JP H0828514 B2 JPH0828514 B2 JP H0828514B2 JP 23704388 A JP23704388 A JP 23704388A JP 23704388 A JP23704388 A JP 23704388A JP H0828514 B2 JPH0828514 B2 JP H0828514B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁物基板上に低温プロセスで製造でき、
高移動度、高耐圧でリーク電流の少ない薄膜トランジス
タに関するものである。
高移動度、高耐圧でリーク電流の少ない薄膜トランジス
タに関するものである。
近年ガラス基板上に薄膜能動デバイスをつくりこむ技
術は、大面積透過型液晶ディスプレイや密着型イメージ
センサ等を初めとする各所に応用がめざされ、研究が活
発化している。そのなかでも大面積に均一に成膜できる
a-Si:Hは既に製品レベルの応用が進んでいる。しかしa-
Si:Hでは移動度が非常に遅いためその応用分野が制限さ
れている。すなわち光センサやスイッチングデバイスと
しては応用可能であるが、これらを駆動する周辺回路を
同時につくりこもうとした場合移動度が単結晶シリコン
の約1000分の1と低いため必要とする速さの駆動回路を
製作することができない。現在この様な駆動回路はシリ
コンウエハー上で製作されワイヤボンディングで薄膜デ
バイスと接続しているのが現状である。しかし製造コス
トや配線の歩どまりなどの点から、将来的には全薄膜化
が必用とされている。このためにはガラス基板上に高移
動度薄膜を製作する手段が必用となる。最近では、ガラ
ス基板上で単結晶シリコンを得ることも可能となってき
た。しかしこのためにはかなりの高温プロセスを必用と
し、ガラス基板も含め他の部分が高温にさらされること
になる。この結果使用するガラス基板などを耐熱性の高
い物にしなければならないこと、他部への損傷の問題等
が生じでくる。そこで低温プロセスで均一に高移動度の
薄膜能動デバイスを作成する研究が各所でおこなわてて
いる。その一つとして多結晶シリコンのTFTの研究開発
がおこなわれている。
術は、大面積透過型液晶ディスプレイや密着型イメージ
センサ等を初めとする各所に応用がめざされ、研究が活
発化している。そのなかでも大面積に均一に成膜できる
a-Si:Hは既に製品レベルの応用が進んでいる。しかしa-
Si:Hでは移動度が非常に遅いためその応用分野が制限さ
れている。すなわち光センサやスイッチングデバイスと
しては応用可能であるが、これらを駆動する周辺回路を
同時につくりこもうとした場合移動度が単結晶シリコン
の約1000分の1と低いため必要とする速さの駆動回路を
製作することができない。現在この様な駆動回路はシリ
コンウエハー上で製作されワイヤボンディングで薄膜デ
バイスと接続しているのが現状である。しかし製造コス
トや配線の歩どまりなどの点から、将来的には全薄膜化
が必用とされている。このためにはガラス基板上に高移
動度薄膜を製作する手段が必用となる。最近では、ガラ
ス基板上で単結晶シリコンを得ることも可能となってき
た。しかしこのためにはかなりの高温プロセスを必用と
し、ガラス基板も含め他の部分が高温にさらされること
になる。この結果使用するガラス基板などを耐熱性の高
い物にしなければならないこと、他部への損傷の問題等
が生じでくる。そこで低温プロセスで均一に高移動度の
薄膜能動デバイスを作成する研究が各所でおこなわてて
いる。その一つとして多結晶シリコンのTFTの研究開発
がおこなわれている。
しかし、多結晶シリコンTFTでは通常のMOSFETやまた
アモルファスシリコンのFETに比べても、リーク電流が
多いことが問題となっている。
アモルファスシリコンのFETに比べても、リーク電流が
多いことが問題となっている。
第5図は従来のプレーナ型薄膜トランジスタの構造及
びその製造方法を示したものである。まずガラス基板1
上に活性層となる多結晶シリコン3をアイランド化しゲ
ート絶縁膜4、ゲート電極5形成後、ゲート電極をパタ
ーン化する(第5図(a))。この後、ゲート電極をマ
スクとしてイオン注入によりソース・ドレイン領域7を
形成する(第5図(b))。この後層間絶縁膜8の形
成、コンタクトホール形成を行い、メタル配線によりソ
ース・ドレイン電極2を形成して薄膜トランジスタがで
き上る(第5図(c))。ソース・ドレインの形成は第
2図(b)に示すように表面濃度を高くするようなプロ
ファイルを持つような加速エネルギでイオン注入を行な
う。これはソース・ドレイン電極とのオーミック性をよ
くするためである。このような構造ではドレイン端の濃
度プロファイルは急峻なジャンクションとなり空乏層に
高電界が集中する。これがオフ電流が大きい原因となっ
ている。リーク電流が多いことは液晶のスイッチングデ
バイスとしても、駆動回路を製作する上でも問題とな
る。特に液晶やエレクトロルミネッセンス素子(EL)等
高電圧を必要とするデバイスを駆動する応用が多いた
め、高耐圧で低リーク電流のデバイスが必要である。し
かし通常のプレーナ型多結晶薄膜トランジスタでは特に
高電界印加時にリーク電流が急激に増大するという問題
点を持っている。従来MOSFETの高耐圧化の方法としてLD
D構造があるが、この方法をそのまま薄膜トランジスタ
に適用するとレジスト工程を含め工程数が増える。また
移動度、しきい値の劣化などを引き起こすという問題点
があった。本発明の目的は工程数の増加や、移動度、閾
値の劣化を引き起こすことなく耐圧、リーク電流につい
て改善されたデバイス構造及びその構造方法を得ること
にある。
びその製造方法を示したものである。まずガラス基板1
上に活性層となる多結晶シリコン3をアイランド化しゲ
ート絶縁膜4、ゲート電極5形成後、ゲート電極をパタ
ーン化する(第5図(a))。この後、ゲート電極をマ
スクとしてイオン注入によりソース・ドレイン領域7を
形成する(第5図(b))。この後層間絶縁膜8の形
成、コンタクトホール形成を行い、メタル配線によりソ
ース・ドレイン電極2を形成して薄膜トランジスタがで
き上る(第5図(c))。ソース・ドレインの形成は第
2図(b)に示すように表面濃度を高くするようなプロ
ファイルを持つような加速エネルギでイオン注入を行な
う。これはソース・ドレイン電極とのオーミック性をよ
くするためである。このような構造ではドレイン端の濃
度プロファイルは急峻なジャンクションとなり空乏層に
高電界が集中する。これがオフ電流が大きい原因となっ
ている。リーク電流が多いことは液晶のスイッチングデ
バイスとしても、駆動回路を製作する上でも問題とな
る。特に液晶やエレクトロルミネッセンス素子(EL)等
高電圧を必要とするデバイスを駆動する応用が多いた
め、高耐圧で低リーク電流のデバイスが必要である。し
かし通常のプレーナ型多結晶薄膜トランジスタでは特に
高電界印加時にリーク電流が急激に増大するという問題
点を持っている。従来MOSFETの高耐圧化の方法としてLD
D構造があるが、この方法をそのまま薄膜トランジスタ
に適用するとレジスト工程を含め工程数が増える。また
移動度、しきい値の劣化などを引き起こすという問題点
があった。本発明の目的は工程数の増加や、移動度、閾
値の劣化を引き起こすことなく耐圧、リーク電流につい
て改善されたデバイス構造及びその構造方法を得ること
にある。
この発明は、絶縁性基板上に設けられたソース・ドレ
イン電極とその上部に設けられた多結晶薄膜半導体層、
ゲート絶縁膜層、ゲート電極よりなる順スタガ型薄膜ト
ランジスタに於て、多結晶薄膜半導体層中のソース・ド
レイン領域のドーパント濃度を膜厚の方向にチャネル側
(ゲート電極側)を低くソース・ドレイン電極側を高く
した縦型LDD構造(ライトリィ・ドープド・ドレイン)
を有することを特徴とする構成になっている。またこの
薄膜トランジスタは、ソース・ドレイン領域形成時に多
結晶薄膜半導体層最下部にピークを持つ濃度プロファイ
ルとなる加速エネルギでゲート電極側から多結晶薄膜半
導体層中にイオン注入を行うことによってドーパント濃
度を膜厚の方向にチャネル側を低くソース・ドレイン電
極側を高くしたソース・ドレイン領域を形成する方法で
製造することができる。
イン電極とその上部に設けられた多結晶薄膜半導体層、
ゲート絶縁膜層、ゲート電極よりなる順スタガ型薄膜ト
ランジスタに於て、多結晶薄膜半導体層中のソース・ド
レイン領域のドーパント濃度を膜厚の方向にチャネル側
(ゲート電極側)を低くソース・ドレイン電極側を高く
した縦型LDD構造(ライトリィ・ドープド・ドレイン)
を有することを特徴とする構成になっている。またこの
薄膜トランジスタは、ソース・ドレイン領域形成時に多
結晶薄膜半導体層最下部にピークを持つ濃度プロファイ
ルとなる加速エネルギでゲート電極側から多結晶薄膜半
導体層中にイオン注入を行うことによってドーパント濃
度を膜厚の方向にチャネル側を低くソース・ドレイン電
極側を高くしたソース・ドレイン領域を形成する方法で
製造することができる。
薄膜を使用して製作される薄膜トランジスタの構造と
しては通常のプレーナタイプとよばれる構造とソース・
ドレイン電極とゲート電極とで薄膜半導体層をはさんだ
スタガード構造と呼ばれる構造がある。通常のプレーナ
構造の薄膜トランジスタではソース・ドレイン間に電圧
を加えて行ったときにドレイン端に高電界が印加され、
この点でのバンドギャップ間の電界エミッション電流が
リーク電流の原因となる。ここで結晶シリコンではこの
ようなバンド間のリーク電流は少ないため通常では問題
とならない。しかし多結晶シリコンではバンドギャップ
中に多くの粒界トラップが存在しこれを介してのバンド
間のリーク電流が流れやすい。このため高電圧印加時に
急激なリーク電流の増加が観測される。このようなリー
ク電流は多結晶シリコンでは本質的に避けられないもの
である。しかしこの電流はドレイン端の空乏層間にかか
る電界に依存しているのでドレインのドーピング濃度を
小さくすれば、この領域にかかる電界を軽減しリーク電
流を低減することができる。しかし一方でソース・ドレ
インの寄生抵抗を高くすることになる。あるいは電極メ
タルとのオーミック性の問題からあまりドーピング濃度
を下げることはできない。そこで本発明ではドレイン端
の近傍のみドーピング濃度が低いLDD構造を再現性良く
製作し移動度、しきい値の低下をひき起こすことなくソ
ース・ドレイン間の耐圧を向上させリーク電流の改善を
行なっている。順スタガードタイプのトランジスタでは
チャネルとドレイン電極とが活性層の膜厚だけはなれて
いる。そこで表面のドーパント濃度を低くし深くなるに
つれて高いドーパント濃度分布を形成すれば縦型の微小
なLDD構造となり移動度などの低下を引き起こす事なく
リーク電流、耐圧に優れた特性が実現できる。ソース・
ドレイン電極とのオーミック性も良好である。
しては通常のプレーナタイプとよばれる構造とソース・
ドレイン電極とゲート電極とで薄膜半導体層をはさんだ
スタガード構造と呼ばれる構造がある。通常のプレーナ
構造の薄膜トランジスタではソース・ドレイン間に電圧
を加えて行ったときにドレイン端に高電界が印加され、
この点でのバンドギャップ間の電界エミッション電流が
リーク電流の原因となる。ここで結晶シリコンではこの
ようなバンド間のリーク電流は少ないため通常では問題
とならない。しかし多結晶シリコンではバンドギャップ
中に多くの粒界トラップが存在しこれを介してのバンド
間のリーク電流が流れやすい。このため高電圧印加時に
急激なリーク電流の増加が観測される。このようなリー
ク電流は多結晶シリコンでは本質的に避けられないもの
である。しかしこの電流はドレイン端の空乏層間にかか
る電界に依存しているのでドレインのドーピング濃度を
小さくすれば、この領域にかかる電界を軽減しリーク電
流を低減することができる。しかし一方でソース・ドレ
インの寄生抵抗を高くすることになる。あるいは電極メ
タルとのオーミック性の問題からあまりドーピング濃度
を下げることはできない。そこで本発明ではドレイン端
の近傍のみドーピング濃度が低いLDD構造を再現性良く
製作し移動度、しきい値の低下をひき起こすことなくソ
ース・ドレイン間の耐圧を向上させリーク電流の改善を
行なっている。順スタガードタイプのトランジスタでは
チャネルとドレイン電極とが活性層の膜厚だけはなれて
いる。そこで表面のドーパント濃度を低くし深くなるに
つれて高いドーパント濃度分布を形成すれば縦型の微小
なLDD構造となり移動度などの低下を引き起こす事なく
リーク電流、耐圧に優れた特性が実現できる。ソース・
ドレイン電極とのオーミック性も良好である。
イオン注入法を用いてソース・ドレイン領域を形成す
る時、通常は表面濃度が高くなるように加速電圧の設定
をするが、この加速電圧をより高くすることにより、表
面のドーパント濃度を低くし深くなるにつれて高いドー
パント濃度分布をつくることができる。さらにこのドー
パントの活性化を通常用いられる熱処理による活性化で
なくラピッドサーマルアニーリングで行えばこのドーピ
ングプロファイルを変えることなく活性化が行える。通
常の熱処理ではプロファイルが鈍化し効果が半減する恐
れがあるからである。以上の方法により簡単に自己整合
的に縦型LDD構造が作成できる。順スタガ型トランジス
タのソース・ドレイン領域の形成にこの方法を用いるこ
とにより、前述した縦型LDD構造のトランジスタが作製
でき、移動度などの低下を引き起こす事なくリーク電
流、耐圧に優れた特性が実現できる。またこの方法によ
るとゲート絶縁膜をそのまま層間絶縁膜として使うこと
もできるので、配線工程が短縮されマスク工程が少なく
てすむという利点もあわせ持っている。
る時、通常は表面濃度が高くなるように加速電圧の設定
をするが、この加速電圧をより高くすることにより、表
面のドーパント濃度を低くし深くなるにつれて高いドー
パント濃度分布をつくることができる。さらにこのドー
パントの活性化を通常用いられる熱処理による活性化で
なくラピッドサーマルアニーリングで行えばこのドーピ
ングプロファイルを変えることなく活性化が行える。通
常の熱処理ではプロファイルが鈍化し効果が半減する恐
れがあるからである。以上の方法により簡単に自己整合
的に縦型LDD構造が作成できる。順スタガ型トランジス
タのソース・ドレイン領域の形成にこの方法を用いるこ
とにより、前述した縦型LDD構造のトランジスタが作製
でき、移動度などの低下を引き起こす事なくリーク電
流、耐圧に優れた特性が実現できる。またこの方法によ
るとゲート絶縁膜をそのまま層間絶縁膜として使うこと
もできるので、配線工程が短縮されマスク工程が少なく
てすむという利点もあわせ持っている。
以下添付の図面に示す実施例により発明の詳細を説明
する。第1図(a),(b),(c)は本発明の一実施
例を示す工程図である。第1図(a)に示すように高融
点金属を用いてガラス基板1の表面にソース・ドレイン
電極2のパターンを形成する。活性層となる多結晶シリ
コン3をアイランド化した後、ゲート絶縁膜4、ゲート
電極5を順次成膜し、ゲート電極パターンを形成すると
ころまでは通常のデバイス作製プロセスと同様に行う
(第1図(b))。この後ゲート電極5をマスクとして
イオン注入法により自己整合的にソース・ドレイン高濃
度領域7を形成した(第1図(c))。ここではPイオ
ン6を200keVの加速エネルギで打ち込んだ。この結果第
2図(a)に示すように多結晶シリコン表面のドーパン
ト密度を低く、深くなるに連れてドーピング濃度が高く
なるようにすることができた。この時の加速エネルギは
イオン種、ゲート絶縁膜の厚さによって変化するが適当
な加速エネルギーを選ぶことによって同様のプロファイ
ルを得ることが可能である。この結果、チャネル近傍の
ドーピング濃度が低く、電極に近づくに連れドーピング
濃度が高い縦型のLDD構造を有するトランジスタが簡単
に得られた。ドーピング濃度分布の制御性、再現性も高
い。第1図に示す本発明の構造ではソース・ドレイン電
極が多結晶シリコンの下部にあるため、表面濃度を低減
することが可能であり、この結果LDD構造が得られたの
である。
する。第1図(a),(b),(c)は本発明の一実施
例を示す工程図である。第1図(a)に示すように高融
点金属を用いてガラス基板1の表面にソース・ドレイン
電極2のパターンを形成する。活性層となる多結晶シリ
コン3をアイランド化した後、ゲート絶縁膜4、ゲート
電極5を順次成膜し、ゲート電極パターンを形成すると
ころまでは通常のデバイス作製プロセスと同様に行う
(第1図(b))。この後ゲート電極5をマスクとして
イオン注入法により自己整合的にソース・ドレイン高濃
度領域7を形成した(第1図(c))。ここではPイオ
ン6を200keVの加速エネルギで打ち込んだ。この結果第
2図(a)に示すように多結晶シリコン表面のドーパン
ト密度を低く、深くなるに連れてドーピング濃度が高く
なるようにすることができた。この時の加速エネルギは
イオン種、ゲート絶縁膜の厚さによって変化するが適当
な加速エネルギーを選ぶことによって同様のプロファイ
ルを得ることが可能である。この結果、チャネル近傍の
ドーピング濃度が低く、電極に近づくに連れドーピング
濃度が高い縦型のLDD構造を有するトランジスタが簡単
に得られた。ドーピング濃度分布の制御性、再現性も高
い。第1図に示す本発明の構造ではソース・ドレイン電
極が多結晶シリコンの下部にあるため、表面濃度を低減
することが可能であり、この結果LDD構造が得られたの
である。
実際に製作した薄膜トランジスタの特性を第3図に示
す。ドレイン電流のゲート電圧による変化を示してい
る。実線が本発明による製作されたトランジスタで破線
で示すのが従来の方法で作製したトランジスタの特性で
ある。この様に電界効果移動度、しきい値は殆ど変わら
ず、オフ電流は減少しておりリーク電流については大き
く改善されていることがわかった。また第4図にゲート
電圧を0Vにした時のドレイン電圧に対するリーク電流の
特性を示す。従来のプレーナ構造の薄膜トランジスタで
は、ドレイン電圧の増加に従い、急激なリーク電流の増
加がみられているが、本発明によるトランジスタではこ
のような急激なリーク電流の増加はみられていない。特
に高電圧駆動下においてリーク電流の著しい改善が得ら
れた。耐圧は30V以上あり、30Vの電圧印加時でもリーク
電流は10-10A以下である。この結果従来のプレーナ型
トランジスタに比べ高耐圧、低リーク電流のトランジス
タがえられた。
す。ドレイン電流のゲート電圧による変化を示してい
る。実線が本発明による製作されたトランジスタで破線
で示すのが従来の方法で作製したトランジスタの特性で
ある。この様に電界効果移動度、しきい値は殆ど変わら
ず、オフ電流は減少しておりリーク電流については大き
く改善されていることがわかった。また第4図にゲート
電圧を0Vにした時のドレイン電圧に対するリーク電流の
特性を示す。従来のプレーナ構造の薄膜トランジスタで
は、ドレイン電圧の増加に従い、急激なリーク電流の増
加がみられているが、本発明によるトランジスタではこ
のような急激なリーク電流の増加はみられていない。特
に高電圧駆動下においてリーク電流の著しい改善が得ら
れた。耐圧は30V以上あり、30Vの電圧印加時でもリーク
電流は10-10A以下である。この結果従来のプレーナ型
トランジスタに比べ高耐圧、低リーク電流のトランジス
タがえられた。
プレーナ型トランジスタにおいても同様な方法で縦型
LDD構造を作成することができるが、ドレイン電極のオ
ーミック性や製造の制御性などの点から順スタガの法が
優れていた。
LDD構造を作成することができるが、ドレイン電極のオ
ーミック性や製造の制御性などの点から順スタガの法が
優れていた。
以上詳述したように、本発明による薄膜トランジスタ
の製造方法により微少な縦型LDD構造が簡単な工程で再
現性よく制作できた。またこの製造方法を用いた本発明
による構造の薄膜トランジスタにより高耐圧でリーク電
流が少なく高速動作が可能な薄膜トランジスタを得るこ
とができた。この結果回路構成においても高電圧で駆動
でき、回路設計のマージンが高くとれるようになった。
の製造方法により微少な縦型LDD構造が簡単な工程で再
現性よく制作できた。またこの製造方法を用いた本発明
による構造の薄膜トランジスタにより高耐圧でリーク電
流が少なく高速動作が可能な薄膜トランジスタを得るこ
とができた。この結果回路構成においても高電圧で駆動
でき、回路設計のマージンが高くとれるようになった。
第1図は本発明の一実施例を示す図。第2図(a),
(b)は本発明のトランジスタと従来のトランジスタの
活性層におけるドーパント濃度分布を示す図、第3図及
び第4図は本発明と従来のトランジスタの特性を比較し
た図、第5図は従来例を示す図である。 1.……ガラス基板、2……ソース・ドレイン電極、3…
…多結晶シリコン、4……ゲート絶縁膜(SiO2膜)、5
……ゲート電極、6……イオン、7……ソース・ドレイ
ン高濃度領域、8……層間絶縁膜。
(b)は本発明のトランジスタと従来のトランジスタの
活性層におけるドーパント濃度分布を示す図、第3図及
び第4図は本発明と従来のトランジスタの特性を比較し
た図、第5図は従来例を示す図である。 1.……ガラス基板、2……ソース・ドレイン電極、3…
…多結晶シリコン、4……ゲート絶縁膜(SiO2膜)、5
……ゲート電極、6……イオン、7……ソース・ドレイ
ン高濃度領域、8……層間絶縁膜。
Claims (2)
- 【請求項1】絶縁性基板上に設けられたソース・ドレイ
ン電極とその上部に設けられた多結晶薄膜半導体層、ゲ
ート絶縁膜層、ゲート電極よりなる順スタガ型薄膜トラ
ンジスタに於て、前記多結晶薄膜半導体層のソース・ド
レイン領域(ソース・ドレイン電極に接する領域)のド
ーパント濃度を膜厚の方向にチャネル側を低くソース・
ドレイン電極側を高くした縦型LDD構造(ライトリィ・
ドープド・ドレイン)を有することを特徴とする薄膜ト
ランジスタ。 - 【請求項2】絶縁性基板上にソース・ドレイン電極、多
結晶薄膜半導体層、ゲート絶縁膜、ゲート電極を積層形
成した後、多結晶薄膜半導体層最下部にピークを持つ濃
度プロファイルとなる加速エネルギでゲート電極側より
多結晶薄膜半導体層中にイオン注入を行うことによって
多結晶薄膜半導体層中のドーパント濃度を膜厚の方向に
チャネル側を低く、ソース・ドレイン電極側を高くした
ソース・ドレイン領域を形成することを特徴とする薄膜
トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23704388A JPH0828514B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23704388A JPH0828514B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0283939A JPH0283939A (ja) | 1990-03-26 |
JPH0828514B2 true JPH0828514B2 (ja) | 1996-03-21 |
Family
ID=17009559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23704388A Expired - Lifetime JPH0828514B2 (ja) | 1988-09-20 | 1988-09-20 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0828514B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
JP2009182167A (ja) * | 2008-01-31 | 2009-08-13 | Dainippon Printing Co Ltd | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
-
1988
- 1988-09-20 JP JP23704388A patent/JPH0828514B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0283939A (ja) | 1990-03-26 |
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