JPH0828065B2 - PCM signal reproduction device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPCM信号の再生装置に係り、特に回転ヘッド
を用いたテープレコーダに好適なPCM信号再生装置に関
する。The present invention relates to a PCM signal reproducing apparatus, and more particularly to a PCM signal reproducing apparatus suitable for a tape recorder using a rotary head.

〔従来の技術〕[Conventional technology]

従来の装置としては、例えば、特開昭58-188314号に
記載のように、偶数番目及び奇数番目のデータが隣り合
う別のトラックに記録され、且つ、同一のトラックの前
半のデータと後半のデータとは異る単位時間分のデータ
であるようにされたPCMデータの記録媒体を記録再生す
るものが知られている。この装置は、１トラック分のデ
ータが欠落しても、他のトラックのデータより補間を施
すことにより、S/Nの良いデータが得られるものであ
る。As a conventional device, for example, as described in JP-A-58-188314, even-numbered and odd-numbered data are recorded on different tracks adjacent to each other, and the first half data and the second half data of the same track are recorded. It is known to record / reproduce a PCM data recording medium that is different from data in unit time. Even if data for one track is lost, this device can obtain data with a good S / N by performing interpolation from the data on other tracks.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上記従来装置では、早送り再生、巻戻し再生等テープ
速度を速くして再生する場合、テープ上の記録トラック
を再生ヘッドが正しく走査しないため、テープ速度に応
じて特定の再生領域に対するPCMデータが再生されにく
くなり、または、複数のトラックにまたがって再生さ
れ、異る再生領域に対するPCMデータの時間差が大きく
なり、再生音の音質が悪くなる問題があった。In the above conventional device, when playing back at fast tape speed such as fast forward playback and rewind playback, the playback head does not scan the recording track on the tape correctly, so the PCM data for a specific playback area is played back according to the tape speed. However, there is a problem in that the sound quality of the reproduced sound deteriorates because the time difference of the PCM data in different reproduction areas becomes large due to the difficulty of reproduction or the reproduction over a plurality of tracks.

本発明の目的は、早送り再生、巻戻し再生等テープ速
度を速くして再生する場合の音質の改善されたPCM信号
再生装置を提供するにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a PCM signal reproducing device with improved sound quality when reproducing at a high tape speed such as fast-forward reproduction and rewind reproduction.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、再生領域ごとに誤り率を比較するエラー
数比較回路と、誤り率の悪い再生領域に含まれるPCMデ
ータに補間を施す補間回路を設けることにより達成され
る。The above object is achieved by providing an error number comparison circuit for comparing error rates for each reproduction area and an interpolation circuit for interpolating PCM data included in a reproduction area having a poor error rate.

〔作用〕[Action]

エラー数比較回路により、エラー率の悪い再生領域を
判断し、補間回路によりこのエラー率の悪い再生領域に
含まれるPCMデータの出力を禁止することにより、エラ
ー率の良い再生領域に含まれる再生領域のPCMデータの
みを選択して出力できるので、時間的に離れたPCMデー
タを混同して再生されるのを防ぎ、任意のテープ速度に
対して、最適な再生音を得ることができる。The error area comparison circuit determines the reproduction area with a bad error rate, and the interpolation circuit prohibits the output of PCM data included in the reproduction area with a bad error rate. Since only the PCM data of can be selected and output, it is possible to prevent the PCM data that are temporally separated from being confused and reproduced, and to obtain the optimum reproduced sound for any tape speed.

〔実施例〕〔Example〕

以下、本発明の一実施例を第１図により説明する。同
図は回転ヘッドPCMレコーダのブロック図を示してい
る。同図において、201はPCM信号をアナログ信号に変換
するD/A変換器、220は回転シリンダ、221は磁気テー
プ、222はＡヘッド、223はＢヘッド、209は波形等化、
波形整形等を行う再生回路、208は復調回路、207はデー
タを一時記憶する256Kビットの容量を持ちRAM、205はRA
M207に記憶されたデータの誤り訂正を行い、誤り数の検
出を行うエラー検出回路、204はエラー検出回路205で検
出された誤りの数を数えるエラーカウンタ、203は磁気
テープ221上の再生領域単位でのエラー数を比較するエ
ラー数比較回路、202はエラー検出回路205で訂正不能と
されたデータ及びエラー数比較回路203に制御されたデ
ータに補間を施す補間回路、218はRAM207のアドレス上
位３ビットを制御する上位アドレス生成回路、211はエ
ラー検出回路205で誤り訂正を行うためにRAM207の下位
アドレスの制御を行うエラー検出アドレス生成回路、21
2は補間回路202へデータ出力を行う際のRAM207の下位ア
ドレスを制御するPCMデータアドレス生成回路、213は復
調回路208からデータ入力を行う際のRAM207の下位アド
レスを制御する再生データアドレス生成回路、215は211
〜213等の動作タイミングを制御するタイミング生成回
路210はRAM207の下位アドレスを211〜213より選択する
下位アドレス選択回路、216は水晶発振器である。ま
た、232はオーディォ信号出力端子、229はエリア選択命
令入力端子である。An embodiment of the present invention will be described below with reference to FIG. The figure shows a block diagram of a rotary head PCM recorder. In the figure, 201 is a D / A converter for converting a PCM signal into an analog signal, 220 is a rotary cylinder, 221 is a magnetic tape, 222 is an A head, 223 is a B head, 209 is waveform equalization,
A playback circuit that performs waveform shaping, 208 is a demodulation circuit, 207 is a RAM with a capacity of 256 Kbits that temporarily stores data, and 205 is an RA
An error detection circuit that corrects the error of the data stored in M207 and detects the number of errors, 204 is an error counter that counts the number of errors detected by the error detection circuit 205, and 203 is a reproduction area unit on the magnetic tape 221. The error number comparison circuit for comparing the error numbers in 202, 202 is an interpolation circuit for interpolating the data that cannot be corrected by the error detection circuit 205 and the data controlled by the error number comparison circuit 203, and 218 is the upper address 3 of the RAM 207. An upper address generation circuit that controls bits, 211 is an error detection address generation circuit that controls the lower address of the RAM 207 to perform error correction in the error detection circuit 205, 21
2 is a PCM data address generation circuit that controls the lower address of the RAM 207 when outputting data to the interpolation circuit 202, 213 is a reproduction data address generation circuit that controls the lower address of the RAM 207 when performing data input from the demodulation circuit 208, 215 is 211
A timing generation circuit 210 for controlling the operation timing of 213 to 213 and the like is a lower address selection circuit for selecting a lower address of RAM 207 from 211 to 213, and 216 is a crystal oscillator. Reference numeral 232 is an audio signal output terminal, and 229 is an area selection command input terminal.

まず第１図を用いて回転ヘッドPCMレコーダの再生動
作について説明する。First, the reproducing operation of the rotary head PCM recorder will be described with reference to FIG.

磁気テープ221上の信号をＡヘッド222及びＢヘッド22
3により再生し、再生回路209で再生信号の波形等化及び
波形整形等を行い、復調回路208で復調が施され、再生
データアドレス生成回路213の制御に従ってRAM207に記
憶される。次にエラー検出アドレス生成回路211の制御
に従ってRAM207よりデータが読み出され、エラー検出回
路205で復号を行い、エラーの数を検出する。その後PCM
データアドレス生成回路212の制御に従ってRAM207より
データを読み出し、補間回路202に入力され、エラー検
出回路205で訂正不能とされたデータを前後のデータよ
り計算された補間データに置き換え、A/D変換器201でア
ナログ信号に変換され、オーディオ出力端子232より出
力される。Signals on the magnetic tape 221 are sent to the A head 222 and the B head 22.
The data is reproduced by 3, the reproduction circuit 209 performs waveform equalization and waveform shaping of the reproduction signal, the demodulation circuit 208 performs demodulation, and the RAM 207 is stored under the control of the reproduction data address generation circuit 213. Next, the data is read from the RAM 207 under the control of the error detection address generation circuit 211, and the error detection circuit 205 decodes the data to detect the number of errors. Then PCM
The data is read from the RAM 207 under the control of the data address generation circuit 212, is input to the interpolation circuit 202, and the data that cannot be corrected by the error detection circuit 205 is replaced with the interpolation data calculated from the preceding and following data, and the A / D converter is used. It is converted into an analog signal in 201 and output from the audio output terminal 232.

第２図は磁気テープ221上の記録フォーマットであ
る。同図において、20をＡトラック、21はＢトラックと
呼び、アジマス角の違うＡヘッド222及びＢヘッド223で
走査される。１トラックは128ブロックから成り、１ブ
ロックは36バイトで形成される。Ａトラック20の前半の
領域22はＬチャンネル（左チャンネル）の偶数番目のデ
ータ（L_e＝L₀，L₂，L₄，…）、後半領域23はＲチャンネ
ル（右チャンネル）の奇数番目のデータ（R_o＝R₁，R₃，
R₅，…）が、またＢトラック21の前半領域24はＲチャン
ネルの偶数番目のデータ（R_e＝R₀，R₂，R₄，…）、後半
領域25はＬチャンネルの奇数番目のデータ（L_o＝L₁，
L₃，L₅，…）が配置されている。中央部26はリード・ソ
ロモン符号のC2パリティであり、１トラック内で４ブロ
ックおきに32バイトで符号語を形成しており、24ブロッ
クより成っている。この符号をC2符号と呼ぶ。FIG. 2 shows a recording format on the magnetic tape 221. In the figure, 20 is called A track and 21 is called B track, and scanning is performed by A head 222 and B head 223 having different azimuth angles. One track consists of 128 blocks, and one block consists of 36 bytes. The first half area 22 of the A track 20 is an even-numbered data (L _e = L ₀ , L ₂ , L ₄ , ...) Of the L channel (left channel), and the second half area 23 is an odd-numbered data of the R channel (right channel). Data (R _o = R ₁ , R ₃ ,
R ₅ , ...), the first half area 24 of the B track 21 is even-numbered data of the R channel (R _e = R ₀ , R ₂ , R ₄ , ...), and the second half area 25 is odd-numbered data of the L channel. (L _o = L ₁ ,
L _3, L _5, ...) are arranged. The central portion 26 is a C2 parity of Reed-Solomon code, and a code word is formed by 32 bytes in every 4 blocks in one track, and consists of 24 blocks. This code is called a C2 code.

また、27はブロックの先頭を示す同期信号、28は、サ
ンプリング周波数、記録モード等を示す制御信号、29は
トラック内のブロックの位置を示すブロックアドレス、
30は制御信号28とブロックアドレス29の排他的論理和を
とったパリティ、31はPCMのオーディオ信号、32はPCM信
号31に対して作られたリード・ソロモン符号（C1符号と
呼ぶ）のC1パリティである。ただしC1パリティ32は奇数
ブロックにのみ８バイト存在する。Further, 27 is a sync signal indicating the beginning of the block, 28 is a control signal indicating the sampling frequency, recording mode, etc., 29 is a block address indicating the position of the block in the track,
30 is a parity obtained by the exclusive OR of the control signal 28 and the block address 29, 31 is a PCM audio signal, and 32 is a C1 parity of a Reed-Solomon code (called a C1 code) created for the PCM signal 31. Is. However, C1 parity 32 exists in 8 bytes only in odd blocks.

第３図は、テープ再生からPCMオーディオ信号31の出
力までの基本タイミングであり、破線はヘッドが180°
回転する間隔（15msec）を示している。同図において、
37は磁気テープ221からのPCMデータの再生タイミング、
39はPCMオーディオ信号31の出力タイミングである。ま
た、38は誤り検出及び誤り訂正のタイミングであり、C1
パリティ32を用いた誤り検出32,34（C1復号と呼ぶ）及
びC2パリティ26を用いた誤り訂正33,35（C2復号と呼
ぶ）より成っている。誤り訂正のタイミングは磁気テー
プ221から読み込んだ次の180°区間で行われ２トラック
分の誤り訂正が終了した次の360°区間36でオーディオ
信号として出力される。Figure 3 shows the basic timing from tape playback to the output of PCM audio signal 31. The broken line shows the head 180 °.
The rotation interval (15msec) is shown. In the figure,
37 is the reproduction timing of PCM data from the magnetic tape 221
39 is the output timing of the PCM audio signal 31. Also, 38 is the timing of error detection and error correction, and C1
It consists of error detection 32 and 34 using parity 32 (called C1 decoding) and error correction 33 and 35 using C2 parity 26 (called C2 decoding). The error correction timing is performed in the next 180 ° section read from the magnetic tape 221, and is output as an audio signal in the next 360 ° section 36 after the error correction for two tracks is completed.

第４図〜第６図は、早送り再生時の磁気テープ221上
のトラックとＡヘッド222及びＢヘッド223の走査軌跡と
の関係48と、テープ再生信号の出力レベル49を表わして
おり、第４図は２倍速、第５図は３倍速、第６図は４倍
速の時のものである。4 to 6 show the relationship 48 between the track on the magnetic tape 221 and the scanning loci of the A head 222 and the B head 223 and the output level 49 of the tape reproduction signal at the time of fast-forward reproduction. The figure is for 2 × speed, FIG. 5 is for 3 × speed, and FIG. 6 is for 4 × speed.

ヘッド走査軌跡48は斜線を施してある部分で示してあ
り、上はＡヘッド222、下はＢヘッド223である。Ａヘッ
ド222はＡトラックの信号を、Ｂヘッド223はＢトラック
の信号を再生し、その逆はほとんど再生しない。第４図
〜第６図からわかるように、早送り再生時はＡヘッド22
2及びＢヘッド223がテープ上トラックを正しく走査しな
いので、各ヘッドの再生信号レベルはテープ再生信号レ
ベル49のようになる。この再生信号を通常再生時と同様
にＡヘッド222で再生された信号の前半をL_e、後半を
R_o、またＢヘッド223で再生された信号の前半をR_e、後
半をL_oとしてデータの処理を行う。The head scanning locus 48 is shown by the hatched portion, and the upper part is the A head 222 and the lower part is the B head 223. The A head 222 reproduces the A track signal, the B head 223 reproduces the B track signal, and vice versa. As can be seen from FIGS. 4 to 6, the A head 22 is used during fast forward reproduction.
Since the 2 and B heads 223 do not correctly scan the track on the tape, the reproduction signal level of each head becomes the tape reproduction signal level 49. As in the case of normal reproduction, this reproduction signal has the first half of the signal reproduced by the A head 222 as _Le and the second half as
Data processing is performed with R _o and the first half of the signal reproduced by the B head 223 as R _e and the second half as L _o .

２倍速の場合、Ａヘッド222は後半ややレベルが減少
するだけでほぼ良好な出力信号が得られるのに対し、Ｂ
ヘッド223では全般的にレベルが低く、前半はＢトラッ
ク１（41）とＢトラック２（43）が混合した信号となっ
ている。３倍速では両ヘッドとも後半のレベルが減少し
ている。また４倍速ではＡヘッド222は前半、Ｂヘッド2
23では後半がほぼ良好な信号が得られるが、Ａヘッド22
2の後半、Ｂヘッド223の前半は、２トラックが混同した
信号となっている。In the case of double speed, the A head 222 can obtain a substantially good output signal only by slightly decreasing the level in the latter half, while
The level of the head 223 is generally low, and the signal in the first half is a mixture of B track 1 (41) and B track 2 (43). At triple speed, the levels in the latter half of both heads have decreased. At 4x speed, A head 222 is the first half and B head 2
In 23, a good signal is obtained in the latter half, but A head 22
In the latter half of 2 and the first half of the B head 223, the signal has two tracks confused.

これらの信号から従来の装置で再生すると、各チャン
ネルの偶数データと奇数データのトラック間隔が大きく
なり、本来異る時間のオーディオ信号を１データずつ交
互に再生されるため音質が損われていた。良質な再生音
を得るためには、それぞれのチャンネルで、偶数データ
（奇数データ）の領域から再生された信号のみを有効デ
ータと見なし、奇数データ（偶数データ）は有効データ
である偶数データ（奇数データ）より補間を施して出力
を行い、上述した時間軸上の混合を防ぐ必要がある。そ
の際、有効データは良好に再生された方の信号を用いた
方が再生音の音質が良くなるのは明らかである。第１図
のエラー数比較回路203は、この有効データ選択をエラ
ー検出回路205で検出されたエラー数を基に行うもので
あり、これによりエラー率の低い（良好に再生された）
領域から再生された信号を有効データとすることができ
る。When these signals are reproduced by a conventional apparatus, the track intervals of even-numbered data and odd-numbered data of each channel become large, and audio signals of originally different times are alternately reproduced one by one, resulting in deterioration of sound quality. In order to obtain a good quality reproduced sound, only the signal reproduced from the area of even data (odd data) is regarded as valid data in each channel, and the odd data (even data) is the even data (odd data). It is necessary to prevent the above-mentioned mixing on the time axis by performing interpolation based on (data) and outputting. At that time, it is clear that the sound quality of the reproduced sound is improved by using the signal of the effective data that is reproduced well. The error number comparison circuit 203 in FIG. 1 performs this valid data selection based on the number of errors detected by the error detection circuit 205, and thus has a low error rate (reproduced well).
The signal reproduced from the area can be used as valid data.

まず第４図の２倍速の場合を例にとって、第１図の装
置の動作を説明する。First, the operation of the apparatus shown in FIG. 1 will be described taking the case of the double speed shown in FIG. 4 as an example.

第３図におけるテープ再生37のタイミングにおいてL_e
22及びR_o23で第４図のＡトラック１（40）を磁気テープ
221で再生し、再生回路209、復調回路208を介してRAM20
7に記憶する。次いで第３図R_e24及びL_o25でＢトラック
１（41）とＢトラック２（43）を再生し、同様にRAM207
に記憶させると同時にAC1（32）において、エラー検出
回路205によりRAM207のＡトラック１（40）のデータの
誤り検出を行い、エラーカウンタ204により誤りがある
と判断されたブロックの数を数える。その際前半にL_e、
後半にR_oのデータの誤り検出を行うようにする。さらに
第３図のBC1（34）においてＢトラック１（41）とＢト
ラック２（43）のデータの誤り検出及びエラー数のカウ
ントを行う。この場合も前半にR_e、後半にL_oの誤り検出
を行う。その後エラー数比較回路203により、AC1（32）
の前半（L_e）に対するエラー数とBC1（34）の後半
（L_o）に対するエラー数を比較し、さらにAC1（32）の
後半（R_o）に対するエラー数とBC1（34）の前半（R_e）
に対するエラー数を比較する。第４図のテープ再生信号
出力レベル49から、R_e及びL_oの方がエラー率が悪くなる
ことがわかる。そこで、第３図の再生出力タイミング36
において、補間回路202によりR_e及びL_oのデータをR_o及
びL_eのデータより補間を施して出力する。この時の出力
状態を第７図（ａ）に示す。同図において斜線の施され
たL₀₂，R₁₃等は前後のデータより補間されたデータであ
ることを示す。At the timing of tape playback 37 in FIG. 3, L _e
22 and R _o 23 magnetic tape on A track 1 (40) in Fig. 4
Playback with 221 and RAM20 via playback circuit 209 and demodulation circuit 208
Remember in 7. Then, B track 1 (41) and B track 2 (43) are reproduced with R _e 24 and L _o 25 in FIG.
At the same time, the error detection circuit 205 detects an error in the data of the A track 1 (40) of the RAM 207 in the AC1 (32), and counts the number of blocks judged to have an error by the error counter 204. At that time, in the first half L _e ,
To perform the error detection of the data of R _o in the second half. Further, in BC1 (34) of FIG. 3, error detection of the data of B track 1 (41) and B track 2 (43) and the number of errors are counted. Also in this case, error detection of R _{e in} the first half and L _{o in} the second half is performed. After that, by the error number comparison circuit 203, AC1 (32)
First half (R of the first half (L _e) the second half of the number of errors and BC1 (34) for comparing the number of errors for the (L _o), further AC1 (32) the second half of the (R _o) the number of errors and BC1 for (34) of _e )
Compare the number of errors for. From the tape reproduction signal output level 49 of FIG. 4, towards the R _e and L _o it it can be seen that the error rate is deteriorated. Therefore, the reproduction output timing 36 in FIG.
In, the interpolation circuit 202 interpolates the data of R _e and L _{o from} the data of R _o and L _e , and outputs the data. The output state at this time is shown in FIG. In the figure, the shaded L ₀₂ , R _13, etc. indicate data interpolated from the preceding and following data.

３倍速、４倍速の場合も同様にして再生領域の選択が
行われる。３倍速ではR_o，L_oの方が誤り率が悪いので両
チャンネルとも奇数データに、また４倍速ではL_e，R_oの
誤り率が悪いので、Ｌチャンネルは偶数データ、Ｒチャ
ンネルは奇数データが補間データとなる。この出力状態
を第７図（ｂ），（ｃ）に示す。同図において斜線を施
したデータが補間データである。In the case of 3 × speed and 4 × speed, the reproduction area is selected similarly. 3 The speed R _o, the direction of L _o is poor error rate odd data both channels, also L _e is 4-times speed, since the error rate of R _o is poor, L channel even data, R-channel odd data Becomes interpolation data. This output state is shown in FIGS. 7 (b) and 7 (c). In the figure, the shaded data is the interpolation data.

以上の様に、第１図の装置により、偶数データが奇数
データの誤り率の良い方のみ再生し、悪い方は補間デー
タとすることができるので、異る時間のオーディオ信号
を混同することなく、任意のテープ速度に対して、常に
高質の音声を得ることが可能となる。As described above, with the apparatus of FIG. 1, even data can be reproduced only for odd data having a high error rate, and bad data can be used as interpolation data, so that audio signals at different times can be confused. Therefore, it is possible to always obtain high quality audio for any tape speed.

第８図は、第１図エラーカウンタ204及びエラー数比
較回路203の具体的な回路図の１例である。同図におい
て、60〜63はカウンタ、64はタイミング発生回路、65,6
6は比較回路、67〜74及び77〜81はNAND、75、76はイン
バータ、82はNORである。また229はエリア選択命令入力
端子、84は補間命令出力端子、85はエラークロック入力
端子である。86〜89は、カウンタ60〜63のイネーブル信
号、90はL₀データの出力タイミングを示す信号、95〜98
は比較回路の出力、91〜94はオーディオデータのチャン
ネル及び偶，奇の制御に使われる信号、99はオーディオ
データの出力タイミングを示す信号、100はエラークロ
ック、101は補間命令である。FIG. 8 is an example of a concrete circuit diagram of the error counter 204 and the error number comparison circuit 203 of FIG. In the figure, 60 to 63 are counters, 64 is a timing generation circuit, and 65,6.
Reference numeral 6 is a comparison circuit, 67 to 74 and 77 to 81 are NANDs, 75 and 76 are inverters, and 82 is NOR. 229 is an area selection command input terminal, 84 is an interpolation command output terminal, and 85 is an error clock input terminal. 86 to 89 are enable signals for the counters 60 to 63, 90 is a signal indicating the output timing of L ₀ data, 95 to 98
Is an output of the comparison circuit, 91 to 94 are signals used for controlling audio data channels and even / odd, 99 is a signal indicating the output timing of audio data, 100 is an error clock, and 101 is an interpolation command.

第９図は、第８図における各信号86〜89,99,100と第
３図の誤り訂正38との関係を示したタイミングチャート
であり、信号99の周期はシリンダ220が360°回転する間
隔（30msec）である。FIG. 9 is a timing chart showing the relationship between the signals 86 to 89,99,100 in FIG. 8 and the error correction 38 in FIG. 3, and the cycle of the signal 99 is the interval (30 msec) at which the cylinder 220 rotates 360 °. ).

第10図は第８図における各信号90〜94,99,補間命令10
1のタイミングチャートであり、信号99の周期は、サン
プリング周波数の２倍である。なお、補間命令101の
（ａ），（ｂ），（ｃ）は、それぞれ２倍速,3倍速、４
倍速の時のものである。FIG. 10 shows each signal 90 to 94,99, interpolation command 10 in FIG.
It is a timing chart of 1 and the period of the signal 99 is twice the sampling frequency. Note that (a), (b), and (c) of the interpolation command 101 are 2 × speed, 3 × speed, and 4 ×, respectively.
It is for double speed.

第９図及び第10図に従い第８図の回路動作を説明す
る。The circuit operation of FIG. 8 will be described with reference to FIGS. 9 and 10.

エラークロック入力端子85よりエラークロック100が
エラー検出回路205より入力される。カウンタ60〜63は
それぞれイネーブル信号86〜89で制御されているため、
カウンタ60はL_e、61はR_o、62はR_e、63はL_oに対するエラ
ー数（それぞれNL_e，NR_o，NR_e，NL_oと呼ぶ）となる。こ
れらの結果は比較回路65でNR_oとNR_e、比較回路66でN
L_e，NL_oが比較され、NR_e＞NR_oならば出力95が、NR_e＜NR
_oなる出力96がまたNL_e＞NL_oなら出力97、NL_e＜NL_oなら
出力98がハイレベルとなる。この出力95〜98が、信号90
でゲーティングされ、RSフリップ・フロップ71〜74でラ
ッチされるので、次の360°区間で保持される。ここで
エリア選択命令入力端子229からローレベルの信号を入
力すると、出力信号95〜98の状態に応じて補間命令101
が補間命令出力端子84から補間回路202に出力される。
補間回路202では、補間命令101がハイレベルの場合補間
を行うことにより、第７図（ａ）〜（ｃ）のPCMオーデ
ィオ信号を出力することができる。The error clock 100 is input from the error detection circuit 205 from the error clock input terminal 85. Counters 60-63 are controlled by enable signals 86-89, respectively,
The counter 60 is L _e , 61 is R _o , 62 is R _e , and 63 is the number of errors for L _o (referred to as NL _e , NR _o , NR _e , and NL _o , respectively). These results are obtained by comparing circuit 65 with NR _o and NR _e and comparing circuit 66 with N
L _e, NL _o are compared, NR _e> NR _o If the output 95, NR _e <NR
_{If the} output 96 which becomes _o is NL _e > NL _o again, the output 97 becomes high level, and if NL _e <NL _{o, the} output 98 becomes high level. This output 95-98 is the signal 90
Is gated by and is latched by the RS flip-flops 71 to 74, so that it is held in the next 360 ° section. When a low level signal is input from the area selection command input terminal 229, the interpolation command 101 is output according to the states of the output signals 95 to 98.
Is output from the interpolation command output terminal 84 to the interpolation circuit 202.
The interpolation circuit 202 can output the PCM audio signals of FIGS. 7A to 7C by performing interpolation when the interpolation command 101 is at a high level.

また、NL_e＝NL_oあるいはNR_e＝NR_oの時比較回路65〜66
の出力がローレベルとなるようにすると、比較結果が同
じ場合は１回前の比較結果がRSフリップ・フロップ71〜
74に保持されたままとなるので、選択される再生領域は
変化しない。Also, when NL _e = NL _o or NR _e = NR _o , comparison circuits 65 to 66
If the comparison result is the same, the previous comparison result will be the RS flip-flop 71-
It remains held at 74, so the selected playback area does not change.

第11図は、エラーカウンタ204及びエラー数比較回路2
03の他の実施例を示した回路図であり、１個のエラーカ
ウンタで動作するものである。同図において４は７ビッ
トカウンタ、110,112,117,118はラッチ回路（立ち下が
りクロック）、111,115は加算回路、114は選択回路、11
6は比較回路、113はタイミング発生回路、119,120はNO
R、121〜123はインバータである。FIG. 11 shows the error counter 204 and the error number comparison circuit 2
It is the circuit diagram which showed the other Example of 03, and it operates by one error counter. In the figure, 4 is a 7-bit counter, 110, 112, 117, 118 are latch circuits (falling clocks), 111, 115 are addition circuits, 114 is a selection circuit, 11
6 is a comparison circuit, 113 is a timing generation circuit, and 119 and 120 are NO.
R and 121 to 123 are inverters.

第12図は第11図の回路のタイミングチャートである。
以下第12図のタイミングチャートに従って第11図の回路
動作を説明する。FIG. 12 is a timing chart of the circuit of FIG.
The circuit operation of FIG. 11 will be described below with reference to the timing chart of FIG.

エラークロック100により、カウンタ204が動作する。
クロック132により、ラッチ回路110にL_eの再生領域に対
するエラー数NL_eが保持される。この時、信号134はロー
レベルであるので、NOR119の出力はNL_eを反転した信号
となり、さらに信号144はハイレベルであるので、加算
回路111の出力136はカウンタ204の出力102からNL_eを引
いた値となる。これをクロック（ａ）131でラッチ回路1
12に保持するので、信号137はNR_oとなる。次いでリセッ
ト信号146にカウンタ４がリセットされ、再びエラーク
ロック100によりカウント動作が開始される。この時出
力133はハイレベル出力145はローレベルであるので、信
号102は加算回路115をそのまま通り抜け比較回路116に
入力される。一方選択回路114は出力137を選択している
ので、比較回路116の他方の入力はNR_oとなる。クロック
130により、比較回路116の出力141,142をラッチ回路117
に保持されるので、出力95,96はNR_eとNR_oの比較結果と
なる。また、その時の信号134はハイレベル、信号144は
ローレベルであるのでカウンタ204の出力102は加算回路
111を通り抜け、クロック（ｂ）131でラッチ回路112に
保持されるので、出力137はNR_eとなる。次いで信号133
はローレベルに信号145はハイレベルになるので、加算
回路115の出力139は、カウンタ204の出力102からNR_eを
引いたものとなる。また選択回路114は出力135を選択し
ており、NL_eが比較回路116に入力されるので、クロック
143によりラッチ回路118に、NL_eとNL_oの比較結果が保持
される。以下は第10図のタイミングチャートに従い、前
述と同様にして補間命令101が出力される。The error clock 100 causes the counter 204 to operate.
The clock 132 holds the number of errors NL _{e in} the reproduction area of L _{e in} the latch circuit 110. At this time, since the signal 134 is at low level, the output of NOR119 is a signal obtained by inverting the NL _e, because more signal 144 is at a high level, from the output 102 of the output 136 is counter 204 of the adder 111 NL _e It will be the subtracted value. Latch circuit 1 with clock (a) 131
Since it is held at 12, the signal 137 becomes NR _o . Next, the counter 4 is reset to the reset signal 146, and the counting operation is started again by the error clock 100. At this time, the output 133 is at the high level and the output 145 is at the low level, so the signal 102 passes through the adder circuit 115 as it is and is input to the comparison circuit 116. On the other hand, since the selection circuit 114 selects the output 137, the other input of the comparison circuit 116 becomes NR _o . clock
130, the outputs 141 and 142 of the comparison circuit 116 are transferred to the latch circuit 117.
The outputs 95 and 96 are the comparison results of NR _e and NR _o . Further, since the signal 134 at that time is high level and the signal 144 is low level, the output 102 of the counter 204 is the addition circuit.
Since it passes through 111 and is held in the latch circuit 112 by the clock (b) 131, the output 137 becomes NR _e . Then signal 133
Since the signal 145 becomes low level and the signal 145 becomes high level, the output 139 of the adder circuit 115 is the output 102 of the counter 204 minus NR _e . In addition, the selection circuit 114 selects the output 135, and NL _e is input to the comparison circuit 116.
The comparison result of NL _e and NL _o is held in the latch circuit 118 by 143. Below, according to the timing chart of FIG. 10, the interpolation command 101 is output in the same manner as described above.

またエラー数を比較する際、エラーカウンタ204の全
出力を比較するのではなく、上位ビット側の出力のみを
比較することにより、比較回路65〜66（第８図）、ある
いは加算回路111,115、ラッチ回路110,112（第11図）等
のビット数を削減でき、エラー数比較回路203の回路規
模を低減することができる。Further, when comparing the number of errors, rather than comparing all the outputs of the error counter 204, by comparing only the outputs on the upper bit side, the comparison circuits 65 to 66 (FIG. 8), or the addition circuits 111 and 115, the latches The number of bits of the circuits 110 and 112 (FIG. 11) and the like can be reduced, and the circuit scale of the error number comparison circuit 203 can be reduced.

なお、以上の説明では、有効データの偶奇選択の周期
が２トラック（30msec）となっていたが、これ以上の周
期で選択を行うこと、また比較結果に対しヒステリシス
を持たせ、偶数データ、奇数データの切換え周期を長く
することも可能である。In the above description, the even / odd selection cycle of valid data is two tracks (30 msec). However, selection should be performed at a cycle longer than this, and hysteresis should be added to the comparison result to obtain even data, odd data. It is also possible to lengthen the data switching cycle.

〔発明の効果〕〔The invention's effect〕

本発明によれば、回転ヘッドPCMレコーダにおいて、
早送り再生、巻戻し再生等テープ速度を速くして再生す
る場合、再生音の音質の改善に効果がある。According to the present invention, in the rotary head PCM recorder,
When playing back at a high tape speed such as fast-forward playback and rewind playback, it is effective in improving the sound quality of the playback sound.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例のブロック図、第２図は回転
ヘッドPCMレコーダの記録フォーマット図、第３図は回
転ヘッドPCMレコーダの基本タイミングチャート図、第
４図，第５図，第６図は早送り再生時のヘッド走査軌跡
と再生信号レベルを示した図、第７図はオーディオ信号
の出力タイミングチャート図、第８図，第11図はエラー
カウンタ及びエラー数比較回路の回路図、第９図，第10
図，第12図はエラー数比較回路の動作タイミングチャー
ト図である。 101……補間命令 207……RAM 205……エラー検出回路 204……エラーカウンタ 203……エラー数比較回路 202……補間回路 229……エリア選択命令入力端子 100……エラークロックFIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a recording format diagram of a rotary head PCM recorder, and FIG. 3 is a basic timing chart diagram of the rotary head PCM recorder, FIG. 4, FIG. FIG. 6 is a diagram showing a head scanning locus and a reproduction signal level at the time of fast-forward reproduction, FIG. 7 is an output timing chart diagram of an audio signal, FIGS. 8 and 11 are circuit diagrams of an error counter and an error number comparison circuit, 9 and 10
FIG. 12 and FIG. 12 are operation timing charts of the error number comparison circuit. 101 …… Interpolation command 207 …… RAM 205 …… Error detection circuit 204 …… Error counter 203 …… Error number comparison circuit 202 …… Interpolation circuit 229 …… Area selection command input terminal 100 …… Error clock

フロントページの続き (72)発明者 涌村 進一 埼玉県所沢市花園４丁目2610番地 パイオ ニア株式会社所沢工場内 (72)発明者 坂元 俊一郎 埼玉県川越市山田字西町25番地１ パイオ ニア株式会社川越工場内 (56)参考文献 特開 昭57−184382（ＪＰ，Ａ) 特開 昭61−110380（ＪＰ，Ａ) 特開 昭63−313366（ＪＰ，Ａ) 特開 昭62−204406（ＪＰ，Ａ)Front page continuation (72) Inventor Shinichi Wakumura 42610 Hanazono, Tokorozawa, Saitama Pioneer Co., Ltd. Tokorozawa Plant (72) Inventor Shunichiro Sakamoto 25 Nishimachi, Kawagoe, Saitama Prefecture 1 Kawagoe, Pioneer Co., Ltd. In the factory (56) Reference JP 57-184382 (JP, A) JP 61-110380 (JP, A) JP 63-313366 (JP, A) JP 62-204406 (JP, A) )

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】第１及び第２の２チャンネルのPCM信号
が、２トラックにわたって配置され、かつ各チャンネル
について偶数番目のデータの領域と奇数番目のデータの
領域に分割して記録された記録媒体を再生するPCM信号
再生装置において、 該記録媒体を記録時とは異なる速度で再生する際に、 再生されたPCMデータを記憶する記憶回路と、 該記憶回路に記憶されたPCMデータの誤りを検出するエ
ラー検出回路と、 該エラー検出回路で検出された誤りの数を上記トラック
ごとに数える１個のエラーカウンタと、 該エラーカウンタでカウントされた誤りの数のうち、第
１のトラックの再生時に上記第１のチャンネルの偶数番
目または奇数番目の、第１のデータ領域のエラー数を記
憶する第２の記憶回路と、 上記エラーカウンタで引き続きカウントされた第１のト
ラック全体のエラー数から、上記第２の記憶回路に記憶
されたエラー数を減算する減算手段と、 該減算手段からの出力信号である第２のチャンネルの偶
数番目または奇数番目の、第２のデータ領域のエラー数
を記憶する第３の記憶回路と、 第２のトラックの再生時に、上記エラーカウンタでカウ
ントされた誤り数のうち、上記第２のチャンネルの奇数
番目または偶数番目の、第３のデータ領域のエラー数
と、上記第３の記憶回路に記憶されたエラー数とを比較
する第１のエラー数比較回路と、 上記第３のデータ領域のエラー数を記憶する第４の記憶
回路と、 上記エラーカウンタで引き続きカウントされた第２のト
ラック全体のエラー数から、上記第４の記憶回路に記憶
されたエラー数を減算する減算手段と、 上記減算手段からの出力信号である第１のチャンネルの
奇数番目または偶数番目の、第４のデータ領域のエラー
数と、上記第２の記憶回路に記憶されたエラー数とを比
較する第２のエラー数比較回路と、を有し、 上記記憶回路からPCMデータを入力し、上記第１及び第
２のエラー数比較回路で誤りが多いと判断されたデータ
領域に含まれるPCMデータに補間を施す補間回路を設け
たことを特徴とするPCM信号再生装置。1. A recording medium in which first and second two-channel PCM signals are arranged over two tracks and divided into even-numbered data areas and odd-numbered data areas for each channel and recorded. In a PCM signal reproducing device for reproducing a PCM signal, a storage circuit for storing the reproduced PCM data and an error in the PCM data stored in the storage circuit are detected when the recording medium is reproduced at a speed different from that at the time of recording. Error detection circuit, one error counter that counts the number of errors detected by the error detection circuit for each track, and among the number of errors counted by the error counter when reproducing the first track. A second memory circuit that stores the number of errors in the first data area, which is an even or odd number of the first channel, and is continuously counted by the error counter. Subtracting means for subtracting the error number stored in the second memory circuit from the error number of the entire first track, and an even-numbered or odd-numbered number of the second channel which is an output signal from the subtracting means. A third memory circuit for storing the number of errors in the second data area, and an odd number or an even number of the second channel out of the number of errors counted by the error counter during reproduction of the second track. A first error number comparison circuit for comparing the number of errors in the third data area with the number of errors stored in the third storage circuit; and a first error number comparison circuit for storing the number of errors in the third data area. 4 storage circuit, subtraction means for subtracting the error count stored in the fourth storage circuit from the error count of the second track as a whole, which is continuously counted by the error counter, and the subtraction means. Second error number comparison circuit for comparing the error number stored in the second memory circuit with the error number of the fourth data area of the odd-numbered or even-numbered first channel which is the output signal of And an interpolating circuit that inputs PCM data from the storage circuit and interpolates the PCM data included in the data area determined to have many errors by the first and second error number comparing circuits. A PCM signal reproducing device characterized in that 【請求項２】上記第３の記憶回路と上記第４の記憶回路
とを１個の記憶回路で兼用するように構成したことを特
徴とする特許請求の範囲第１項記載のPCM信号再生装
置。2. The PCM signal reproducing device according to claim 1, wherein the third storage circuit and the fourth storage circuit are configured so as to be shared by one storage circuit. .