JPH08279600A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH08279600A JPH08279600A JP7107902A JP10790295A JPH08279600A JP H08279600 A JPH08279600 A JP H08279600A JP 7107902 A JP7107902 A JP 7107902A JP 10790295 A JP10790295 A JP 10790295A JP H08279600 A JPH08279600 A JP H08279600A
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- Japan
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- memory cell
- pattern
- cell array
- outer peripheral
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリセルアレイにパ
ターンが設けられている半導体記憶装置に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a memory cell array provided with a pattern.
【０００２】[0002]
【従来の技術】図２は、ＤＲＡＭやＳＲＡＭ等の半導体
記憶装置の第１従来例におけるメモリセルアレイ１１を
示しており、ゲート電極等のパターンであってメモリセ
ルを構成していないダミーパターン１２がメモリセルア
レイ１１の外周部に設けられている。2. Description of the Related Art FIG. 2 shows a memory cell array 11 in a first conventional example of a semiconductor memory device such as DRAM or SRAM, in which a dummy pattern 12 which is a pattern of a gate electrode or the like and which does not form a memory cell. It is provided on the outer peripheral portion of the memory cell array 11.
【０００３】図３は、ＤＲＡＭやＳＲＡＭ等の半導体記
憶装置の第２従来例におけるメモリセルアレイ１３を示
しており、図３（ｂ）はメモリセルアレイ１３同士の隣
接部１４を示している。この第２従来例では、分割動作
による消費電流の低減等を図るために複数のメモリセル
アレイ１３が順次に配列されており、これら複数のメモ
リセルアレイ１３全体の外周部にダミーパターン１２が
設けられている。FIG. 3 shows a memory cell array 13 in a second conventional example of a semiconductor memory device such as DRAM or SRAM, and FIG. 3 (b) shows an adjacent portion 14 between the memory cell arrays 13. In the second conventional example, a plurality of memory cell arrays 13 are sequentially arranged in order to reduce the current consumption due to the dividing operation, and the dummy pattern 12 is provided on the outer peripheral portion of the plurality of memory cell arrays 13 as a whole. There is.
【０００４】ところで、ＤＲＡＭではメモリセルにキャ
パシタが必要でありＳＲＡＭでもメモリセルを構成する
フリップフロップに交差結合用の配線等が必要であるの
に対して、ＤＲＡＭやＳＲＡＭの周辺回路にはこれらが
不要である。このため、半導体記憶装置ではメモリセル
アレイと周辺回路との間に段差が存在している。By the way, a DRAM requires a capacitor for a memory cell, and an SRAM also requires a wiring for cross-coupling in a flip-flop forming a memory cell, whereas a peripheral circuit of the DRAM or SRAM requires these. It is unnecessary. Therefore, in the semiconductor memory device, there is a step between the memory cell array and the peripheral circuit.
【０００５】従って、このままでは、メモリセルアレイ
にゲート電極等のパターンを形成するためのリソグラフ
ィ工程で、メモリセルアレイの外周部におけるレジスト
の膜厚とそれ以外の部分におけるレジストの膜厚とに差
が生じて、パターンの幅にばらつきが生じる。Therefore, if this is left as it is, a difference occurs between the film thickness of the resist in the outer peripheral portion of the memory cell array and the film thickness of the resist in other portions in the lithography process for forming a pattern such as a gate electrode in the memory cell array. As a result, the width of the pattern varies.
【０００６】これに対して、図２に示した第１従来例で
は、メモリセルアレイ１１の外周部にダミーパターン１
２が設けられているので、メモリセルを構成しているパ
ターンの幅とダミーパターン１２の幅とにばらつきが生
じても、メモリセルを構成しているパターンの幅同士の
ばらつきは防止することができる。On the other hand, in the first conventional example shown in FIG. 2, the dummy pattern 1 is formed on the outer peripheral portion of the memory cell array 11.
Since 2 is provided, even if the width of the pattern forming the memory cell and the width of the dummy pattern 12 vary, it is possible to prevent the widths of the patterns forming the memory cell from varying. it can.
【０００７】[0007]
【発明が解決しようとする課題】一方、図３に示した第
２従来例では、隣接しているメモリセルアレイ１３間の
スペース１５が広くないので、メモリセルアレイ１３上
とスペース１５上とでレジストの膜厚に差が殆ど生じな
い。このため、メモリセルアレイ１３のうちでスペース
１５に臨む部分とそれ以外の部分とでも、レジストの膜
厚に差が生じることによってはパターン１６の幅がばら
つかない。On the other hand, in the second conventional example shown in FIG. 3, since the space 15 between the adjacent memory cell arrays 13 is not wide, the resist is formed on the memory cell array 13 and the space 15. There is almost no difference in film thickness. Therefore, the width of the pattern 16 does not vary due to the difference in resist film thickness between the portion of the memory cell array 13 facing the space 15 and the other portion.
【０００８】しかし、メモリセルアレイ１３内のパター
ン１６同士の間隔とスペース１５を挟むメモリセルアレ
イ１３間のパターン１６同士の間隔とが互いに異なって
いるので、パターン１６の疎密にばらつきがある。この
ため、パターン間近接効果が生じる程度にまで半導体記
憶装置の微細化が進むと、パターン間近接効果に差が生
じて、メモリセルアレイ１３のうちでスペース１５に臨
む部分とそれ以外の部分とで、パターン１６の幅にばら
つきが生じる。However, since the interval between the patterns 16 in the memory cell array 13 and the interval between the patterns 16 between the memory cell arrays 13 that sandwich the space 15 are different from each other, the density of the patterns 16 varies. For this reason, when the semiconductor memory device is miniaturized to the extent that the inter-pattern proximity effect occurs, a difference occurs in the inter-pattern proximity effect, and the portion of the memory cell array 13 facing the space 15 and the other portion. The width of the pattern 16 varies.
【０００９】つまり、図３（ｂ）に示すＶ2 ライン以降
は４方向に他のパターン１６が存在しているのに対し
て、Ｖ1 ラインには３方向にしか他のパターン１６が存
在していないので、Ｖ1 ラインの幅とＶ2 ライン以降の
幅とが相違している。従って、図３に示した第２従来例
では、メモリセルアレイ１３の何れの部分においても均
一な幅のパターン１６を形成することができなくて、総
てのメモリセルにおいて均一な特性を有することができ
なかった。In other words, after the V 2 line shown in FIG. 3B, there are other patterns 16 in four directions, whereas in the V 1 line there are other patterns 16 only in three directions. Therefore, the width of the V 1 line is different from the width of the V 2 line and thereafter. Therefore, in the second conventional example shown in FIG. 3, the pattern 16 having a uniform width cannot be formed in any part of the memory cell array 13 and all the memory cells have uniform characteristics. could not.
【００１０】[0010]
【課題を解決するための手段】請求項１の半導体記憶装
置は、メモリセルアレイに設けられているパターンのう
ちで複数の前記メモリセルアレイの各々の外周部におけ
る前記パターンが、メモリセルを構成していないダミー
パターンであることを特徴としている。According to another aspect of the semiconductor memory device of the present invention, among the patterns provided in the memory cell array, the pattern in the outer peripheral portion of each of the plurality of memory cell arrays constitutes a memory cell. The feature is that there is no dummy pattern.
【００１１】請求項２の半導体記憶装置は、前記パター
ンがゲート電極のパターンであることを特徴としてい
る。According to another aspect of the semiconductor memory device of the present invention, the pattern is a pattern of a gate electrode.
【００１２】[0012]
【作用】本発明による半導体記憶装置では、メモリセル
アレイのうちで他のメモリセルアレイと隣接していない
外周部にダミーパターンが設けられているので、この外
周部近傍でも段差が形成されず、この外周部近傍におけ
るパターンとそれ以外の部分におけるパターンとでリソ
グラフィ工程におけるレジストの膜厚に差が生じない。In the semiconductor memory device according to the present invention, since the dummy pattern is provided in the outer peripheral portion of the memory cell array which is not adjacent to the other memory cell array, no step is formed in the vicinity of the outer peripheral portion, and the outer peripheral portion is not formed. There is no difference in the film thickness of the resist in the lithography process between the pattern in the vicinity of the part and the pattern in the other part.
【００１３】また、メモリセルアレイのうちで他のメモ
リセルアレイと隣接している外周部にもダミーパターン
が設けられているので、メモリセルアレイ内のパターン
同士の間隔と隣接しているメモリセルアレイ間のパター
ン同士の間隔とが互いに異なっていても、この外周部近
傍におけるパターンとそれ以外の部分におけるパターン
とでリソグラフィ工程におけるパターン間近接効果に差
が生じない。Further, since the dummy pattern is also provided on the outer peripheral portion of the memory cell array adjacent to the other memory cell arrays, the interval between the patterns in the memory cell array and the pattern between the adjacent memory cell arrays. Even if the intervals are different from each other, there is no difference in the inter-pattern proximity effect in the lithography process between the pattern in the vicinity of the outer peripheral portion and the pattern in other portions.
【００１４】[0014]
【実施例】以下、本発明の一実施例を、図１を参照しな
がら説明する。本実施例も、分割動作による消費電流の
低減等を図るために、複数のメモリセルアレイ１３が順
次に配列されており、各々のメモリセルアレイ１３内に
ゲート電極のパターン１６が設けられているが、本実施
例では、図１（ａ）（ｂ）に示す様に、複数のメモリセ
ルアレイ１３全体の外周部ではなくて各々のメモリセル
アレイ１３の外周部にダミーパターン１２が設けられて
いる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG. Also in this embodiment, a plurality of memory cell arrays 13 are sequentially arranged in order to reduce the current consumption due to the division operation, and the gate electrode pattern 16 is provided in each memory cell array 13. In this embodiment, as shown in FIGS. 1A and 1B, the dummy pattern 12 is provided on the outer peripheral portion of each memory cell array 13, not on the outer peripheral portion of the entire plurality of memory cell arrays 13.
【００１５】このため、図１（ｂ）からも明らかな様
に、Ｖ2 ライン以降のみならずＶ1 ラインにも４方向に
他のパターン１６が存在しており、Ｖ1 ラインとＶ2 ラ
イン以降とでパターン間近接効果に差がなく、総てのラ
インの幅が均一である。なお、以上の実施例ではパター
ン１６がゲート電極のパターンであるとしたが、コンタ
クト孔やＡｌ配線等のパターンにもダミーパターンを設
けることができる。Therefore, as is apparent from FIG. 1B, there are other patterns 16 in four directions not only on the V 2 line and on the V 1 line but also on the V 1 line and the V 2 line. There is no difference in the proximity effect between the patterns after that, and the widths of all lines are uniform. Although the pattern 16 is the pattern of the gate electrode in the above embodiments, a dummy pattern can be provided in the pattern of the contact hole, the Al wiring and the like.
【００１６】[0016]
【発明の効果】本発明による半導体記憶装置では、メモ
リセルアレイのうちで他のメモリセルアレイと隣接して
いない外周部近傍におけるパターンとそれ以外の部分に
おけるパターンとでリソグラフィ工程におけるレジスト
の膜厚に差が生じないのみならず、メモリセルアレイの
うちで他のメモリセルアレイと隣接している外周部近傍
におけるパターンとそれ以外の部分におけるパターンと
でもリソグラフィ工程におけるパターン間近接効果に差
が生じない。In the semiconductor memory device according to the present invention, the thickness of the resist film in the lithography process differs between the pattern in the vicinity of the outer peripheral portion of the memory cell array which is not adjacent to the other memory cell array and the pattern in the other portion. Does not occur, and there is no difference in the inter-pattern proximity effect in the lithography process between the pattern in the vicinity of the outer peripheral portion of the memory cell array adjacent to the other memory cell array and the pattern in the other portion.
【００１７】従って、メモリセルセルアレイの何れの部
分においても均一な幅のパターンを形成することが可能
であり、総てのメモリセルにおいて均一な特性を有する
ことができる。Therefore, it is possible to form a pattern having a uniform width in any part of the memory cell array, and it is possible to have uniform characteristics in all the memory cells.
【図１】本発明の一実施例を示しており、（ａ）は平面
図、（ｂ）はメモリセルアレイ同士の隣接部の拡大平面
図である。1A and 1B show an embodiment of the present invention, FIG. 1A is a plan view, and FIG. 1B is an enlarged plan view of an adjacent portion between memory cell arrays.
【図２】本発明の第１従来例の平面図である。FIG. 2 is a plan view of a first conventional example of the present invention.
【図３】本発明の第２従来例を示しており、（ａ）は平
面図、（ｂ）はメモリセルアレイ同士の隣接部の拡大平
面図である。3A and 3B show a second conventional example of the present invention, in which FIG. 3A is a plan view and FIG. 3B is an enlarged plan view of an adjacent portion between memory cell arrays.
１２ ダミーパターン １３ メモリセルアレイ １４ 隣接部 １５ スペース １６ パターン 12 dummy pattern 13 memory cell array 14 adjacent portion 15 space 16 pattern
Claims (2)
ーンのうちで複数の前記メモリセルアレイの各々の外周
部における前記パターンが、メモリセルを構成していな
いダミーパターンであることを特徴とする半導体記憶装
置。1. A semiconductor memory device, wherein among the patterns provided in a memory cell array, the pattern in the outer peripheral portion of each of the plurality of memory cell arrays is a dummy pattern that does not form a memory cell. .
あることを特徴とする請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the pattern is a pattern of a gate electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7107902A JPH08279600A (en) | 1995-04-07 | 1995-04-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7107902A JPH08279600A (en) | 1995-04-07 | 1995-04-07 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279600A true JPH08279600A (en) | 1996-10-22 |
Family
ID=14470975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7107902A Pending JPH08279600A (en) | 1995-04-07 | 1995-04-07 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279600A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6210866B1 (en) | 1998-05-04 | 2001-04-03 | International Business Machines Corporation | Method for forming features using self-trimming by selective etch and device formed thereby |
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
-
1995
- 1995-04-07 JP JP7107902A patent/JPH08279600A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6210866B1 (en) | 1998-05-04 | 2001-04-03 | International Business Machines Corporation | Method for forming features using self-trimming by selective etch and device formed thereby |
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
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