JPH08279509A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor deviceInfo
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- JPH08279509A JPH08279509A JP7078977A JP7897795A JPH08279509A JP H08279509 A JPH08279509 A JP H08279509A JP 7078977 A JP7078977 A JP 7078977A JP 7897795 A JP7897795 A JP 7897795A JP H08279509 A JPH08279509 A JP H08279509A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、シリコン半導体装置の
製造方法に関し、特にシリサイド配線を用いた半導体装
置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a silicon semiconductor device, and more particularly to a method for manufacturing a semiconductor device using a silicide wiring.
【０００２】[0002]
【従来の技術】通常、半導体基板表面に導電パターンを
形成し、その後この導電パターンと他の場所を配線で接
続する場合は、一旦表面を絶縁膜で覆い、コンタクトホ
ールを形成した後、配線パターンを形成する。極近傍の
回路同士もしくはノード同士を接続する配線を局所配線
（local interconnect）と呼ぶ。2. Description of the Related Art Usually, when a conductive pattern is formed on the surface of a semiconductor substrate and then the conductive pattern is connected to another place by wiring, the surface is once covered with an insulating film, contact holes are formed, and then the wiring pattern is formed. To form. Wiring that connects circuits or nodes in the immediate vicinity is called local interconnect.
【０００３】ところで、フィールド酸化膜上に配線パタ
ーンを形成し、この配線パターンと基板表面の拡散領域
とを層間絶縁膜を形成することなく接続するような局所
配線の場合、層間絶縁膜を形成し、コンタクトホールを
開口する工程が省略できるため、半導体装置の微細化、
工程の簡略化の上で極めて望ましい。By the way, in the case of local wiring in which a wiring pattern is formed on the field oxide film and the wiring pattern and the diffusion region on the substrate surface are connected without forming an interlayer insulating film, the interlayer insulating film is formed. Since the step of opening the contact hole can be omitted, the semiconductor device is miniaturized,
It is extremely desirable for simplification of the process.
【０００４】図８Ａ〜８Ｄは、ＵＳＰ４，８７３，２０
４に開示されている自己整合型シリサイド（サリサイ
ド）技術を用いた局所配線の形成方法を示す。図８Ａに
示すように、シリコン基板１００の表面に局所酸化膜１
０１が形成され、局所酸化膜１０１で境界付けされた活
性領域１０２Ａ、１０２Ｂが画定されている。活性領域
１０２Ａには、ソース領域１０３ＡＳ、ドレイン領域１
０３ＡＤ及びゲート電極１０４ＡからなるＭＯＳＦＥＴ
が形成され、活性領域１０２Ｂには、ソース領域１０３
ＢＳ、ドレイン領域１０３ＢＤ及びゲート電極１０４Ｂ
からなるＭＯＳＦＥＴが形成されている。ゲート電極１
０４Ａ、１０４Ｂの側壁にはそれぞれサイドウォールオ
キサイド領域１０５Ａ、１０５Ｂが形成されている。ゲ
ート電極１０４Ａ、１０４Ｂは図面の紙面と垂直な方向
に延在し、局所酸化膜上にも配置される。8A-8D show USP 4,873,20.
4 shows a method of forming a local wiring using the self-aligned silicide (salicide) technique disclosed in FIG. As shown in FIG. 8A, the local oxide film 1 is formed on the surface of the silicon substrate 100.
01 is formed to define the active regions 102A and 102B bounded by the local oxide film 101. The active region 102A includes a source region 103AS and a drain region 1
03AD and gate electrode 104A
And the source region 103 is formed in the active region 102B.
BS, drain region 103BD, and gate electrode 104B
Is formed. Gate electrode 1
Sidewall oxide regions 105A and 105B are formed on the side walls of 04A and 104B, respectively. The gate electrodes 104A and 104B extend in the direction perpendicular to the plane of the drawing and are also arranged on the local oxide film.
【０００５】図の左端の局所酸化膜１０１の上に、シリ
コン配線１０４Ｃが形成され、その側壁にはサイドウォ
ールオキサイド領域１０５Ｃが形成されている。基板表
面全面を覆ってチタン膜１０６を堆積し、その上にアモ
ルファスシリコン膜１０７を堆積する。A silicon wiring 104C is formed on the local oxide film 101 at the left end of the figure, and a sidewall oxide region 105C is formed on the side wall thereof. A titanium film 106 is deposited to cover the entire surface of the substrate, and an amorphous silicon film 107 is deposited thereon.
【０００６】図８Ｂに示すように、シリコン膜１０７を
エッチングし、アモルファスシリコンパターン１０７
Ａ、１０７Ｂを形成する。シリコンパターン１０７Ａ
は、ソース領域１０３ＡＳ上の領域から局所酸化膜１０
１の上を通ってシリコン配線１０４Ｃの上面領域に至
る。シリコンパターン１０７Ｂは、ドレイン領域１０３
ＡＤ上の領域から局所酸化膜１０１の上を通ってソース
領域１０３ＢＳ上の領域に至る。As shown in FIG. 8B, the silicon film 107 is etched to form an amorphous silicon pattern 107.
A and 107B are formed. Silicon pattern 107A
Is the local oxide film 10 from the region on the source region 103AS.
1 to reach the upper surface region of the silicon wiring 104C. The silicon pattern 107B is formed on the drain region 103.
From the region on AD to the region on the source region 103BS through the local oxide film 101.
【０００７】シリコン膜１０７をパターニングした後、
基板１００を加熱する。図８Ｃに示すように、チタン膜
１０６とそれに接するシリコン表面とがシリサイド反応
を起こし、シリサイド層が形成される。シリコンパター
ン１０７Ａ、１０７Ｂがそれぞれチタン膜１０６と反応
し、シリサイド層１０８Ａ、１０８Ｂが形成される。After patterning the silicon film 107,
The substrate 100 is heated. As shown in FIG. 8C, the titanium film 106 and the silicon surface in contact with the titanium film 106 cause a silicide reaction to form a silicide layer. The silicon patterns 107A and 107B respectively react with the titanium film 106 to form silicide layers 108A and 108B.
【０００８】アモルファスシリコン配線１０４Ｃの上
面、ゲート電極１０４Ａ、１０４Ｂの上面もそれぞれチ
タン膜１０６と反応し、シリサイド化される。ソース領
域１０３ＡＳ、ドレイン領域１０３ＡＤ、ソース領域１
０３ＢＳ、及びドレイン領域１０３ＢＤの表面もそれぞ
れチタン膜１０６と反応して、各領域の表面がシリサイ
ド化される。The upper surfaces of the amorphous silicon wiring 104C and the upper surfaces of the gate electrodes 104A and 104B also react with the titanium film 106 to be silicidized. Source region 103AS, drain region 103AD, source region 1
The surfaces of 03BS and the drain region 103BD also react with the titanium film 106 to silicify the surface of each region.
【０００９】図８Ｄに示すように、基板全面を覆って層
間絶縁膜１０９を堆積する。層間絶縁膜１０９にコンタ
クトホールを設けてシリサイド層１０８Ｂの表面を露出
させ、金属配線１１０を形成する。As shown in FIG. 8D, an interlayer insulating film 109 is deposited so as to cover the entire surface of the substrate. A contact hole is provided in the interlayer insulating film 109 to expose the surface of the silicide layer 108B and the metal wiring 110 is formed.
【００１０】図８Ａ〜８Ｄに示す局所配線形成方法を用
いると、シリコン基板表面の半導体素子領域と他の領域
とをコンタクトホールを介さないで接続することができ
る。このため、半導体集積回路の高密度化に効果的であ
る。By using the local wiring forming method shown in FIGS. 8A to 8D, the semiconductor element region on the surface of the silicon substrate and other regions can be connected without a contact hole. Therefore, it is effective for increasing the density of the semiconductor integrated circuit.
【００１１】[0011]
【発明が解決しようとする課題】上記従来例による局所
配線形成方法では、図８Ｂに示す工程で、シリコンパタ
ーン１０７Ａ、１０７Ｂを形成すべき領域をレジストパ
ターンで覆いシリコン膜１０７を選択的にエッチングす
る。エッチング後に、マスクとして使用したレジストパ
ターンを、プラズマを用いたアッシングや酸を含むエッ
チャントによる溶解により剥離する。In the method of forming a local wiring according to the conventional example described above, in the step shown in FIG. 8B, the silicon film 107 is selectively etched by covering the regions where the silicon patterns 107A and 107B are to be formed with a resist pattern. . After the etching, the resist pattern used as the mask is removed by ashing using plasma or dissolution with an etchant containing acid.
【００１２】レジスト剥離時に、レジストパターンで覆
われていない領域にはチタン膜１０６が露出している。
このため、露出したチタン膜１０６が酸化されたり、プ
ラズマによりスパッタリングされ薄膜化されたりする。
チタン膜１０６がこのような損傷を受けると、その後の
シリサイド反応において低抵抗で良好なシリサイド層が
形成されない場合が生ずる。At the time of removing the resist, the titanium film 106 is exposed in a region not covered with the resist pattern.
Therefore, the exposed titanium film 106 is oxidized or is sputtered by plasma to be thinned.
When the titanium film 106 is damaged in this way, a good silicide layer with low resistance may not be formed in the subsequent silicide reaction.
【００１３】サリサイド技術を用いた局所配線は、半導
体装置の微細化に極めて有効であるが、その技術は未だ
十分開発されたとは言えない。本発明の目的は、サリサ
イド技術を用い、良好な特性を有する局所配線を作成す
ることのできる半導体装置の製造方法を提供することで
ある。Local wiring using the salicide technique is extremely effective for miniaturization of semiconductor devices, but the technique is not yet fully developed. An object of the present invention is to provide a method for manufacturing a semiconductor device, which is capable of forming a local wiring having good characteristics by using a salicide technique.
【００１４】[0014]
【課題を解決するための手段】本発明の一観点によれ
ば、基板表面に露出したシリコン領域の全面上に第１の
金属のシリサイド層を形成する第１工程と、前記シリサ
イド層の少なくとも一部表面上に第２の金属のシリサイ
ド層を形成する第２工程とを含む半導体装置の製造方法
が提供される。According to one aspect of the present invention, a first step of forming a silicide layer of a first metal on the entire surface of a silicon region exposed on the surface of a substrate, and at least one of the silicide layers. And a second step of forming a silicide layer of a second metal on the surface of the semiconductor device.
【００１５】前記第１工程で、シリコン半導体基板表面
を選択的に酸化して局所酸化膜を形成すると共に、少な
くとも一部が前記局所酸化膜で境界付けされたシリコン
表面を画定する工程と、前記シリコン表面及び前記局所
酸化膜を覆って前記第１の金属からなる第１の金属膜を
堆積する工程と、前記基板を加熱し、前記第１の金属膜
と前記シリコン表面間のシリサイド反応を行わせ、第１
のシリサイド層を形成する工程と、未反応の前記第１の
金属膜を除去する工程とを実施し、前記第２工程で、前
記第１のシリサイド層及び前記局所酸化膜を覆って前記
第２の金属からなる第２の金属膜を堆積する工程と、前
記第２の金属膜上にシリコン膜を堆積し、該シリコン膜
をパターニングして前記第１のシリサイド層の表面上か
ら前記局所酸化膜上に延在するシリコン膜パターンを形
成する工程と、前記基板を加熱し、前記第２の金属膜と
前記シリコン膜パターン間のシリサイド反応を行なわ
せ、第２のシリサイド層を形成する工程と、未反応の前
記第２の金属膜を除去する工程とを実施してもよい。In the first step, the surface of the silicon semiconductor substrate is selectively oxidized to form a local oxide film, and at least a portion of the silicon surface bounded by the local oxide film is defined. Depositing a first metal film made of the first metal so as to cover the silicon surface and the local oxide film, and heating the substrate to perform a silicide reaction between the first metal film and the silicon surface. Let the first
The step of forming the silicide layer and the step of removing the unreacted first metal film, and the second step covering the first silicide layer and the local oxide film in the second step. A step of depositing a second metal film made of the above metal, a silicon film is deposited on the second metal film, and the silicon film is patterned to form the local oxide film on the surface of the first silicide layer. Forming an overlying silicon film pattern; heating the substrate to cause a silicide reaction between the second metal film and the silicon film pattern to form a second silicide layer; A step of removing the unreacted second metal film may be performed.
【００１６】または、前記第１工程で、シリコン半導体
基板表面を選択的に酸化して局所酸化膜を形成すると共
に、少なくとも一部が前記局所酸化膜で境界付けされた
シリコン表面を画定する工程と、前記シリコン表面及び
前記局所酸化膜を覆って前記第１の金属からなる第１の
金属膜を堆積する工程と、前記基板を加熱し、前記第１
の金属膜と前記シリコン表面間のシリサイド反応を行わ
せ、第１のシリサイド層を形成する工程と、未反応の前
記第１の金属膜を除去する工程とを実施し、前記第２工
程で、前記第１のシリサイド層及び前記局所酸化膜を覆
ってシリコン膜を堆積する工程と、前記シリコン膜上に
前記第２の金属からなる第２の金属膜を堆積し、該第２
の金属膜をパターニングして前記第１のシリサイド層の
表面上から前記局所酸化膜上に延在する金属パターンを
形成する工程と、前記基板を加熱し、前記金属パターン
と前記シリコン膜間のシリサイド反応を行なわせ、第２
のシリサイド層を形成する工程と、未反応の前記シリコ
ン膜を除去する工程とを実施してもよい。Alternatively, in the first step, the surface of the silicon semiconductor substrate is selectively oxidized to form a local oxide film, and at least a portion of the silicon surface bounded by the local oxide film is defined. Depositing a first metal film of the first metal to cover the silicon surface and the local oxide film, and heat the substrate to remove the first metal film.
A step of causing a silicide reaction between the metal film and the silicon surface to form a first silicide layer and a step of removing the unreacted first metal film, and in the second step, Depositing a silicon film over the first silicide layer and the local oxide film; depositing a second metal film of the second metal on the silicon film;
Patterning the metal film to form a metal pattern extending from the surface of the first silicide layer onto the local oxide film, and heating the substrate to form a silicide between the metal pattern and the silicon film. Let the reaction take place, second
The step of forming the silicide layer and the step of removing the unreacted silicon film may be performed.
【００１７】または、前記第１工程で、シリコン半導体
基板表面を選択的に酸化して局所酸化膜を形成すると共
に、少なくとも一部が前記局所酸化膜で境界付けされた
シリコン表面を画定する工程と、前記シリコン表面及び
局所酸化膜を覆って前記第１の金属からなる第１の金属
膜を堆積する工程とを実施し、前記第２工程で、前記第
１の金属膜上に、前記第１の金属膜とは異なる金属から
なり、シリコンとシリサイド反応する第２の金属膜を堆
積する工程と、前記第２の金属膜上にシリコン膜を堆積
し、該シリコン膜をパターニングして前記シリコン表面
上方から前記局所酸化膜上方に延在するシリコン膜パタ
ーンを形成する工程とを実施し、前記第１及び第２工程
で、前記基板を加熱し、前記第１の金属膜と前記シリコ
ン表面間、及び前記第２の金属膜と前記シリコン膜パタ
ーン間のシリサイド反応を行わせる工程と、未反応の前
記第１及び第２の金属膜を除去する工程とを共通に実施
してもよい。Alternatively, in the first step, the surface of the silicon semiconductor substrate is selectively oxidized to form a local oxide film, and at least a portion of the silicon surface bounded by the local oxide film is defined. A step of depositing a first metal film made of the first metal so as to cover the silicon surface and the local oxide film, and the first step of depositing the first metal film on the first metal film in the second step. A second metal film made of a metal different from that of the metal film and subjecting to a silicidation reaction with silicon; a silicon film is deposited on the second metal film; and the silicon film is patterned to form the silicon surface. And a step of forming a silicon film pattern extending from above to above the local oxide film, heating the substrate in the first and second steps, between the first metal film and the silicon surface, And before A step of causing the silicide reaction between the silicon film pattern and the second metal film may be performed and removing the first and second metal film which has not reacted in common.
【００１８】[0018]
【作用】シリコン基板表面から局所酸化膜上に延在し、
シリコンとシリサイド反応する金属膜を堆積し、基板を
加熱することにより、金属膜に接しているシリコン基板
表面に金属シリサイドが形成され、表面が低抵抗化され
る。さらに、シリコンとシリサイド反応する金属膜を堆
積し、その上にパターニングされたシリコン膜を堆積し
基板を加熱すると、シリコン膜と金属膜が反応し他の金
属シリサイドが形成される。[Function] Extends from the surface of the silicon substrate onto the local oxide film,
By depositing a metal film that reacts with silicon in a silicidation and heating the substrate, metal silicide is formed on the surface of the silicon substrate in contact with the metal film, and the resistance of the surface is lowered. Further, when a metal film that reacts with silicon to perform a silicide reaction is deposited, and a patterned silicon film is deposited on the metal film and the substrate is heated, the silicon film reacts with the metal film to form another metal silicide.
【００１９】シリコン膜のパターニング時には、シリコ
ン基板表面には既に金属シリサイドが形成されている。
このため、シリコン膜のパターニング時に、露出してい
る金属膜が損傷を受けても、シリコン基板表面に良好な
金属シリサイドを形成することが可能になる。When patterning the silicon film, metal silicide has already been formed on the surface of the silicon substrate.
Therefore, it becomes possible to form a good metal silicide on the surface of the silicon substrate even if the exposed metal film is damaged during the patterning of the silicon film.
【００２０】２層目の金属シリサイドを形成する際に、
下層にシリコン膜を堆積し、その上にパターニングされ
た金属膜を堆積しても、同様に良好な金属シリサイドを
形成することが可能になる。When forming the second layer metal silicide,
Even if a silicon film is deposited on the lower layer and a patterned metal film is deposited thereon, a good metal silicide can be similarly formed.
【００２１】シリコン基板表面から局所酸化膜上に延在
し、シリコンとシリサイド反応する第１の金属膜と第２
の金属膜を順次堆積し、その上にパターニングしたシリ
コン膜を堆積し、基板を加熱すると、金属膜に接してい
るシリコン基板表面及びパターニングしたシリコン膜が
金属シリサイド化される。A first metal film and a second metal film which extend from the surface of the silicon substrate onto the local oxide film and which undergo a silicide reaction with silicon.
Metal films are sequentially deposited, a patterned silicon film is deposited thereon, and the substrate is heated, whereby the surface of the silicon substrate in contact with the metal film and the patterned silicon film are metal-silicided.
【００２２】シリコン膜のパターニング時には、その下
に第１及び第２の金属膜が積層されている。このため、
シリコン膜のパターニング時に、上層の第２の金属膜が
損傷を受けても下層の第１の金属膜は損傷を受けにく
い。シリサイド化時に、シリコン基板表面には損傷を受
けていない第１の金属膜が接しているため、シリコン基
板表面に良好な金属シリサイドを形成することが可能に
なる。At the time of patterning the silicon film, the first and second metal films are laminated thereunder. For this reason,
Even when the upper second metal film is damaged during patterning of the silicon film, the lower first metal film is less likely to be damaged. At the time of silicidation, since the undamaged first metal film is in contact with the silicon substrate surface, it becomes possible to form a good metal silicide on the silicon substrate surface.
【００２３】なお、金属膜を２層構造にすることによ
り、それぞれ最適な金属材料を選択することができる。
例えば、上層の第２の金属膜には、シリコン膜のパター
ニング時に損傷を受けにくい材料を使用することが可能
になる。By using a two-layer structure for the metal film, it is possible to select the most suitable metal material.
For example, it is possible to use, for the upper second metal film, a material that is not easily damaged when patterning the silicon film.
【００２４】[0024]
【実施例】図１Ａ〜１Ｄ、図２Ａ〜２Ｃを参照して、本
発明の第１の実施例について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIGS. 1A-1D and 2A-2C.
【００２５】図１Ａに示すシリコン基板１は、抵抗率１
０Ωｃｍのｐ型基板である。ＬＯＣＯＳ法によりシリコ
ン基板１の表面を選択的に酸化して、フィールド酸化膜
２を形成する。例えば、ウェット酸素雰囲気中で基板温
度を９５０℃とし６時間の酸化を行うことにより、厚さ
２５０ｎｍのフィールド酸化膜２を形成する。フィール
ド酸化膜２によって活性領域２０Ａ及び２０Ｂが画定さ
れる。The silicon substrate 1 shown in FIG. 1A has a resistivity of 1
It is a p-type substrate of 0 Ωcm. The surface of the silicon substrate 1 is selectively oxidized by the LOCOS method to form the field oxide film 2. For example, the field oxide film 2 having a thickness of 250 nm is formed by performing oxidation for 6 hours at a substrate temperature of 950 ° C. in a wet oxygen atmosphere. Field oxide film 2 defines active regions 20A and 20B.
【００２６】図１Ｂに示すように、活性領域２０Ａ、２
０Ｂの表面にそれぞれ熱酸化により、ゲート酸化膜３
Ａ、３Ｂを形成する。例えば、アルゴン希釈の乾燥酸素
雰囲気中で基板温度を１０００℃とし１０分間の酸化を
行うことにより、厚さ６ｎｍの酸化膜を形成する。As shown in FIG. 1B, the active regions 20A, 2
Gate oxide film 3 is formed on the surface of 0B by thermal oxidation.
Form A and 3B. For example, the substrate temperature is set to 1000 ° C. in a dry oxygen atmosphere diluted with argon, and oxidation is performed for 10 minutes to form an oxide film having a thickness of 6 nm.
【００２７】化学気相堆積（ＣＶＤ）により、フィール
ド酸化膜２及びゲート酸化膜３Ａ、３Ｂ表面上に、厚さ
１８０ｎｍのポリシリコン膜４を堆積する。例えば、ポ
リシリコン膜４は、ＳｉＨ4 をソースガスとし、成長温
度６５０℃で成膜する。A 180 nm thick polysilicon film 4 is deposited on the surface of the field oxide film 2 and the gate oxide films 3A and 3B by chemical vapor deposition (CVD). For example, the polysilicon film 4 is formed at a growth temperature of 650 ° C. using SiH 4 as a source gas.
【００２８】図１Ｃに示すように、ポリシリコン膜４を
パターニングし、活性領域２０Ａ、２０Ｂの表面上にそ
れぞれゲート酸化膜を介してゲート電極４Ａ、４Ｂを形
成する。同時に、図の右端のフィールド酸化膜２の表面
上にポリシリコン配線４Ｃを形成する。ポリシリコン配
線４Ｃは、例えば図には示さない他のＭＯＳＦＥＴのゲ
ート電極に接続している。ポリシリコン膜のエッチング
は、例えば、ＨＢｒをエッチングガスとして用いた反応
性イオンエッチング（ＲＩＥ）により行う。As shown in FIG. 1C, the polysilicon film 4 is patterned to form gate electrodes 4A and 4B on the surfaces of the active regions 20A and 20B via gate oxide films, respectively. At the same time, a polysilicon wiring 4C is formed on the surface of the field oxide film 2 at the right end of the figure. The polysilicon wiring 4C is connected to, for example, the gate electrode of another MOSFET not shown. The etching of the polysilicon film is performed by, for example, reactive ion etching (RIE) using HBr as an etching gas.
【００２９】必要に応じ、ゲート電極４Ａ、４Ｂをマス
クとしてｎ型不純物をイオン注入する。なお、このイオ
ン注入はＬＤＤ構造のソース／ドレイン領域を形成する
ためのものであり、ＬＤＤ構造を用いない場合はこのイ
オン注入は省略する。If necessary, n-type impurities are ion-implanted using the gate electrodes 4A and 4B as a mask. The ion implantation is for forming the source / drain regions having the LDD structure, and the ion implantation is omitted when the LDD structure is not used.
【００３０】次に、ＣＶＤにより、厚さ１００ｎｍ程度
の酸化シリコン膜を堆積する。この酸化シリコン膜に対
し、ＣＦ4 ＋ＣＨＦ3 混合ガスをエッチングガスとした
ＲＩＥを行ない、ゲート電極４Ａ、４Ｂ及びポリシリコ
ン配線４Ｃの側壁上にそれぞれサイドウォールオキサイ
ド領域５Ａ、５Ｂ及び５Ｃを残し、平坦面上の酸化シリ
コン膜を除去する。Next, a silicon oxide film having a thickness of about 100 nm is deposited by CVD. This silicon oxide film is subjected to RIE using CF 4 + CHF 3 mixed gas as an etching gas to leave sidewall oxide regions 5A, 5B and 5C on the sidewalls of the gate electrodes 4A and 4B and the polysilicon wiring 4C, respectively, and flatten them. The silicon oxide film on the surface is removed.
【００３１】図１Ｄに示すように、ゲート電極４Ａ、４
Ｂ、サイドウォールオキサイド領域５Ａ、５Ｂをマクス
としてＡｓをイオン注入する。例えば、加速エネルギ２
５ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でイオン注
入する。続いて、１０００℃、１０分間のラピッドサー
マルアニールを行い、イオン注入されたＡｓを活性化す
る。これにより、ソース領域６Ａ、６Ｂ、ドレイン領域
７Ａ、７Ｂが形成される。なお、このとき、ゲート電極
４Ａ、４ＢにもＡｓがドーピングされ、低抵抗化され
る。As shown in FIG. 1D, gate electrodes 4A, 4A
B, As is ion-implanted using the sidewall oxide regions 5A and 5B as masks. For example, acceleration energy 2
Ion implantation is performed under the conditions of 5 keV and a dose amount of 2 × 10 15 cm −2 . Subsequently, rapid thermal annealing is performed at 1000 ° C. for 10 minutes to activate the ion-implanted As. As a result, the source regions 6A and 6B and the drain regions 7A and 7B are formed. At this time, the gate electrodes 4A and 4B are also doped with As to reduce the resistance.
【００３２】次に、基板の全表面上に厚さ１０ｎｍのコ
バルト（Ｃｏ）膜８を、スパッタリングにより堆積す
る。なお、このスパッタリング工程は、例えばスパッタ
リングガスであるアルゴンガスを１００ｓｃｃｍ流し、
スパッタリング室内の圧力を０．１Ｐａ程度に保ち、Ｃ
ｏのターゲットに約３．７Ｗ／ｃｍ2 程度のＲＦパワー
を印加して行う。Next, a 10 nm thick cobalt (Co) film 8 is deposited on the entire surface of the substrate by sputtering. In this sputtering process, for example, argon gas, which is a sputtering gas, is caused to flow at 100 sccm,
Keep the pressure in the sputtering chamber at about 0.1 Pa, and
RF power of about 3.7 W / cm 2 is applied to the target of No. o.
【００３３】図２Ａに示すように、温度８００℃、時間
３０秒間の熱処理を行い、Ｃｏ膜８とそれに接するシリ
コンのシリサイド反応を起こさせる。このシリサイド反
応により、ソース領域６Ａ、６Ｂ、ドレイン領域７Ａ、
７Ｂの表面、ゲート電極４Ａ、４Ｂの上面、及びポリシ
リコン配線４Ｃの上面にＣｏシリサイド層９が形成され
る。続いて、未反応のＣｏ膜を、過酸化水素水と硫酸の
混合液で除去する。As shown in FIG. 2A, heat treatment is performed at a temperature of 800 ° C. for a time of 30 seconds to cause a silicide reaction between the Co film 8 and the silicon in contact therewith. Due to this silicide reaction, the source regions 6A and 6B, the drain region 7A,
A Co silicide layer 9 is formed on the surface of 7B, the upper surfaces of the gate electrodes 4A and 4B, and the upper surface of the polysilicon wiring 4C. Then, the unreacted Co film is removed with a mixed solution of hydrogen peroxide solution and sulfuric acid.
【００３４】図２Ｂに示すように、基板の全表面上に厚
さ５ｎｍのニッケル（Ｎｉ）膜１０を、スパッタリング
により堆積する。続いて、スパッタリングによりポリシ
リコン膜を堆積する。このポリシリコン膜を、ノボラッ
ク系のレジストマスク１２を用いたフォトリソグラフィ
によりパターニングして、ポリシリコンパターン１１
Ａ、１１Ｂを形成する。As shown in FIG. 2B, a nickel (Ni) film 10 having a thickness of 5 nm is deposited on the entire surface of the substrate by sputtering. Then, a polysilicon film is deposited by sputtering. This polysilicon film is patterned by photolithography using a novolac-based resist mask 12 to form a polysilicon pattern 11
A and 11B are formed.
【００３５】ポリシリコンパターン１１Ａは、ドレイン
領域７Ａが形成された領域から図の中央のフィールド酸
化膜２の上を通りドレイン領域７Ｂが形成された領域に
至る。ポリシリコンパターン１１Ｂは、ソース領域６Ｂ
が形成された領域から図の右端のフィールド酸化膜２の
上を通りポリシリコン配線４Ｃの上面領域に至る。The polysilicon pattern 11A extends from the region where the drain region 7A is formed to the region where the drain region 7B is formed, passing over the field oxide film 2 in the center of the figure. The polysilicon pattern 11B has a source region 6B.
From the region where the film is formed to the upper surface region of the polysilicon wiring 4C passing over the field oxide film 2 at the right end in the figure.
【００３６】ポリシリコン膜のパターニング後、レジス
トマスク１２をアッシングにより除去する。このアッシ
ング工程は、例えば、バレル型のプラズマアッシャを使
用し、アッシング室内の圧力を約１ｔｏｒｒとし、ＲＦ
パワー１ｋＷを印加して酸素プラズマを発生させ、レジ
ストマスクをアッシングする。After patterning the polysilicon film, the resist mask 12 is removed by ashing. In this ashing process, for example, a barrel type plasma asher is used, the pressure in the ashing chamber is set to about 1 torr, and RF
A power of 1 kW is applied to generate oxygen plasma to ash the resist mask.
【００３７】この条件で、ポリシリコン膜で覆われてい
ない領域のＮｉ膜１０が約４ｎｍ程度酸化される。この
損傷はＮｉ膜内に止まり、下層のＣｏシリサイド層９や
シリコン基板１は損傷を受けない。Under this condition, the Ni film 10 in the region not covered with the polysilicon film is oxidized by about 4 nm. This damage stops in the Ni film, and the underlying Co silicide layer 9 and silicon substrate 1 are not damaged.
【００３８】図２Ｃに示すように、温度４００℃、時間
２０分間の熱処理を行いＮｉ膜１０とポリシリコンパタ
ーン１１Ａ、１１Ｂとのシリサイド反応を起こさせる。
これにより、Ｎｉシリサイドパターン１３Ａ、１３Ｂが
形成される。続いて、未反応のＮｉ膜を除去する。As shown in FIG. 2C, heat treatment is performed at a temperature of 400 ° C. for a time of 20 minutes to cause a silicide reaction between the Ni film 10 and the polysilicon patterns 11A and 11B.
As a result, Ni silicide patterns 13A and 13B are formed. Then, the unreacted Ni film is removed.
【００３９】４００℃では、ＣｏとＳｉはほとんど反応
しないため、シリサイド層９はソース領域６Ａ、６Ｂ、
及びドレイン領域７Ａ、７Ｂ内にほとんど侵入しない。
従って、ソース／ドレイン領域を浅くしても、シリサイ
ド層９がｐｎ接合を越えて基板１まで達することがな
く、リーク電流の発生を防止することができる。At 400 ° C., Co and Si hardly react with each other, so that the silicide layer 9 is formed on the source regions 6A, 6B,
Also, it hardly penetrates into the drain regions 7A and 7B.
Therefore, even if the source / drain regions are made shallow, the silicide layer 9 does not reach the substrate 1 beyond the pn junction, and the generation of leak current can be prevented.
【００４０】このように、２回目にシリサイド化する金
属膜として、１回目にシリサイド化する金属膜よりも低
温でシリサイド化しやすい金属を使用し、２回目のシリ
サイド化の温度を１回目のシリサイド化の温度よりも低
温にすることにより、ソース／ドレイン領域を浅くした
ときのリーク電流の発生を防止することができる。な
お、１回目にシリサイド化する金属としてＣｏを使用す
る場合には、２回目にシリサイド化する温度を７００℃
以下とすることが好ましい。As described above, as the metal film which is silicidized for the second time, a metal which is more likely to be silicidized at a lower temperature than the metal film which is silicidized for the first time is used, and the temperature of the second silicidation is changed to the first silicidation. By making the temperature lower than the temperature of 1, it is possible to prevent the occurrence of leakage current when the source / drain regions are shallow. When Co is used as the metal for the first silicidation, the temperature for the second silicidation is 700 ° C.
The following is preferable.
【００４１】Ｎｉシリサイドパターン１３Ａは、一端で
ドレイン領域７Ａの表面に形成されたＣｏシリサイド層
９に接触し、他端でドレイン領域７Ｂの表面に形成され
たＣｏシリサイド層９に接触する。Ｎｉシリサイドパタ
ーン１３Ｂは、一端でドレイン領域７Ｂの表面に形成さ
れたＣｏシリサイド層９に接触し、他端でポリシリコン
配線４Ｃの上面に形成されたＣｏシリサイド層９に接触
する。The Ni silicide pattern 13A contacts the Co silicide layer 9 formed on the surface of the drain region 7A at one end, and contacts the Co silicide layer 9 formed on the surface of the drain region 7B at the other end. The Ni silicide pattern 13B has one end in contact with the Co silicide layer 9 formed on the surface of the drain region 7B and the other end in contact with the Co silicide layer 9 formed on the upper surface of the polysilicon wiring 4C.
【００４２】次に、通常のＬＳＩ製造工程と同様に、Ｃ
ＶＤにより層間絶縁膜を堆積し、コンタクトホールを開
けて金属配線を行う。以上説明した第１の実施例におい
ては、図２Ｂに示すレジストマスク１２のアッシング工
程時には、既にＣｏシリサイド層９が形成され低抵抗化
されている。従って、アッシングによりＮｉ膜１０が損
傷を受けても、既に低抵抗化しているソース／ドレイン
領域、ゲート電極及びポリシリコン配線はほとんど影響
を受けない。Next, as in the normal LSI manufacturing process, C
An interlayer insulating film is deposited by VD, contact holes are opened, and metal wiring is performed. In the first embodiment described above, the Co silicide layer 9 has already been formed and the resistance has been reduced during the ashing step of the resist mask 12 shown in FIG. 2B. Therefore, even if the Ni film 10 is damaged by the ashing, the source / drain regions, the gate electrode, and the polysilicon wiring, which have already been reduced in resistance, are hardly affected.
【００４３】なお、全ての導電型を反転することによ
り、同様の工程によってｐチャネルＭＯＳトランジスタ
を形成することもできる。ＣＭＯＳ装置の場合には、ｎ
ウェル及びｐウェル上にそれぞれｐチャネルＭＯＳトラ
ンジスタとｎチャネルＭＯＳトランジスタを形成すれば
よい。By inverting all conductivity types, a p-channel MOS transistor can be formed by the same process. In the case of CMOS devices, n
A p-channel MOS transistor and an n-channel MOS transistor may be formed on the well and the p-well, respectively.
【００４４】第１の実施例では、図２Ａに示す１回目の
シリサイド化でＣｏシリサイドを形成し、図２Ｃに示す
２回目のシリサイド化でＮｉシリサイドを形成する場合
を説明したが、他の金属シリサイドを形成してもよい。
また、１回目と２回目とで同じ金属シリサイドを形成し
てもよい。。例えば、チタン、タングステン、白金、ク
ロム、モリブデン等のシリサイドを用いてもよい。In the first embodiment, the case where Co silicide is formed by the first silicidation shown in FIG. 2A and Ni silicide is formed by the second silicidation shown in FIG. 2C has been described. Silicide may be formed.
The same metal silicide may be formed in the first and second times. . For example, silicide of titanium, tungsten, platinum, chromium, molybdenum or the like may be used.
【００４５】また、上記第１の実施例では、図２Ｂに示
すように、２回目のシリサイド化のために下層にＮｉ膜
１０、上層にポリシリコンパターン１１Ａ、１１Ｂを形
成したが、上層と下層を入れ換えて、下層にポリシリコ
ン膜、上層にＮｉパターンを形成してもよい。また、下
層の膜をパターニングして、上層の膜を全面に堆積して
もよい。In the first embodiment, as shown in FIG. 2B, the Ni film 10 is formed as the lower layer and the polysilicon patterns 11A and 11B are formed as the upper layers for the second silicidation. Alternatively, the polysilicon film may be formed in the lower layer and the Ni pattern may be formed in the upper layer. Alternatively, the lower layer film may be patterned to deposit the upper layer film on the entire surface.
【００４６】次に、図３Ａ〜３Ｄを参照して、本発明の
第２の実施例について説明する。図３Ａ〜３Ｄは、本発
明の実施例による半導体装置の製造方法を説明するため
の断面図である。なお、局所配線の製造方法を説明する
ために、他の部分は簡略化して示す。Next, a second embodiment of the present invention will be described with reference to FIGS. 3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention. In addition, in order to explain the method of manufacturing the local wiring, other portions are simplified and shown.
【００４７】図３Ａに示すように、通常の方法でフィー
ルド酸化膜５２で囲まれた基板５１表面にＬＤＤ構造の
ＭＯＳトランジスタを形成する。図において、ＭＯＳト
ランジスタＱはｎチャネルＭＯＳトランジスタであり、
ｐ型シリコン領域５１に形成されている。ゲート絶縁膜
５３上にシリコンゲート電極５４が形成され、その両側
面をサイドウォールオキサイド領域５５の酸化膜が覆っ
ている。また、ゲート電極の両側にはｎ型のソース領域
５６、ドレイン領域５７が形成されている。As shown in FIG. 3A, a MOS transistor having an LDD structure is formed on the surface of the substrate 51 surrounded by the field oxide film 52 by a usual method. In the figure, the MOS transistor Q is an n-channel MOS transistor,
It is formed in the p-type silicon region 51. A silicon gate electrode 54 is formed on the gate insulating film 53, and both side surfaces thereof are covered with an oxide film of the sidewall oxide region 55. An n-type source region 56 and a drain region 57 are formed on both sides of the gate electrode.
【００４８】図の右側のフィールド酸化膜５２上には、
他のトランジスタのゲート電極から連続するシリコン配
線５８が延在している。シリコン配線５８の両側壁にも
サイドウォールオキサイド領域５９の酸化膜が形成され
ている。以下、ＭＯＳトランジスタＱのドレイン領域５
７を、シリコン配線５８に接続する局所配線を形成する
製造方法について説明する。On the field oxide film 52 on the right side of the drawing,
A continuous silicon wiring 58 extends from the gate electrode of another transistor. An oxide film of the sidewall oxide region 59 is also formed on both side walls of the silicon wiring 58. Hereinafter, the drain region 5 of the MOS transistor Q
A manufacturing method for forming a local wiring for connecting No. 7 to the silicon wiring 58 will be described.
【００４９】図３Ｂにおいて、基板５１表面上に厚さ約
１０ｎｍのＣｏ膜６０、厚さ約３ｎｍの白金（Ｐｔ）膜
６１及び厚さ約３０ｎｍのＳｉ膜６２を、それぞれスパ
ッタリングによって形成する。Ｓｉ膜６２を残したい領
域を覆うように、レジストマスク６３を形成する。In FIG. 3B, a Co film 60 having a thickness of about 10 nm, a platinum (Pt) film 61 having a thickness of about 3 nm, and a Si film 62 having a thickness of about 30 nm are formed on the surface of the substrate 51 by sputtering. A resist mask 63 is formed so as to cover the region where the Si film 62 is desired to be left.
【００５０】図３Ｃに示すように、Ｓｉ膜６２をエッチ
ングし、Ｓｉ膜パターン６２ａを形成する。Ｓｉ膜６２
のエッチングは、例えば通常の並行平板型ＲＩＥ装置を
用い、流量約１００ｓｃｃｍのＳＦ6 ガスをエッチング
ガスとし、圧力を約５０ｍｔｏｒｒに保ち、約２００Ｗ
のＲＦ電力を印加して行なう。As shown in FIG. 3C, the Si film 62 is etched to form a Si film pattern 62a. Si film 62
Is etched using, for example, a normal parallel plate type RIE apparatus, SF 6 gas having a flow rate of about 100 sccm is used as an etching gas, the pressure is kept at about 50 mtorr, and about 200 W
RF power is applied.
【００５１】エッチング終了後、レジストパターン６３
は、酸素プラズマを用いたダウンフローアッシング装置
によって剥離する。アッシング時に、通常アッシング残
渣が発生するため、レジスト現像液でアッシング残渣を
除去する。アッシング残渣が発生するのは、Ｓｉ膜６２
のエッチング時にレジストが変質するためと考えられ
る。After the etching is completed, the resist pattern 63
Are stripped by a downflow ashing device using oxygen plasma. Since ashing residue is usually generated during ashing, the ashing residue is removed with a resist developer. The ashing residue is generated on the Si film 62.
It is considered that the resist is changed in quality during the etching.
【００５２】その後、基板をスパッタリング装置に搬入
し、ＴｉＮ膜６４を厚さ約５０ｎｍスパッタリングによ
って堆積する。すなわち、Ｓｉ膜パターン６２ａを挟ん
で、Ｐｔ膜６１とＴｉＮ膜６４が積層される。After that, the substrate is carried into a sputtering apparatus and a TiN film 64 is deposited by sputtering with a thickness of about 50 nm. That is, the Pt film 61 and the TiN film 64 are stacked with the Si film pattern 62a interposed therebetween.
【００５３】その後、例えばラピッドサーマルアニール
（ＲＴＡ）によって基板を約６００℃に加熱し、Ｐｔ膜
６１及びＣｏ膜６０のシリサイド反応を進行させる。Ｃ
ｏ膜６０が基板５１表面と接触している部分、ゲート電
極５４、５８と接触している部分、及びＰｔ膜６１がＳ
ｉ膜パターン６２ａと接触している部分において、シリ
サイド反応が進行する。After that, the substrate is heated to about 600 ° C. by, for example, rapid thermal annealing (RTA), and the silicidation reaction of the Pt film 61 and the Co film 60 proceeds. C
The part where the o film 60 is in contact with the surface of the substrate 51, the part where it is in contact with the gate electrodes 54 and 58, and the Pt film 61 are
The silicide reaction proceeds in the portion in contact with the i film pattern 62a.
【００５４】図３Ｄに示すように、Ｓｉ膜パターン６２
ａが存在していた領域にシリサイドによる局所配線６６
を形成した後、残存するＴｉＮ膜６４及び未反応のＰｔ
膜６１をＮＨ4 ＯＨ＋Ｈ2 Ｏ2 混合液で除去し、さらに
未反応のＣｏ膜６０をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 （１：１）
混合液で除去する。なお、未反応Ｃｏ膜の除去は、ＨＣ
ｌ＋Ｈ2 Ｏ2 （１：１）によって除去してもよい。As shown in FIG. 3D, the Si film pattern 62 is formed.
Local wiring 66 made of silicide is formed in the region where a was present.
After the formation of Ti, the remaining TiN film 64 and unreacted Pt
The film 61 was removed with a mixed solution of NH 4 OH + H 2 O 2 , and the unreacted Co film 60 was removed with H 2 SO 4 + H 2 O 2 (1: 1).
Remove with mixture. The unreacted Co film is removed by HC
It may be removed by 1 + H 2 O 2 (1: 1).
【００５５】このようにして、Ｓｉ領域表面にシリサイ
ド層６５を形成し、さらにフィールド酸化膜５２上に延
在する局所配線６６も形成することができる。この局所
配線６６の下層配線層であるシリコン配線５８との間に
は層間絶縁膜が形成されておらず、コンタクトホール形
成のための位置合わせ精度もほとんど不要である。この
ため、微細なＬＳＩ構造を容易に形成することができ
る。In this way, the silicide layer 65 can be formed on the surface of the Si region, and the local wiring 66 extending on the field oxide film 52 can also be formed. An interlayer insulating film is not formed between the local wiring 66 and the silicon wiring 58, which is the lower wiring layer, and the alignment accuracy for forming the contact hole is almost unnecessary. Therefore, a fine LSI structure can be easily formed.
【００５６】図３Ａ〜３Ｄに示す第２の実施例において
は、レジスト現像液を用いてレジストマスク６３のアッ
シング残渣を除去する際に、Ｃｏ膜６０の表面はＰｔ膜
６１で覆われている。Ｐｔは現像液によってダメージを
受けにくいため、その下層のＣｏ膜６０はほとんどダメ
ージを受けない。シリサイド反応時に、基板５１の表
面、ゲート電極５４、シリコン配線５８の上面、及びＳ
ｉ膜パターン６２ａの下面にほぼ一様なＣｏ膜６０が残
っているため、好適なシリサイド膜６５を得ることがで
きる。In the second embodiment shown in FIGS. 3A to 3D, the surface of the Co film 60 is covered with the Pt film 61 when the ashing residue of the resist mask 63 is removed using the resist developing solution. Since Pt is not easily damaged by the developing solution, the underlying Co film 60 is hardly damaged. During the silicide reaction, the surface of the substrate 51, the gate electrode 54, the upper surface of the silicon wiring 58, and S
Since the substantially uniform Co film 60 remains on the lower surface of the i film pattern 62a, a suitable silicide film 65 can be obtained.
【００５７】また、第２の実施例においては、Ｓｉ膜パ
ターン６２ａ及びＰｔ膜６１の表面をＴｉＮ膜６４で覆
ってシリサイド反応を行った。Ｓｉ膜パターン６２ａが
ＴｉＮ膜６４で覆われているため、Ｓｉ膜パターン６２
ａの酸化が防止され、好適なシリサイド膜を得ることが
できる。In the second embodiment, the surface of the Si film pattern 62a and the surface of the Pt film 61 are covered with the TiN film 64 to carry out the silicidation reaction. Since the Si film pattern 62a is covered with the TiN film 64, the Si film pattern 62a
Oxidation of a is prevented, and a suitable silicide film can be obtained.
【００５８】次に、図４Ａ、４Ｂを参照してシリサイド
層をコンタクト用のパッドとして使用する第３の実施例
について説明する。図４Ａにおいて、例えばｐ型のＳｉ
基板７１の表面上にゲート酸化膜７２ａが形成され、そ
の上にシリコンゲート電極７３ａ、７３ｂが形成されて
いる。ゲート電極７３ａ、７３ｂの表面上はさらに絶縁
膜７６によって覆われている。また、ゲート電極の側壁
も絶縁膜７４ａ、７４ｂによって覆われている。ゲート
電極をマスクとしてイオン注入することにより、ｐ型基
板領域７１表面部分にｎ型領域７５ａ、７５ｂ、７５ｃ
が形成されている。Next, a third embodiment using the silicide layer as a contact pad will be described with reference to FIGS. 4A and 4B. In FIG. 4A, for example, p-type Si
A gate oxide film 72a is formed on the surface of the substrate 71, and silicon gate electrodes 73a and 73b are formed thereon. The surfaces of the gate electrodes 73a and 73b are further covered with an insulating film 76. The sidewalls of the gate electrode are also covered with the insulating films 74a and 74b. By implanting ions using the gate electrode as a mask, the n-type regions 75a, 75b, 75c are formed on the surface of the p-type substrate region 71.
Are formed.
【００５９】ｎ型領域７５ｂから両側のゲート電極を包
む絶縁膜上に延在するように、シリサイドのパッド７７
を形成する。図４Ａに示す構造は、前述の第１及び第２
の実施例の方法に絶縁膜７６を形成する工程を追加する
ことにより形成することができる。パッド７７は、Ｓｉ
基板７１の露出表面よりも広い面積を有するようにな
る。A silicide pad 77 is formed so as to extend from the n-type region 75b onto the insulating film surrounding the gate electrodes on both sides.
To form. The structure shown in FIG. 4A has the above-mentioned first and second structures.
It can be formed by adding the step of forming the insulating film 76 to the method of the above embodiment. The pad 77 is made of Si
It has a larger area than the exposed surface of the substrate 71.
【００６０】パッド７７を覆うように層間絶縁膜７８を
形成し、コンタクトホールを形成する。このコンタクト
ホールはパッド７７と整合していれば良く、ｎ型領域７
５ｂの露出表面と位置整合させる場合よりも位置精度を
緩和させることができる。An interlayer insulating film 78 is formed so as to cover the pad 77, and a contact hole is formed. It suffices that this contact hole be aligned with the pad 77, and the n-type region 7
The positional accuracy can be relaxed as compared with the case of aligning with the exposed surface of 5b.
【００６１】その後、表面上にＡｌ等の電極層７９を形
成し、パターニングすることによってｎ型領域７５ｂか
らパッド７７を介して電気的に接続する配線７９を形成
する。Thereafter, an electrode layer 79 of Al or the like is formed on the surface and patterned to form a wiring 79 electrically connected to the n-type region 75b through the pad 77.
【００６２】図４Ｂは、第３の実施例の他の構成例を示
す。Ｓｉ基板７１表面上にフィールド酸化膜８３が形成
され、フィールド酸化膜８３で画定された素子領域内に
ＭＯＳトランジスタＱが形成される。ＭＯＳトランジス
タＱは、図４Ａに示すＭＯＳトランジスタと同様、ゲー
ト電極表面を絶縁膜７６が覆っている構成を有する。FIG. 4B shows another configuration example of the third embodiment. A field oxide film 83 is formed on the surface of the Si substrate 71, and a MOS transistor Q is formed in the element region defined by the field oxide film 83. Similar to the MOS transistor shown in FIG. 4A, the MOS transistor Q has a structure in which the surface of the gate electrode is covered with the insulating film 76.
【００６３】すなわち、Ｓｉ基板７１表面上にゲート絶
縁膜７２、ゲート電極７３、絶縁膜７６の積層が形成さ
れ、パターニングされて表面を絶縁されたゲート電極構
造が形成される。さらに、このゲート電極構造の側壁を
サイドウォールオキサイド領域７４の絶縁膜が覆う。ゲ
ート電極の両側にはｎ型領域７５ｄ、７５ｅが形成され
る。That is, a gate insulating film 72, a gate electrode 73, and an insulating film 76 are laminated on the surface of the Si substrate 71 and patterned to form a gate electrode structure whose surface is insulated. Further, the side wall of the gate electrode structure is covered with the insulating film in the side wall oxide region 74. N-type regions 75d and 75e are formed on both sides of the gate electrode.
【００６４】この状態において、ｎ型領域７５ｅの表面
からフィールド酸化膜８３表面上に延在するシリサイド
パッド８０が前述の第１及び第２の実施例同様の方法に
よって形成される。その後、表面上を層間絶縁膜７８で
覆い、パッド８０を露出する開口が形成される。このと
き、パッド８０がエッチング停止層として働く。In this state, the silicide pad 80 extending from the surface of the n-type region 75e to the surface of the field oxide film 83 is formed by the same method as in the first and second embodiments. Thereafter, the surface is covered with an interlayer insulating film 78, and an opening exposing the pad 80 is formed. At this time, the pad 80 acts as an etching stop layer.
【００６５】その後、表面上にＡｌ等の配線層が形成さ
れ、パターニングされて配線８１が形成される。配線８
１とｎ型領域７５ｅの接続は、パッド８０を介して行な
われるため、位置合わせ精度が緩和する。Thereafter, a wiring layer of Al or the like is formed on the surface and patterned to form the wiring 81. Wiring 8
Since the connection between 1 and the n-type region 75e is made through the pad 80, the alignment accuracy is eased.
【００６６】以上説明した実施例において、Ｃｏ膜の厚
さは約１０ｎｍであったが、５〜５０ｎｍの範囲から任
意に選択することができる。また、Ｓｉ膜の厚さは約５
０ｎｍであったが、２０〜２００ｎｍの範囲から任意に
選択することができる。Ｓｉ膜やＴｉＮ膜のパターニン
グは、上述の実施例の方法に制限されない。また、上述
の実施例以外の回路にも同様のシリサイド電極または配
線を適用することができる。In the embodiments described above, the thickness of the Co film was about 10 nm, but it can be arbitrarily selected from the range of 5 to 50 nm. The thickness of the Si film is about 5
Although it was 0 nm, it can be arbitrarily selected from the range of 20 to 200 nm. The patterning of the Si film and the TiN film is not limited to the method of the above-mentioned embodiment. Further, similar silicide electrodes or wirings can be applied to circuits other than the above-mentioned embodiments.
【００６７】次に、図５Ａ、５Ｂ、６Ａ、６Ｂ、７を参
照してシリサイド反応を用いた局所配線をリングオシレ
ータ及びＳＲＡＭに適用した実施例について説明する。
図５Ａは、リングオシレータの一部の等価回路図であ
り、図５ＢはＳＲＡＭセルの等価回路図である。Next, with reference to FIGS. 5A, 5B, 6A, 6B, and 7, an embodiment in which local wiring using a silicide reaction is applied to a ring oscillator and an SRAM will be described.
5A is an equivalent circuit diagram of a part of the ring oscillator, and FIG. 5B is an equivalent circuit diagram of the SRAM cell.
【００６８】図５Ａにおいて、電源電圧線ＶDDと接地線
ＶSS（または２つの電源線）の間に２つのインバータ回
路ＩＮＶ１、ＩＮＶ２が接続されている。第１のインバ
ータ回路ＩＮＶ１においては、ｐチャネルＭＯＳトラン
ジスタＱ１のソースＳ１が電源線ＶDDに接続され、その
ドレインＤ１はｎチャネルＭＯＳトランジスタＱ２のド
レインＤ２と直結されている。また、ｎチャネルＭＯＳ
トランジスタＱ２のソースＳ２は、接地線ＶSSに接続さ
れている。２つのトランジスタＱ１、Ｑ２のゲートは共
通にゲート電極Ｇ１に接続され、トランジスタＱ１、Ｑ
２のゲートに共通の入力信号が印加される。In FIG. 5A, two inverter circuits INV1 and INV2 are connected between the power supply voltage line V DD and the ground line V SS (or two power supply lines). In the first inverter circuit INV1, the source S1 of the p-channel MOS transistor Q1 is connected to the power supply line V DD , and its drain D1 is directly connected to the drain D2 of the n-channel MOS transistor Q2. In addition, n-channel MOS
The source S2 of the transistor Q2 is connected to the ground line V SS . The gates of the two transistors Q1 and Q2 are commonly connected to the gate electrode G1.
A common input signal is applied to the two gates.
【００６９】第２のインバータ回路ＩＮＶ２において
は、ｐチャネルＭＯＳトランジスタＱ３のソースＳ３が
電源線ＶDDに接続され、そのドレインＤ３はｎチャネル
ＭＯＳトランジスタのドレインＤ４に直結されている。
ｎチャネルＭＯＳトランジスタＱ４のソースＳ４は、接
地線ＶSSに接続されている。２つのトランジスタＱ３、
Ｑ４のゲートは共通のゲート電極Ｇ２に接続されてい
る。第１のインバータ回路ＩＮＶ１のドレインＤ１、Ｄ
２に接続された出力線は、第２のインバータ回路ＩＮＶ
２のゲート電極Ｇ２に接続されている。In the second inverter circuit INV2, the source S3 of the p-channel MOS transistor Q3 is connected to the power supply line V DD , and its drain D3 is directly connected to the drain D4 of the n-channel MOS transistor.
The source S4 of the n-channel MOS transistor Q4 is connected to the ground line V SS . Two transistors Q3,
The gate of Q4 is connected to the common gate electrode G2. The drains D1 and D of the first inverter circuit INV1
The output line connected to 2 is the second inverter circuit INV
It is connected to two gate electrodes G2.
【００７０】このように、２つの電源線ＶDD、ＶSSの間
に接続された複数のインバータ回路ＩＮＶが、カスケー
ドに接続されている。ここで、第１のインバータ回路Ｉ
ＮＶ１のドレインＤ１、Ｄ２を接続する出力線は、第２
のインバータ回路ＩＮＶ２のゲート電極Ｇ２に局所配線
ＬＩ１によって接続される。In this way, the plurality of inverter circuits INV connected between the two power supply lines V DD and V SS are connected in cascade. Here, the first inverter circuit I
The output line connecting the drains D1 and D2 of NV1 is the second
Is connected to the gate electrode G2 of the inverter circuit INV2 by the local wiring LI1.
【００７１】図５Ｂにおいては、２つの電源線ＶDD、Ｖ
SSの間に、図５Ａと同様、２つのインバータ回路ＩＮＶ
１とＩＮＶ２が接続されている。また、第１のインバー
タ回路ＩＮＶ１のドレインＤ１、Ｄ２は、第２のインバ
ータ回路ＩＮＶ２のゲート電極Ｇ２に局所配線ＬＩ１に
よって接続されている。In FIG. 5B, two power supply lines V DD and V
Between SS , as in FIG. 5A, two inverter circuits INV
1 and INV2 are connected. The drains D1 and D2 of the first inverter circuit INV1 are connected to the gate electrode G2 of the second inverter circuit INV2 by the local wiring LI1.
【００７２】本構成においては、第２のインバータ回路
ＩＮＶ２のドレインＤ３、Ｄ４を接続する出力線が、局
所配線ＬＩ２によって第１のインバータ回路ＩＮＶ１の
ゲート電極Ｇ１に帰還されている。In this structure, the output line connecting the drains D3 and D4 of the second inverter circuit INV2 is fed back to the gate electrode G1 of the first inverter circuit INV1 by the local wiring LI2.
【００７３】さらに、第１のインバータ回路の出力線
は、転送トランジスタＱ５を介してビット線−ＢＬ（Ｂ
Ｌバー）に接続され、第２のインバータ回路ＩＮＶ２の
出力線は、転送トランジスタＱ６を介してビット線ＢＬ
に接続されている。２つの転送トランジスタＱ５、Ｑ６
のゲートは、ワード線ＷＬに接続されている。Further, the output line of the first inverter circuit is connected to the bit line -BL (B
The output line of the second inverter circuit INV2 is connected to the bit line BL via the transfer transistor Q6.
It is connected to the. Two transfer transistors Q5 and Q6
Is connected to the word line WL.
【００７４】図６Ａ、６Ｂは、図５Ａに示すリングオシ
レータの一部を構成する半導体装置の上面を示す概略図
である。図６Ａは、半導体基板上にゲート電極を形成
し、ソース／ドレイン領域を形成した段階の平面図であ
る。図において、左側にｎウェルが形成され、右側にｐ
ウェルが形成されている。FIGS. 6A and 6B are schematic views showing the upper surface of the semiconductor device forming a part of the ring oscillator shown in FIG. 5A. FIG. 6A is a plan view of a stage in which a gate electrode is formed on a semiconductor substrate and source / drain regions are formed. In the figure, an n well is formed on the left side and a p well is formed on the right side.
Wells are formed.
【００７５】ｎウェルの表面領域４３、４４以外の領域
はフィールド酸化膜によって覆われている。また、ｐウ
ェルの表面領域４５、４６以外の領域もフィールド酸化
膜によって覆われている。ゲート電極Ｇ１は、表面領域
４３、４５を貫通するようにゲート酸化膜を介して形成
されている。また、ゲート電極Ｇ２は、表面領域４４、
４６を貫通するようにゲート酸化膜を介して形成されて
いる。Regions other than the surface regions 43 and 44 of the n-well are covered with a field oxide film. Further, regions other than the surface regions 45 and 46 of the p well are also covered with the field oxide film. The gate electrode G1 is formed through the gate oxide film so as to penetrate the surface regions 43 and 45. The gate electrode G2 has a surface region 44,
It is formed through the gate oxide film so as to penetrate 46.
【００７６】このように、ゲート電極Ｇ１、Ｇ２を形成
した後、ｐウェル領域をレジストマスクで覆い、ｐ型不
純物をイオン注入することにより、ｎウェル領域内にｐ
型ソース領域Ｓ１、Ｓ３及びｐ型ドレイン領域Ｄ１、Ｄ
３を形成する。After forming the gate electrodes G1 and G2 as described above, the p well region is covered with a resist mask, and p-type impurities are ion-implanted to form a p-type impurity in the n-well region.
Type source regions S1 and S3 and p type drain regions D1 and D
3 is formed.
【００７７】また、ｎウェル領域をレジストマスクで覆
い、ｎ型不純物をイオン注入することにより、ｐウェル
領域内にｎ型ソース領域Ｓ２、Ｓ４及びｎ型ドレイン領
域Ｄ２、Ｄ４を形成する。このようにして、図５Ａに示
す４つのＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の
基本構造が形成される。The n well region is covered with a resist mask, and n type impurities are ion-implanted to form n type source regions S2, S4 and n type drain regions D2, D4 in the p well region. In this way, the basic structure of the four MOS transistors Q1, Q2, Q3, Q4 shown in FIG. 5A is formed.
【００７８】図６Ｂは、図６Ａに示す基本構造の上に、
上記第１もしくは第２の実施例の方法で局所配線ＬＩを
形成することにより、インバータをカスケード接続した
状態を示す。局所配線ＬＩ１は、第１のインバータ回路
ＩＮＶ１の２つのドレインＤ１、Ｄ２を接続し、さらに
第２のインバータＩＮＶ２のゲート電極Ｇ２に接続す
る。局所配線ＬＩ１は、２つのドレイン領域Ｄ１、Ｄ２
及びゲート電極Ｇ２と重複する部分を除けば、フィール
ド酸化膜上に直接配置されており、層間絶縁膜を設けて
他の回路素子と絶縁する必要がない。FIG. 6B is a plan view showing the basic structure shown in FIG.
The state where the inverters are cascade-connected by forming the local wiring LI by the method of the first or second embodiment is shown. The local wiring LI1 connects the two drains D1 and D2 of the first inverter circuit INV1 and further connects to the gate electrode G2 of the second inverter INV2. The local wiring LI1 has two drain regions D1 and D2.
Further, except for the portion overlapping with the gate electrode G2, it is arranged directly on the field oxide film, and it is not necessary to provide an interlayer insulating film to insulate other circuit elements.
【００７９】図７は、図５Ｂに示すＳＲＡＭ回路の構成
例を示す半導体装置の平面図である。図５Ｂのクロス配
線を実現するため、図６Ａ、６Ｂとは異なる配置となっ
ている。FIG. 7 is a plan view of a semiconductor device showing a configuration example of the SRAM circuit shown in FIG. 5B. In order to realize the cross wiring of FIG. 5B, the arrangement is different from that of FIGS. 6A and 6B.
【００８０】図７において、上側にはｎウェルが形成さ
れ、下側にはｐウェルが形成されている。ｎウェル中の
表面領域４１がフィールド酸化膜に囲まれて画定され、
ｐウェル中の表面領域４２が同様にフィールド酸化膜に
よって画定されている。これらの表面領域４１、４２以
外のＳｉ表面は、フィールド酸化膜によって覆われてい
る。In FIG. 7, an n well is formed on the upper side and a p well is formed on the lower side. a surface region 41 in the n-well is defined surrounded by a field oxide film,
Surface region 42 in the p-well is also defined by field oxide. The Si surface other than these surface regions 41 and 42 is covered with a field oxide film.
【００８１】ｎウェルの表面領域４１は、倒立したＴ型
形状を有し、ｐウェルの表面領域４２は、倒立したＵ型
形状を有する。Ｔ型表面領域４１の水平部分及びＵ型の
表面領域４２の水平部分を貫通するように、２つのゲー
ト電極Ｇ１、Ｇ２が形成されている。本構成において
は、さらに図中下方にゲート電極Ｇ３が形成されてい
る。The surface region 41 of the n-well has an inverted T-shape, and the surface region 42 of the p-well has an inverted U-shape. Two gate electrodes G1 and G2 are formed so as to penetrate the horizontal portion of the T-shaped surface region 41 and the horizontal portion of the U-shaped surface region 42. In this structure, the gate electrode G3 is further formed in the lower part of the drawing.
【００８２】これらゲート電極Ｇ１、Ｇ２、Ｇ３をマス
クとしてイオン注入することにより、ゲート電極Ｇ１、
Ｇ２に覆われていない表面領域４１の部分はｐ型不純物
をドープされてｐ型領域とされ、表面領域４２のゲート
電極Ｇ１、Ｇ２、Ｇ３に覆われていない部分はｎ型不純
物をドープされてｎ型領域とされている。Ion implantation is performed by using these gate electrodes G1, G2, and G3 as a mask, so that the gate electrodes G1,
A portion of the surface region 41 not covered with G2 is doped with a p-type impurity to be a p-type region, and a portion of the surface region 42 not covered with the gate electrodes G1, G2, G3 is doped with an n-type impurity. It is an n-type region.
【００８３】このようにして、図６Ａ、６Ｂと同様、４
つのＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４が形成
されると共に、さらに他の２つのＭＯＳトランジスタＱ
５、Ｑ６も形成される。In this way, as in FIGS. 6A and 6B, 4
One MOS transistor Q1, Q2, Q3, Q4 is formed, and further two other MOS transistors Q
5, Q6 are also formed.
【００８４】本構成においては、ＭＯＳトランジスタＱ
１、Ｑ３のソース領域は共通領域とされ、図中Ｓ１で示
されている。また、２つのＭＯＳトランジスタＱ２、Ｑ
４のソース領域も共通領域で形成され、図中Ｓ２で示さ
れている。さらに、２つのＭＯＳトランジスタＱ５、Ｑ
６のドレイン領域は、それぞれ２つのＭＯＳトランジス
タＱ２、Ｑ４のドレイン領域と共通領域で形成され、そ
れぞれ図中Ｄ２、Ｄ４で示されている。In this structure, the MOS transistor Q
The source regions of 1 and Q3 are common regions and are shown by S1 in the figure. In addition, two MOS transistors Q2 and Q
The source region of No. 4 is also formed in the common region and is shown by S2 in the figure. Furthermore, two MOS transistors Q5 and Q
The drain region 6 is formed in common with the drain regions of the two MOS transistors Q2 and Q4, and is shown by D2 and D4 in the figure, respectively.
【００８５】このような構成において、ゲート電極Ｇ
１、Ｇ２、Ｇ３の表面を絶縁膜で覆っておき、コンタク
ト領域ＣＴ１、ＣＴ２の領域でのみその絶縁膜を剥離す
る。すなわち、ゲート電極はコンタクト領域ＣＴの部分
でのみ露出され、基板表面は表面領域４１、４２のうち
ゲート電極Ｇ１、Ｇ２、Ｇ３で覆われていない部分での
み露出する。In such a structure, the gate electrode G
The surfaces of 1, G2 and G3 are covered with an insulating film, and the insulating film is peeled off only in the regions of the contact regions CT1 and CT2. That is, the gate electrode is exposed only in the contact region CT, and the substrate surface is exposed only in the region not covered with the gate electrodes G1, G2, G3 in the surface regions 41, 42.
【００８６】このような構成において、上記第１もしく
は第２の実施例の方法で局所配線ＬＩ１、ＬＩ２を形成
する。局所配線ＬＩ１は、ドレイン領域Ｄ１、Ｄ２及び
ゲート電極Ｇ２のコンタクト領域ＣＴ２を結ぶように形
成され、局所配線ＬＩ２はドレイン領域Ｄ３、Ｄ４及び
ゲート電極Ｇ１のコンタクト領域ＣＴ１を結ぶように形
成される。In such a structure, the local wirings LI1 and LI2 are formed by the method of the first or second embodiment. The local wiring LI1 is formed so as to connect the drain regions D1 and D2 and the contact region CT2 of the gate electrode G2, and the local wiring LI2 is formed so as to connect the drain regions D3 and D4 and the contact region CT1 of the gate electrode G1.
【００８７】これらの局所配線ＬＩ１、ＬＩ２は、３つ
の端部において下地半導体表面と接触するが、その他の
領域においては絶縁膜上に配置される。したがって、局
所配線ＬＩ１、ＬＩ２を形成する際に、特に層間絶縁膜
を設ける必要はない。These local wirings LI1 and LI2 are in contact with the underlying semiconductor surface at the three ends, but are arranged on the insulating film in the other regions. Therefore, it is not necessary to particularly provide an interlayer insulating film when forming the local wirings LI1 and LI2.
【００８８】局所配線ＬＩ１、ＬＩ２の上に層間絶縁膜
を形成し、ソース領域Ｓ２、Ｓ５、Ｓ６の表面を露出す
るように、それぞれコンタクトホールＣＴ３、ＣＴ４、
ＣＴ５を形成する。An interlayer insulating film is formed on the local wirings LI1 and LI2, and contact holes CT3, CT4, respectively are formed so as to expose the surfaces of the source regions S2, S5, S6.
Form CT5.
【００８９】ソース領域Ｓ２の表面を覆い、さらに両側
のゲート電極Ｇ１、Ｇ２を包む絶縁膜上に延在するよう
に、シリサイドのパッドＰ３を形成しておくことによ
り、図４Ａで説明したように、コンタクトホールＣＴ３
の位置合わせ精度を緩和することができる。また、コン
タクトホールＣＴ４、ＣＴ５を形成する領域に、ソース
領域Ｓ５、Ｓ６の表面からフィールド酸化膜上に延在す
るパッドＰ４、Ｐ５を形成しておくことにより、図４Ｂ
で説明したように、コンタクトホールＣＴ４、ＣＴ５の
位置合わせ精度を緩和することができる。By forming the silicide pad P3 so as to cover the surface of the source region S2 and further extend over the insulating film which encloses the gate electrodes G1 and G2 on both sides, as described with reference to FIG. 4A. , Contact hole CT3
It is possible to relax the alignment accuracy of. By forming pads P4 and P5 extending from the surfaces of the source regions S5 and S6 on the field oxide film in the regions where the contact holes CT4 and CT5 are formed, FIG.
As described above, the alignment accuracy of the contact holes CT4 and CT5 can be relaxed.
【００９０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described above with reference to the embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００９１】[0091]
【発明の効果】以上説明したように、本発明によれば、
サリサイド技術を用い、良好な特性を有する局所配線を
形成することができる。この局所配線形成技術を用いる
ことにより、例えば半導体メモリの集積度を高めること
が可能になる。As described above, according to the present invention,
The salicide technique can be used to form a local wiring having good characteristics. By using this local wiring formation technique, for example, the integration degree of a semiconductor memory can be increased.
【図１】本発明の第１の実施例による半導体装置の製造
方法を説明するための断面図である。FIG. 1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施例による半導体装置の製造
方法を説明するための断面図である。FIG. 2 is a sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図３】本発明の第２の実施例による局所配線形成方法
の各工程における基板断面図である。FIG. 3 is a substrate sectional view in each step of the local wiring forming method according to the second embodiment of the present invention.
【図４】第１及び第２の実施例で形成するシリサイド層
をコンタクト用のパッドとして使用した実施例による基
板のパッド部分の断面図である。FIG. 4 is a cross-sectional view of a pad portion of a substrate according to an embodiment in which the silicide layer formed in the first and second embodiments is used as a contact pad.
【図５】局所配線を用いるのに適した電子回路の例を示
す等価回路図えある。FIG. 5 is an equivalent circuit diagram showing an example of an electronic circuit suitable for using local wiring.
【図６】図５Ａの回路を実現する半導体装置の構成を示
す平面図である。FIG. 6 is a plan view showing a configuration of a semiconductor device that realizes the circuit of FIG. 5A.
【図７】図５Ｂの回路を実現する半導体装置の構成を示
す平面図である。FIG. 7 is a plan view showing a configuration of a semiconductor device that realizes the circuit of FIG. 5B.
【図８】従来技術による半導体装置の製造方法を説明す
るための断面図である。FIG. 8 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to a conventional technique.
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４Ａ、４Ｂ ゲート電極 ４Ｃ ポリシリコン配線 ５Ａ、５Ｂ、５Ｃ サイドウォールオキサイド領域 ６Ａ、６Ｂ ソース領域 ７Ａ、７Ｂ ドレイン領域 ８ Ｃｏ膜 ９ シリサイド層 １０ Ｎｉ膜 １１Ａ、１１Ｂ ポリシリコンパターン １２ レジストマスク １３Ａ、１３Ｂ Ｎｉシリサイドパターン ２０Ａ、２０Ｂ 活性領域 ５１ 基板 ５２ フィールド酸化膜 ５３ ゲート酸化膜 ５４ ゲート電極 ５５、５９ サイドウォールオキサイド領域 ５６ ソース領域 ５７ ドレイン領域 ５８ シリコン配線 ６０ Ｃｏ膜 ６１ Ｐｔ膜 ６２ Ｓｉ膜 ６３ レジストマスク ６４ ＴｉＮ膜 ６５、６６ シリサイド膜 ７１ Ｓｉ基板 ７２ ゲート酸化膜 ７３ ゲート電極 ７４ サイドウォールオキサイド領域 ７５ａ〜７５ｅ ｎ型領域 ７６ 絶縁膜 ７７、８０ シリサイド膜 ７８ 層間絶縁膜 ７９、８１ 配線 ８３ フィールド酸化膜 １００ 基板 １０１ フィールド酸化膜 １０２Ａ、１０２Ｂ 活性領域 １０３ＡＳ、１０３ＢＳ ソース領域 １０３ＡＤ、１０３ＢＤ ドレイン領域 １０４Ａ、１０４Ｂ ゲート電極 １０４Ｃ アモルファスシリコン配線 １０５Ａ、１０５Ｂ、１０５Ｃ サイドウォールオキサ
イド領域 １０６ チタン膜 １０７ アモルファスシリコン膜 １０８Ａ、１０８Ｂ シリサイド層 １０９ 層間絶縁膜 １１０ 配線DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Field oxide film 3 Gate oxide film 4A, 4B Gate electrode 4C Polysilicon wiring 5A, 5B, 5C Sidewall oxide region 6A, 6B Source region 7A, 7B Drain region 8 Co film 9 Silicide layer 10 Ni film 11A, 11B Polysilicon pattern 12 Resist mask 13A, 13B Ni silicide pattern 20A, 20B Active region 51 Substrate 52 Field oxide film 53 Gate oxide film 54 Gate electrode 55, 59 Sidewall oxide region 56 Source region 57 Drain region 58 Silicon wiring 60 Co film 61 Pt film 62 Si film 63 Resist mask 64 TiN film 65, 66 Silicide film 71 Si substrate 72 Gate oxide film 73 Gate electrode 74 Sidewall oxide regions 75a to 7 en type region 76 insulating film 77, 80 silicide film 78 interlayer insulating film 79, 81 wiring 83 field oxide film 100 substrate 101 field oxide film 102A, 102B active region 103AS, 103BS source region 103AD, 103BD drain region 104A, 104B gate electrode 104C amorphous silicon wiring 105A, 105B, 105C sidewall oxide region 106 titanium film 107 amorphous silicon film 108A, 108B silicide layer 109 interlayer insulating film 110 wiring
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 辰也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 林 浩美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伏田 篤郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tatsuya Yamazaki 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Hiromi Hayashi 1015, Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited ( 72) Inventor Atsuro Fushida 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited
Claims (19)
上に第１の金属のシリサイド層を形成する第１工程と、 前記シリサイド層の少なくとも一部表面上に第２の金属
のシリサイド層を形成する第２工程とを含む半導体装置
の製造方法。1. A first step of forming a silicide layer of a first metal on the entire surface of a silicon region exposed on the surface of a substrate, and a silicide layer of a second metal on at least a part of the surface of the silicide layer. And a second step of manufacturing a semiconductor device.
を形成すると共に、少なくとも一部が前記局所酸化膜で
境界付けされたシリコン表面を画定する工程と、 前記シリコン表面及び前記局所酸化膜を覆って前記第１
の金属からなる第１の金属膜を堆積する工程と、 前記基板を加熱し、前記第１の金属膜と前記シリコン表
面間のシリサイド反応を行わせ、第１のシリサイド層を
形成する工程と、 未反応の前記第１の金属膜を除去する工程とを含み、 前記第２工程は、 前記第１のシリサイド層及び前記局所酸化膜を覆って前
記第２の金属からなる第２の金属膜を堆積する工程と、 前記第２の金属膜上にシリコン膜を堆積し、該シリコン
膜をパターニングして前記第１のシリサイド層の表面上
から前記局所酸化膜上に延在するシリコン膜パターンを
形成する工程と、 前記基板を加熱し、前記第２の金属膜と前記シリコン膜
パターン間のシリサイド反応を行なわせ、第２のシリサ
イド層を形成する工程と、 未反応の前記第２の金属膜を除去する工程とを含む請求
項１に記載の半導体装置の製造方法。2. The first step includes the step of selectively oxidizing the surface of the silicon semiconductor substrate to form a local oxide film, and defining a silicon surface bounded at least in part by the local oxide film. Covering the silicon surface and the local oxide film,
A step of depositing a first metal film made of the above metal, and a step of heating the substrate to cause a silicide reaction between the first metal film and the silicon surface to form a first silicide layer, Removing the unreacted first metal film, the second step covering the first silicide layer and the local oxide film to form a second metal film made of the second metal. Depositing a silicon film on the second metal film and patterning the silicon film to form a silicon film pattern extending from the surface of the first silicide layer to the local oxide film. And a step of heating the substrate to cause a silicide reaction between the second metal film and the silicon film pattern to form a second silicide layer, and a step of forming an unreacted second metal film. Contract including the removal process The method for manufacturing a semiconductor device according to claim 1.
に、前記局所酸化膜上にシリコン電極パターンを形成す
る工程を含み、 前記第１のシリサイド層を形成する工程が、前記第１の
金属膜と前記シリコン電極パターンのシリサイド反応も
行なわせ、 前記シリコン膜パターンを形成する工程が、前記第１の
シリサイド層表面上から前記局所酸化膜上を通って前記
シリコン電極パターン上に至るシリコン膜パターンを形
成する請求項２に記載の半導体装置の製造方法。3. The method further comprises the step of forming a silicon electrode pattern on the local oxide film before the first metal film deposition step, and the step of forming the first silicide layer includes the step of forming the first silicide layer. The step of forming a silicon film pattern by causing the metal film and the silicon electrode pattern to undergo a silicidation reaction is carried out from the surface of the first silicide layer through the local oxide film to the silicon electrode pattern. The method of manufacturing a semiconductor device according to claim 2, wherein a film pattern is formed.
程が、シリコン層を堆積する工程、該シリコン層をパタ
ーニングする工程、パターニングされたシリコン層の側
壁上にサイドウォール絶縁膜を形成する工程を含む請求
項３に記載の半導体装置の製造方法。4. The step of forming the silicon electrode pattern includes the steps of depositing a silicon layer, patterning the silicon layer, and forming a sidewall insulating film on the sidewall of the patterned silicon layer. Item 4. A method of manufacturing a semiconductor device according to item 3.
くとも２つのｎチャネルＭＯＳトランジスタ領域と２つ
のｐチャネルＭＯＳトランジスタ領域を画定する局所酸
化膜を形成し、 前記シリコン電極パターンを形成する工程の前に、前記
４つのＭＯＳトランジスタ領域上にゲート絶縁膜を形成
する工程を含み、 前記シリコン電極パターンを形成する工程が対応するｎ
チャネルＭＯＳトランジスタとｐチャネルＭＯＳトラン
ジスタに共通の２つのゲート電極パターンを形成する請
求項４に記載の半導体装置の製造方法。5. Prior to the step of defining the silicon surface, forming a local oxide film defining at least two n-channel MOS transistor regions and two p-channel MOS transistor regions, and forming the silicon electrode pattern. Including a step of forming a gate insulating film on the four MOS transistor regions, and the step of forming the silicon electrode pattern corresponds to n.
The method of manufacturing a semiconductor device according to claim 4, wherein two gate electrode patterns common to the channel MOS transistor and the p channel MOS transistor are formed.
が前記対応する２つのＭＯＳトランジスタのドレインと
なるシリコン表面と他の２つのＭＯＳトランジスタのゲ
ート電極パターンとを接続するシリコン膜パターンを形
成する請求項５に記載の半導体装置の製造方法。6. The step of forming the silicon film pattern forms a silicon film pattern for connecting a silicon surface to be a drain of the corresponding two MOS transistors and a gate electrode pattern of the other two MOS transistors. 5. The method for manufacturing a semiconductor device according to item 5.
を形成すると共に、少なくとも一部が前記局所酸化膜で
境界付けされたシリコン表面を画定する工程と、 前記シリコン表面及び前記局所酸化膜を覆って前記第１
の金属からなる第１の金属膜を堆積する工程と、 前記基板を加熱し、前記第１の金属膜と前記シリコン表
面間のシリサイド反応を行わせ、第１のシリサイド層を
形成する工程と、 未反応の前記第１の金属膜を除去する工程とを含み、 前記第２工程は、 前記第１のシリサイド層及び前記局所酸化膜を覆ってシ
リコン膜を堆積する工程と、 前記シリコン膜上に前記第２の金属からなる第２の金属
膜を堆積し、該第２の金属膜をパターニングして前記第
１のシリサイド層の表面上から前記局所酸化膜上に延在
する金属パターンを形成する工程と、 前記基板を加熱し、前記金属パターンと前記シリコン膜
間のシリサイド反応を行なわせ、第２のシリサイド層を
形成する工程と、 未反応の前記シリコン膜を除去する工程とを含む請求項
１に記載の半導体装置の製造方法。7. The first step comprises: selectively oxidizing the surface of the silicon semiconductor substrate to form a local oxide film, and defining a silicon surface at least a part of which is bounded by the local oxide film. Covering the silicon surface and the local oxide film,
A step of depositing a first metal film made of the above metal, and a step of heating the substrate to cause a silicide reaction between the first metal film and the silicon surface to form a first silicide layer, A step of removing the unreacted first metal film, the second step, a step of depositing a silicon film so as to cover the first silicide layer and the local oxide film, and a step of depositing a silicon film on the silicon film. A second metal film made of the second metal is deposited, and the second metal film is patterned to form a metal pattern extending from the surface of the first silicide layer to the local oxide film. A step of: heating the substrate to cause a silicide reaction between the metal pattern and the silicon film to form a second silicide layer; and removing the unreacted silicon film. Half described in 1 A method for manufacturing a conductor device.
に、前記局所酸化膜上にシリコン電極パターンを形成す
る工程を含み、 前記第１のシリサイド層を形成する工程が、前記第１の
金属膜と前記シリコン電極パターンとのシリサイド反応
も行わせる請求項７に記載の半導体装置の製造方法。8. The method further comprises the step of forming a silicon electrode pattern on the local oxide film before the first metal film deposition step, and the step of forming the first silicide layer includes the step of forming the first silicide layer. 8. The method of manufacturing a semiconductor device according to claim 7, wherein a silicidation reaction between the metal film and the silicon electrode pattern is also performed.
記第１のシリサイド層表面上から前記局所酸化膜上を通
って前記シリコン電極パターン上に至る金属パターンを
形成する請求項８に記載の半導体装置の製造方法。9. The semiconductor according to claim 8, wherein the step of forming the metal pattern forms a metal pattern extending from the surface of the first silicide layer to the silicon electrode pattern through the local oxide film. Device manufacturing method.
なくとも２つのｎチャネルＭＯＳトランジスタ領域と２
つのｐチャネルＭＯＳトランジスタ領域を画定する局所
酸化膜を形成し、 前記シリコン電極パターンを形成する工程の前に、前記
４つのＭＯＳトランジスタ領域上にゲート絶縁膜を形成
する工程を含み、 前記シリコン電極パターンを形成する工程が、対応する
ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトラ
ンジスタに共通の２つのゲート電極パターンを形成する
請求項８または９に記載の半導体装置の製造方法。10. The step of defining the silicon surface comprises forming at least two n-channel MOS transistor regions and two.
Forming a local oxide film that defines four p-channel MOS transistor regions, and forming a gate insulating film on the four MOS transistor regions before forming the silicon electrode pattern. 10. The method of manufacturing a semiconductor device according to claim 8, wherein the step of forming the step forms two gate electrode patterns common to the corresponding n-channel MOS transistor and p-channel MOS transistor.
記対応する２つのＭＯＳトランジスタのドレインとなる
シリコン表面と他の２つのＭＯＳトランジスタのゲート
電極パターンとを接続する金属パターンを形成する請求
項１０に記載の半導体装置の製造方法。11. The method according to claim 10, wherein the step of forming the metal pattern forms a metal pattern for connecting a silicon surface to be a drain of the corresponding two MOS transistors and a gate electrode pattern of the other two MOS transistors. A method for manufacturing a semiconductor device as described above.
を形成すると共に、少なくとも一部が前記局所酸化膜で
境界付けされたシリコン表面を画定する工程と、 前記シリコン表面及び局所酸化膜を覆って前記第１の金
属からなる第１の金属膜を堆積する工程とを含み、 前記第２工程は、 前記第１の金属膜上に、前記第１の金属膜とは異なる金
属からなり、シリコンとシリサイド反応する第２の金属
膜を堆積する工程と、 前記第２の金属膜上にシリコン膜を堆積し、該シリコン
膜をパターニングして前記シリコン表面上方から前記局
所酸化膜上方に延在するシリコン膜パターンを形成する
工程とを含み、 前記第１及び第２工程は、 前記基板を加熱し、前記第１の金属膜と前記シリコン表
面間、及び前記第２の金属膜と前記シリコン膜パターン
間のシリサイド反応を行わせる工程と、 未反応の前記第１及び第２の金属膜を除去する工程とを
共通に含む請求項１に記載の半導体装置の製造方法。12. The first step comprises: selectively oxidizing a surface of a silicon semiconductor substrate to form a local oxide film; and defining a silicon surface bounded at least in part by the local oxide film. And a step of depositing a first metal film made of the first metal so as to cover the silicon surface and the local oxide film, the second step comprising: forming a first metal film on the first metal film; Depositing a second metal film made of a metal different from that of the metal film, which reacts with silicon in a silicide reaction; depositing a silicon film on the second metal film, patterning the silicon film, A step of forming a silicon film pattern extending above the local oxide film from the first metal film and the silicon surface, and the first and second steps of heating the substrate. First 2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of performing a silicidation reaction between the metal film and the silicon film pattern, and a step of removing the unreacted first and second metal films. .
前に、前記局所酸化膜上にシリコン電極パターンを形成
する工程を含み、 前記シリサイド反応を行わせる工程が、前記第１の金属
膜と前記シリコン電極パターンのシリサイド反応も行な
わせ、 前記シリコン膜パターンを形成する工程が、前記シリコ
ン表面上方から前記局所酸化膜上方を通って前記シリコ
ン電極パターン上方に至るシリコン膜パターンを形成す
る請求項１２に記載の半導体装置の製造方法。13. A step of forming a silicon electrode pattern on the local oxide film before the step of depositing the first metal film, wherein the step of causing the silicide reaction includes the step of forming the first metal film. And a step of forming a silicon film pattern by performing a silicidation reaction of the silicon electrode pattern with the silicon electrode pattern, forming a silicon film pattern extending from above the silicon surface to above the local oxide film to above the silicon electrode pattern. 13. The method for manufacturing a semiconductor device according to item 12.
工程がシリコン層を堆積する工程、該シリコン層をパタ
ーニングする工程、パターニングされたシリコン層の側
壁上にサイドウォール絶縁膜を形成する工程を含む請求
項１３に記載の半導体装置の製造方法。14. The step of forming the silicon electrode pattern includes the steps of depositing a silicon layer, patterning the silicon layer, and forming a sidewall insulating film on the sidewall of the patterned silicon layer. 14. The method for manufacturing a semiconductor device according to item 13.
なくとも２つのｎチャネルＭＯＳトランジスタ領域と２
つのｐチャネルＭＯＳトランジスタ領域を画定する局所
酸化膜を形成し、 前記シリコン電極パターンを形成する工程の前に、前記
４つのＭＯＳトランジスタ領域上にゲート絶縁膜を形成
する工程を含み、 前記シリコン電極パターンを形成する工程が対応するｎ
チャネルＭＯＳトランジスタとｐチャネルＭＯＳトラン
ジスタに共通の２つのゲート電極パターンを形成する請
求項１４に記載の半導体装置の製造方法。15. The step of defining the silicon surface comprises forming at least two n-channel MOS transistor regions and two.
Forming a local oxide film that defines four p-channel MOS transistor regions, and forming a gate insulating film on the four MOS transistor regions before forming the silicon electrode pattern. Corresponding to the step of forming
The method of manufacturing a semiconductor device according to claim 14, wherein two gate electrode patterns common to the channel MOS transistor and the p-channel MOS transistor are formed.
程が前記対応する２つのＭＯＳトランジスタのドレイン
となるシリコン表面と他の２つのＭＯＳトランジスタの
ゲート電極パターンとを接続するシリコン膜パターンを
形成する請求項１５に記載の半導体装置の製造方法。16. The silicon film pattern for forming the silicon film pattern, wherein the step of forming the silicon film pattern forms a silicon film pattern for connecting a silicon surface to be a drain of the corresponding two MOS transistors and a gate electrode pattern of the other two MOS transistors. 15. The method for manufacturing a semiconductor device according to item 15.
ＣＭＯＳインバータ回路の並列接続を含み、前記シリコ
ン膜パターンが前段のＣＭＯＳインバータ回路のドレイ
ンと後段のＣＭＯＳインバータ回路のゲートとを接続す
る請求項６、１１、または１６に記載の半導体装置の製
造方法。17. The semiconductor device includes a parallel connection of CMOS inverter circuits having drains directly connected thereto, and the silicon film pattern connects the drain of the CMOS inverter circuit of the preceding stage and the gate of the CMOS inverter circuit of the following stage. 17. The method for manufacturing a semiconductor device according to item 11 or 16.
ＣＭＯＳインバータ回路の並列接続を有するＳＲＡＭセ
ルを含み、前記シリコン膜パターンが一方のＣＭＯＳイ
ンバータ回路のドレインを他方のＣＭＯＳインバータ回
路のゲートに接続し、かつ他方のＣＭＯＳインバータ回
路のドレインを一方のＣＭＯＳインバータ回路のゲート
に接続する請求項６、１１、または１６に記載の半導体
装置の製造方法。18. The semiconductor device includes an SRAM cell having a parallel connection of CMOS inverter circuits whose drains are directly connected, wherein the silicon film pattern connects the drain of one CMOS inverter circuit to the gate of the other CMOS inverter circuit, The method for manufacturing a semiconductor device according to claim 6, 11 or 16, wherein the drain of the other CMOS inverter circuit is connected to the gate of the one CMOS inverter circuit.
れチタン、コバルト、ニッケル、タングステン、白金、
クロム、及びモリブデンからなる群より選ばれた１つの
金属で形成されている請求項１〜１８のいずれかに記載
の半導体装置の製造方法。19. The first and second metal films are formed of titanium, cobalt, nickel, tungsten, platinum, respectively.
The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is formed of one metal selected from the group consisting of chromium and molybdenum.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078977A JPH08279509A (en) | 1995-04-04 | 1995-04-04 | Method of manufacturing semiconductor device |
| US08/527,893 US5635426A (en) | 1993-08-26 | 1995-09-14 | Method of making a semiconductor device having a silicide local interconnect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7078977A JPH08279509A (en) | 1995-04-04 | 1995-04-04 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279509A true JPH08279509A (en) | 1996-10-22 |
Family
ID=13676962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7078977A Withdrawn JPH08279509A (en) | 1993-08-26 | 1995-04-04 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279509A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693001B2 (en) | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
-
1995
- 1995-04-04 JP JP7078977A patent/JPH08279509A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693001B2 (en) | 1997-03-14 | 2004-02-17 | Renesas Technology Corporation | Process for producing semiconductor integrated circuit device |
| US7214577B2 (en) | 1997-03-14 | 2007-05-08 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device |
| US7314830B2 (en) | 1997-03-14 | 2008-01-01 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device with 99.99 wt% cobalt |
| US7553766B2 (en) | 1997-03-14 | 2009-06-30 | Renesas Technology Corp. | Method of fabricating semiconductor integrated circuit device |
| US8034715B2 (en) | 1997-03-14 | 2011-10-11 | Renesas Electronics Corporation | Method of fabricating semiconductor integrated circuit device |
| US6858484B2 (en) | 2000-02-04 | 2005-02-22 | Hitachi, Ltd. | Method of fabricating semiconductor integrated circuit device |
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