JPH08278938A - Dma device - Google Patents
Dma deviceInfo
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- JPH08278938A JPH08278938A JP8006595A JP8006595A JPH08278938A JP H08278938 A JPH08278938 A JP H08278938A JP 8006595 A JP8006595 A JP 8006595A JP 8006595 A JP8006595 A JP 8006595A JP H08278938 A JPH08278938 A JP H08278938A
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- memory
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- dma
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はメモリと入出力装置との
間で、任意の数のデータを1転送ブロックとしてデータ
転送を行うDMA装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DMA device for transferring data between a memory and an input / output device by using an arbitrary number of data as one transfer block.
【0002】[0002]
【従来の技術】図3に従来例として2チャネルのDMA
装置のブロック図を示す。2. Description of the Related Art FIG. 3 shows a conventional 2-channel DMA.
1 shows a block diagram of the device.
【0003】図3において、1は優先判定回路であり、
各チャネルのDREQ(DMA Request)信号
の優先を判定し、DACK(DMA Acknowle
dge)信号を出力する。In FIG. 3, reference numeral 1 is a priority determination circuit,
The priority of the DREQ (DMA Request) signal of each channel is determined, and the DACK (DMA Acknowledge) is determined.
dge) signal is output.
【0004】32はコントロールレジスタであり、CP
Uはこのレジスタを介してDMAの制御を行う。また、
DMA終了等のステータス情報もこのレジスタを介して
読み出す。Reference numeral 32 is a control register, CP
U controls the DMA via this register. Also,
Status information such as DMA termination is also read through this register.
【0005】3はタイミング制御回路であり、メモリ制
御信号CE(Chip Enable)、OE(Out
put Enable)、WE(Write Enab
le)を生成する。A timing control circuit 3 includes memory control signals CE (Chip Enable) and OE (Out).
put Enable), WE (Write Enable)
le) is generated.
【0006】34,35はメモリアドレスカウンタであ
り、DMA転送の開始前にメモリ先頭アドレスを設定す
ると、DMA転送を1回実行するたびにカウンタの値を
順次加算していく。Reference numerals 34 and 35 are memory address counters. When the memory start address is set before the start of the DMA transfer, the counter value is sequentially incremented each time the DMA transfer is executed once.
【0007】36,37は転送数カウンタであり、DM
A転送の開始前にデータ転送数を設定すると、DMA転
送を1回実行するたびにカウンタの値を順次減算してい
く。設定した転送数分の転送が終了すると転送数カウン
タの値は0になり、コントロールレジスタ2にDMA終
了信号を送る。Reference numerals 36 and 37 are transfer number counters, and DM
If the number of data transfers is set before the start of the A transfer, the value of the counter is sequentially decremented each time the DMA transfer is executed once. When the transfer for the set transfer number is completed, the value of the transfer number counter becomes 0, and the DMA end signal is sent to the control register 2.
【0008】8はアドレスセレクタであり各チャネルの
アドレスを選択してメモリに出力する。An address selector 8 selects the address of each channel and outputs it to the memory.
【0009】CPUは各チャネルのDMA転送の開始前
にメモリ先頭アドレス、データ転送数を設定し、DMA
を起動する。そして、DREQ信号が入力されると、優
先順位にしたがってDMA転送が開始され、設定した転
送数分の転送を行う。The CPU sets the memory start address and the number of data transfers before starting the DMA transfer of each channel,
To start. Then, when the DREQ signal is input, DMA transfer is started according to the priority order, and transfer is performed for the set number of transfers.
【0010】[0010]
【発明が解決しようとする課題】一般にDMA装置で
は、DMA転送の開始前にメモリ先頭アドレス、データ
転送数を設定する。1ブロックのDMA転送が終了する
たびに、このメモリ先頭アドレスとデータ転送数を設定
する必要があり、またDMA転送中にはこれらの設定を
行うことはできない。Generally, in a DMA device, the memory start address and the number of data transfers are set before starting the DMA transfer. It is necessary to set the memory start address and the number of data transfers every time one block of DMA transfer is completed, and these settings cannot be made during the DMA transfer.
【0011】しかし、CD−ROM再生装置等、CLV
方式の光ディスク装置ではデータが連続的に再生される
ため、DMA転送が停止しているのはフレーム同期信号
が出力されている間のみであり、この間に設定を終了さ
せなければならない。しかも、フレーム同期信号の出力
時間は、転送速度を高速にするために回転速度を上昇さ
せると短くなるため、処理能力の低いCPUではDMA
設定が困難になり、その結果転送速度をあまり高速にで
きないという問題があった。However, a CLV, such as a CD-ROM player, etc.
Since the data is continuously reproduced in the optical disc apparatus of the method, the DMA transfer is stopped only while the frame synchronization signal is being output, and the setting must be completed during this period. Moreover, the output time of the frame synchronization signal becomes shorter when the rotation speed is increased in order to increase the transfer speed.
There is a problem that the setting becomes difficult and, as a result, the transfer speed cannot be set too high.
【0012】本発明の目的は、DMAの設定が、ある特
定の時間に集中することを防ぎ、さらにCPUの負担を
軽減できるDMA装置を提供することにある。An object of the present invention is to provide a DMA device capable of preventing DMA settings from being concentrated at a specific time and reducing the load on the CPU.
【0013】[0013]
【課題を解決するための手段】上記した課題を解決する
ために、本発明のDMA装置では以下のような技術手段
を採用する。In order to solve the above problems, the DMA device of the present invention employs the following technical means.
【0014】メモリ先頭アドレスとデータ転送数を記憶
する記憶手段を設け、DMA転送中に次のメモリ先頭ア
ドレスとデータ転送数をCPUから記憶させ、1ブロッ
クのDMA転送が終了した後、このメモリ先頭アドレス
とデータ転送数をDMAカウンタに設定する。A memory means for storing the memory start address and the data transfer number is provided, and the next memory start address and the data transfer number are stored from the CPU during the DMA transfer. The address and the number of data transfers are set in the DMA counter.
【0015】さらには、あらかじめデータ転送数が書き
込まれている転送数メモリを設け、先行して実行されて
いるDMA転送が終了した後、前記転送数メモリに書き
込まれているデータ転送数を転送数カウンタに設定す
る。Further, a transfer number memory in which the data transfer number is written in advance is provided, and after the preceding DMA transfer is completed, the data transfer number written in the transfer number memory is set to the transfer number. Set in the counter.
【0016】さらには、転送ブロックのメモリ先頭アド
レスの上位,下位アドレスを別々に記憶する記憶手段を
設け、先行して実行されているDMA転送が終了した
後、前記記憶手段に記憶されたメモリ先頭アドレスをメ
モリアドレスカウンタに設定する。Further, a memory means for separately storing the upper and lower addresses of the memory start address of the transfer block is provided, and after the DMA transfer executed in advance is completed, the memory start address stored in the memory means is stored. Set the address in the memory address counter.
【0017】さらには、転送ブロックのメモリ先頭アド
レスを記憶する複数の記憶手段と、記憶手段の出力を選
択するセレクタを設け、先行して実行されているDMA
転送が終了した後、前記記憶手段に記憶されたメモリ先
頭アドレスの中から一つを選択してメモリアドレスカウ
ンタに設定する。Furthermore, a plurality of storage means for storing the memory start address of the transfer block and a selector for selecting the output of the storage means are provided, and the DMA executed in advance.
After the transfer is completed, one of the memory head addresses stored in the storage means is selected and set in the memory address counter.
【0018】さらには、転送ブロックのメモリ先頭アド
レスを記憶する複数の記憶手段と、その記憶手段の出力
を選択するセレクタと、1ブロックのDMA転送が終了
するたび順次加算していくカウンタと、カウンタの出力
をデコードして前記セレクタを選択する選択信号を出力
するデコーダを設け、先行して実行されているDMA転
送が終了した後、前記複数の記憶手段に記憶されたメモ
リ先頭アドレスをメモリアドレスカウンタに順に設定す
る。Further, a plurality of storage means for storing the memory start address of the transfer block, a selector for selecting the output of the storage means, a counter for sequentially incrementing each time the DMA transfer of one block is completed, and a counter. Is provided with a decoder for decoding the output of the memory to output a selection signal for selecting the selector, and after completion of the preceding DMA transfer, the memory start address stored in the plurality of storage means is stored in the memory address counter. Set in order.
【0019】[0019]
【作用】本発明のDMA装置では、DMA転送中に次の
メモリ先頭アドレスとデータ転送数を設定できるので、
CPUのDMA処理が、ある特定の時間に集中すること
を防ぎ、さらにCPUの負担を軽減することができる。In the DMA device of the present invention, the next memory start address and the number of data transfers can be set during DMA transfer.
It is possible to prevent the DMA processing of the CPU from concentrating on a certain specific time and further reduce the load on the CPU.
【0020】[0020]
【実施例】以下、本発明のDMA装置をCD−ROM再
生装置に適用した場合の実施例を図を参照して説明す
る。図1は本発明の第一の実施例であるDMA装置を示
すブロック図、図2は図1の自動メモリアドレスカウン
タと自動転送数カウンタを示すブロック図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the DMA device of the present invention is applied to a CD-ROM reproducing device will be described below with reference to the drawings. 1 is a block diagram showing a DMA device according to a first embodiment of the present invention, and FIG. 2 is a block diagram showing the automatic memory address counter and the automatic transfer number counter of FIG.
【0021】図1において、1は優先判定回路であり、
各チャネルのDREQ信号の優先を判定し、DACK信
号を出力する。In FIG. 1, 1 is a priority determination circuit,
The priority of the DREQ signal of each channel is determined and the DACK signal is output.
【0022】2はコントロールレジスタであり、CPU
はこのレジスタを介してDMAの制御を行う。また、D
MA終了等のステータス情報はこのレジスタを介して読
み出す。そして、自動転送数カウンタ6,7からDMA
終了信号が送られてきたら、ロード信号を返す。Reference numeral 2 is a control register, which is a CPU
Controls the DMA via this register. Also, D
Status information such as MA completion is read through this register. Then, from the automatic transfer number counters 6 and 7, DMA
When the end signal is sent, the load signal is returned.
【0023】3はタイミング制御回路であり、メモリ制
御信号CE,OE,WEを生成する。A timing control circuit 3 generates memory control signals CE, OE, WE.
【0024】4,5は自動メモリアドレスカウンタであ
り、CPUはDMA転送中いつでもメモリアドレス設定
を行うことができる。DMA転送が終了するとコントロ
ールレジスタ2からロード信号が送られて来るので、D
MA転送中に設定されたメモリアドレスを内部のアドレ
スカウンタにロードする。そして、DMA転送を1回実
行するたびにカウンタの値を順次加算していく。Numerals 4 and 5 are automatic memory address counters, and the CPU can set the memory address at any time during the DMA transfer. When the DMA transfer is completed, a load signal is sent from the control register 2, so D
The memory address set during MA transfer is loaded into the internal address counter. Then, the value of the counter is sequentially added every time the DMA transfer is executed once.
【0025】6,7は自動転送数カウンタであり、CP
UはDMA転送中いつでも転送数設定を行うことができ
る。DMA転送が終了するとコントロールレジスタ2か
らロード信号が送られて来るので、DMA転送中に設定
された転送数を内部の転送数カウンタにロードする。そ
して、DMA転送を1回実行するたびにカウンタの値を
順次減算していく。設定された転送数分の転送が終了す
ると転送数カウンタの値が0になり、コントロールレジ
スタ2にDMA終了信号を送る。Reference numerals 6 and 7 are automatic transfer number counters, and CP
U can set the transfer number at any time during the DMA transfer. When the DMA transfer is completed, a load signal is sent from the control register 2, so the number of transfers set during the DMA transfer is loaded into the internal transfer number counter. Then, each time the DMA transfer is executed, the value of the counter is sequentially subtracted. When the transfer for the set transfer number is completed, the value of the transfer number counter becomes 0, and the DMA end signal is sent to the control register 2.
【0026】8はアドレスセレクタであり各チャネルの
アドレスを選択してメモリに出力する。An address selector 8 selects an address of each channel and outputs it to the memory.
【0027】以下、自動メモリアドレスカウンタ4,5
および自動転送数カウンタ6,7の詳細について、図2
を用いて説明する。Hereinafter, automatic memory address counters 4 and 5
The details of the automatic transfer number counters 6 and 7 are shown in FIG.
Will be explained.
【0028】21はメモリアドレスレジスタであり、C
PUはDMA転送中に次のメモリ先頭アドレスを書き込
む。Reference numeral 21 is a memory address register, which is C
The PU writes the next memory start address during the DMA transfer.
【0029】22はメモリアドレスカウンタであり、コ
ントロールレジスタ2から送られて来るロード信号によ
り、メモリアドレスレジスタ21に書き込まれたアドレ
スをロードする。そして、DMA転送を1回実行するた
びにカウンタの値を順次加算していく。Reference numeral 22 denotes a memory address counter, which loads the address written in the memory address register 21 by a load signal sent from the control register 2. Then, the value of the counter is sequentially added every time the DMA transfer is executed once.
【0030】23は転送数レジスタであり、CPUはD
MA転送中に次の転送数を書き込む。Reference numeral 23 is a transfer number register, and the CPU is D
Write the next transfer count during MA transfer.
【0031】24は転送数カウンタであり、コントロー
ルレジスタ2から送られて来るロード信号により、転送
数レジスタ23に書き込まれた転送数をロードする。そ
して、DMA転送を1回実行するたびにカウンタの値を
順次減算していく。設定した転送数分の転送が終了する
と転送数カウンタの値が0になり、コントロールレジス
タ2にDMA終了信号を送る。A transfer number counter 24 loads the transfer number written in the transfer number register 23 by a load signal sent from the control register 2. Then, each time the DMA transfer is executed, the value of the counter is sequentially subtracted. When the transfer for the set transfer number is completed, the value of the transfer number counter becomes 0, and the DMA end signal is sent to the control register 2.
【0032】以上のような構成の本発明の第一の実施例
では、CPUはDMA転送中いつでも次のメモリ先頭ア
ドレス、データ転送数を書き込むことができ、DMA転
送終了時にはその値を自動的に内部のメモリアドレスカ
ウンタ22、転送数カウンタ24に設定する。その結
果、CPUのDMA処理が、ある特定の時間に集中する
ことを防ぐことができる。また、次のDMA転送のデー
タ転送数が、前のデータ転送数と同じであれば、あらた
めてデータ転送数を書き込む必要はなく、CPUの負担
を軽減することができる。In the first embodiment of the present invention having the above configuration, the CPU can write the next memory start address and the number of data transfers at any time during the DMA transfer, and the values are automatically set at the end of the DMA transfer. The internal memory address counter 22 and the transfer number counter 24 are set. As a result, it is possible to prevent the DMA processing of the CPU from concentrating on a certain specific time. Further, if the data transfer number of the next DMA transfer is the same as the previous data transfer number, it is not necessary to write the data transfer number again, and the load on the CPU can be reduced.
【0033】図4に第二の実施例の自動転送数カウンタ
を示す。FIG. 4 shows an automatic transfer number counter of the second embodiment.
【0034】41は転送数メモリであり、データ転送数
があらかじめ記憶されている。Reference numeral 41 is a transfer number memory in which the data transfer number is stored in advance.
【0035】42は転送数カウンタであり、コントロー
ルレジスタ2から送られて来るロード信号により、転送
数メモリ41から転送数をロードする。A transfer number counter 42 loads the transfer number from the transfer number memory 41 in response to a load signal sent from the control register 2.
【0036】以上のような構成の本発明の第二の実施例
では、DMA転送終了時に転送数を毎回自動的に転送数
カウンタ42に設定するため、データ転送数が毎回同じ
であるDMAチャネルに適用すれば、データ転送数を設
定する必要がなくなり、CPUの負担を軽減することが
できる。In the second embodiment of the present invention having the above-mentioned configuration, the transfer number is automatically set in the transfer number counter 42 at the end of the DMA transfer, so that the DMA channel in which the data transfer number is the same each time is set. If applied, it is not necessary to set the number of data transfers, and the load on the CPU can be reduced.
【0037】図5に第三の実施例の自動メモリアドレス
カウンタを示す。FIG. 5 shows an automatic memory address counter of the third embodiment.
【0038】51はメモリアドレスレジスタであり、D
MA転送実行中にCPUが次のメモリ先頭アドレスの上
位アドレスを書き込む。Reference numeral 51 is a memory address register, which is D
The CPU writes the upper address of the next memory start address during MA transfer execution.
【0039】52は下位アドレスメモリであり、DMA
下位アドレスがあらかじめ記憶されている。Reference numeral 52 is a lower address memory, which is a DMA.
Lower addresses are stored in advance.
【0040】53はメモリアドレスカウンタであり、コ
ントロールレジスタ2から送られて来るロード信号によ
り、メモリアドレスレジスタ51、アドレスメモリ52
からアドレスをロードする。Reference numeral 53 is a memory address counter, which receives a load signal sent from the control register 2 to send the memory address register 51 and the address memory 52.
Load the address from.
【0041】以上のような構成の本発明の第三の実施例
では、DMA転送中に次のメモリ先頭アドレスの上位を
書き込むことができ、また下位アドレスはあらかじめ記
憶されており、DMA転送終了時にはそれらの値を自動
的に内部のメモリアドレスカウンタ53に設定する。D
MA下位アドレスが毎回同じであるDMAチャネルに適
用すれば、DMA下位アドレスを設定する必要がなくな
り、CPUの負担を軽減することができる。In the third embodiment of the present invention having the above-mentioned structure, the upper address of the next memory start address can be written during the DMA transfer, and the lower address is stored in advance. Those values are automatically set in the internal memory address counter 53. D
If it is applied to the DMA channel in which the MA lower address is the same every time, it is not necessary to set the DMA lower address, and the burden on the CPU can be reduced.
【0042】図6に第四の実施例の自動メモリアドレス
カウンタを示す。FIG. 6 shows an automatic memory address counter of the fourth embodiment.
【0043】61,62,63はメモリアドレスレジス
タであり、CPUがそれぞれのレジスタにメモリ先頭ア
ドレスを書き込む。Reference numerals 61, 62 and 63 are memory address registers, and the CPU writes the memory start address in each register.
【0044】64はアドレスセレクタであり、アドレス
セレクト信号によりメモリアドレスレジスタの出力を選
択して出力する。Reference numeral 64 is an address selector which selects and outputs the output of the memory address register by the address select signal.
【0045】65はメモリアドレスカウンタであり、コ
ントロールレジスタ2から送られて来るロード信号によ
り、アドレスセレクタ64からアドレスをロードする。Reference numeral 65 is a memory address counter, which loads an address from the address selector 64 in response to a load signal sent from the control register 2.
【0046】以上のような構成の本発明の第四の実施例
では、CPUがメモリアドレスレジスタ61,62,6
3にメモリ先頭アドレスを書き込み、アドレスセレクト
信号によりアドレスセレクタ64を切り換えておけば、
DMA転送終了時に選択した値を内部のメモリアドレス
カウンタ65に設定する。メモリ先頭アドレスはメモリ
アドレスレジスタの数だけ書き込むことができ、たとえ
ば本実施例のようにメモリアドレスレジスタが三つあれ
ば、CPUは三つのメモリ先頭アドレスを書き込んでお
くことができる。CPUは三つのメモリ先頭アドレスの
どれを使用するかを選択するだけで良く、その結果、C
PUの負担を軽減することができる。In the fourth embodiment of the present invention having the above-mentioned structure, the CPU controls the memory address registers 61, 62, 6
If the memory start address is written in 3 and the address selector 64 is switched by the address select signal,
The value selected at the end of the DMA transfer is set in the internal memory address counter 65. The memory start address can be written by the number of memory address registers. For example, if there are three memory address registers as in this embodiment, the CPU can write three memory start addresses in advance. The CPU only has to select which of the three memory top addresses to use, resulting in C
The burden on the PU can be reduced.
【0047】図7に第五の実施例の自動メモリアドレス
カウンタを示す。FIG. 7 shows an automatic memory address counter of the fifth embodiment.
【0048】61,62,63はメモリアドレスレジス
タであり、DMA転送実行中にCPUがそれぞれのレジ
スタにメモリ先頭アドレスを書き込む。Reference numerals 61, 62 and 63 are memory address registers, and the CPU writes the memory start address in each register during the execution of the DMA transfer.
【0049】64はアドレスセレクタであり、アドレス
セレクト信号によりメモリアドレスレジスタの出力を選
択して出力する。Reference numeral 64 is an address selector which selects and outputs the output of the memory address register by an address select signal.
【0050】65はメモリアドレスカウンタであり、コ
ントロールレジスタ2から送られて来るロード信号によ
り、アドレスセレクタ64からアドレスをロードする。Reference numeral 65 is a memory address counter, which loads an address from the address selector 64 in response to a load signal sent from the control register 2.
【0051】71はカウンタでありDMA転送終了信号
によりカウンタの値を順次加算して出力する。Reference numeral 71 denotes a counter, which sequentially adds the values of the counter in response to a DMA transfer end signal and outputs the result.
【0052】72はデコーダであり、アドレスセレクタ
64が順に切り換わるようにカウンタ71の出力をデコ
ードしてアドレスセレクト信号を出力する。Reference numeral 72 denotes a decoder which decodes the output of the counter 71 so that the address selector 64 switches in order and outputs an address select signal.
【0053】以上のような構成の本発明の第五の実施例
では、CPUがメモリアドレスレジスタ61,62,6
3にメモリ先頭アドレスを書き込めば、DMA転送終了
時にはそれらの値を順に内部のメモリアドレスカウンタ
65に設定する。メモリ先頭アドレスはメモリアドレス
レジスタの数だけ書き込むことができ、たとえばメモリ
アドレスレジスタが三つあれば、CPUは三つ先までの
DMA転送のメモリ先頭アドレスをいつでも設定するこ
とができる。その結果、CPUのDMA処理が、ある特
定の時間に集中することを防ぐことができる。In the fifth embodiment of the present invention having the above-mentioned structure, the CPU controls the memory address registers 61, 62, 6
If the memory start address is written in 3, the values are sequentially set in the internal memory address counter 65 at the end of the DMA transfer. As many memory start addresses as the number of memory address registers can be written. For example, if there are three memory address registers, the CPU can set the memory start addresses for DMA transfer up to three destinations at any time. As a result, it is possible to prevent the DMA processing of the CPU from concentrating on a certain specific time.
【0054】なお、各実施例では、本発明をCD−RO
Mに適用した場合を例として説明したが、本発明は上記
各実施例に限定されるものではなく、その主旨を逸脱し
ない範囲で種々に変形して実施することができる。In each embodiment, the present invention is applied to the CD-RO.
Although the case of application to M has been described as an example, the present invention is not limited to each of the above-described embodiments, and various modifications can be carried out without departing from the spirit of the invention.
【0055】[0055]
【発明の効果】本発明によれば以下の効果が得られる。According to the present invention, the following effects can be obtained.
【0056】メモリ先頭アドレスとデータ転送数を記憶
する記憶手段を設け、DMA転送中に次のメモリ先頭ア
ドレスとデータ転送数をCPUから記憶させ、1ブロッ
クのDMA転送が終了した後、このメモリ先頭アドレス
とデータ転送数をDMAカウンタに設定する。これによ
りDMAの設定が、ある特定の時間に集中することを防
ぎ、加えてCPUの負担を軽減できる。A memory means for storing the memory start address and the number of data transfers is provided, and the next memory start address and the number of data transfers are stored from the CPU during the DMA transfer. The address and the number of data transfers are set in the DMA counter. As a result, it is possible to prevent the DMA settings from being concentrated at a certain specific time, and also to reduce the load on the CPU.
【0057】また、あらかじめデータ転送数が書き込ま
れている転送数メモリを設け、先行して実行されている
DMA転送が終了した後、前記転送数メモリに書き込ま
れているデータ転送数を転送数カウンタに設定する。こ
れによりCPUの負担を軽減できる。Further, a transfer number memory in which the data transfer number is written in advance is provided, and after the preceding DMA transfer is completed, the data transfer number written in the transfer number memory is counted. Set to. This can reduce the load on the CPU.
【0058】また、転送ブロックのメモリ先頭アドレス
の上位,下位アドレスを別々に記憶する記憶手段を設
け、先行して実行されているDMA転送が終了した後、
前記記憶手段に記憶されたメモリ先頭アドレスをメモリ
アドレスカウンタに設定する。これによりDMAの設定
が、ある特定の時間に集中することを防ぎ、加えてCP
Uの負担を軽減できる。Further, a storage means for separately storing the upper and lower addresses of the memory start address of the transfer block is provided, and after the preceding DMA transfer is completed,
The memory start address stored in the storage means is set in the memory address counter. This prevents DMA settings from being concentrated at a specific time, and
The burden on U can be reduced.
【0059】さらに、転送ブロックのメモリ先頭アドレ
スを記憶する複数の記憶手段と、前記記憶手段の出力を
選択するセレクタを設け、先行して実行されているDM
A転送が終了した後、前記記憶手段に記憶されたメモリ
先頭アドレスの中から一つを選択してメモリアドレスカ
ウンタに設定する。これによりCPUの負担を軽減でき
る。Further, a plurality of storage means for storing the memory start address of the transfer block and a selector for selecting the output of the storage means are provided, and the DM executed in advance.
After the A transfer is completed, one is selected from the memory start addresses stored in the storage means and set in the memory address counter. This can reduce the load on the CPU.
【0060】さらには、転送ブロックのメモリ先頭アド
レスを記憶する複数の記憶手段と、前記記憶手段の出力
を選択するセレクタと、1ブロックのDMA転送が終了
するたび順次加算していくカウンタと、前記カウンタの
出力をデコードして前記セレクタを選択する選択信号を
出力するデコーダを設け、先行して実行されているDM
A転送が終了した後、前記複数の記憶手段に記憶された
メモリ先頭アドレスをメモリアドレスカウンタに順に設
定する。これによりDMAの設定が、ある特定の時間に
集中することを防ぐことができる。Further, a plurality of storage means for storing the memory start address of the transfer block, a selector for selecting the output of the storage means, a counter for sequentially incrementing each time the DMA transfer of one block is completed, A DM is provided which is provided with a decoder which decodes the output of the counter and outputs a selection signal for selecting the selector.
After the A transfer is completed, the memory start addresses stored in the plurality of storage means are sequentially set in the memory address counter. As a result, it is possible to prevent DMA settings from being concentrated at a specific time.
【図1】第一の実施例のDMA装置のブロック図。FIG. 1 is a block diagram of a DMA device according to a first embodiment.
【図2】第一の実施例の自動メモリアドレスカウンタ、
自動転送数カウンタのブロック図。FIG. 2 is an automatic memory address counter according to the first embodiment,
The block diagram of an automatic transfer number counter.
【図3】従来例のDMA装置のブロック図。FIG. 3 is a block diagram of a conventional DMA device.
【図4】第二の実施例の自動転送数カウンタのブロック
図。FIG. 4 is a block diagram of an automatic transfer number counter according to a second embodiment.
【図5】第三の実施例の自動メモリアドレスカウンタの
ブロック図。FIG. 5 is a block diagram of an automatic memory address counter according to a third embodiment.
【図6】第四の実施例の自動メモリアドレスカウンタの
ブロック図。FIG. 6 is a block diagram of an automatic memory address counter according to a fourth embodiment.
【図7】第五の実施例の自動メモリアドレスカウンタの
ブロック図。FIG. 7 is a block diagram of an automatic memory address counter according to a fifth embodiment.
1…優先判定回路、2…コントロールレジスタ、3…タ
イミング制御回路、4,5…自動メモリアドレスカウン
タ、6,7…自動転送数カウンタ、8…アドレスセレク
タ。1 ... Priority determination circuit, 2 ... Control register, 3 ... Timing control circuit, 4, 5 ... Automatic memory address counter, 6, 7 ... Automatic transfer number counter, 8 ... Address selector.
Claims (6)
データを1転送ブロックとしてデータ転送を行うDMA
装置において、 初期設定されたメモリ先頭アドレスを順次加算していく
メモリアドレスカウンタと、初期設定されたデータ転送
数を順次減算していく転送数カウンタとを具備し、1ブ
ロックのDMA転送が終了した後、次のブロックのメモ
リ先頭アドレスとデータ転送数を前記メモリアドレスカ
ウンタと前記転送数カウンタに自動的に設定することを
特徴とするDMA装置。1. A DMA for transferring data between a memory and an input / output device by using an arbitrary number of data as one transfer block.
The device is provided with a memory address counter that sequentially adds the initially set memory start address and a transfer number counter that sequentially subtracts the initially set data transfer number, and one block of DMA transfer is completed. After that, the memory start address and data transfer number of the next block are automatically set in the memory address counter and the transfer number counter.
先頭アドレスとデータ転送数を記憶する記憶手段を具備
し、先行して実行されているDMA転送が終了した後、
前記記憶手段に記憶されたメモリ先頭アドレスとデータ
転送数を前記メモリアドレスカウンタと前記転送数カウ
ンタに設定するDMA装置。2. The storage device according to claim 1, further comprising storage means for storing the memory start address of the transfer block and the number of data transfers, and after completion of the preceding DMA transfer.
A DMA device for setting the memory start address and the data transfer number stored in the storage means in the memory address counter and the transfer number counter.
数が書き込まれている転送数メモリを具備し、 先行して実行されているDMA転送が終了した後、前記
転送数メモリに書き込まれているデータ転送数を前記転
送数カウンタに設定するDMA装置。3. The transfer number memory according to claim 1, further comprising a transfer number memory in which the data transfer number is written in advance, and the data written in the transfer number memory after the preceding DMA transfer is completed. A DMA device for setting the transfer number in the transfer number counter.
モリ先頭アドレスの上位,下位アドレスを別々に記憶す
る記憶手段を具備し、先行して実行されているDMA転
送が終了した後、前記記憶手段に記憶されたメモリ先頭
アドレスを前記メモリアドレスカウンタに設定するDM
A装置。4. The storage means according to claim 1, further comprising storage means for separately storing a high-order address and a low-order address of a memory start address of the transfer block, the storage means being provided after completion of a preceding DMA transfer. DM for setting the memory start address stored in the memory in the memory address counter
A device.
モリ先頭アドレスを記憶する複数の記憶手段と、前記記
憶手段の出力を選択するセレクタを具備し、先行して実
行されているDMA転送が終了した後、前記記憶手段に
記憶されたメモリ先頭アドレスの中から一つを選択して
前記メモリアドレスカウンタに設定するDMA装置。5. The method according to claim 1, further comprising a plurality of storage means for storing a memory start address of the transfer block, and a selector for selecting an output of the storage means, so that the DMA transfer executed in advance is completed. After that, the DMA device that selects one from the memory start addresses stored in the storage means and sets it in the memory address counter.
モリ先頭アドレスを記憶する複数の記憶手段と、前記記
憶手段の出力を選択するセレクタと、1ブロックのDM
A転送が終了するたび順次加算していくカウンタと、前
記カウンタの出力をデコードして前記セレクタを選択す
る選択信号を出力するデコーダを具備し、先行して実行
されているDMA転送が終了した後、前記複数の記憶手
段に記憶されたメモリ先頭アドレスを前記メモリアドレ
スカウンタに順に設定するDMA装置。6. A plurality of storage means for storing a memory start address of the transfer block, a selector for selecting an output of the storage means, and a DM for one block.
After the A transfer is completed, a counter is sequentially added and a decoder for decoding the output of the counter and outputting a selection signal for selecting the selector is provided. A DMA device that sequentially sets the memory start addresses stored in the plurality of storage means in the memory address counter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8006595A JPH08278938A (en) | 1995-04-05 | 1995-04-05 | Dma device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8006595A JPH08278938A (en) | 1995-04-05 | 1995-04-05 | Dma device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08278938A true JPH08278938A (en) | 1996-10-22 |
Family
ID=13707836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8006595A Pending JPH08278938A (en) | 1995-04-05 | 1995-04-05 | Dma device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08278938A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000315186A (en) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | Semiconductor device |
JP2009223909A (en) * | 1998-06-08 | 2009-10-01 | St Microelectron Inc | Method and apparatus for controlling input and output process of memory unit via jtag port |
US7603489B2 (en) | 2006-05-19 | 2009-10-13 | Nec Electronics Corporation | Direct memory access controller including first and second transfer setting registers |
-
1995
- 1995-04-05 JP JP8006595A patent/JPH08278938A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009223909A (en) * | 1998-06-08 | 2009-10-01 | St Microelectron Inc | Method and apparatus for controlling input and output process of memory unit via jtag port |
JP4527181B2 (en) * | 1998-06-08 | 2010-08-18 | エスティーマイクロエレクトロニクス,インコーポレイテッド | Method and apparatus for controlling input / output processing of a memory unit via a JTAG port |
JP2000315186A (en) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | Semiconductor device |
US7603489B2 (en) | 2006-05-19 | 2009-10-13 | Nec Electronics Corporation | Direct memory access controller including first and second transfer setting registers |
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