JPH08272770A - Microcontroller development system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a microcontroller development system(MDS) which can reduce a manufacturing cost by simplification. SOLUTION: A MDS block 14 which executes up/down load, a breakpoint, and a single step has a register part which stores external data by a parallel port 70 and data by memory 20 and 30, a trap instruction generation part which is provided between the register part and the microcontroller 12 and sends a vectored highest priority interrupt signal through a program data bus of the microcontroller 12 when development relation data is inputted and a mode switch part which connects each bus of the memory 20 and 30 to the microcontroller 12 or the register part in response to a selection signal that goes through a control bus of the microcontroller 12. An MDS function is carried out by using a trap instruction language which is an software interrupt, and one-chip MDS which makes the port 70 an interface with a personal computer is realized.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、プログラムデバッ
グ及びエミュレーション機能のためにマイクロコントロ
ーラ等のデータプロセッサと関連して使用されるマイク
ロコントローラディベロップメントシステム（microcon
troller development system；ＭＤＳ）に関する。FIELD OF THE INVENTION The present invention relates to a microcontroller development system used in conjunction with a data processor such as a microcontroller for program debug and emulation functions.
troller development system (MDS).

【０００２】[0002]

【従来の技術】一般にＭＤＳは、ハードウエア及びソフ
トウエアのデバッグ(debug) をアシストするためにマイ
クロコントローラ等のデータプロセッサと関連して使用
される。このようなＭＤＳの典型的な機能は、ブレーク
ポイントの挿入及びブレークポイントに対する応答、試
験のためにデータプロセッサの動作を停止させ、必要に
応じて各種システムレジスタ等の内容を変更及びソフト
ウエア実行をトレーシング(tracing) するものである。MDSs are commonly used in conjunction with data processors such as microcontrollers to assist in the debugging of hardware and software. Typical functions of such an MDS include insertion of a breakpoint, response to the breakpoint, stopping the operation of the data processor for testing, changing the contents of various system registers, etc. and executing software as necessary. It is something that is traced.

【０００３】ＭＤＳは、ソフトウエア及びハードウエア
を有し、初期にプログラムメモリへプログラムデータを
ダウンロードし、これにより、データプロセッサがロー
ドされたデータをフェッチしてプログラム実行を開始す
る。また、このＭＤＳは、データプロセッサの実行する
プログラムをデバッグするために、使用者からの外部命
令に応答してブレークポイントを指定し、必要に応じて
シングルステップモードへデータプロセッサをセットす
る。このような動作を遂行するために、ＭＤＳのソフト
ウエアは、ハードウエアを制御するホスト(host)と、ア
センブリ言語を機械語に変換するアセンブラ(assemble
r) とに分けられており、そしてＭＤＳのハードウエア
は、データプロセッサ内の中央処理装置を制御するユニ
ットと、中央処理装置の状態を監視するユニットとに分
けられている。The MDS has software and hardware, and initially downloads program data into a program memory, whereby the data processor fetches the loaded data and starts program execution. In addition, this MDS specifies a breakpoint in response to an external instruction from the user and sets the data processor to the single step mode as needed in order to debug the program executed by the data processor. In order to perform such an operation, the software of the MDS includes a host that controls the hardware and an assembler that converts the assembly language into a machine language.
r) and the hardware of the MDS is divided into a unit that controls the central processing unit in the data processor and a unit that monitors the status of the central processing unit.

【０００４】[0004]

【発明が解決しようとする課題】上記のようなＭＤＳ
は、デバッグの対象になるデータプロセッサとは相互に
分離されているのが普通である。即ち、例えばマイクロ
コントローラはＭＤＳの機能に合わせて設計されるもの
ではないから、ＭＤＳの機能を実施するためのＭＤＳの
ハードウエアはマイクロコントローラ外部に別途設置し
なければならない。従ってＭＤＳは、特定のインタフェ
ースポートを介してマイクロコントローラと接続される
ので、その制限内の信号を使用してＭＤＳの機能を実施
しなければならないことになる。このため、ハードウエ
ア構成が複雑になり、パフォーマンスも低くなる。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
Is usually isolated from the data processor being debugged. That is, for example, since the microcontroller is not designed according to the function of MDS, the hardware of MDS for implementing the function of MDS must be separately installed outside the microcontroller. Therefore, since the MDS is connected to the microcontroller via a specific interface port, signals within its limits must be used to perform the functions of the MDS. Therefore, the hardware configuration becomes complicated and the performance becomes low.

【０００５】もし、ハードウエア構成を簡素化すること
ができれば、データプロセッサの数十〜数百倍の価格に
もなるＭＤＳの製作コストを削減させられるが、この簡
素化のためには、マイクロコントローラ等のデータプロ
セッサをＭＤＳの機能を考慮した設計としなければなら
ない。If the hardware structure can be simplified, the manufacturing cost of the MDS, which is several tens to several hundred times as much as the price of the data processor, can be reduced. For this simplification, a microcontroller is used. The data processor such as the above must be designed in consideration of the function of the MDS.

【０００６】このような従来技術に鑑みて本発明では、
開発（ディベロップメント）支援機能実施に要求される
ハードウエア構成を簡素化したデータプロセッサ用のデ
ィベロップメント装置を提供する。In view of such a conventional technique, the present invention is
(EN) Provided is a development device for a data processor, which has a simplified hardware configuration required to implement a development (development) support function.

【０００７】[0007]

【課題を解決するための手段】本発明によれば、データ
プロセッサのメモリコントロールブロックとＭＤＳとの
インタフェースを適合させてデータプロセッサの命令語
を利用してＭＤＳの機能を実施可能にし、該ＭＤＳのハ
ードウエアをデータプロセッサと共に１チップ内に組み
込むようにする。According to the present invention, the interface between the memory control block of the data processor and the MDS is adapted so that the command of the data processor can be utilized to implement the function of the MDS. The hardware is integrated with the data processor in one chip.

【０００８】このために本発明では、データプロセッサ
に関連したソフトウエア及びハードウエアのデバッグ支
援をインタフェース用の並列ポートを通じて行うための
ディベロップメント装置として、コントロールバス及び
データバスにより前記並列ポートと接続され、外部から
該並列ポートに印加される外部データ及びデータプロセ
ッサのメモリから提供されるデータを貯蔵するためのレ
ジスタ部と、このレジスタ部と前記データプロセッサと
の間に設けられ、前記レジスタ部内に貯蔵された外部デ
ータがディベロップメント関連データの場合には前記デ
ータプロセッサのプログラムデータバスを通じてベクト
ル最優先割込信号を送出するトラップ命令発生部と、前
記データプロセッサのコントロールバスを通じて提供さ
れる選択信号に応答して前記メモリのアドレスバス、コ
ントロールバス、及びデータバスを前記データプロセッ
サ又は前記レジスタ部と接続させるモードスイッチ部
と、を有してなり、これらレジスタ部、トラップ命令発
生部、及びモードスイッチ部が前記データプロセッサと
同じチップ内に設けられることを特徴とするディベロッ
プメント装置を提供する。Therefore, in the present invention, as a development device for performing debug support of software and hardware related to a data processor through a parallel port for an interface, the development device is connected to the parallel port by a control bus and a data bus. A register unit for storing external data applied from the outside to the parallel port and data provided from the memory of the data processor, and provided between the register unit and the data processor and stored in the register unit. When the generated external data is development-related data, a trap instruction generator that sends out a vector highest priority interrupt signal through the program data bus of the data processor and a selection signal provided through the control bus of the data processor. And a mode switch unit for connecting an address bus, a control bus, and a data bus of the memory to the data processor or the register unit, and the register unit, the trap instruction generation unit, and the mode switch unit. A development device provided in the same chip as the data processor.

【０００９】[0009]

【発明の実施の形態】以下、本発明によるＭＤＳ装置の
実施形態について添付の図面を参照し説明する。但し、
当該技術分野における通常の知識を有する者ならば、本
発明がこれに限られる訳ではないことを理解できるであ
ろう。尚、既によく知られているものについては適宜説
明を省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of an MDS device according to the present invention will be described below with reference to the accompanying drawings. However,
One of ordinary skill in the art will understand that the invention is not so limited. Note that description of well-known elements will be appropriately omitted.

【００１０】ここで使用する“デバッグ”は当然なが
ら、診断モードでプログラム内のエラーを探し出してこ
れを訂正する意味で、ダンプ（dump）及びトレーシング
を行うＭＤＳのソフトウエアによりデバッグ作業は遂行
される。また、“ＭＤＳ”は、データプロセッサに特定
の仕事を行わせるためにその処理内容を明確にしたプロ
グラムを作成するもので、そして、メモリブロックへの
ロードが必要な場合にメーカーの提供する各種開発支援
システムやソフトウエアを含むものである。The "debugging" used here is, of course, in the sense that the error in the program is searched for in the diagnostic mode and the error is corrected, and the debugging work is performed by the software of the MDS which performs the dump and the tracing. It In addition, "MDS" is to create a program that clarifies the processing contents in order to make the data processor perform a specific job, and various developments provided by the manufacturer when it is necessary to load the memory block. It includes support systems and software.

【００１１】図１に、マイクロコントローラと共に１チ
ップ内に組み込んだＭＤＳの全体的構成を示すブロック
図を示す。ワンチップ形ＭＤＳ１０は、マイクロコント
ローラも１チップ内に内蔵したもので、ＭＤＳの機能で
あるアップロード(up-loading)、ダウンロード(down-lo
ading)、ブレークポイント(break point) 、シングルス
テップ(single step) を実施するための回路を有してい
る。このワンチップ形ＭＤＳ１０には、アドレスバス、
データバス、コントロールバスを通じて、プログラム及
びデータをアクセスするためのプログラムメモリ２０及
びデータメモリ３０が接続される。そして更に、ワンチ
ップ形ＭＤＳ１０をリセットするためのリセット回路４
０、ワンチップ形ＭＤＳ１０にクロックを提供するため
のクロック発生回路５０、支援モードでワンチップ形Ｍ
ＤＳ１０と外部のパーソナルコンピュータとの間のイン
タフェースとなる並列ポート７０が接続される。インタ
フェースコネクタ６０は、プログラムに従ってマイクロ
コントローラがコントロールする対象になる外部デバイ
スとのインタフェースのために接続される。FIG. 1 is a block diagram showing the overall structure of an MDS incorporated in one chip together with a microcontroller. The one-chip type MDS10 has a built-in microcontroller in one chip, and the functions of MDS are uploading (up-loading) and downloading (down-lo).
It has a circuit for performing ading, a breakpoint, and a single step. This one-chip type MDS10 has an address bus,
A program memory 20 and a data memory 30 for accessing a program and data are connected via a data bus and a control bus. Further, a reset circuit 4 for resetting the one-chip type MDS10
0, clock generation circuit 50 for providing clock to one-chip MDS 10, one-chip M in support mode
A parallel port 70 that serves as an interface between the DS 10 and an external personal computer is connected. The interface connector 60 is connected to interface with an external device controlled by the microcontroller according to a program.

【００１２】この図１に示すワンチップ形ＭＤＳ１０で
は、マイクロコントローラのメモリコントロールブロッ
クとＭＤＳとが適合したインタフェースをもっており、
マイクロコントローラの命令語を利用してＭＤＳの機能
を実施できる。このためにＭＤＳのハードウエアは、マ
イクロコントローラと共に１チップ内に組み込まれてい
る。この例で用いているデータプロセッサとしてのマイ
クロコントローラには、例えば“ＳＡＭ１６”等のマイ
クロプロセッサを用いることができる。In the one-chip type MDS 10 shown in FIG. 1, the memory control block of the microcontroller and the MDS have compatible interfaces.
The command of the microcontroller can be used to implement the function of MDS. For this reason, the MDS hardware is incorporated in one chip together with the microcontroller. A microprocessor such as "SAM16" can be used for the microcontroller as the data processor used in this example.

【００１３】尚、ダウンロードは、パーソナルコンピュ
ータ等からＭＤＳを通じてプログラムやデータファイル
をメモリ２０，３０へロードする作業、アップロード
は、メモリ２０，３０にダウンロードしたプログラムや
データファイルをパーソナルコンピュータ等へロードす
る作業のことである。また、ブレークポイントは、ＭＤ
Ｓの機能を遂行するときのデバッグ中にモニタルーチン
により中断されるプログラムの位置を示す。そして、シ
ングルステップは、使用者のデバッグ作業を容易にする
ために設定される機能で、ＭＤＳは、マイクロコントロ
ーラへシングルステップ命令を提供し、一度に１つの命
令語をマイクロコントローラに実行させることができ
る。Note that downloading is a task of loading a program or data file from the personal computer or the like to the memories 20 and 30 through MDS, and uploading is a task of loading the program or data file downloaded to the memory 20 or 30 to the personal computer or the like. That is. The break point is MD
The position of the program interrupted by the monitor routine during debugging when performing the S function. The single step is a function set to facilitate the user's debugging work, and the MDS can provide a single step instruction to the microcontroller to cause the microcontroller to execute one instruction word at a time. it can.

【００１４】図２には、ワンチップ形ＭＤＳ１０のより
詳細な構成を示してある。このワンチップ形ＭＤＳ１０
は、マイクロコントローラ１２及びＭＤＳブロック１４
から構成される。マイクロコントローラ１２は、インタ
フェースコネクタ６０と接続しており、また、アドレス
バス(ADDRESS BUS) 、データバス(DATA BUS)、コントロ
ールバス(CONTROL BUS) 、内部プログラムデータバス(I
NTERNAL PROGRAM DATABUS) 、及びプログラムカウント
値信号ラインＬ１によりＭＤＳブロック１４へ接続され
る。ＭＤＳブロック１４は、入力データバス、コントロ
ールバス、及び出力データバスを介して並列ポート７０
と接続され、また、メモリアドレスバス、メモリデータ
バス、及びメモリコントロールバスによりメモリ２０，
３０へ接続される。FIG. 2 shows a more detailed structure of the one-chip type MDS 10. This one-chip type MDS10
Is a microcontroller 12 and an MDS block 14
Consists of The microcontroller 12 is connected to the interface connector 60, and also includes an address bus (ADDRESS BUS), a data bus (DATA BUS), a control bus (CONTROL BUS), and an internal program data bus (I
NTERNAL PROGRAM DATABUS) and the program count value signal line L1 to connect to the MDS block 14. The MDS block 14 has a parallel port 70 via an input data bus, a control bus, and an output data bus.
Is connected to the memory 20 by a memory address bus, a memory data bus, and a memory control bus.
Connected to 30.

【００１５】このＭＤＳブロック１４の詳細回路につい
て図３にブロック図で示している。第１レジスタ１４
０、第２レジスタ１４１、第３レジスタ１４２からなる
レジスタ部１００は、入力データバス、コントロールバ
ス、及び出力データバスにより並列ポート７０に接続さ
れ、外部から該並列ポート７０へ印加される外部データ
及びマイクロコントローラ１２のメモリ２０，３０から
提供されるデータを貯蔵する機能を担当する。トラップ
命令発生部１４３は、レジスタ部１００とマイクロコン
トローラ１２との間に設けられ、レジスタ部１００内に
貯蔵された外部データがディベロップメント関連データ
である場合にディベロップメント支援機能をマイクロコ
ントローラ１２で遂行するために、内部プログラムデー
タバスを通じてベクトル最優先割込信号を発生する役割
を、支援モードの間に遂行する。第１バッファ１４４、
第２バッファ１４５、及び第３バッファ１４６からなる
モードスイッチ部１１０は、マイクロコントローラ１２
のコントロールバスを通じて提供される選択信号に応答
して、メモリ２０，３０のメモリアドレスバス、メモリ
コントロールバス、メモリデータバスをマイクロコント
ローラ１２或いはレジスタ部１００のいずれかと接続さ
せるスイッチ機能を担当する。A detailed circuit of the MDS block 14 is shown in a block diagram in FIG. First register 14
The register unit 100 including 0, the second register 141, and the third register 142 is connected to the parallel port 70 by an input data bus, a control bus, and an output data bus, and external data applied to the parallel port 70 from the outside and It is in charge of the function of storing data provided from the memories 20 and 30 of the microcontroller 12. The trap instruction generator 143 is provided between the register unit 100 and the microcontroller 12, and performs the development support function by the microcontroller 12 when the external data stored in the register unit 100 is development-related data. In order to do so, the role of generating a vector highest priority interrupt signal through the internal program data bus is performed during the support mode. The first buffer 144,
The mode switch unit 110 including the second buffer 145 and the third buffer 146 includes the microcontroller 12
In response to a selection signal provided through the control bus, the switch function connects the memory address bus, the memory control bus, and the memory data bus of the memories 20 and 30 to either the microcontroller 12 or the register unit 100.

【００１６】ダウンロード時の外部データは、並列ポー
ト７０を通じて入力データバスに提供される。これを第
２レジスタ１４１が受信して貯蔵した後、第３レジスタ
１４２と接続されたデータバスへ送出する。このデータ
バスに外部データが送出されるとき、マイクロコントロ
ーラ１２は、第１レジスタ１４０からの信号を受けたト
ラップ命令発生部１４３によりハードウエア的ストップ
状態とされる。従ってこの場合、マイクロコントローラ
１２のコントロールバスを通じて印加される選択信号
は、メモリ２０，３０のアドレスバス、コントロールバ
ス、及びデータバスを第２レジスタ１４１及び第３レジ
スタ１４２のアドレスバス、コントロールバス、及びデ
ータバスへそれぞれ接続する論理レベルとして提供され
る。これにより外部データは、第３バッファ１４６の入
力端Ａを経てメモリデータバスへ送出され、メモリ２
０，３０の指定アドレスに書込まれる。メモリ２０，３
０にロードされたデータは、アップロードで第３バッフ
ァ１４６を通じ読出されて第３レジスタ１４２に貯蔵さ
れた後、該第３レジスタ１４２の出力データバスを経て
並列ポート７０に提供される。このように、使用者用初
期プログラムとＭＤＳプログラムをメモリ２０，３０に
ダウンロードするためにハードウエアストップが利用さ
れる。External data at the time of download is provided to the input data bus through the parallel port 70. The second register 141 receives and stores this, and then sends it to the data bus connected to the third register 142. When external data is sent to this data bus, the microcontroller 12 is brought into a hardware stop state by the trap instruction generator 143 which receives the signal from the first register 140. Therefore, in this case, the selection signal applied through the control bus of the microcontroller 12 causes the address bus, the control bus, and the data bus of the memories 20, 30 to be the address bus, the control bus, and the address bus of the second register 141 and the third register 142. It is provided as a logic level that connects to the data bus respectively. As a result, the external data is sent to the memory data bus via the input terminal A of the third buffer 146, and the memory 2
It is written to the specified address of 0 and 30. Memory 20, 3
The data loaded to 0 is read through the third buffer 146 by uploading, stored in the third register 142, and then provided to the parallel port 70 via the output data bus of the third register 142. In this way, the hardware stop is used to download the user initial program and the MDS program into the memories 20 and 30.

【００１７】一方、シングルステップ及びブレークポイ
ントの機能も、トラップ命令発生部１４３が該当割込信
号を出力することにより実行される。On the other hand, the functions of single step and breakpoint are also executed by the trap instruction generator 143 outputting the corresponding interrupt signal.

【００１８】ＭＤＳブロック１４とメモリ２０，３０と
の間のデータインタフェースが完了すると、ＭＤＳブロ
ック１４は、トラップ命令発生部１４３によりストップ
を解除する。これに応じて選択信号の論理レベルが反転
し、メモリ２０，３０のメモリアドレスバス、メモリコ
ントロールバス、及びメモリデータバスがマイクロコン
トローラ１２のアドレスバス、コントロールバス、及び
データバスとそれぞれ接続されるので、マイクロコント
ローラ１２がメモリ２０，３０とのデータインタフェー
スを構築する。When the data interface between the MDS block 14 and the memories 20 and 30 is completed, the MDS block 14 releases the stop by the trap instruction generator 143. In response to this, the logic level of the selection signal is inverted, and the memory address bus, memory control bus, and memory data bus of the memories 20, 30 are connected to the address bus, control bus, and data bus of the microcontroller 12, respectively. The microcontroller 12 builds a data interface with the memories 20 and 30.

【００１９】このように、レジスタ部１００、トラップ
命令発生部１４３、及びモードスイッチ部１１０を有す
るＭＤＳブロック１４は、ハードウエア構成を追加する
ことなくマイクロコントローラ１２との１チップ構成に
でき、マイクロコントローラ１２の命令語を利用してＭ
ＤＳブロック１４によるＭＤＳの機能を実行することが
できる。As described above, the MDS block 14 having the register unit 100, the trap instruction generation unit 143, and the mode switch unit 110 can be configured as one chip with the microcontroller 12 without adding any hardware configuration. M using 12 command words
The function of MDS by the DS block 14 can be executed.

【００２０】図４は、トラップ命令発生部１４３の具体
的回路例を示す。即ち、ＭＤＳの機能に属するブレーク
ポイント及びシングルステップについての割込信号がト
ラップ命令発生部１４３により出力されることを、より
具体的に理解できる。FIG. 4 shows a concrete circuit example of the trap instruction generator 143. That is, it can be more specifically understood that the interrupt signal for the breakpoint and the single step belonging to the MDS function is output by the trap instruction generation unit 143.

【００２１】ＡＮＤゲート４０１は、システムクロック
信号ＳＣＬＫを２分周した第１クロック信号ＣＬＫ１、
命令語をフェッチできるか否かを示すフェッチエネーブ
ル信号ＮＢＡＳＥ、シングルステップエネーブル信号Ｓ
ＳＯＮ、そして、ブレークポイント又はシングルステッ
プがアクティブになっているか否かを示す信号ＢＰＷＡ
ＫＥの反転信号を受信してＡＮＤ演算する。このＡＮＤ
ゲート４０１の出力は、Ｄ形フリップフロップ４０５の
データ入力端Ｄに印加される。フリップフロップ４０５
のクロック端ＣＫには、システムクロック信号ＳＣＬＫ
がインバータ４０２で反転されて印加される。そして、
リセット信号ＲＥＳＥＴとＡＮＤゲート４０４の反転出
力をＡＮＤ演算するＡＮＤゲート４０３の出力が、フリ
ップフロップ４０５のリセット端ＲＮに印加されてい
る。該フリップフロップ４０５は、クロック端ＣＫに印
加されるシステムクロック信号ＳＣＬＫに応答してデー
タ入力端Ｄの信号を出力端Ｑへラッチ出力する。この出
力は、ＯＲゲート４０８の一入力とされると共に、ＡＮ
Ｄゲート４０４の３入力中の一入力とされる。The AND gate 401 has a first clock signal CLK1 obtained by dividing the system clock signal SCLK by two,
Fetch enable signal NBASE indicating whether the instruction word can be fetched, single step enable signal S
SON and signal BPWA indicating whether breakpoint or single step is active
The inverted signal of KE is received and ANDed. This AND
The output of the gate 401 is applied to the data input terminal D of the D flip-flop 405. Flip-flop 405
Of the system clock signal SCLK
Is inverted by the inverter 402 and applied. And
The output of the AND gate 403 which performs the AND operation of the reset signal RESET and the inverted output of the AND gate 404 is applied to the reset terminal RN of the flip-flop 405. The flip-flop 405 latches the signal from the data input terminal D to the output terminal Q in response to the system clock signal SCLK applied to the clock terminal CK. This output is used as one input of the OR gate 408 and is connected to AN
It is one of the three inputs of the D gate 404.

【００２２】ＯＲゲート４０８のもう一方の入力は、Ａ
ＮＤゲート４０７の出力になっている。このＡＮＤゲー
ト４０７は、比較器４０６の出力、フェッチエネーブル
信号ＮＢＡＳＥ、信号ＢＰＷＡＫＥの反転信号、ブレー
クポイントエネーブル信号ＢＰＯＮを４入力としてい
る。比較器４０６は、ブレークポイントアドレス信号Ｂ
ＰＡ及びプログラムカウント値信号ラインＬ１の信号を
比較してその結果を出力する。The other input of OR gate 408 is A
It is the output of the ND gate 407. The AND gate 407 has four inputs: the output of the comparator 406, the fetch enable signal NBASE, the inverted signal of the signal BPWAKE, and the break point enable signal BPON. The comparator 406 outputs the breakpoint address signal B
The signals of PA and the program count value signal line L1 are compared and the result is output.

【００２３】シングルステップエネーブル信号ＳＳＯＮ
及びブレークポイントエネーブル信号ＢＰＯＮは、図３
に示した第１レジスタ１４０から出力され、ブレークポ
イントアドレス信号ＢＰＡは第２レジスタ１４１から出
力される。また、第１クロック信号ＣＬＫ１及びシステ
ムクロック信号ＳＣＬＫは、図１に示したクロック発生
回路５０から出力され、リセット信号ＲＥＳＥＴは、図
１に示したリセット回路４０から出力される。そして、
プログラムカウント値ラインＬ１の信号は、マイクロコ
ントローラ１２から出力されるプログラムカウンタの値
である。残りの信号は、マイクロコントローラ１２のコ
ントロールバスを通じて出力される。Single-step enable signal SSON
The break point enable signal BPON is shown in FIG.
And the breakpoint address signal BPA is output from the second register 141. The first clock signal CLK1 and the system clock signal SCLK are output from the clock generation circuit 50 shown in FIG. 1, and the reset signal RESET is output from the reset circuit 40 shown in FIG. And
The signal on the program count value line L1 is the value of the program counter output from the microcontroller 12. The remaining signals are output through the control bus of the microcontroller 12.

【００２４】ＯＲゲート４０８の出力は、マルチプレク
サ４０９の選択端Ｓに印加される。本実施形態では、こ
の選択端Ｓの信号が論理“ハイ”レベルで提供される場
合に入力端Ａの信号が出力端を通じて内部プログラムデ
ータバスへ送出されるようになっている。反対に選択端
Ｓの信号が論理“ロウ”レベルで提供される場合には、
入力端Ｂの信号が内部プログラムデータバスへ送出され
る。即ち、ブレークポイントやシングルステップの実行
であれば、そのときメモリデータバスを通じてフェッチ
される命令語はマルチプレクサ４０９により遮断されて
ソフトウエア命令語のトラップ命令語に置き替えられ、
マイクロコントローラ１２は、ＭＤＳプログラムルーチ
ンを実行するようになる。The output of the OR gate 408 is applied to the selection terminal S of the multiplexer 409. In this embodiment, when the signal at the selection terminal S is provided at a logic "high" level, the signal at the input terminal A is sent to the internal program data bus through the output terminal. On the contrary, when the signal of the selection terminal S is provided at the logic "low" level,
The signal at the input terminal B is sent to the internal program data bus. That is, in the case of execution of a breakpoint or a single step, the instruction word fetched through the memory data bus at that time is blocked by the multiplexer 409 and replaced with the trap instruction word of the software instruction word,
The microcontroller 12 will now execute the MDS program routine.

【００２５】ブレークポイントやシングルステップのよ
うなＭＤＳ用ソフトウエア割込のベクトルは優先順位の
１番高いベクトルである。ＭＤＳプログラムはマイクロ
コントローラ１２の割込を利用して実行され、ＭＤＳプ
ログラムの実行完了後に、マイクロコントローラ１２は
元のユーザプログラムを実行する。The MDS software interrupt vector such as a breakpoint or a single step is the vector having the highest priority. The MDS program is executed by using the interrupt of the microcontroller 12, and after the completion of the execution of the MDS program, the microcontroller 12 executes the original user program.

【００２６】[0026]

【発明の効果】本発明によれば、簡単な構成にてＭＤＳ
が実現され、従来にあったハードウエアの複雑性による
問題を解決し、ＭＤＳの製造コストを低減させ得る。According to the present invention, the MDS has a simple structure.
It is possible to solve the problem due to the complexity of the conventional hardware and reduce the manufacturing cost of the MDS.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明によるワンチップ形ＭＤＳの全体構成を
示すブロック図。FIG. 1 is a block diagram showing the overall configuration of a one-chip MDS according to the present invention.

【図２】図１に示したワンチップ形ＭＤＳの詳細を示す
ブロック図。FIG. 2 is a block diagram showing details of the one-chip MDS shown in FIG.

【図３】図２中のＭＤＳブロックの具体的構成例を示す
ブロック図。3 is a block diagram showing a specific configuration example of an MDS block in FIG.

【図４】図３中のトラップ命令発生部の回路例を示す回
路図。FIG. 4 is a circuit diagram showing a circuit example of a trap instruction generator in FIG.

【符号の説明】[Explanation of symbols]

１０ ワンチップ形ＭＤＳ １２ マイクロコントローラ １４ ＭＤＳブロック ２０ プログラムメモリ ３０ データメモリ ４０ リセット回路 ５０ クロック発生回路 ６０ インタフェースコネクタ ７０ 並列ポート １００ レジスタ部 １１０ モードスイッチ部 １４３ トラップ命令発生部 10 One-Chip MDS 12 Microcontroller 14 MDS Block 20 Program Memory 30 Data Memory 40 Reset Circuit 50 Clock Generation Circuit 60 Interface Connector 70 Parallel Port 100 Register Section 110 Mode Switch Section 143 Trap Command Generation Section

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 データプロセッサに関連したソフトウエ
ア及びハードウエアのデバッグ支援をインタフェース用
の並列ポートを通じて行うためのディベロップメント装
置であって、 コントロールバス及びデータバスにより前記並列ポート
と接続され、外部から該並列ポートに印加される外部デ
ータ及びデータプロセッサのメモリから提供されるデー
タを貯蔵するためのレジスタ部と、このレジスタ部と前
記データプロセッサとの間に設けられ、前記レジスタ部
内に貯蔵された外部データがディベロップメント関連デ
ータの場合には前記データプロセッサのプログラムデー
タバスを通じてベクトル最優先割込信号を送出するトラ
ップ命令発生部と、前記データプロセッサのコントロー
ルバスを通じて提供される選択信号に応答して前記メモ
リのアドレスバス、コントロールバス、及びデータバス
を前記データプロセッサ又は前記レジスタ部と接続させ
るモードスイッチ部と、を有してなり、これらレジスタ
部、トラップ命令発生部、及びモードスイッチ部が前記
データプロセッサと同じチップ内に設けられることを特
徴とするディベロップメント装置。1. A development device for performing debugging support of software and hardware related to a data processor through a parallel port for an interface, which is connected to the parallel port by a control bus and a data bus and is externally connected. A register unit for storing external data applied to the parallel port and data provided from the memory of the data processor, and an external unit provided between the register unit and the data processor and stored in the register unit. When the data is development-related data, a trap instruction generator that sends a vector highest priority interrupt signal through the program data bus of the data processor, and the trap signal in response to a selection signal provided through the control bus of the data processor. Of memory A mode switch unit for connecting a dress bus, a control bus, and a data bus to the data processor or the register unit, and the register unit, the trap instruction generating unit, and the mode switch unit are the same as the data processor. A development device characterized by being provided in a chip. 【請求項２】 レジスタ部は、３つのレジスタを用いて
構成される請求項１記載のディベロップメント装置。2. The development device according to claim 1, wherein the register unit is configured by using three registers. 【請求項３】 トラップ命令発生部は、多数の論理素子
とこれら論理素子による演算結果に基づき制御されるマ
ルチプレクサを用いて構成される請求項１又は請求項２
記載のディベロップメント装置。3. The trap instruction generation unit is configured by using a large number of logic elements and a multiplexer controlled based on a calculation result by these logic elements.
The described development device. 【請求項４】 モードスイッチ部は、３つのバッファを
用いて構成される請求項１〜３のいずれか１項に記載の
ディベロップメント装置。4. The development device according to claim 1, wherein the mode switch unit is configured by using three buffers. 【請求項５】 アップローディング、ダウンローディン
グ、ブレークポイント、及びシングルステップを実施す
る回路がマイクロコントローラとの１チップ内に内蔵さ
れてワンチップ形マイクロコントローラディベロップメ
ントシステムとされ、パーソナルコンピュータと並列ポ
ートを利用してインタフェースするよになっていること
を特徴とするマイクロコントローラディベロップメント
システム。5. A circuit for executing uploading, downloading, breakpoint, and single step is built in one chip together with a microcontroller to form a one-chip type microcontroller development system, which includes a personal computer and a parallel port. A microcontroller development system characterized by being interfaced by utilizing it. 【請求項６】 マイクロコントローラのメモリコントロ
ールブロックとマイクロコントローラディベロップメン
トシステムとのインタフェースを適合させ、マイクロコ
ントローラの命令語を利用してマイクロコントローラデ
ィベロップメントシステムの機能を実施可能にして、マ
イクロコントローラディベロップメントシステムのハー
ドウエアをマイクロコントローラのチップ内に組み込ん
だことを特徴とするマイクロコントローラディベロップ
メントシステム。6. The microcontroller development system is adapted so that the interface between the memory control block of the microcontroller and the microcontroller development system is adapted to enable the functions of the microcontroller development system to be implemented by using the instruction word of the microcontroller. A microcontroller development system characterized by incorporating system hardware in a microcontroller chip.