JPH08272681A - 命令レベルで再構成可能なキャッシュを有するマイクロプロセッサー - Google Patents
命令レベルで再構成可能なキャッシュを有するマイクロプロセッサーInfo
- Publication number
- JPH08272681A JPH08272681A JP8017299A JP1729996A JPH08272681A JP H08272681 A JPH08272681 A JP H08272681A JP 8017299 A JP8017299 A JP 8017299A JP 1729996 A JP1729996 A JP 1729996A JP H08272681 A JPH08272681 A JP H08272681A
- Authority
- JP
- Japan
- Prior art keywords
- cache
- data
- instruction
- microprocessor
- operand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013519 translation Methods 0.000 claims abstract description 6
- 238000012545 processing Methods 0.000 abstract description 5
- 230000015654 memory Effects 0.000 description 19
- 238000000034 method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 命令レベルで再構成可能なキャッシュを有す
るマイクロプロセッサーを提供する。 【解決手段】 本発明のマイクロプロセッサーは、高速
信号処理演算を実行するための積和演算ユニット（ＭＡ
Ｕ）３０５を含む。積和演算（ＭＡＣ）命令が実行され
るときには、第一及び第二のキャッシュ３０１、３０２
は、第一及び第二のオペランド（ｘ，ｙ）を、直接ＭＡ
Ｕに供給する。通常の命令が実行されるときには、前記
第一及び第二のキャッシュのいずれかからデータを選択
するマルチプレクサ３１０、３１１が含まれている。デ
ータのキャッシュへの書き込みを制御するための、付加
的な「再構成」ビット４４及び「ウエイ」ビット４３を
含む、ページテーブルエントリ（図４）を有する変換索
引バッファが含まれる。かくして、本発明のマイクロプ
ロセッサーは、複数のオペランドに同時にアクセスする
ように、従来のセットアソシエイティブ（セット連想付
け）キャッシュを用い得るのである。
るマイクロプロセッサーを提供する。 【解決手段】 本発明のマイクロプロセッサーは、高速
信号処理演算を実行するための積和演算ユニット（ＭＡ
Ｕ）３０５を含む。積和演算（ＭＡＣ）命令が実行され
るときには、第一及び第二のキャッシュ３０１、３０２
は、第一及び第二のオペランド（ｘ，ｙ）を、直接ＭＡ
Ｕに供給する。通常の命令が実行されるときには、前記
第一及び第二のキャッシュのいずれかからデータを選択
するマルチプレクサ３１０、３１１が含まれている。デ
ータのキャッシュへの書き込みを制御するための、付加
的な「再構成」ビット４４及び「ウエイ」ビット４３を
含む、ページテーブルエントリ（図４）を有する変換索
引バッファが含まれる。かくして、本発明のマイクロプ
ロセッサーは、複数のオペランドに同時にアクセスする
ように、従来のセットアソシエイティブ（セット連想付
け）キャッシュを用い得るのである。
Description
【０００１】
【発明の属する技術分野】本発明は、増大したバンド幅
での演算に備える、セットアソシエイティブ（セット連
想付け）キャッシュを再構成する手段を有する、マイク
ロプロセッサーに関する。
での演算に備える、セットアソシエイティブ（セット連
想付け）キャッシュを再構成する手段を有する、マイク
ロプロセッサーに関する。
【０００２】
【従来の技術】多くの従来のマイクロプロセッサーは、
多重ポートを持つレジスタファイルを有しており、それ
故、各サイクル毎に、レジスタに含まれた２つのオペラ
ンドを実行ユニット（ＥＵ）に提供することが可能であ
る。レジスタファイルは、同じ集積回路上に、算術論理
（演算）ユニット（ＡＬＵ）として含まれており、望み
のデータを提供する非常に速い手段である。例えば、図
１を参照するに、典型的な先行技術におけるマイクロプ
ロセッサー１００は、第一のレジスタファイル１０２に
第一のアドレス（アドレス０）を、さらに、第二のレジ
スタファイル１０３に第二のアドレス（アドレス１）を
供給する命令レジスタ１０１を含んでいる。レジスタフ
ァイル１０２及び１０３は、例示的には、各３２ビット
の３２エントリを有している。第一のレジスタファイル
１０２は、第一のオペランドレジスタ１０４に第一のオ
ペランドを供給し、第二のレジスタファイル１０３は、
第二のオペランドレジスタ１０５に第二のオペランドを
供給している。レジスタ１０４及び１０５は、算術論理
（演算）ユニット（ＡＬＵ）１０６に第一及び第二のオ
ペランドを供給しており、この算術論理（演算）ユニッ
ト（ＡＬＵ）１０６は、例示的には、積和演算（ＭＡ
Ｃ）を含む様々な算術演算を実行しうる。その結果は、
結果レジスタ１０７に保存され、線１０８を経由して、
レジスタファイルに再び書き込まれうる。選択的な実施
例においては、２つのファイル１０２、１０３の代わり
に、単一のデュアル（二重）ポートレジスタファイル
（示されていない）が、用いられている。その場合に
は、２つの読み出しポートが、レジスタファイル内の、
いずれかの２つのエントリへの同時アクセスを許すこと
になる。
多重ポートを持つレジスタファイルを有しており、それ
故、各サイクル毎に、レジスタに含まれた２つのオペラ
ンドを実行ユニット（ＥＵ）に提供することが可能であ
る。レジスタファイルは、同じ集積回路上に、算術論理
（演算）ユニット（ＡＬＵ）として含まれており、望み
のデータを提供する非常に速い手段である。例えば、図
１を参照するに、典型的な先行技術におけるマイクロプ
ロセッサー１００は、第一のレジスタファイル１０２に
第一のアドレス（アドレス０）を、さらに、第二のレジ
スタファイル１０３に第二のアドレス（アドレス１）を
供給する命令レジスタ１０１を含んでいる。レジスタフ
ァイル１０２及び１０３は、例示的には、各３２ビット
の３２エントリを有している。第一のレジスタファイル
１０２は、第一のオペランドレジスタ１０４に第一のオ
ペランドを供給し、第二のレジスタファイル１０３は、
第二のオペランドレジスタ１０５に第二のオペランドを
供給している。レジスタ１０４及び１０５は、算術論理
（演算）ユニット（ＡＬＵ）１０６に第一及び第二のオ
ペランドを供給しており、この算術論理（演算）ユニッ
ト（ＡＬＵ）１０６は、例示的には、積和演算（ＭＡ
Ｃ）を含む様々な算術演算を実行しうる。その結果は、
結果レジスタ１０７に保存され、線１０８を経由して、
レジスタファイルに再び書き込まれうる。選択的な実施
例においては、２つのファイル１０２、１０３の代わり
に、単一のデュアル（二重）ポートレジスタファイル
（示されていない）が、用いられている。その場合に
は、２つの読み出しポートが、レジスタファイル内の、
いずれかの２つのエントリへの同時アクセスを許すこと
になる。
【０００３】
【発明が解決しようとする課題】しかしながら、チップ
上のレジスタにないメモリに含まれている、２つのオペ
ランドを供給することが必要となる場合は、多くある。
その例としては、信号処理の基本的な原理の一つである
積和演算命令がある。２つのメモリオペランドは、利用
可能である場合には、典型的には、チップ上のデータキ
ャッシュに含まれているか、あるいは選択的には、マイ
クロプロセッサーチップへの外部キャッシュに含まれて
いる。いずれの場合においても、各サイクル毎に実行ユ
ニット（ＥＵ）へ２つのオペランドを供給するというこ
とは、データキャッシュをデュアル（二重）ポート化す
るということを意味しているのである。典型的な命令と
しては、ＭＡＣ ｘ，ｙ，ａ０ というものがある。こ
こで、ＭＡＣとは、積和演算という命令に対する簡略記
法であり、これにより特定される演算とは、ａ０＝ａ０
＋（ｘ*ｙ）となる。典型的には、ｘとｙは、メモリ内
の特定のアレイに属しており、ｘは係数アレイに、ｙは
データアレイに位置し得よう。
上のレジスタにないメモリに含まれている、２つのオペ
ランドを供給することが必要となる場合は、多くある。
その例としては、信号処理の基本的な原理の一つである
積和演算命令がある。２つのメモリオペランドは、利用
可能である場合には、典型的には、チップ上のデータキ
ャッシュに含まれているか、あるいは選択的には、マイ
クロプロセッサーチップへの外部キャッシュに含まれて
いる。いずれの場合においても、各サイクル毎に実行ユ
ニット（ＥＵ）へ２つのオペランドを供給するというこ
とは、データキャッシュをデュアル（二重）ポート化す
るということを意味しているのである。典型的な命令と
しては、ＭＡＣ ｘ，ｙ，ａ０ というものがある。こ
こで、ＭＡＣとは、積和演算という命令に対する簡略記
法であり、これにより特定される演算とは、ａ０＝ａ０
＋（ｘ*ｙ）となる。典型的には、ｘとｙは、メモリ内
の特定のアレイに属しており、ｘは係数アレイに、ｙは
データアレイに位置し得よう。
【０００４】図２を参照するに、チップ上のメモリの２
つのバンクを有しているマイクロプロセッサー２００の
例が示されている。命令レジスタ２０１は、キャッシュ
のバンク０（２０２）及びバンク１（２０３）に第一及
び第二のアドレス（アドレス０、アドレス１）を供給し
ており、ここで、例示的には、各バンクは、大きさとし
ては、１キロバイトとなることが考えられる。データ
は、書き込み線２１３を経由して、キャッシュに書き込
まれる。第一のオペランドは、バンク０（２０２）から
読み出され、マルチプレクサ２０４により選択される読
み出し出力である。それから、第一のオペランドは、オ
ペランドレジスタ１（２０５）へラッチ（一時保持）さ
れる。同様に、第二のオペランドは、バンク１（２０
３）から読み出され、マルチプレクサ２０６により選択
される読み出し出力である。それから、第二のオペラン
ドは、オペランドレジスタ２（２０７）へラッチ（一時
保持）される。選択的には、オペランドは、マルチプレ
クサ２０４及び２０６によって、外部メモリバス２１２
から選択されうる。さらに、オペランドは、オペランド
レジスタからＡＬＵ／ＭＡＣユニット２０８へ供給さ
れ、そこで、これらのオペランドは共に乗算がなされ、
経路２１４を経由してアキュムレータ（累算器）ファイ
ルからアクセスがなされた前の結果に加算される。その
結果は、結果レジスタ２０９へ供給され、アキュムレー
タ（累算器）ファイル２１０に保存される。このような
技術は、従来のマイクロプロセッサーアーキテクチャー
において、積和演算機能を備えるものであるが、そのよ
うなアプローチには不利な点が存在している。例えば、
チップ上のメモリは、キャッシュとしてよりも、むしろ
ＲＡＭとして構成されていることから、選択されたアプ
リケーションのみが、それを利用できるに過ぎない。メ
モリの全てのデータアドレスは、アプリケーションプロ
グラムが開発された際に、決定されなくてはならない。
このようなことから、従来のマイクロプロセッサーアプ
リケーションでは、ここでのメモリのフレキシブルな利
用ができない。さらに加えて、異なった販売者によるア
プリケーションを動作させることも困難である。
つのバンクを有しているマイクロプロセッサー２００の
例が示されている。命令レジスタ２０１は、キャッシュ
のバンク０（２０２）及びバンク１（２０３）に第一及
び第二のアドレス（アドレス０、アドレス１）を供給し
ており、ここで、例示的には、各バンクは、大きさとし
ては、１キロバイトとなることが考えられる。データ
は、書き込み線２１３を経由して、キャッシュに書き込
まれる。第一のオペランドは、バンク０（２０２）から
読み出され、マルチプレクサ２０４により選択される読
み出し出力である。それから、第一のオペランドは、オ
ペランドレジスタ１（２０５）へラッチ（一時保持）さ
れる。同様に、第二のオペランドは、バンク１（２０
３）から読み出され、マルチプレクサ２０６により選択
される読み出し出力である。それから、第二のオペラン
ドは、オペランドレジスタ２（２０７）へラッチ（一時
保持）される。選択的には、オペランドは、マルチプレ
クサ２０４及び２０６によって、外部メモリバス２１２
から選択されうる。さらに、オペランドは、オペランド
レジスタからＡＬＵ／ＭＡＣユニット２０８へ供給さ
れ、そこで、これらのオペランドは共に乗算がなされ、
経路２１４を経由してアキュムレータ（累算器）ファイ
ルからアクセスがなされた前の結果に加算される。その
結果は、結果レジスタ２０９へ供給され、アキュムレー
タ（累算器）ファイル２１０に保存される。このような
技術は、従来のマイクロプロセッサーアーキテクチャー
において、積和演算機能を備えるものであるが、そのよ
うなアプローチには不利な点が存在している。例えば、
チップ上のメモリは、キャッシュとしてよりも、むしろ
ＲＡＭとして構成されていることから、選択されたアプ
リケーションのみが、それを利用できるに過ぎない。メ
モリの全てのデータアドレスは、アプリケーションプロ
グラムが開発された際に、決定されなくてはならない。
このようなことから、従来のマイクロプロセッサーアプ
リケーションでは、ここでのメモリのフレキシブルな利
用ができない。さらに加えて、異なった販売者によるア
プリケーションを動作させることも困難である。
【０００５】
【課題を解決するための手段】発明者は、ｎウエイ（形
式）の連想付けを持ったキャッシュを有するデータプロ
セッサー及びデータプロセッシングシステムを発明し
た。このキャッシュにおいて、第一のオペランド（ｘ）
は、キャッシュの第一の部位に位置しており、第二のオ
ペランド（ｙ）は、キャッシュの第二の部位に位置して
いる。キャッシュの第一及び第二の部位の出力（ｘ，
ｙ）は、例えば積和演算命令のような、所与の命令形式
が実行されるときには、例えば積和演算ユニットのよう
な、機能ユニットへ供給されている。マルチプレクサ
は、キャッシュの第一及び第二の部位の出力へと接続さ
れている。それ故に、当該キャッシュが、異なった形式
の命令を実行するために、従来のセットアソシエイティ
ブ（セット連想付け）キャッシュとしてアクセスされる
こととなるときは、いずれの部位からもオペランドを取
り出されることが可能である。キャッシュへの書き込み
を制御するために、変換索引バッファは、再構成領域を
有するページテーブルエントリを含みうるものであり、
選択的には、その他の制御方法が用いられ得る。
式）の連想付けを持ったキャッシュを有するデータプロ
セッサー及びデータプロセッシングシステムを発明し
た。このキャッシュにおいて、第一のオペランド（ｘ）
は、キャッシュの第一の部位に位置しており、第二のオ
ペランド（ｙ）は、キャッシュの第二の部位に位置して
いる。キャッシュの第一及び第二の部位の出力（ｘ，
ｙ）は、例えば積和演算命令のような、所与の命令形式
が実行されるときには、例えば積和演算ユニットのよう
な、機能ユニットへ供給されている。マルチプレクサ
は、キャッシュの第一及び第二の部位の出力へと接続さ
れている。それ故に、当該キャッシュが、異なった形式
の命令を実行するために、従来のセットアソシエイティ
ブ（セット連想付け）キャッシュとしてアクセスされる
こととなるときは、いずれの部位からもオペランドを取
り出されることが可能である。キャッシュへの書き込み
を制御するために、変換索引バッファは、再構成領域を
有するページテーブルエントリを含みうるものであり、
選択的には、その他の制御方法が用いられ得る。
【０００６】
【発明の実施の形態】本詳細な記述は、再構成されるこ
とが可能なセットアソシエイティブ（セット連想付け）
キャッシュを利用するマイクロプロセッサーに関するも
のである。高いデータバンド幅を必要とする命令が実行
されるときには、第一の配置においては、キャッシュは
一つのオペランドを、第二の配置においては、複数のオ
ペランド（ｘ，ｙ）を、同時に算術プロセッサーに供給
する。ここで用いられているように、「同時に」という
言葉は、（一つ以上の）クロックサイクルを含みうる、
同一のマシン上でのサイクルにおいて、ということを意
味するものである。そのような命令の例としては、積和
演算命令がある。このような手法で、高速な積和演算
が、例えば、汎用マイクロプロセッサーにおいて実施さ
れうる。キャッシュは、典型的には、ｎウエイ（形式）
のセットアソシエイティブ（セット連想付け）キャッシ
ュであり、本技術では、また、当該キャッシュが、複数
の直接マッピングがなされたキャッシュとして用いられ
ることを許すものである。ｎウエイ（形式）セットアソ
シエイティブ（セット連想付け）キャッシュから直接マ
ッピングがなされたキャッシュへの再構成及びその逆
は、各命令ベースで実行されうる。ここで用いられてい
るように、当該キャッシュ部位は、また、「キャッシュ
ウエイ０」、「キャッシュウエイ１」、あるいは、より
一般的には、ｎを正の整数として、「キャッシュウエイ
ｎ」として呼称される。
とが可能なセットアソシエイティブ（セット連想付け）
キャッシュを利用するマイクロプロセッサーに関するも
のである。高いデータバンド幅を必要とする命令が実行
されるときには、第一の配置においては、キャッシュは
一つのオペランドを、第二の配置においては、複数のオ
ペランド（ｘ，ｙ）を、同時に算術プロセッサーに供給
する。ここで用いられているように、「同時に」という
言葉は、（一つ以上の）クロックサイクルを含みうる、
同一のマシン上でのサイクルにおいて、ということを意
味するものである。そのような命令の例としては、積和
演算命令がある。このような手法で、高速な積和演算
が、例えば、汎用マイクロプロセッサーにおいて実施さ
れうる。キャッシュは、典型的には、ｎウエイ（形式）
のセットアソシエイティブ（セット連想付け）キャッシ
ュであり、本技術では、また、当該キャッシュが、複数
の直接マッピングがなされたキャッシュとして用いられ
ることを許すものである。ｎウエイ（形式）セットアソ
シエイティブ（セット連想付け）キャッシュから直接マ
ッピングがなされたキャッシュへの再構成及びその逆
は、各命令ベースで実行されうる。ここで用いられてい
るように、当該キャッシュ部位は、また、「キャッシュ
ウエイ０」、「キャッシュウエイ１」、あるいは、より
一般的には、ｎを正の整数として、「キャッシュウエイ
ｎ」として呼称される。
【０００７】図３を参照するに、本発明の例示的な実施
例が、キャッシュ部位３０１及び３０２を含んでいる、
２ウエイ（形式）セットアソシエイティブ（セット連想
付け）キャッシュについて示されている。キャッシュ部
位３０１及び３０２のデータ出力は、それぞれ、データ
線３０３及び３０４を経由して、積和演算ユニット(mul
tiply-accumulate unit,MAU)３０５に供給されている。
ｘ及びｙデータ入力に加えて、ＭＡＵ３０５は、アキュ
ムレータ（累算器）ファイル３１２から線３０８を経由
する、アキュムレータ（累算器）入力を受け取る。ＭＡ
Ｕ３０５は、マルチプライヤ（乗算器）３０６及びアキ
ュムレータ（累算器）３０７を含んでおり、これらにつ
いては、本発明が関連する限りにおいて、当該技術にお
いて公知なものを含めて、様々な設計をもち得るもので
ある。動作中であり、積和演算命令が実行されていると
きには、マルチプレクサ３１０を経由してキャッシュ部
位３０１からアクセスがなされたオペランドｘ及び、マ
ルチプレクサ３１１を経由してキャッシュ部位３０２か
らアクセスがなされたオペランドｙについて、積和演算
機能を実行するように、ＭＡＵ３０５に命令が下され
る。しかしながら、当該キャッシュからの同時のオペラ
ンドを必要としない、もう一つの形の命令が実行されよ
うとしているときには、マルチプレクサ３１１は、望み
のデータを提供するため、キャッシュ部位３０１、キャ
ッシュ部位３０２、あるいは外部メモリバス３１２から
選択的に出力を選択する。
例が、キャッシュ部位３０１及び３０２を含んでいる、
２ウエイ（形式）セットアソシエイティブ（セット連想
付け）キャッシュについて示されている。キャッシュ部
位３０１及び３０２のデータ出力は、それぞれ、データ
線３０３及び３０４を経由して、積和演算ユニット(mul
tiply-accumulate unit,MAU)３０５に供給されている。
ｘ及びｙデータ入力に加えて、ＭＡＵ３０５は、アキュ
ムレータ（累算器）ファイル３１２から線３０８を経由
する、アキュムレータ（累算器）入力を受け取る。ＭＡ
Ｕ３０５は、マルチプライヤ（乗算器）３０６及びアキ
ュムレータ（累算器）３０７を含んでおり、これらにつ
いては、本発明が関連する限りにおいて、当該技術にお
いて公知なものを含めて、様々な設計をもち得るもので
ある。動作中であり、積和演算命令が実行されていると
きには、マルチプレクサ３１０を経由してキャッシュ部
位３０１からアクセスがなされたオペランドｘ及び、マ
ルチプレクサ３１１を経由してキャッシュ部位３０２か
らアクセスがなされたオペランドｙについて、積和演算
機能を実行するように、ＭＡＵ３０５に命令が下され
る。しかしながら、当該キャッシュからの同時のオペラ
ンドを必要としない、もう一つの形の命令が実行されよ
うとしているときには、マルチプレクサ３１１は、望み
のデータを提供するため、キャッシュ部位３０１、キャ
ッシュ部位３０２、あるいは外部メモリバス３１２から
選択的に出力を選択する。
【０００８】例示的な実施例は、２ウエイ（形式）セッ
トアソシエイティブ（セット連想付け）キャッシュにつ
いてのものであるということに留意すべきである。しか
しながら、本発明は、ｎをあらゆる正の整数であるとし
て、あらゆるｎウエイ（形式）セットアソシエイティブ
（セット連想付け）キャッシュについて実施されうるも
のである。次の議論においては、Ｎとは例示的に偶数
（さらに、例としては、ｎ＝２となっている。）である
が、選択的には、ｎは奇数となり得る。一般的に、この
点は、ｎ入力（各キャッシュ部位からのものである。）
を有するマルチプレクサを用いて実現されうる。ｎが２
よりも大きい際には、２つのオペランドにアクセスする
ためのｎ通りの配置法は、特定の実施例により決定さ
れ、それらのいずれについても、本発明において用いら
れ得るものである。さらに、キャッシュが、従来のｎウ
エイ（形式）セットアソシエイティブ（セット連想付
け）キャッシュとして構成されているときには、当該キ
ャッシュへの置き換えアルゴリズムは、本発明が関連す
る限りにおいては、あらゆる技術を用いて、実現されう
る。
トアソシエイティブ（セット連想付け）キャッシュにつ
いてのものであるということに留意すべきである。しか
しながら、本発明は、ｎをあらゆる正の整数であるとし
て、あらゆるｎウエイ（形式）セットアソシエイティブ
（セット連想付け）キャッシュについて実施されうるも
のである。次の議論においては、Ｎとは例示的に偶数
（さらに、例としては、ｎ＝２となっている。）である
が、選択的には、ｎは奇数となり得る。一般的に、この
点は、ｎ入力（各キャッシュ部位からのものである。）
を有するマルチプレクサを用いて実現されうる。ｎが２
よりも大きい際には、２つのオペランドにアクセスする
ためのｎ通りの配置法は、特定の実施例により決定さ
れ、それらのいずれについても、本発明において用いら
れ得るものである。さらに、キャッシュが、従来のｎウ
エイ（形式）セットアソシエイティブ（セット連想付
け）キャッシュとして構成されているときには、当該キ
ャッシュへの置き換えアルゴリズムは、本発明が関連す
る限りにおいては、あらゆる技術を用いて、実現されう
る。
【０００９】当該技術において知られているように、メ
モリ管理ページテーブルは、仮想アドレスを物理的アド
レスへ変換し、さらにまた、キャッシュ操作を制御する
ために用いられている。ページテーブルは、変換索引バ
ッファ(translationlookaside buffer,TLB)内に保存さ
れており、これが、仮想メモリアドレスを物理的メモリ
アドレスへと変換する。また、ＴＬＢは、メモリページ
について、及び、与えられたページがキャッシュ可能で
あるかについての制御情報を備えている。図４を参照す
ると、例示的なページテーブルエントリは、領域４１に
（ビットでは、１２から３１まで）物理的アドレスの
「タグ」を含んでいる。タグは、アドレスの最上位ビッ
トを表示しており、望みのアドレスが当該キャッシュ内
に位置しているかについて判断し、そのような場合に
は、キャッシュの「ヒット」は、図３におけるＬＨＩＴ
３２０あるいはＲＨＩＴ３２１により示されている。ア
ドレスの「インデックス」部位（示されていない。）
は、最下位ビットを表示しており、ポインタ（３２２、
３２３）を、当該技術においてよく知られた手法で、所
与のキャッシュ部位（それぞれ、３０１、３０２）の望
みの位置に向けるために用いられる。領域４２は、例え
ば、未使用ビットを含みうるものであり、領域４５は、
メモリページ内のデータが、例えば、書き込み可能、有
効、キャッシュ可能、あるいは、利用者がアクセス可能
かどうかを制御する「許諾」ビットを、典型的には含ん
でいる。本発明が関連する限りにおいては、これらの領
域は、あらゆる順序となり得るものである。図５を参照
すると、ＴＬＢは、仮想タグ５０１に沿い、物理的タグ
５０２及び制御ビット５０３として、例示的なページテ
ーブルエントリを含んでいる。このような手法では、ま
た、当該技術において知られている原理に従って、仮想
アドレスが物理的アドレスへと変換される。
モリ管理ページテーブルは、仮想アドレスを物理的アド
レスへ変換し、さらにまた、キャッシュ操作を制御する
ために用いられている。ページテーブルは、変換索引バ
ッファ(translationlookaside buffer,TLB)内に保存さ
れており、これが、仮想メモリアドレスを物理的メモリ
アドレスへと変換する。また、ＴＬＢは、メモリページ
について、及び、与えられたページがキャッシュ可能で
あるかについての制御情報を備えている。図４を参照す
ると、例示的なページテーブルエントリは、領域４１に
（ビットでは、１２から３１まで）物理的アドレスの
「タグ」を含んでいる。タグは、アドレスの最上位ビッ
トを表示しており、望みのアドレスが当該キャッシュ内
に位置しているかについて判断し、そのような場合に
は、キャッシュの「ヒット」は、図３におけるＬＨＩＴ
３２０あるいはＲＨＩＴ３２１により示されている。ア
ドレスの「インデックス」部位（示されていない。）
は、最下位ビットを表示しており、ポインタ（３２２、
３２３）を、当該技術においてよく知られた手法で、所
与のキャッシュ部位（それぞれ、３０１、３０２）の望
みの位置に向けるために用いられる。領域４２は、例え
ば、未使用ビットを含みうるものであり、領域４５は、
メモリページ内のデータが、例えば、書き込み可能、有
効、キャッシュ可能、あるいは、利用者がアクセス可能
かどうかを制御する「許諾」ビットを、典型的には含ん
でいる。本発明が関連する限りにおいては、これらの領
域は、あらゆる順序となり得るものである。図５を参照
すると、ＴＬＢは、仮想タグ５０１に沿い、物理的タグ
５０２及び制御ビット５０３として、例示的なページテ
ーブルエントリを含んでいる。このような手法では、ま
た、当該技術において知られている原理に従って、仮想
アドレスが物理的アドレスへと変換される。
【００１０】上で記述されたような、本発明の技術を実
施するために、（一つ以上の）付加的な制御ビットを、
メモリ管理ページテーブルに含ませ得る。例えば、領域
４３は、さらに以下で記述されるように、データがキャ
ッシュ内にどのように書き込まれるべきかを示す、偶数
あるいは奇数の「ウエイ(way)」（形式）ビットを含み
うる。領域４４は、「再構成」ビットを含み得る。再構
成ビットが０であるとき、当該キャッシュは、従来の２
ウエイ（形式）セットアソシエイティブ（セット連想付
け）キャッシュとして扱われることになる。すなわち、
データは、選ばれたキャッシュエントリ置き換えスキー
ムを用いることで、キャッシュウエイ３０１及びキャッ
シュウエイ３０２に書き込まれる。一方、再構成ビット
が１であるときには、２ウエイ（形式）セットアソシエ
イティブ（セット連想付け）キャッシュは、２つの直接
マッピングがなされたキャッシュとして扱われる。それ
から、領域４３のウエイビットが０である場合には、デ
ータは、偶数ウエイ（形式）キャッシュ部位へ書き込ま
れるように向けられ、さらに選択的には、領域４３のウ
エイビットが１である場合には、奇数ウエイ（形式）キ
ャッシュ部位へ書き込まれることとなる。ＭＡＵによ
り、積和演算あるいは、その他の特別な形式の命令を実
行するための、ｘ及びｙオペランドとして用いられるよ
うに、当該データは、このような手法で、適切なキャッ
シュ部位に配置される。オペレーティングシステム（Ｏ
Ｓ）の存在下では、ユーザープログラムが、特別なファ
ンクションコールを経由することで、当該ＯＳに「再構
成ビット」及び「ウエイビット」を設定するように指示
しうるであろう。このような手法で、データプロセッサ
ー及びオペレーティングシステムを両方含むデータプロ
セッシングシステムは、本発明の技術を有効に利用しう
るのである。
施するために、（一つ以上の）付加的な制御ビットを、
メモリ管理ページテーブルに含ませ得る。例えば、領域
４３は、さらに以下で記述されるように、データがキャ
ッシュ内にどのように書き込まれるべきかを示す、偶数
あるいは奇数の「ウエイ(way)」（形式）ビットを含み
うる。領域４４は、「再構成」ビットを含み得る。再構
成ビットが０であるとき、当該キャッシュは、従来の２
ウエイ（形式）セットアソシエイティブ（セット連想付
け）キャッシュとして扱われることになる。すなわち、
データは、選ばれたキャッシュエントリ置き換えスキー
ムを用いることで、キャッシュウエイ３０１及びキャッ
シュウエイ３０２に書き込まれる。一方、再構成ビット
が１であるときには、２ウエイ（形式）セットアソシエ
イティブ（セット連想付け）キャッシュは、２つの直接
マッピングがなされたキャッシュとして扱われる。それ
から、領域４３のウエイビットが０である場合には、デ
ータは、偶数ウエイ（形式）キャッシュ部位へ書き込ま
れるように向けられ、さらに選択的には、領域４３のウ
エイビットが１である場合には、奇数ウエイ（形式）キ
ャッシュ部位へ書き込まれることとなる。ＭＡＵによ
り、積和演算あるいは、その他の特別な形式の命令を実
行するための、ｘ及びｙオペランドとして用いられるよ
うに、当該データは、このような手法で、適切なキャッ
シュ部位に配置される。オペレーティングシステム（Ｏ
Ｓ）の存在下では、ユーザープログラムが、特別なファ
ンクションコールを経由することで、当該ＯＳに「再構
成ビット」及び「ウエイビット」を設定するように指示
しうるであろう。このような手法で、データプロセッサ
ー及びオペレーティングシステムを両方含むデータプロ
セッシングシステムは、本発明の技術を有効に利用しう
るのである。
【００１１】慣例としては、左側のオペランド（すなわ
ち、上の例ではｘ）は、ウエイ０からフェッチされ（取
り出され）、右側のオペランド（すなわち、上の例で
は、ｙ）は、奇数のウエイからフェッチされる（取り出
される）。しかしながら、その他の慣例も可能である。
さらに、本発明と共に用いられるため、キャッシュ部位
へのデータの書き込みを制御する、さらにその他の技術
も考えられる。例えば、キャッシュをロードする命令
は、キャッシュのどの部位にデータが書き込まれるべき
であるかを、明確に特定し得る。これを実現するため
に、（一つ以上の）ウエイビット（３１３）が、図３の
命令レジスタ内に含ませ得る。その場合、メモリ管理ユ
ニット及びＴＬＢは必要とならないかもしれない。ま
た、ｘ及びｙデータの配置は、偶数及び奇数ウエイのキ
ャッシュに分けられる必要はないが、何らかの勝手のよ
い手法で、キャッシュ内で配置されうる。つまりは、当
該技術分野の当業者にとっては明白であるように、機能
ユニットにより実行される様々な演算のために、キャッ
シュから同時に複数のオペランドがフェッチされうる
（取り出されうる）ということについては、留意された
い。
ち、上の例ではｘ）は、ウエイ０からフェッチされ（取
り出され）、右側のオペランド（すなわち、上の例で
は、ｙ）は、奇数のウエイからフェッチされる（取り出
される）。しかしながら、その他の慣例も可能である。
さらに、本発明と共に用いられるため、キャッシュ部位
へのデータの書き込みを制御する、さらにその他の技術
も考えられる。例えば、キャッシュをロードする命令
は、キャッシュのどの部位にデータが書き込まれるべき
であるかを、明確に特定し得る。これを実現するため
に、（一つ以上の）ウエイビット（３１３）が、図３の
命令レジスタ内に含ませ得る。その場合、メモリ管理ユ
ニット及びＴＬＢは必要とならないかもしれない。ま
た、ｘ及びｙデータの配置は、偶数及び奇数ウエイのキ
ャッシュに分けられる必要はないが、何らかの勝手のよ
い手法で、キャッシュ内で配置されうる。つまりは、当
該技術分野の当業者にとっては明白であるように、機能
ユニットにより実行される様々な演算のために、キャッ
シュから同時に複数のオペランドがフェッチされうる
（取り出されうる）ということについては、留意された
い。
【００１２】本発明のデータプロセッサーは、典型的な
場合は、従来「マイクロプロセッサー」として呼ばれて
いる形式のものであるが、さらにその他の目的及び形式
も考えられ得るものであり、それらも、ここで含まれる
ものである。例えば、ＭＡＣ以外の命令のための、増強
された機能性を有するデジタル信号プロセッサーも、本
技術を有効に使用しうるものである。
場合は、従来「マイクロプロセッサー」として呼ばれて
いる形式のものであるが、さらにその他の目的及び形式
も考えられ得るものであり、それらも、ここで含まれる
ものである。例えば、ＭＡＣ以外の命令のための、増強
された機能性を有するデジタル信号プロセッサーも、本
技術を有効に使用しうるものである。
【００１３】
【発明の効果】本発明によって、各命令ベースで、セッ
トアソシエイティブ（セット連想付け）キャッシュと直
接マッピングがなされたキャッシュ間での相互の再構成
がなされることが可能な、セットアソシエイティブ（セ
ット連想付け）キャッシュを利用するマイクロプロセッ
サーが実現された。これにより、マイクロプロセッサー
のアプリケーションにおいて、メモリのよりフレキシブ
ルな利用が可能となった。例えば、典型的な信号処理で
ある積和演算（ＭＡＣ）について、高速な積和演算が、
例えば、汎用マイクロプロセッサーにおいて実施可能と
なる。
トアソシエイティブ（セット連想付け）キャッシュと直
接マッピングがなされたキャッシュ間での相互の再構成
がなされることが可能な、セットアソシエイティブ（セ
ット連想付け）キャッシュを利用するマイクロプロセッ
サーが実現された。これにより、マイクロプロセッサー
のアプリケーションにおいて、メモリのよりフレキシブ
ルな利用が可能となった。例えば、典型的な信号処理で
ある積和演算（ＭＡＣ）について、高速な積和演算が、
例えば、汎用マイクロプロセッサーにおいて実施可能と
なる。
【図１】図１は、オペランドを保存する２つのレジスタ
ファイルを有する、先行技術におけるマイクロプロセッ
サーを示している。
ファイルを有する、先行技術におけるマイクロプロセッ
サーを示している。
【図２】図２は、オペランドを保存する複数のバンクを
含むチップ上のランダムアクセスメモリ（ＲＡＭ）を有
する、先行技術におけるマイクロプロセッサーを示して
いる。
含むチップ上のランダムアクセスメモリ（ＲＡＭ）を有
する、先行技術におけるマイクロプロセッサーを示して
いる。
【図３】図３は、本発明に従った、マイクロプロセッサ
ーの例示的な実施例を示している。
ーの例示的な実施例を示している。
【図４】図４は、本発明に従った、例示的なページテー
ブルエントリを示している。
ブルエントリを示している。
【図５】図５は、本発明の実施に際して用いられ得る、
例示的な変換索引バッファを示している。
例示的な変換索引バッファを示している。
【符号の説明】 １００ 先行技術によるマイクロプロセッサー １０１ 命令レジスタ １０２ 第一のレジスタファイル １０３ 第二のレジスタファイル １０４ 第一のオペランドレジスタ １０５ 第二のオペランドレジスタ １０６ 算術論理（演算）ユニット（ＡＬＵ） １０７ 結果レジスタ １０８ 線 ２００ 先行技術によるマイクロプロセッサー ２０１ 命令レジスタ ２０２ （ＲＡＭ）バンク０ ２０３ （ＲＡＭ）バンク１ ２０４ マルチプレクサ ２０５ オペランドレジスタ１ ２０６ マルチプレクサ ２０７ オペランドレジスタ２ ２０８ ＡＬＵ／ＭＡＣ（算術論理／積和演算）ユニッ
ト ２０９ 結果レジスタ ２１０ アキュムレータ（累算器）ファイル ２１１ オペランドアクセス制御ロジック ２１２ 外部メモリバス ２１３ 書き込み線 ３０１ キャッシュウエイ０ ３０２ キャッシュウエイ１ ３０３、３０４ データ線 ３０５ 積和演算ユニット（ＭＡＵ） ３０６ マルチプライヤ（乗算器） ３０７ アキュムレータ（累算器） ３０８ 線 ３１０、３１１ マルチプレクサ ３１２ 外部メモリバス ３１３ 制御ビット（ウエイビット） ３１４ 命令レジスタ ３１６ マルチプレクサ ３１７、３１８ 変換索引バッファ ３１９ マルチプレクサ ３２０ ＬＨＩＴ ３２１ ＲＨＩＴ ３２２、３２３ ポインタ ３２４ アクセス制御 ３２５ 第一の信号経路 ３２７ 第二の信号経路 ４１ 物理的タグ ４２ 未使用（領域） ４３ ウエイ（形式）ビット ４４ 再構成ビット ４５ 許諾ビット ５００ 変換索引バッファ ５０１ 仮想タグ ５０２ 物理的タグ ５０３ 制御ビット
ト ２０９ 結果レジスタ ２１０ アキュムレータ（累算器）ファイル ２１１ オペランドアクセス制御ロジック ２１２ 外部メモリバス ２１３ 書き込み線 ３０１ キャッシュウエイ０ ３０２ キャッシュウエイ１ ３０３、３０４ データ線 ３０５ 積和演算ユニット（ＭＡＵ） ３０６ マルチプライヤ（乗算器） ３０７ アキュムレータ（累算器） ３０８ 線 ３１０、３１１ マルチプレクサ ３１２ 外部メモリバス ３１３ 制御ビット（ウエイビット） ３１４ 命令レジスタ ３１６ マルチプレクサ ３１７、３１８ 変換索引バッファ ３１９ マルチプレクサ ３２０ ＬＨＩＴ ３２１ ＲＨＩＴ ３２２、３２３ ポインタ ３２４ アクセス制御 ３２５ 第一の信号経路 ３２７ 第二の信号経路 ４１ 物理的タグ ４２ 未使用（領域） ４３ ウエイ（形式）ビット ４４ 再構成ビット ４５ 許諾ビット ５００ 変換索引バッファ ５０１ 仮想タグ ５０２ 物理的タグ ５０３ 制御ビット
Claims (6)
- 【請求項１】 命令レジスタ（３１４）と、 ｎを２以上の整数として、第一のキャッシュ部位（３０
１）及び第二のキャッシュ部位（３０２）を含む、ｎウ
エイセットアソシエイティブ（セット連想付け）キャッ
シュと、 命令が実行されるときに、第一及び第二のオペランド
（ｘ，ｙ）について演算を行う機能ユニット（３０５）
と、 前記第一のオペランド（ｘ）を前記機能ユニットへ供給
する、前記第一のキャッシュ部位からの第一の信号経路
（３２５）と、 特別な形式の命令が実行されるとき、前記第一のオペラ
ンドと同時に、前記第二のオペランド（ｙ）を前記機能
ユニットへ供給する、前記第二のキャッシュ部位からの
第二の信号経路（３２７）と、 別の形式の命令が実行されるとき、前記第一及び前記第
二のいずれかのキャッシュ部位からデータを選択する、
マルチプレクサ（３１０、３１１）と、 を含むことを特徴とするデータプロセッサー。 - 【請求項２】 データがどのようにしてキャッシュに書
き込まれるかについて制御する、再構成領域（４４）を
含むページテーブルエントリ（図４）を有する変換索引
バッファ（５００）、 を含むことを特徴とする請求項１のデータプロセッサ
ー。 - 【請求項３】 前記ページテーブルエントリが、さら
に、 第一のデータのセットが、偶数ウエイの直接マッピング
がなされるキャッシュに書き込まれ、第二のデータのセ
ットが、奇数ウエイの直接マッピングがなされるキャッ
シュに書き込まれることを規定する、ウエイ領域（４
３）、 を含むことを特徴とする請求項２のデータプロセッサ
ー。 - 【請求項４】 前記命令レジスタが、前記キャッシュ部
位へのデータ書き込みを制御する、制御ビット（３１
３）、 を含むことを特徴とする請求項１のデータプロセッサ
ー。 - 【請求項５】 前記特別な形式の命令が、積和演算命令
を含むことを特徴とする請求項１のデータプロセッサ
ー。 - 【請求項６】 前記機能ユニットが、積和演算ユニット
であることを特徴とする請求項１のデータプロセッサ
ー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US38303795A | 1995-02-03 | 1995-02-03 | |
| US383037 | 1995-02-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272681A true JPH08272681A (ja) | 1996-10-18 |
Family
ID=23511440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8017299A Pending JPH08272681A (ja) | 1995-02-03 | 1996-02-02 | 命令レベルで再構成可能なキャッシュを有するマイクロプロセッサー |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH08272681A (ja) |
| KR (1) | KR960032182A (ja) |
| TW (1) | TW297111B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002025447A3 (en) * | 2000-09-22 | 2002-11-28 | Intel Corp | Cache dynamically configured for simultaneous accesses by multiple computing engines |
-
1996
- 1996-01-26 TW TW085100981A patent/TW297111B/zh active
- 1996-02-01 KR KR1019960002404A patent/KR960032182A/ko not_active Application Discontinuation
- 1996-02-02 JP JP8017299A patent/JPH08272681A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002025447A3 (en) * | 2000-09-22 | 2002-11-28 | Intel Corp | Cache dynamically configured for simultaneous accesses by multiple computing engines |
| GB2383868A (en) * | 2000-09-22 | 2003-07-09 | Intel Corp | Cache dynamically configured for simultaneous accesses by multiple computing engines |
| US6665775B1 (en) | 2000-09-22 | 2003-12-16 | Intel Corporation | Cache dynamically configured for simultaneous accesses by multiple computing engines |
| GB2383868B (en) * | 2000-09-22 | 2005-02-02 | Intel Corp | Cache dynamically configured for simultaneous accesses by multiple computing engines |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960032182A (ko) | 1996-09-17 |
| TW297111B (ja) | 1997-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0734553B1 (en) | Split level cache | |
| US6223255B1 (en) | Microprocessor with an instruction level reconfigurable n-way cache | |
| AU654204B2 (en) | Translation buffer for virtual machines with address space match | |
| US5471628A (en) | Multi-function permutation switch for rotating and manipulating an order of bits of an input data byte in either cyclic or non-cyclic mode | |
| US5854913A (en) | Microprocessor with an architecture mode control capable of supporting extensions of two distinct instruction-set architectures | |
| US5966734A (en) | Resizable and relocatable memory scratch pad as a cache slice | |
| US5781924A (en) | Computer caching methods and apparatus | |
| US5475827A (en) | Dynamic look-aside table for multiple size pages | |
| US5867724A (en) | Integrated routing and shifting circuit and method of operation | |
| US7203800B2 (en) | Narrow/wide cache | |
| JP3669555B2 (ja) | 可変キャッシュ・サイズのための改良されたキャッシュ・ディレクトリ・アドレシング方法及び装置 | |
| US5937178A (en) | Register file for registers with multiple addressable sizes using read-modify-write for register file update | |
| US6446181B1 (en) | System having a configurable cache/SRAM memory | |
| US6351797B1 (en) | Translation look-aside buffer for storing region configuration bits and method of operation | |
| US6606684B1 (en) | Multi-tiered memory bank having different data buffer sizes with a programmable bank select | |
| US5946718A (en) | Shadow translation look-aside buffer and method of operation | |
| JPH06236353A (ja) | マルチプロセッサ・コンピュータ・システムのシステム・メモリの並行性を増大する方法およびシステム | |
| US5732405A (en) | Method and apparatus for performing a cache operation in a data processing system | |
| US6301647B1 (en) | Real mode translation look-aside buffer and method of operation | |
| Alsup | Motorola's 88000 family architecture | |
| JP3618868B2 (ja) | 二重モード変換索引バッファを利用したデータ処理システムにおける効率的メモリ管理の方法およびシステム | |
| Margulis | i860 microprocessor internal architecture | |
| KR20010049340A (ko) | 변환 장치의 엔트리를 무효로 하는 시스템 및 방법 | |
| JPH08272681A (ja) | 命令レベルで再構成可能なキャッシュを有するマイクロプロセッサー | |
| Hunter | Introduction to the Clipper architecture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050511 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050726 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050913 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060221 |
|
| A521 | Written amendment |
Effective date: 20060419 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Effective date: 20060424 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060915 |
|
| A521 | Written amendment |
Effective date: 20080710 Free format text: JAPANESE INTERMEDIATE CODE: A523 |