JPH08265366A - Packet transfer system - Google Patents
Packet transfer systemInfo
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- JPH08265366A JPH08265366A JP7059598A JP5959895A JPH08265366A JP H08265366 A JPH08265366 A JP H08265366A JP 7059598 A JP7059598 A JP 7059598A JP 5959895 A JP5959895 A JP 5959895A JP H08265366 A JPH08265366 A JP H08265366A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、パケット転送システム
に関し、特に、転送順位を表す優先度が設けられたパケ
ットを処理する複数の処理装置と、前記処理装置間でパ
ケットを転送制御するネットワーク装置とを備えて構成
されるパケット転送システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a packet transfer system, and more particularly to a plurality of processing devices for processing packets provided with a priority indicating a transfer order, and a network device for controlling packet transfer between the processing devices. And a packet transfer system configured to include.
【０００２】[0002]
【従来の技術】複数の処理装置と、それらの処理装置間
で転送されるパケットをスイッチングするネットワーク
装置とを備えて構成されるシステム、例えば、並列計算
機システムにおいて、ネットワーク装置は、受信時間順
にパケットを転送している。2. Description of the Related Art In a system including a plurality of processing devices and a network device for switching packets transferred between the processing devices, for example, in a parallel computer system, the network devices are arranged in the order of reception time. Have been transferred.
【０００３】[0003]
【発明が解決しようとする課題】ところで、従来のシス
テムでは、パケットの優先度や種類を考慮して転送して
いないため、優先度の低いパケット（以下、低優先度パ
ケット）を送信中に、ＯＳ（オペレーティングシステ
ム）制御用等の優先度の高いパケット（以下、高優先度
パケット）を送信する必要が生じた場合、低優先度パケ
ットを送信した後でないと、高優先度パケットを送信で
きなかった。By the way, in the conventional system, since the packet is not transferred in consideration of the priority and type of the packet, a packet having a low priority (hereinafter, a low priority packet) is transmitted. When it is necessary to transmit a high priority packet for OS (operating system) control (hereinafter referred to as a high priority packet), the high priority packet cannot be transmitted until after the low priority packet is transmitted. It was
【０００４】特に低優先度パケットの長さが長い場合
に、長時間高優先度パケットの転送が待たされるため問
題となっている。更に、システム全体のスループットが
低下する問題も生じている。これに対し、例えばＯＳ制
御用のネットワークを別に設けることも考えられるが、
ハードウェア量が増大するので実用的ではない。Particularly, when the length of the low priority packet is long, the transfer of the high priority packet is delayed for a long time, which is a problem. Further, there is a problem that the throughput of the entire system is reduced. On the other hand, for example, a separate network for controlling the OS may be provided,
It is not practical because the amount of hardware increases.
【０００５】また、このような問題はネットワーク装置
内でも起こりうる。つまり、同一の相手処理装置に対し
て、異なる処理装置から優先度の異なるパケット転送要
求があった場合、低優先度パケットの方が高優先度パケ
ットよりも時間的に早く転送要求されて、低優先度パケ
ットの転送が開始された後に高優先度パケットの転送要
求があると、低優先度パケットの転送を終了した後でな
いと、高優先度パケットの転送が行えなかった。Further, such a problem may occur in a network device. That is, when the same partner processing device requests packet transfer with different priorities from different processing devices, the low priority packet is requested to transfer earlier than the high priority packet, and the low priority packet is transferred. When a transfer request for a high priority packet is made after the transfer of the priority packet is started, the transfer of the high priority packet cannot be performed until after the transfer of the low priority packet is completed.
【０００６】本発明はこのような事情に鑑みてなされた
もので、優先度の高いパケットほど、早く転送すること
のできるパケット転送システムを提供することを課題と
する。The present invention has been made in view of such circumstances, and it is an object of the present invention to provide a packet transfer system capable of transferring a packet having a higher priority faster.
【０００７】[0007]
《本発明のパケット転送システム》本発明のパケット転
送システムは、前述した課題を解決するため、転送順位
を表す優先度が設けられた可変長のパケットを処理する
複数の処理装置１０と、前記複数の処理装置１０間でパ
ケットを転送制御するネットワーク装置２０とを備えて
構成されるパケット転送システムにおいて、前記ネット
ワーク装置２０は、複数の受信バッファ２１、複数の送
信バッファ２２及び転送制御部２３を必須構成要素とし
て備えて構成されている（請求項２に対応）。以下、こ
の構成を本発明のパケット転送システムの第１の構成と
呼ぶ。図１は、第１の構成のパケット転送システムの原
理ブロック図である。<< Packet Transfer System of the Present Invention >> In order to solve the above-described problems, the packet transfer system of the present invention includes a plurality of processing devices 10 for processing variable-length packets provided with a priority indicating a transfer order, In a packet transfer system configured to include a network device 20 that controls packet transfer between the processing devices 10 of the above, the network device 20 must include a plurality of reception buffers 21, a plurality of transmission buffers 22, and a transfer control unit 23. It is provided and configured as a component (corresponding to claim 2). Hereinafter, this configuration will be referred to as a first configuration of the packet transfer system of the present invention. FIG. 1 is a principle block diagram of the packet transfer system having the first configuration.
【０００８】（受信バッファ２１）受信バッファ２１
は、前記処理装置１０から受信したパケットを、転送元
の処理装置１０毎にかつ優先度毎に格納する。即ち、シ
ステム内の処理装置台数をＭ、パケットの優先度レベル
をＮとした場合に、受信バッファ２１は、Ｍ×Ｎ個設け
られる。(Reception Buffer 21) Reception Buffer 21
Stores a packet received from the processing device 10 for each transfer source processing device 10 and for each priority. That is, when the number of processing devices in the system is M and the priority level of a packet is N, M × N reception buffers 21 are provided.
【０００９】（送信バッファ２２）送信バッファ２２
は、前記処理装置１０に送信するパケットを、転送先の
処理装置１０毎にかつ優先度毎に格納する。即ち、シス
テム内の処理装置台数をＭ、パケットの優先度レベルを
Ｎとした場合に、送信バッファ２２は、Ｍ×Ｎ個設けら
れる。(Transmission buffer 22) Transmission buffer 22
Stores a packet to be transmitted to the processing device 10 for each transfer destination processing device 10 and for each priority. That is, when the number of processing devices in the system is M and the priority level of a packet is N, M × N transmission buffers 22 are provided.
【００１０】（転送制御部２３）転送制御部２３は、前
記受信バッファ２１に格納されたパケットを、その優先
度及び転送先に基づいて、対応する前記送信バッファ２
２に転送制御する。(Transfer Control Unit 23) The transfer control unit 23 assigns the packet stored in the reception buffer 21 to the corresponding transmission buffer 2 based on its priority and transfer destination.
Transfer control to 2.
【００１１】第１の構成のパケット転送システムを以下
の（イ）〜（ロ）のように構成しても良い。 （イ）前述した課題を解決するため、前記転送制御部２
３は、パケットを転送制御中に、そのパケットの転送元
処理装置１０からより優先度が高いパケットが転送さ
れ、しかも既に転送していたパケットの転送先と優先度
が高いパケットの転送先が同一である場合に、優先度が
低い方のパケットの転送制御を中断する一方、優先度が
高い方のパケットの転送制御を優先して行い、優先度が
高い方の転送制御が終了した後、中断していた転送制御
を再開することである（請求項２に対応）。以下、この
構成を本発明のパケット転送システムの第２の構成と呼
ぶ。The packet transfer system having the first configuration may be configured as shown in (a) to (b) below. (A) In order to solve the above-mentioned problems, the transfer control unit 2
3 indicates that a packet having a higher priority is transferred from the transfer source processing device 10 of the packet during transfer control of the packet, and the transfer destination of the already transferred packet is the same as the transfer destination of the packet having a high priority. , The transfer control of the packet with the lower priority is interrupted, while the transfer control of the packet with the higher priority is given priority, and the transfer is interrupted after the transfer control of the higher priority is completed. It is to restart the transfer control that has been performed (corresponding to claim 2). Hereinafter, this configuration will be referred to as a second configuration of the packet transfer system of the present invention.
【００１２】（ロ）前述した課題を解決するため、前記
転送制御部２３は、パケットを転送制御中に、そのパケ
ットの転送元処理装置１０からより優先度が高いパケッ
トが転送され、しかも既に転送していたパケットの転送
先と優先度が高いパケットの転送先が異なる場合に、優
先度が低い方のパケットの転送制御と優先度が高い方の
パケットの転送制御を並列に行うことである（請求項３
に対応）。以下、この構成を本発明のパケット転送シス
テムの第３の構成と呼ぶ。(B) In order to solve the above-mentioned problem, the transfer control unit 23 transfers a packet having a higher priority from the transfer source processing device 10 of the packet during transfer control of the packet, and has already transferred the packet. When the transfer destination of the packet having the high priority is different from the transfer destination of the packet having the higher priority, the transfer control of the packet having the lower priority and the transfer control of the packet having the higher priority are performed in parallel ( Claim 3
Corresponding to). Hereinafter, this configuration will be referred to as a third configuration of the packet transfer system of the present invention.
【００１３】（ハ）前述した課題を解決するため、前記
転送制御部２３は、パケットを転送制御中に、そのパケ
ットの転送元と異なる処理装置１０からより優先度が高
いパケットが転送され、しかも既に転送していたパケッ
トの転送先と優先度が高いパケットの転送先が同一であ
る場合に、優先度が低い方のパケットの転送制御を中断
する一方、優先度が高い方のパケットの転送制御を優先
して行い、優先度が高い方の転送制御が終了した後、中
断していた転送制御を再開することである（請求項４に
対応）。以下、この構成を本発明のパケット転送システ
ムの第４の構成と呼ぶ。(C) In order to solve the above-mentioned problems, the transfer control unit 23 transfers a packet having a higher priority from the processing device 10 different from the transfer source of the packet during transfer control of the packet, and When the transfer destination of a packet that has already been transferred and the transfer destination of a packet with a high priority are the same, the transfer control of the packet with a lower priority is suspended, while the transfer control of the packet with a higher priority is interrupted. Is performed with priority, and after the transfer control with the higher priority is completed, the interrupted transfer control is restarted (corresponding to claim 4). Hereinafter, this configuration will be referred to as a fourth configuration of the packet transfer system of the present invention.
【００１４】（ニ）前述した課題を解決するため、前記
処理装置１０は、前記ネットワーク装置に転送するパケ
ットを、優先度毎に格納する複数のバッファ１１と、前
記ネットワーク装置２０に前記パケットを転送中に、よ
り優先度が高いパケットを転送する必要が生じた場合
に、優先度が低い方のパケットの転送制御を中断する一
方、優先度が高い方のパケットの転送制御を優先して行
い、優先度が高い方の転送が終了した後、中断していた
転送制御を再開する転送処理部１２とを有することであ
る（請求項５に対応）。以下、この構成を本発明のパケ
ット転送システムの第５の構成と呼ぶ。(D) In order to solve the above-mentioned problems, the processing device 10 transfers a packet to be transferred to the network device to a plurality of buffers 11 for storing each packet for each priority and the network device 20. When it becomes necessary to transfer a packet with a higher priority, the transfer control for the packet with a lower priority is suspended, while the transfer control for the packet with a higher priority is given priority. The transfer processing unit 12 restarts the interrupted transfer control after the transfer with the higher priority is completed (corresponding to claim 5). Hereinafter, this configuration will be referred to as a fifth configuration of the packet transfer system of the present invention.
【００１５】[0015]
【作用】第１の構成のパケット転送システムによれば、
転送制御部２３により、受信バッファ２１に格納された
可変長のパケットが、その優先度及び転送先に基づい
て、対応する送信バッファ２２に転送制御される。According to the packet transfer system of the first configuration,
The transfer control unit 23 controls the transfer of the variable-length packet stored in the reception buffer 21 to the corresponding transmission buffer 22 based on its priority and transfer destination.
【００１６】第２の構成のパケット転送システムによれ
ば、パケットを転送制御中に、そのパケットの転送元処
理装置１０からより優先度が高いパケットが転送され、
しかも既に転送していたパケットの転送先と優先度が高
いパケットの転送先が同一である場合に、優先度が低い
方のパケットの転送制御が中断される。そして、優先度
が高い方のパケットの転送制御が優先して行われる。さ
らに、優先度が高い方の転送制御が終了した後、中断し
ていた転送制御が再開される。According to the packet transfer system of the second configuration, the packet having the higher priority is transferred from the transfer source processing device 10 of the packet during the transfer control of the packet.
Moreover, when the transfer destination of the packet that has already been transferred and the transfer destination of the packet with high priority are the same, the transfer control of the packet with lower priority is interrupted. Then, the transfer control of the packet with the higher priority is preferentially performed. Furthermore, after the transfer control with the higher priority is completed, the interrupted transfer control is restarted.
【００１７】第３の構成のパケット転送システムによれ
ば、パケットを転送制御中に、そのパケットの転送元処
理装置１０からより優先度が高いパケットが転送され、
しかも既に転送していたパケットの転送先と優先度が高
いパケットの転送先が異なる場合に、優先度が低い方の
パケットの転送制御と優先度が高い方のパケットの転送
制御が並列に行われる。According to the packet transfer system of the third configuration, the packet having the higher priority is transferred from the transfer source processing device 10 of the packet during the transfer control of the packet.
Moreover, when the transfer destination of a packet that has already been transferred and the transfer destination of a packet with a high priority are different, transfer control of a packet with a lower priority and transfer control of a packet with a higher priority are performed in parallel. .
【００１８】第４の構成のパケット転送システムによれ
ば、パケットを転送制御中に、そのパケットの転送元と
異なる処理装置１０からより優先度が高いパケットが転
送され、しかも既に転送していたパケットの転送先と優
先度が高いパケットの転送先が同一である場合に、優先
度が低い方のパケットの転送制御が中断される。そし
て、優先度が高い方のパケットの転送制御が優先して行
われる。更に、優先度が高い方の転送制御が終了した
後、中断していた転送制御が再開される。According to the packet transfer system of the fourth structure, during the transfer control of the packet, the packet having the higher priority is transferred from the processing device 10 different from the transfer source of the packet, and the packet already transferred. If the transfer destination of the packet with the higher priority is the same as the transfer destination of the packet with the higher priority, the transfer control of the packet with the lower priority is suspended. Then, the transfer control of the packet with the higher priority is preferentially performed. Furthermore, after the transfer control with the higher priority is completed, the interrupted transfer control is restarted.
【００１９】第５の構成のパケット転送システムによれ
ば、ネットワーク装置２０にパケットを転送中に、より
優先度が高いパケットを転送する必要が生じた場合に、
優先度が低い方のパケットの転送制御が中断される。そ
して、優先度が高い方のパケットの転送制御が優先して
行われる。さらに、優先度が高い方の転送制御が終了し
た後、中断していた転送制御が再開される。According to the packet transfer system of the fifth configuration, when it is necessary to transfer a packet having a higher priority while transferring the packet to the network device 20,
The transfer control of the packet with the lower priority is interrupted. Then, the transfer control of the packet with the higher priority is preferentially performed. Furthermore, after the transfer control with the higher priority is completed, the interrupted transfer control is restarted.
【００２０】[0020]
【実施例】以下、本発明の実施例を図面を参照して説明
する。 《実施例のパケット転送システムの構成》図２は、実施
例のパケット転送システムの構成ブロック図である。同
図に示すように、本実施例は、複数の処理装置１０と、
これらの処理装置に接続するネットワーク装置２０とを
備えて構成されている。Embodiments of the present invention will be described below with reference to the drawings. << Configuration of Packet Transfer System of Embodiment >> FIG. 2 is a block diagram of the configuration of the packet transfer system of the embodiment. As shown in the figure, this embodiment includes a plurality of processing devices 10,
A network device 20 connected to these processing devices is provided.
【００２１】なお、図２中では、ネットワーク装置２０
にデータを出力する処理装置１０の台数は３台になって
いるが、この台数に限られるものでないことは勿論であ
る。また、ネットワーク装置１０からデータを入力する
処理装置１０の台数は１台となっているが、この台数に
限られるものでないことも勿論である。In FIG. 2, the network device 20
Although the number of processing devices 10 that output data to three is three, it goes without saying that the number is not limited to this. Further, although the number of the processing devices 10 for inputting data from the network device 10 is one, it goes without saying that the number is not limited to this.
【００２２】また、処理装置１０は複数台設けられてい
るため、個々の処理装置を特定するために、図面中では
“−”の後に“１”、“２”、・・・、“Ｎ”等の識別
子を付して表す。また、明細書中では、処理装置＃１、
処理装置＃２、・・・、処理装置＃Ｎのように表す。Since a plurality of processing devices 10 are provided, in order to specify each processing device, "1", "2", ..., "N" are shown after "-" in the drawings. It is shown with an identifier such as. Further, in the specification, the processing device # 1,
Processing device # 2, ..., Processing device #N.
【００２３】以下、実施例の構成要素を説明する。 （処理装置１０）処理装置１０は、図３に示すように、
（ａ）命令処理部１３、（ｂ）主記憶装置１４、（ｃ）
転送処理部１２を備えて構成されている。The components of the embodiment will be described below. (Processing device 10) As shown in FIG.
(A) Command processing unit 13, (b) main storage device 14, (c)
The transfer processing unit 12 is provided.
【００２４】（ａ）命令処理部１３ 命令処理部１３は、主記憶装置１４に格納されている命
令語（プログラム）を読み出して、その指令に従った処
理を行う。即ち、一般的なプロセッサの役割を果たす。
そして、転送処理部１２に対してプログラムの指令によ
って、データ転送の指示を行う。指示内容には、宛先処
理装置番号、転送データの転送もと主記憶アドレス、デ
ータ長、宛先処理装置上の転送先主記憶アドレスが含ま
れる。(A) Instruction processing unit 13 The instruction processing unit 13 reads out an instruction word (program) stored in the main storage device 14 and performs processing in accordance with the instruction. That is, it plays the role of a general processor.
Then, the transfer processing unit 12 is instructed by the program to transfer the data. The instruction content includes the destination processing device number, the transfer source main storage address of the transfer data, the data length, and the transfer destination main storage address on the destination processing device.
【００２５】（ｂ）主記憶装置１４ 主記憶装置１４は、処理装置１０内の命令処理部１３が
実行すべきプログラムや演算処理に使用するデータ等を
格納する。(B) Main Storage Device 14 The main storage device 14 stores programs to be executed by the instruction processing unit 13 in the processing device 10 and data used for arithmetic processing.
【００２６】（ｃ）転送処理部１２ 転送処理部１２は、送信部と受信部からなる。送信部
は、命令処理部１３の指示に従い、ネットワーク装置２
０にデータを送信する。送信するデータは、ヘッダ部と
ボディ部からなるパケットである。ここで、ヘッダ部
は、宛先処理装置番号、宛先処理装置内でデータを格納
すべきアドレス、データ長などを含む制御情報であり、
ボディ部は主記憶装置１４から読み出したデータ本体で
ある。そして、受信部は、ネットワーク装置２０から受
信したパケットを、パケットのヘッダ部に指定された主
記憶内アドレスに格納する。(C) Transfer Processor 12 The transfer processor 12 comprises a transmitter and a receiver. The transmission unit follows the instruction of the instruction processing unit 13 and the network device 2
Send data to 0. The data to be transmitted is a packet including a header part and a body part. Here, the header portion is control information including a destination processing device number, an address where data should be stored in the destination processing device, a data length, and the like,
The body portion is the data body read from the main storage device 14. Then, the receiving unit stores the packet received from the network device 20 in the main memory address specified in the header portion of the packet.
【００２７】図４は、転送処理部１２の詳細ブロック図
である。同図に示すように、転送処理部１２は、送信バ
ッファ１２ａ、送信制御部１２ｂ、主記憶アクセス制御
部１２ｃ、受信バッファ１２ｄ及び受信制御部１２ｅを
備えている。FIG. 4 is a detailed block diagram of the transfer processing unit 12. As shown in the figure, the transfer processing unit 12 includes a transmission buffer 12a, a transmission control unit 12b, a main memory access control unit 12c, a reception buffer 12d, and a reception control unit 12e.
【００２８】（ｃ−１）送信バッファ１２ａ 送信バッファ１２ａは、送信すべきパケットのデータを
格納するもので、優先度０のデータを格納する低優先度
送信バッファと優先度１のデータを格納する高優先度送
信バッファの２種類がある。(C-1) Transmission buffer 12a The transmission buffer 12a stores the data of the packet to be transmitted, and stores the low priority transmission buffer which stores the data of the priority 0 and the data of the priority 1. There are two types of high priority transmit buffers.
【００２９】送信バッファ１２ａでは、ネットワーク装
置２０へ送信される制御情報（ヘッダ）を作成してネッ
トワーク装置２０に送信する。その後、命令処理部１３
の指示に従って主記憶装置１４から取り出したデータを
ネットワーク装置２０に送出するまで一時格納する。The transmission buffer 12a creates control information (header) to be transmitted to the network device 20 and transmits it to the network device 20. After that, the instruction processing unit 13
The data fetched from the main storage device 14 is temporarily stored until it is sent to the network device 20 in accordance with the instruction.
【００３０】そして、低優先度（優先度０）のデータ送
信中に、高優先度（優先度１）のデータ送信を行う場合
には、低優先度送信バッファからネットワーク装置２０
への送出を中断し、高優先度送信バッファに格納された
優先度１のパケットを送信する。優先度１のパケットの
送信が終了したら、中断していた低優先度送信バッファ
からの優先度０のパケットのデータ送出を再開する。When data transmission of high priority (priority 1) is performed during data transmission of low priority (priority 0), the network device 20 is transferred from the low priority transmission buffer.
To the packet having the priority 1 stored in the high priority transmission buffer. When the transmission of the packet of priority 1 is completed, the data transmission of the packet of priority 0 from the interrupted low priority transmission buffer is restarted.
【００３１】（ｃ−２）送信制御部１２ｂ 送信制御部１２ｂは、ネットワーク装置２０へのデータ
送信を制御する。また、ネットワーク装置２０から送ら
れてくるバッファフル信号（ネットワーク装置２０側の
受信バッファの状態を示す信号）や、主記憶アクセス制
御部１２ｃから送られてくる信号（バッファにデータが
格納されたことを示す信号）により、現在バッファ中に
未送出データが何個あるかを管理し、これらをネットワ
ーク装置２０に送出可能であれば、送信バッファ１２ａ
に送出の指示を行う。(C-2) Transmission controller 12b The transmission controller 12b controls data transmission to the network device 20. Further, a buffer full signal sent from the network device 20 (a signal indicating the state of the receiving buffer on the network device 20 side) and a signal sent from the main memory access control unit 12c (data has been stored in the buffer). Signal) indicating the number of untransmitted data in the buffer at present, and if these data can be transmitted to the network device 20, the transmission buffer 12a
To send to.
【００３２】（ｃ−３）主記憶アクセス制御部１２ｃ 主記憶アクセス制御部１２ｃは、ネットワーク装置２０
へ送出するデータを主記憶装置１４から読み出す制御を
行うとともに、ネットワーク装置２０から受信したデー
タを主記憶装置１４に書き出す制御を行う。そして、命
令処理部１３からの送信の指示又はネットワーク装置２
０から受信したパケット内のヘッダ部に指示された、デ
ータ本体（ボディ部）の先頭アドレス及びデータ長か
ら、アクセスすべき主記憶アドレスを順次発生し、主記
憶装置１４にアクセスリクエストを発行する。(C-3) Main memory access control unit 12c The main memory access control unit 12c is the network device 20.
The control is performed to read the data to be sent to the main storage device 14 and the control to write the data received from the network device 20 to the main storage device 14. Then, a transmission instruction from the command processing unit 13 or the network device 2
The main memory address to be accessed is sequentially generated from the start address and the data length of the data body (body part) designated by the header part in the packet received from 0, and the access request is issued to the main memory device 14.
【００３３】（ｃ−４）受信バッファ１２ｄ 受信バッファ１２ｄは、ネットワーク装置２０から受け
取ったデータを格納するもので、優先度０のデータを格
納する低優先度受信バッファと優先度１のデータを格納
する高優先度受信バッファの２種類がある。(C-4) Reception buffer 12d The reception buffer 12d stores the data received from the network device 20, and stores the low priority reception buffer for storing the data of the priority 0 and the data for the priority 1. There are two types of high priority receive buffers.
【００３４】受信バッファ１２ｄでは、ネットワーク装
置２０から受け取ったヘッダ部から、データ本体（ボデ
ィ部）を格納すべきアドレス情報を取り出す。そして、
ネットワーク装置２０から受信したボディデータを一時
格納した後、主記憶の所定のアドレスに格納してゆく。In the reception buffer 12d, the address information for storing the data body (body portion) is retrieved from the header portion received from the network device 20. And
After temporarily storing the body data received from the network device 20, the body data is stored at a predetermined address in the main memory.
【００３５】そして、低優先度（優先度０）のデータ受
信中に、高優先度（優先度１）のデータ受信を行う場
合、即ち低優先度バッファを使用して低優先度のパケッ
ト受信中に、そのパケットの最終データ到着前に、高優
先度のパケットが到着した場合には、低優先度バッファ
から主記憶へのストアを中断し、高優先度バッファを使
用して、高優先度のパケットの受信動作を再開する。そ
して、高優先度パケットの受信が終了したら、中断して
いた低優先度バッファからの低優先度パケットのデータ
の主記憶ストアを再開する。When data of high priority (priority 1) is received while data of low priority (priority 0) is received, that is, low priority packet is being received by using the low priority buffer. If a high-priority packet arrives before the final data of that packet arrives, the store from the low-priority buffer to the main memory is suspended and the high-priority buffer is used to Resume the packet receiving operation. Then, when the reception of the high priority packet is completed, the main memory store of the data of the low priority packet from the low priority buffer, which has been suspended, is restarted.
【００３６】（ｃ−５）受信制御部１２ｅ 受信制御部１２ｅは、ネットワーク装置２０からのデー
タ受信を制御する。受信バッファ１２ｄが一杯になった
ら、ネットワーク装置２０にバッファ状態を示す信号を
送出する。そして、現在バッファ中に未送出データが何
個あるかを管理し、これらを順次主記憶に送出するよう
処理する。(C-5) Reception Control Unit 12e The reception control unit 12e controls data reception from the network device 20. When the reception buffer 12d is full, a signal indicating the buffer state is sent to the network device 20. Then, it manages how many untransmitted data are currently in the buffer, and processes them so as to sequentially transmit them to the main memory.
【００３７】（ネットワーク装置２０）ネットワーク装
置２０は、図２に示すように、（ａ）入力バッファ部２
１、（ｂ）入力バッファ制御回路２４、（ｃ）スイッチ
回路２５、（ｄ）優先制御回路２６及び（ｅ）出力バッ
ファ部２２を備えて構成されている。(Network Device 20) As shown in FIG. 2, the network device 20 includes (a) the input buffer unit 2
1, (b) input buffer control circuit 24, (c) switch circuit 25, (d) priority control circuit 26, and (e) output buffer section 22.
【００３８】（ａ）入力バッファ部２１ 図５は、入力バッファ部２１の詳細構成図である。同図
に示すように、入力バッファ部２１は、入力レジスタ２
１ａ、転送用バッファ２１ｂ、バッファ読み出しレジス
タ２１ｃ、制御回路２１ｄを備えている。(A) Input Buffer Unit 21 FIG. 5 is a detailed configuration diagram of the input buffer unit 21. As shown in the figure, the input buffer unit 21 includes the input register 2
1a, a transfer buffer 21b, a buffer read register 21c, and a control circuit 21d.
【００３９】（ａ−１）入力レジスタ２１ａ 入力レジスタ２１ａは、処理装置１０の転送処理部１２
からの送信データを受信する。また、データとともに送
られてくる優先度信号（priority-level）信号により、
どの転送バッファにデータを格納するかを選択する。即
ち、優先度信号が“０”の場合には低優先度バッファに
データを送り、優先度信号が“１”の場合には、高優先
度バッファにデータを送る。(A-1) Input Register 21a The input register 21a is the transfer processing unit 12 of the processing device 10.
Receives data sent from. Also, by the priority-level signal sent with the data,
Select which transfer buffer to store the data in. That is, when the priority signal is "0", the data is sent to the low priority buffer, and when the priority signal is "1", the data is sent to the high priority buffer.
【００４０】（ａ−２）転送用バッファ２１ｂ 転送用バッファ２１ｂは、処理装置１０からの転送デー
タを、転送の優先度毎に格納する。(A-2) Transfer buffer 21b The transfer buffer 21b stores the transfer data from the processing device 10 for each transfer priority.
【００４１】（ａ−３）バッファ読み出しレジスタ２１
ｃ バッファ読み出しレジスタ２１ｃは、使用中の転送用バ
ッファのなかで最も優先度の高いバッファからのデータ
を読み出し、制御回路２１ｄ及び宛先選択回路２１ｅに
送る。(A-3) Buffer read register 21
The c-buffer read register 21c reads data from the buffer having the highest priority among the transfer buffers in use and sends it to the control circuit 21d and the destination selection circuit 21e.
【００４２】（ａ−４）制御回路２１ｄ 制御回路２１ｄは、転送するパケットの先頭に含まれて
いる宛先情報を読み宛先レジスタに保持する。この宛先
情報レジスタのうち最も優先度の高いものの情報によっ
て、宛先選択回路２１ｅの経路（即ち、バッファ読み出
しレジスタからどのＳＷへの出力を開くかの選択）を有
効にし、ＳＷへ転送要求信号（ＳＷへのデータ転送信号
線に含まれる）を送出する。(A-4) Control circuit 21d The control circuit 21d reads the destination information contained at the beginning of the packet to be transferred and holds it in the destination register. The path of the destination selection circuit 21e (that is, selection of which SW from the buffer read register to open the output to) is enabled by the information of the highest priority of the destination information registers, and the transfer request signal (SW (Included in the data transfer signal line to the).
【００４３】ＳＷから送出許可信号（ＳＷへのデータ転
送信号線に含まれる）を受信すると転送バッファから順
次データを読み出して、バッファ読み出しレジスタ２１
ｃ、宛先選択回路２１ｅを経由してＳＷへ送るよう制御
する。When the transmission permission signal (included in the data transfer signal line to the SW) is received from the SW, the data is sequentially read from the transfer buffer and the buffer read register 21.
c, control to send to SW via the destination selection circuit 21e.
【００４４】低優先のパケットを送信中に、処理装置１
０から高優先度のパケットが到着した場合には、ＳＷへ
のデータ送信を中断して、高優先度バッファからの転送
を行う。高優先度のパケット送信が終わった後、低優先
度の転送を再開する。While transmitting a low priority packet, the processing device 1
When a high-priority packet arrives from 0, the data transmission to the SW is interrupted and the data is transferred from the high-priority buffer. After the high priority packet transmission is completed, the low priority transfer is restarted.
【００４５】ＳＷから送出中断信号を受け取った場合に
は、バッファからのデータ読み出し、ＳＷへのデータ送
出を中断する。このあと、ＳＷからの送出中断解除信号
がくるまでは、バッファからのデータ送出を停止する。When the transmission suspension signal is received from SW, the data reading from the buffer and the data transmission to SW are suspended. After that, the data transmission from the buffer is stopped until the transmission suspension cancellation signal from the SW comes.
【００４６】（ｂ）入力バッファ制御回路２４ 図６は、入力バッファ制御回路２４の詳細構成図であ
る。同図に示すように、入力バッファ制御回路２４は、
宛先解読部２４ａ、優先度０の宛先レジスタ２４ｂ、優
先度１の宛先レジスタ２４ｃ、ＦＦ２４ｄ、ＦＦ２４
ｅ、ＦＦ２４ｆ及び制御論理回路２４ｇを備えている。(B) Input Buffer Control Circuit 24 FIG. 6 is a detailed configuration diagram of the input buffer control circuit 24. As shown in the figure, the input buffer control circuit 24 is
Destination decoding unit 24a, destination register 24b with priority 0, destination register 24c with priority 1, FF24d, FF24
e, FF 24f and control logic circuit 24g.
【００４７】（ｂ−１）宛先解読部２４ａ・優先度０の
宛先レジスタ２４ｂ・優先度１の宛先レジスタ２４ｃ 宛先解読部２４ａは、バッファ読み出しレジスタに格納
されているデータを入力して、その宛先を解読する。そ
して、データの優先度が０の場合には、優先度０の宛先
レジスタ２４ｂに格納する一方、データの優先度が１の
場合には、優先度１の宛先レジスタ２４ｃに格納する （ｂ−２）ＦＦ２４ｄ ＦＦ２４ｄは、ＳＷ部からの送出中断要求によってｓｅ
ｔされる一方、ＳＷ部からの送出中断解除によってｒｅ
ｓｅｔされ、バッファからのデータ送出を中断している
か否かの情報を示す「送出フラグ」を出力する。(B-1) Destination Decoding Unit 24a / Destination Register 24b with Priority 0 / Destination Register 24c with Priority 1 The destination decoding unit 24a inputs the data stored in the buffer read register, Decipher Then, when the priority of the data is 0, it is stored in the destination register 24b of the priority 0, while when the priority of the data is 1, it is stored in the destination register 24c of the priority 1 (b-2 ) FF24d FF24d is set by the transmission interruption request from the SW section.
On the other hand, when the transmission interruption from the SW unit is released,
After being set, a "send flag" indicating information indicating whether or not data output from the buffer is interrupted is output.
【００４８】（ｂ−３）ＦＦ２４ｅ ＦＦ２４ｅは、増減可能な値を保持しており、その値
は、入力レジスタからの出力によって増加し、優先度０
データ送出信号によって減少する。そして、優先度０の
転送データがバッファにいくつあるかという情報を示す
「優先度０転送用バッファデータカウンタ」を出力す
る。(B-3) FF24e The FF24e holds a value that can be increased / decreased. The value is increased by the output from the input register, and the priority is 0.
Decrease by data transmission signal. Then, it outputs a "priority 0 transfer buffer data counter" indicating the number of pieces of transfer data having priority 0 in the buffer.
【００４９】（ｂ−４）ＦＦ２４ｆ ＦＦ２４ｆは、増減可能な値を保持しており、その値
は、入力レジスタからの出力によって増加し、優先度１
データ送出信号によって減少する。そして、優先度１の
転送データがバッファにいくつあるかという情報を示す
「優先度１転送用バッファデータカウンタ」を出力す
る。(B-4) FF24f The FF24f holds a value that can be increased / decreased, and the value is increased by the output from the input register and the priority 1
Decrease by data transmission signal. Then, a "priority 1 transfer buffer data counter" indicating the number of transfer data of priority 1 in the buffer is output.
【００５０】（ｂ−５）制御論理回路２４ｇ 制御論理回路２４ｇは、「送出フラグ」、「優先度０転
送用バッファデータカウンタ」及び「優先度１転送用バ
ッファデータカウンタ」に基づいて、バッファからのデ
ータ読み出し、ＳＷ部へのデータ送出を制御する。(B-5) Control logic circuit 24g The control logic circuit 24g outputs from the buffer based on the "sending flag", "priority 0 transfer buffer data counter" and "priority 1 transfer buffer data counter". Data reading and data transmission to the SW unit are controlled.
【００５１】（ｃ）スイッチ回路２５ 図７は、スイッチ回路２５の詳細構成図である。同図に
示すように、スイッチ回路２５は、セレクタ２５ａ及び
優先制御回路２６を備えている。(C) Switch Circuit 25 FIG. 7 is a detailed configuration diagram of the switch circuit 25. As shown in the figure, the switch circuit 25 includes a selector 25 a and a priority control circuit 26.
【００５２】（ｃ−１）セレクタ２５ａ セレクタ２５ａは、優先制御回路２６からの経路選択信
号に従って、どれか１つの入力と出力との間のパスを有
効にする。(C-1) Selector 25a The selector 25a validates a path between any one input and output according to the route selection signal from the priority control circuit 26.
【００５３】（ｃ−２）優先制御回路２６ 優先制御回路２６は、入力バッファ部２１または前段Ｓ
Ｗ部からの要求（データ経路に含まれる）により、１つ
の出力に対して唯一の入力の経路を選択して有効にす
る。また、入力からデータ経路を使用して受け取られる
要求信号により、要求フラグをオンとする。そして、多
数の要求信号のうち１つを選択して転送フラグをオンと
する。さらに、転送フラグから経路選択信号を作成しセ
レクタへ送る。(C-2) Priority control circuit 26 The priority control circuit 26 includes the input buffer unit 21 or the preceding stage S.
A request from the W part (included in the data path) selects and validates only one input path for one output. Also, the request flag is turned on by a request signal received from the input using the data path. Then, one of the many request signals is selected and the transfer flag is turned on. Further, a route selection signal is created from the transfer flag and sent to the selector.
【００５４】（ｄ）優先制御回路２６ 図９は、優先制御回路２６の詳細構成図である。同図に
示すように、優先制御回路２６では、要求フラグ、転送
フラグ、中断フラグ、送出中断要求信号、送出中断解除
信号が使用されている。(D) Priority Control Circuit 26 FIG. 9 is a detailed block diagram of the priority control circuit 26. As shown in the figure, the priority control circuit 26 uses a request flag, a transfer flag, an interruption flag, a transmission interruption request signal, and a transmission interruption cancellation signal.
【００５５】（ｄ−１）要求フラグ 要求フラグは、各入力毎に、また各優先度毎に１ビット
ずつ設けられたフラグであり、前段のＳＷ部または入力
バッファ部２１からの転送要求によりセットされる。(D-1) Request flag The request flag is a flag provided for each input and one bit for each priority, and is set by a transfer request from the SW section or the input buffer section 21 in the preceding stage. To be done.
【００５６】（ｄ−２）転送フラグ 転送フラグは、各入力毎に、また各優先度毎に１ビット
ずつ設けられたフラグであり、このフラグがオンとなっ
たビットに対応する経路がデータ転送可能経路となる。
ただし、対応する中断フラグがオンになっている場合に
は、その経路を使用した転送が中断中であることを示
す。(D-2) Transfer Flag The transfer flag is a flag provided for each input and one bit for each priority, and the route corresponding to the bit for which this flag is turned on is the data transfer. It becomes a feasible route.
However, when the corresponding suspend flag is turned on, it indicates that the transfer using that route is suspended.
【００５７】（ｄ−３）中断フラグ 中断フラグは、最高の優先度を除く各優先度の転送フラ
グに対応して設けられている。上位の優先度の転送を行
うために、この経路を使用中の転送を中断していること
を示す。転送中の優先度より高い優先度の要求フラグ
（どの入力でも）がオンになった場合に、このフラグを
オンとして転送の中断を示す。そして、優先度の高い転
送が終了したら、このフラグをオフとして転送を再開す
る。(D-3) Suspension Flags Suspension flags are provided corresponding to transfer flags of each priority except the highest priority. Indicates that the transfer in use on this route is suspended in order to transfer at a higher priority. When a request flag (any input) having a higher priority than the priority during transfer is turned on, this flag is turned on to indicate the interruption of transfer. When the transfer with high priority is completed, this flag is turned off and the transfer is restarted.
【００５８】（ｄ−４）送出中断要求信号 送出中断要求信号は、転送を中断するために入力バッフ
ァ部２１にデータの送出を中断させる信号である。中断
フラグがオンになると、この信号が入力バッファ部２１
へ送られる。なお、前段のＳＷ回路を経由することもあ
る。(D-4) Transmission interruption request signal The transmission interruption request signal is a signal which causes the input buffer section 21 to suspend the transmission of data in order to suspend the transfer. When the interruption flag is turned on, this signal is input to the input buffer unit 21.
Sent to. In addition, it may pass through the SW circuit of the previous stage.
【００５９】この信号がオンになったら、入力バッファ
部２１では転送中の優先度バッファ及びその優先度より
さらに下の優先度バッファからの読み出し及び送出を中
断する。When this signal is turned on, the input buffer unit 21 suspends reading and sending from the priority buffer being transferred and the priority buffers below the priority buffer.
【００６０】（ｄ−５）送出中断解除信号 送出中断解除信号は、転送を中断するために入力バッフ
ァ部２１にデータの送出の中断を解除させる信号であ
る。中断フラグがオフになると、この信号が入力バッフ
ァ部２１へ送られる。なお、前段のＳＷ回路を経由する
こともある。(D-5) Transmission interruption cancellation signal The transmission interruption cancellation signal is a signal for causing the input buffer unit 21 to cancel the interruption of the data transmission in order to interrupt the transfer. When the interruption flag is turned off, this signal is sent to the input buffer unit 21. In addition, it may pass through the SW circuit of the previous stage.
【００６１】この信号がオンになったら、入力バッファ
部２１では中断中の優先度バッファからの読み出し及び
送出を再開する。 （ｅ）出力バッファ部２２ 図８は、出力バッファ部２２の詳細構成図である。同図
に示すように、出力バッファ部２２は、転送用バッファ
２２ａ、出力レジスタ２２ｂを備えている。When this signal is turned on, the input buffer unit 21 resumes reading and sending from the interrupted priority buffer. (E) Output buffer unit 22 FIG. 8 is a detailed configuration diagram of the output buffer unit 22. As shown in the figure, the output buffer unit 22 includes a transfer buffer 22a and an output register 22b.
【００６２】（ｅ−１）転送用バッファ２２ａ 転送用バッファ２２ａは、スイッチ回路２５から処理装
置１０への転送データを転送の優先度毎に格納する。(E-1) Transfer buffer 22a The transfer buffer 22a stores transfer data from the switch circuit 25 to the processing device 10 for each transfer priority.
【００６３】（ｅ−２）出力レジスタ２２ｂ 出力レジスタ２２ｂには、処理装置１０の転送処理部１
２へ送信するデータとともに、送信する優先度信号によ
りどちらの優先度バッファから出力しているのかを示す
情報が格納される。(E-2) Output register 22b The output register 22b includes the transfer processing unit 1 of the processing device 10.
Information to be output from which priority buffer is output is stored together with the data to be transmitted to No. 2 by the priority signal to be transmitted.
【００６４】《処理装置１０とネットワーク装置２０間
のインタフェース信号例》次に、図１０を参照して、処
理装置１０とネットワーク装置２０間でやりとりされる
インタフェース信号を説明する。<< Example of Interface Signal Between Processing Device 10 and Network Device 20 >> Next, an interface signal exchanged between the processing device 10 and the network device 20 will be described with reference to FIG.
【００６５】“Data”は、送信するデータ本体を示す信
号である。複数ビットの信号線群からなり、データエラ
ーチェックのためのパリティビットを含むこともある。
“Data-Valid” は、この信号がオンの時に、送信デー
タが有効であることを示す信号である。"Data" is a signal indicating the data body to be transmitted. It consists of a group of signal lines of a plurality of bits and may include a parity bit for checking a data error.
“Data-Valid” is a signal indicating that the transmission data is valid when this signal is on.
【００６６】“Data-End” は、パケットの最終データ
の送信時にオンとなる信号である。“Priority-level”
は、転送している送信データを含むパケットの優先度を
示す信号である。なお、優先度が０、１の二種類の場合
には、１ビットの信号である。"Data-End" is a signal which is turned on when the final data of a packet is transmitted. “Priority-level”
Is a signal indicating the priority of the packet including the transmission data being transferred. It should be noted that if there are two types of priority, 0 and 1, it is a 1-bit signal.
【００６７】“Buffer-Full” は、受信バッファが一杯
となったため送信の停止を要求する信号である。この信
号の代わりに“Data-Req”信号を使用することも可能で
ある。"Buffer-Full" is a signal for requesting stop of transmission because the reception buffer is full. It is also possible to use the "Data-Req" signal instead of this signal.
【００６８】“Data-Req”は、この信号がオンであるサ
イクル数と同じ数のデータ送信が可能であることを受信
側から送信側に通知する信号である。“Priolity-level
of Buff-ful”は、“Buffer-Full” がどの優先度の受
信バッファに関するものかを示す信号である。“Data-Req” is a signal from the receiving side to the transmitting side that the same number of data transmissions as the number of cycles in which this signal is on can be transmitted. “Priolity-level
"of Buff-ful" is a signal indicating which priority of "Buffer-Full" relates to the receive buffer.
【００６９】《第１転送例》第１転送例は、処理装置１
０−０から処理装置１０−１に優先度０のパケットＡを
転送中に、処理装置１０−０から処理装置１０−１に優
先度１のパケットＢを優先して転送する例である。<< First Transfer Example >> The first transfer example is the processing device 1.
This is an example in which while the packet A having the priority 0 is being transferred from 0-0 to the processing device 10-1, the packet B having the priority 1 is preferentially transferred from the processing device 10-0 to the processing device 10-1.
【００７０】図１１は、処理装置１０−０から処理装置
１０−１に優先度０のパケットＡを転送する状態を示し
ている。同図に示すように、処理装置１０−０から出力
されたパケットＡは、ネットワーク装置２０の受信バッ
ファ２１−０−０に順次格納される。次いでパケットＡ
は、スイッチ２３Ａ・２３Ｂに導かれて送信バッファ２
２−１−０に順次格納された後、処理装置１０−１に順
次出力される。FIG. 11 shows a state in which the packet A having the priority 0 is transferred from the processing device 10-0 to the processing device 10-1. As shown in the figure, the packet A output from the processing device 10-0 is sequentially stored in the reception buffer 21-0-0 of the network device 20. Then packet A
Is guided to the switches 23A and 23B, and the transmission buffer 2
After being sequentially stored in 2-1-0, they are sequentially output to the processing device 10-1.
【００７１】図１２は、図１１に示すパケットＡの転送
中にパケットＢを優先して転送する状態を示している。
同図に示すように、処理装置１０−０は、パケットＡの
送信中にパケットＢを送信する必要が生じると、パケッ
トＡの送信を中断してパケットＢを出力する。このパケ
ットＢは、受信バッファ２１−０−１に順次格納され
る。ここで、受信バッファ２１−０−０には、それまで
に出力されたパケットＡが格納されている。FIG. 12 shows a state in which the packet B is preferentially transferred during the transfer of the packet A shown in FIG.
As shown in the figure, when it is necessary to transmit the packet B during the transmission of the packet A, the processing device 10-0 interrupts the transmission of the packet A and outputs the packet B. This packet B is sequentially stored in the reception buffer 21-0-1. Here, the packet A output up to that point is stored in the reception buffer 21-0-0.
【００７２】次に、パケットＢは、パケットＡよりも優
先度が高いので、スイッチ２３Ａ・２３Ｂに導かれて送
信バッファ２２−０−１に順次格納される。この状態
で、送信バッファ２２−０−０には、それまでに出力さ
れたパケットＡが格納されていることになる。Next, since the packet B has a higher priority than the packet A, it is guided to the switches 23A and 23B and sequentially stored in the transmission buffer 22-0-1. In this state, the transmission buffer 22-0-0 stores the packet A output up to that point.
【００７３】次に、パケットＢは、パケットＡよりも優
先度が高く、かつパケットＢとパケットＡの転送先（＝
処理装置１０−１）が同じなので、パケットＡに優先し
て処理装置１０−１に順次出力される。Next, the packet B has a higher priority than the packet A, and the transfer destinations of the packets B and A (=
Since the processing device 10-1) is the same, the packet A is sequentially output to the processing device 10-1 in preference to the packet A.
【００７４】パケットＢの転送が終了すると、処理装置
１０−０はパケットＡの転送を再開し、再び図１１に示
す状態となる。 《第２転送例》第２転送例は、処理装置１０−０から処
理装置１０−１に優先度０のパケットＡを転送中に、処
理装置１０−０から処理装置１０−２に優先度１のパケ
ットＢを優先して転送する例である。When the transfer of the packet B is completed, the processing device 10-0 restarts the transfer of the packet A and enters the state shown in FIG. 11 again. << Second Transfer Example >> In the second transfer example, while the packet A having the priority of 0 is being transferred from the processing device 10-0 to the processing device 10-1, the priority of 1 is transferred from the processing device 10-0 to the processing device 10-2. This is an example of preferentially transferring the packet B of 1.
【００７５】処理装置１０−０から処理装置１０−１に
優先度０のパケットＡを転送する状態は、図１１と同様
である。図１３は、図１１に示すパケットＡの転送中に
パケットＢを優先して転送する状態を示している。同図
に示すように、処理装置１０−０は、パケットＡの送信
中にパケットＢを送信する必要が生じると、パケットＡ
の送信を中断してパケットＢを出力する。このパケット
Ｂは、受信バッファ２１−０−１に順次格納される。こ
こで、受信バッファ２１−０−０には、それまでに出力
されたパケットＡが格納されている。The state in which the packet A having the priority 0 is transferred from the processing device 10-0 to the processing device 10-1 is the same as in FIG. FIG. 13 shows a state in which the packet B is preferentially transferred during the transfer of the packet A shown in FIG. As shown in the figure, when the processing device 10-0 needs to transmit the packet B while the packet A is being transmitted, the packet A
And the packet B is output. This packet B is sequentially stored in the reception buffer 21-0-1. Here, the packet A output up to that point is stored in the reception buffer 21-0-0.
【００７６】パケットＢは、パケットＡよりも優先度が
高いが、パケットＢとパケットＡの転送先が異なるの
で、下記の１）及び２）が並列に処理される。 １）受信バッファ２１−０−０に格納されているパケッ
トＡは、スイッチ２３Ａ・２３Ｂに導かれて送信バッフ
ァ２２−１−０に順次格納された後、処理装置１０−１
に順次出力される。The packet B has a higher priority than the packet A, but since the transfer destinations of the packet B and the packet A are different, the following 1) and 2) are processed in parallel. 1) The packet A stored in the reception buffer 21-0-0 is guided to the switches 23A and 23B and sequentially stored in the transmission buffer 22-1-0, and then the processing device 10-1.
Are sequentially output to.
【００７７】２）受信バッファ２１−０−１に格納され
ているパケットＢは、スイッチ２３Ｃ・２３Ｄに導かれ
て送信バッファ２２−２−１に順次格納された後、処理
装置１０−２に順次出力される。2) The packet B stored in the reception buffer 21-0-1 is guided to the switches 23C and 23D and sequentially stored in the transmission buffer 22-2-1 and then sequentially to the processing device 10-2. Is output.
【００７８】パケットＢの転送が終了すると、処理装置
１０−０はパケットＡの転送を再開し、再び図１１に示
す状態となる。 《第３転送例》第３転送例は、処理装置１０−０から処
理装置１０−２に優先度０のパケットＡを転送中に、処
理装置１０−１から処理装置１０−２に優先度１のパケ
ットＢを優先して転送する例である。When the transfer of the packet B is completed, the processing device 10-0 restarts the transfer of the packet A and becomes the state shown in FIG. 11 again. << Third Transfer Example >> In the third transfer example, while the packet A having the priority of 0 is being transferred from the processing device 10-0 to the processing device 10-2, the priority of 1 is transferred from the processing device 10-1 to the processing device 10-2. This is an example of preferentially transferring the packet B of 1.
【００７９】図１４は、処理装置１０−０から処理装置
１０−１に優先度０のパケットＡを転送する状態を示し
ている。同図に示すように、処理装置１０−０から出力
されたパケットＡは、ネットワーク装置２０の受信バッ
ファ２１−０−０に順次格納される。次いでパケットＡ
は、スイッチ２３Ａ・２３Ｂに導かれて送信バッファ２
２−２−０に順次格納された後、処理装置１０−２に順
次出力される。FIG. 14 shows a state in which the packet A having the priority 0 is transferred from the processing device 10-0 to the processing device 10-1. As shown in the figure, the packet A output from the processing device 10-0 is sequentially stored in the reception buffer 21-0-0 of the network device 20. Then packet A
Is guided to the switches 23A and 23B, and the transmission buffer 2
After being sequentially stored in 2-2-0, they are sequentially output to the processing device 10-2.
【００８０】図１５は、図１４に示すパケットＡの転送
中にパケットＢを優先して転送する状態を示している。
パケットＢは、パケットＡよりも優先度が高いが、パケ
ットＢとパケットＡの転送元が異なるので、下記の１）
及び２）が並列に処理される。FIG. 15 shows a state in which the packet B is preferentially transferred during the transfer of the packet A shown in FIG.
Packet B has a higher priority than packet A, but since the transfer sources of packet B and packet A are different, the following 1)
And 2) are processed in parallel.
【００８１】１）処理装置１０−０から出力されたパケ
ットＡは、ネットワーク装置２０の受信バッファ２１−
０−０に順次格納される。 ２）処理装置１０−１から出力されたパケットＢは、受
信バッファ２１−１−１に順次格納される。1) The packet A output from the processing device 10-0 is received by the reception buffer 21- of the network device 20.
Sequentially stored in 0-0. 2) The packet B output from the processing device 10-1 is sequentially stored in the reception buffer 21-1-1.
【００８２】次に、パケットＢは、パケットＡと転送先
が同一でありパケットＡよりも優先度が高いので、スイ
ッチ２３Ｂ・２３Ｃに導かれて送信バッファ２２−２−
１に順次格納された後、処理装置１０−２に優先して出
力される。Next, since the packet B has the same transfer destination as the packet A and a higher priority than the packet A, the packet B is guided to the switches 23B and 23C and is transmitted to the transmission buffer 22-2-.
1 is sequentially stored, and then is output in priority to the processing device 10-2.
【００８３】パケットＢの転送が終了すると、スイッチ
２３Ａ・２３Ｂは、受信バッファ２１−０−０に格納さ
れたパケットＡを送信バッファ１０−２−０に導く処理
を再開する。そして、パケットＡは、送信バッファ１０
−２−０を経て処理装置１０−２に順次出力される。When the transfer of the packet B is completed, the switches 23A and 23B restart the process of guiding the packet A stored in the reception buffer 21-0-0 to the transmission buffer 10-2-0. Then, the packet A is sent to the transmission buffer 10
-2-0 and then sequentially output to the processing device 10-2.
【００８４】《第４転送例》第４転送例は、複合したパ
ケット転送例であり、下記の１）及び２）の転送が行わ
れている最中に、下記の３）及び４）が転送が行われる
例である。<< Fourth Transfer Example >> The fourth transfer example is a composite packet transfer example. While the following 1) and 2) are being transferred, the following 3) and 4) are transferred. Is an example.
【００８５】１）処理装置１０−０から処理装置１０−
３に優先度０のパケットＡを転送する。以下、この処理
を第１の転送という。 ２）処理装置１０−１から処理装置１０−４に優先度０
のパケットＢを転送する。以下、この処理を第２の転送
という。1) Processor 10-0 to Processor 10-
The packet A having the priority 0 is transferred to the packet No. 3. Hereinafter, this process is referred to as the first transfer. 2) Priority 0 from the processing device 10-1 to the processing device 10-4
Packet B is transferred. Hereinafter, this process is referred to as the second transfer.
【００８６】３）処理装置１０−１から処理装置１０−
５に優先度１のパケットＣを転送する。以下、この処理
を第３の転送という。 ４）処理装置１０−０から処理装置１０−４に優先度１
のパケットＤを転送する。以下、この処理を第４の転送
という。3) Processor 10-1 to Processor 10-
The packet C having the priority of 1 is transferred to 5. Hereinafter, this process is referred to as the third transfer. 4) Priority 1 from the processing device 10-0 to the processing device 10-4
Packet D is transferred. Hereinafter, this process is referred to as the fourth transfer.
【００８７】図１６は、第１及び第２の転送を行ってい
る状態を示している。同図に示すように、処理装置１０
−０から出力されたパケットＡは、ネットワーク装置２
０の受信バッファ２１−０−０に順次格納される。次い
でパケットＡは、スイッチ２３Ａ・２３Ｂに導かれて送
信バッファ２２−３−０に順次格納された後、処理装置
１０−３に順次出力される。FIG. 16 shows a state in which the first and second transfers are being performed. As shown in FIG.
The packet A output from −0 is the network device 2
It is sequentially stored in the reception buffer 21-0-0 of 0. Next, the packet A is guided to the switches 23A and 23B, sequentially stored in the transmission buffer 22-3-0, and then sequentially output to the processing device 10-3.
【００８８】また、処理装置１０−１から出力されたパ
ケットＢは、ネットワーク装置２０の受信バッファ２１
−１−０に順次格納される。次いでパケットＢは、スイ
ッチ２３Ｃ・２３Ｄに導かれて送信バッファ２２−４−
０に順次格納された後、処理装置１０−４に順次出力さ
れる。The packet B output from the processing device 10-1 is received by the reception buffer 21 of the network device 20.
Sequentially stored in -1-0. Next, the packet B is guided to the switches 23C and 23D, and the transmission buffer 22-4-
After being sequentially stored in 0, they are sequentially output to the processing device 10-4.
【００８９】図１７は、図１６に示す前記第１及び第２
の転送中に、前記第３及び第４の転送を優先して行う状
態を示している。まず、処理装置１０−０は、パケット
Ａの送信を中断してパケットＤを出力する。このパケッ
トＤは、受信バッファ２１−０−１に順次格納される。
ここで、受信バッファ２１−０−０には、それまでに出
力されたパケットＡが格納されている。FIG. 17 shows the first and second parts shown in FIG.
2 shows a state in which the third and fourth transfers are preferentially carried out during the transfer of. First, the processing device 10-0 interrupts the transmission of the packet A and outputs the packet D. This packet D is sequentially stored in the reception buffer 21-0-1.
Here, the packet A output up to that point is stored in the reception buffer 21-0-0.
【００９０】また、処理装置１０−１は、パケットＢの
送信を中断してパケットＣを出力する。このパケットＣ
は、受信バッファ２１−１−１に順次格納される。ここ
で、受信バッファ２１−１−０には、それまでに出力さ
れたパケットＢが格納されている。Further, the processing device 10-1 suspends the transmission of the packet B and outputs the packet C. This packet C
Are sequentially stored in the reception buffer 21-1-1. Here, the packet B output up to that point is stored in the reception buffer 21-1-0.
【００９１】ここで、パケットＡは、パケットＢ、パケ
ットＣ及びパケットＤと転送先が異なるので、スイッチ
２３Ａ・２３Ｂに導かれて送信バッファ２２−３−０に
順次格納された後、処理装置１０−３に順次出力され
る。Since the transfer destination of the packet A is different from that of the packet B, the packet C, and the packet D, the packet A is guided to the switches 23A and 23B and sequentially stored in the transmission buffer 22-3-0, and then the processing device 10 is operated. -3 are sequentially output.
【００９２】そして、パケットＢは、パケットＤと転送
先が同一であり、しかもパケットＤよりも優先度が低い
ので、パケットＤが転送終了するまで、受信バッファ２
１−１−０に格納されたままとなる。Since the packet B has the same transfer destination as the packet D and has a lower priority than the packet D, the reception buffer 2 continues until the packet D is transferred.
It remains stored in 1-1-0.
【００９３】また、パケットＣは、パケットＡ、パケッ
トＢ及びパケットＤと転送先が異なるので、スイッチ２
３Ｅ・２３Ｆに導かれて送信バッファ２２−５−１に順
次格納された後、処理装置１０−５に順次出力される。Since packet C has a different transfer destination from packet A, packet B and packet D, switch 2
After being guided to 3E · 23F and sequentially stored in the transmission buffer 22-5-1, they are sequentially output to the processing device 10-5.
【００９４】更に、パケットＤは、パケットＢと転送先
が同一であるが、パケットＢよりも優先度が高いので、
スイッチ２３Ｃ・２３ＤによりパケットＢに優先して送
信バッファ２２−４−１に順次格納された後、処理装置
１０−４に順次出力される。Further, the packet D has the same transfer destination as the packet B, but has a higher priority than the packet B.
The packets are prioritized over the packet B by the switches 23C and 23D, sequentially stored in the transmission buffer 22-4-1, and then sequentially output to the processing device 10-4.
【００９５】次に、パケットＣの転送が終了すると、処
理装置１０−１はパケットＢの送信を再開する。また、
パケットＤの転送が終了すると、処理装置１０−０はパ
ケットＡの送信を再開する。また、スイッチ２３Ｃ・２
３Ｄは、受信バッファ２１−１−０に格納されたバケッ
トＢを送信バッファ２２−４−０に導く処理を再開す
る。Next, when the transfer of the packet C is completed, the processing device 10-1 restarts the transmission of the packet B. Also,
When the transfer of the packet D is completed, the processing device 10-0 restarts the transmission of the packet A. Also, switch 23C / 2
The 3D restarts the process of guiding the bucket B stored in the reception buffer 21-1-0 to the transmission buffer 22-4-0.
【００９６】[0096]
【発明の効果】第１から第５の構成のパケット転送シス
テムによれば、入力バッファに格納されたパケットが、
転送制御部により、その優先度及び転送先に基づいて、
対応する出力バッファに転送制御されるため、優先度の
高いパケットほど、早く転送することが可能となる。According to the packet transfer system of the first to fifth configurations, the packet stored in the input buffer is
Based on the priority and transfer destination, the transfer control unit
Since the transfer is controlled to the corresponding output buffer, the higher the priority of the packet, the faster the transfer becomes possible.
【００９７】しかも、入力バッファは転送元の処理装置
毎にかつ優先度毎に設けられているとともに、出力バッ
ファは転送先の処理装置毎にかつ優先度毎に設けられて
いるため、転送元や転送先が異なれば、入力バッファか
ら出力バッファへの転送制御は並列に行われるようにな
るため、システム全体の転送効率の向上が期待される。Moreover, since the input buffer is provided for each transfer source processing device and each priority, and the output buffer is provided for each transfer destination processing device and each priority, the transfer source and If the transfer destination is different, the transfer control from the input buffer to the output buffer will be performed in parallel, so that the transfer efficiency of the entire system is expected to be improved.
【図１】 本発明のパケット転送システムの原理ブロッ
ク図である。FIG. 1 is a principle block diagram of a packet transfer system of the present invention.
【図２】 実施例のパケット転送システムの構成ブロッ
ク図である。FIG. 2 is a configuration block diagram of a packet transfer system according to an embodiment.
【図３】 実施例の処理装置のブロック図である。FIG. 3 is a block diagram of a processing device according to an embodiment.
【図４】 実施例の処理装置内のデータ転送処理部のブ
ロック図である。FIG. 4 is a block diagram of a data transfer processing unit in the processing device of the embodiment.
【図５】 実施例のネットワーク装置の入力バッファ部
のブロック図である。FIG. 5 is a block diagram of an input buffer unit of the network device according to the embodiment.
【図６】 実施例のネットワーク装置の入力バッファ制
御回路のブロック図である。FIG. 6 is a block diagram of an input buffer control circuit of the network device of the embodiment.
【図７】 実施例のネットワーク装置のスイッチ回路の
ブロック図である。FIG. 7 is a block diagram of a switch circuit of the network device according to the embodiment.
【図８】 実施例のネットワーク装置の出力バッファ部
のブロック図である。FIG. 8 is a block diagram of an output buffer unit of the network device according to the embodiment.
【図９】 実施例のネットワーク装置の優先制御回路の
ブロック図である。FIG. 9 is a block diagram of a priority control circuit of the network device according to the embodiment.
【図１０】 実施例の処理装置とネットワーク装置間の
インタフェース信号例である。FIG. 10 is an example of an interface signal between the processing device and the network device of the embodiment.
【図１１】 第１転送例の動作概念図（その１）であ
る。FIG. 11 is an operation conceptual diagram (1) of the first transfer example.
【図１２】 第１転送例の動作概念図（その２）であ
る。FIG. 12 is a second operation concept diagram of the first transfer example.
【図１３】 第２転送例の動作概念図である。FIG. 13 is an operation conceptual diagram of a second transfer example.
【図１４】 第３転送例の動作概念図（その１）であ
る。FIG. 14 is an operation conceptual diagram (1) of the third transfer example.
【図１５】 第３転送例の動作概念図（その２）であ
る。FIG. 15 is a conceptual diagram (No. 2) of operation in the third transfer example.
【図１６】 第４転送例の動作概念図（その１）であ
る。FIG. 16 is an operation concept diagram (1) of the fourth transfer example.
【図１７】 第４転送例の動作概念図（その２）であ
る。FIG. 17 is a conceptual diagram (No. 2) of operation in the fourth transfer example.
１０・・・処理装置 １１・・・バッファ １２・・・転送処理部 ２０・・・ネットワーク装置 ２１・・・受信バッファ（入力バッファ部） ２２・・・送信バッファ（出力バッファ部） ２３・・・転送制御部 ２４・・・入力バッファ制御回路 ２５・・・スイッチ回路 ２６・・・優先制御回路 10 ... Processing device 11 ... Buffer 12 ... Transfer processing unit 20 ... Network device 21 ... Reception buffer (input buffer unit) 22 ... Transmission buffer (output buffer unit) 23 ... Transfer control unit 24 ... Input buffer control circuit 25 ... Switch circuit 26 ... Priority control circuit
Claims (5)
のパケットを処理する複数の処理装置と、前記複数の処
理装置間でパケットを転送制御するネットワーク装置と
を備えて構成されるパケット転送システムにおいて、 前記ネットワーク装置は、 前記処理装置から受信したパケットを、転送元の処理装
置毎にかつ優先度毎に格納する複数の受信バッファと、 前記処理装置に送信するパケットを、転送先の処理装置
毎にかつ優先度毎に格納する複数の送信バッファと、 前記受信バッファに格納されたパケットを、その優先度
及び転送先に基づいて、対応する前記送信バッファに転
送制御する転送制御部とを備えたことを特徴とするパケ
ット転送システム。1. A packet configured to include a plurality of processing devices that process variable-length packets provided with a priority indicating a transfer order, and a network device that controls packet transfer between the plurality of processing devices. In the transfer system, the network device stores a packet received from the processing device in a plurality of receiving buffers for storing each processing device of a transfer source and for each priority, and a packet to be transmitted to the processing device as a transfer destination. A plurality of transmission buffers stored for each processing device and for each priority, and a transfer control unit for controlling transfer of the packets stored in the reception buffer to the corresponding transmission buffers based on the priority and the transfer destination. A packet transfer system comprising:
に、そのパケットの転送元処理装置からより優先度が高
いパケットが転送され、しかも既に転送していたパケッ
トの転送先と優先度が高いパケットの転送先が同一であ
る場合に、優先度が低い方のパケットの転送制御を中断
する一方、優先度が高い方のパケットの転送制御を優先
して行い、優先度が高い方の転送制御が終了した後、中
断していた転送制御を再開することを特徴とする請求項
１に記載のパケット転送システム。2. The transfer control unit, during transfer control of a packet, transfers a packet having a higher priority from a transfer source processing device of the packet, and sets the transfer destination and the priority of the already transferred packet. When the transfer destination of a high packet is the same, the transfer control of the packet with the lower priority is suspended, while the transfer control of the packet with the higher priority is given priority, and the transfer with the higher priority is transferred. The packet transfer system according to claim 1, wherein the interrupted transfer control is restarted after the control is completed.
に、そのパケットの転送元処理装置からより優先度が高
いパケットが転送され、しかも既に転送していたパケッ
トの転送先と優先度が高いパケットの転送先が異なる場
合に、優先度が低い方のパケットの転送制御と優先度が
高い方のパケットの転送制御を並列に行うことを特徴と
する請求項１に記載のパケット転送システム。3. The transfer control unit, during transfer control of a packet, transfers a packet having a higher priority from a transfer source processing device of the packet, and sets the transfer destination and the priority of the already transferred packet. 2. The packet transfer system according to claim 1, wherein when the transfer destinations of the high packets are different, the transfer control of the lower priority packet and the transfer control of the higher priority packet are performed in parallel.
に、そのパケットの転送元と異なる処理装置からより優
先度が高いパケットが転送され、しかも既に転送してい
たパケットの転送先と優先度が高いパケットの転送先が
同一である場合に、優先度が低い方のパケットの転送制
御を中断する一方、優先度が高い方のパケットの転送制
御を優先して行い、優先度が高い方の転送制御が終了し
た後、中断していた転送制御を再開することを特徴とす
る請求項１に記載のパケット転送システム。4. The transfer controller, during transfer control of a packet, transfers a packet having a higher priority from a processing device different from the transfer source of the packet, and prioritizes the transfer destination of the already transferred packet. When the transfer destination of a packet with a high priority is the same, the transfer control of the packet with a lower priority is suspended, while the transfer control of the packet with a higher priority is given priority, and the transfer control of the packet with a higher priority is performed. The packet transfer system according to claim 1, wherein the interrupted transfer control is restarted after the transfer control of (1) is completed.
に格納する複数のバッファと、 前記ネットワーク装置に前記パケットを転送中に、より
優先度が高いパケットを転送する必要が生じた場合に、
優先度が低い方のパケットの転送制御を中断する一方、
優先度が高い方のパケットの転送制御を優先して行い、
優先度が高い方の転送制御が終了した後、中断していた
転送制御を再開する転送処理部とを有することを特徴と
する請求項１に記載のパケット転送システム。5. The processing device comprises a plurality of buffers for storing packets to be transferred to the network device for each priority, and transferring a packet having a higher priority while transferring the packet to the network device. When the need arises,
While interrupting the transfer control of the packet with the lower priority,
Priority is given to the transfer control of the packet with the higher priority,
The packet transfer system according to claim 1, further comprising a transfer processing unit that restarts the interrupted transfer control after the transfer control with the higher priority is completed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059598A JPH08265366A (en) | 1995-03-20 | 1995-03-20 | Packet transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059598A JPH08265366A (en) | 1995-03-20 | 1995-03-20 | Packet transfer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265366A true JPH08265366A (en) | 1996-10-11 |
Family
ID=13117853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7059598A Withdrawn JPH08265366A (en) | 1995-03-20 | 1995-03-20 | Packet transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265366A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279188A (en) * | 2005-03-28 | 2006-10-12 | Nec Corp | Transmission controller conducting priority control, communication controller, communication system, communication network and transmission method |
| JP2007306221A (en) * | 2006-05-10 | 2007-11-22 | Tohoku Univ | Network switch and communication network |
| JP2009544174A (en) * | 2006-02-11 | 2009-12-10 | サムスン エレクトロニクス カンパニー リミテッド | Method for accurately and safely measuring propagation delay and distance between transmitting and receiving nodes in a packet network in a cut-through manner, and packet network node for performing this method |
| JP2015053568A (en) * | 2013-09-06 | 2015-03-19 | 日立オートモティブシステムズ株式会社 | Communication controller |
-
1995
- 1995-03-20 JP JP7059598A patent/JPH08265366A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279188A (en) * | 2005-03-28 | 2006-10-12 | Nec Corp | Transmission controller conducting priority control, communication controller, communication system, communication network and transmission method |
| JP2009544174A (en) * | 2006-02-11 | 2009-12-10 | サムスン エレクトロニクス カンパニー リミテッド | Method for accurately and safely measuring propagation delay and distance between transmitting and receiving nodes in a packet network in a cut-through manner, and packet network node for performing this method |
| US8018973B2 (en) | 2006-02-11 | 2011-09-13 | Samsung Electronics Co., Ltd. | Method to accurately and securely determine propagation delay and distance between sending and receiving node in packet network using cut-through approach and packet network node for executing the method |
| US8879564B2 (en) | 2006-02-11 | 2014-11-04 | Samsung Electronics Co., Ltd. | Method to accurately and securely determine propagation delay and distance between sending and receiving node in packet network using cut-through approach and packet network node for executing the method |
| JP2007306221A (en) * | 2006-05-10 | 2007-11-22 | Tohoku Univ | Network switch and communication network |
| JP2015053568A (en) * | 2013-09-06 | 2015-03-19 | 日立オートモティブシステムズ株式会社 | Communication controller |
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