JPH08264409A - Method fo manufacturing semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE: To measure and control linearly and quantitatively the exposure and the focusing position in reduced projection exposure of a semiconductor wafer. CONSTITUTION: A pair of extract pattern and a pair of leave pattern that angular parts oppose to each other are formed on a step and on each bottom of the step of a semiconductor wafer, and a distance HA at an angular part of a leave pattern and a distance HB at an angular part of an extract pattern on the step, and a distance LA at an angular part of the leave pattern and a distance LB at an angular part of the extract pattern on the bottom of the step are measured, so that it is quantitatively judged whether or not a light exposure amount is optimum based on a value of HA+LA-HB-LB, and it is quantitatively judged whether or not the focusing position is optimum based on a value of HA+HB-LA-LB.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、ホトリソグラフィ工程に適用し
て有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor integrated circuit device, and more particularly to a technique effectively applied to a photolithography process.

【０００２】[0002]

【従来の技術】半導体回路デバイスは半導体ウェハ上に
回路パターンを形成することより、製造される。基本的
な製造工程としては、熱酸化、ＣＶＤ、スパッタ工程等
の膜付け工程と、レジスト塗布、感光、現像、エッチン
グ等の微細加工と、イオン打込み等の不純物ドープ工程
等がある。半導体回路デバイスの高集積化においては、
特に微細加工技術が重要である。その中でも特に感光工
程の高精度化が重要な技術課題となっている。2. Description of the Related Art Semiconductor circuit devices are manufactured by forming circuit patterns on a semiconductor wafer. The basic manufacturing process includes a film forming process such as thermal oxidation, CVD, and sputtering process, fine processing such as resist coating, photosensitization, development, and etching, and impurity doping process such as ion implantation. In high integration of semiconductor circuit devices,
In particular, fine processing technology is important. Among them, the improvement of the precision of the exposure process is a particularly important technical issue.

【０００３】近年、感光工程では縮小投影露光装置を用
いるのが一般的である。縮小投影露光装置を用いて、半
導体ウェハ上に回路パターンを形成する上で露光量と焦
点位置を最適に設定することが、非常に重要である。な
ぜなら実用的な回路パターンを半導体ウェハ上に正確に
焼き付けできる露光量と焦点位置の許容範囲は極めて小
さいからである。このため半導体ウェハ上に回路パター
ンを焼き付けする前には、必ず露光量と焦点位置の許容
範囲を測定し、最適値を設定する条件出し作業が必要で
ある。In recent years, it is common to use a reduction projection exposure apparatus in the exposure step. It is very important to optimally set the exposure amount and the focus position when forming a circuit pattern on a semiconductor wafer using a reduction projection exposure apparatus. This is because the allowable range of the exposure amount and the focus position with which a practical circuit pattern can be accurately printed on a semiconductor wafer is extremely small. Therefore, before printing the circuit pattern on the semiconductor wafer, it is necessary to measure the exposure range and the allowable range of the focus position and set the optimum value.

【０００４】この条件出し作業は、たとえば、ホトレジ
スト膜が形成された半導体ウェハ上に格子状に設定され
た矩形の複数の露光領域に対して、列方向に露光量、行
方向に焦点位置を逐次変化させて回路パターンを転写
し、現像処理する。そして、現像処理後の半導体ウェハ
上の回路パターンの寸法や外観を走査型電子顕微鏡（Ｓ
ＥＭ）を用いて測定する。This condition setting operation is performed, for example, by sequentially setting the exposure amount in the column direction and the focus position in the row direction with respect to a plurality of rectangular exposure areas set in a lattice on a semiconductor wafer on which a photoresist film is formed. The circuit pattern is changed and transferred, and development processing is performed. Then, the dimensions and appearance of the circuit pattern on the semiconductor wafer after the development processing are examined by a scanning electron microscope (S
EM).

【０００５】パターン寸法と露光量および焦点位置は、
たとえば図１７に例示されるように、露光量が適切であ
れば、焦点位置が変動しても寸法は変化しにくく、露光
量が適切な範囲から逸脱すると、焦点位置の変動に応じ
て寸法変化が大きくなる、というような関係にある。ま
た、外観と露光量および焦点位置の関係は、図１８に例
示されるように、露光量が過大（過少）になると断線
（ショート）が発生し、焦点位置の変動は、断線やショ
ート等の外観不良発生の露光量の過不足に対する依存性
を一層敏感にする。このような露光量および焦点位置の
変動とパターン形状や寸法との関係を示す特性は、パタ
ーンの形状、半導体ウェハ上の反射率や凹凸形状等によ
り異なるため、場所によって異なってくる。このため最
も露光量と焦点位置の許容範囲が小さい場所を選択して
条件設定する必要がある。The pattern size, the exposure dose and the focus position are
For example, as illustrated in FIG. 17, if the exposure amount is appropriate, the dimensions are unlikely to change even if the focus position changes. If the exposure amount deviates from the appropriate range, the dimensions change according to the change in the focus position. Is getting bigger. In addition, as shown in FIG. 18, the relationship between the appearance, the exposure amount, and the focus position causes a disconnection (short circuit) when the exposure amount becomes excessive (too small), and the fluctuation of the focus position causes a disconnection or a short circuit. To make the dependency of the appearance defect occurrence on the excess or deficiency of the exposure amount more sensitive. The characteristics showing the relationship between the variation of the exposure amount and the focus position and the pattern shape and the dimension are different depending on the shape of the pattern, the reflectance on the semiconductor wafer, the uneven shape, etc. For this reason, it is necessary to select and set conditions where the exposure amount and the focus position have the smallest allowable range.

【０００６】しかしながら、ＳＥＭで全回路パターンに
ついて観察、測定する作業量と所要時間は膨大であり、
実効的には数箇所の測定で条件設定をしている。このた
め最も露光量と焦点位置の許容範囲が小さい場所を見逃
すことが多い。However, the amount of work and time required for observing and measuring all circuit patterns by SEM is enormous.
Effectively, the conditions are set by measuring at several points. For this reason, it is often the case that a location where the exposure amount and the focus position have the smallest allowable range is missed.

【０００７】条件設定を完了した後の量産では、測定は
さらに簡略化される。このため、半導体ウェハ上の反射
率や凹凸形状等が変動した場合、許容範囲が小さい場所
でショートや断線（ハレーション）等の不良が発生す
る。半導体ウェハ上の反射率が高いアルミ配線工程やポ
リシリコンのゲート工程で特に不良が発生しやすい。In mass production after the condition setting is completed, the measurement is further simplified. For this reason, when the reflectance, the uneven shape, or the like on the semiconductor wafer is changed, defects such as short-circuit or disconnection (halation) occur at a place where the allowable range is small. Defects are particularly likely to occur in the aluminum wiring process having a high reflectance on the semiconductor wafer and the polysilicon gate process.

【０００８】半導体ウェハ上のパターン寸法を管理する
手法としては、従来、たとえば、特開昭６３−２９６３
５０号公報に開示される技術が知られている。この技術
では、半導体基板上の段差領域に跨がるように所定の幅
のラインパターンを形成し、段差領域の上と下でのライ
ンパターン幅寸法の変動等の異常を一つの目視観察視野
内で発見可能にしたものである。As a method for managing the pattern size on a semiconductor wafer, there is a conventional method, for example, Japanese Patent Laid-Open No. 63-2963.
The technique disclosed in Japanese Patent Publication No. 50 is known. In this technology, a line pattern with a predetermined width is formed so as to straddle the stepped region on the semiconductor substrate, and anomalies such as variations in the line pattern width dimension above and below the stepped region are found within one visual observation field. It was made possible.

【０００９】また、他の従来技術としては、たとえば、
特開平３−１７３１１５号公報に開示されているよう
に、基板上の段差領域を横切る直線上に外形寸法が順次
小さくなるように設定された複数の孤立したレジストパ
ターンを配列し、段差の上と下の各々の領域に配置され
たレジストパターンの寸法変化の差異や消失の有無から
焦点位置の適否を判定する技術が知られている。As another conventional technique, for example,
As disclosed in Japanese Unexamined Patent Publication No. 3-173115, a plurality of isolated resist patterns whose outer dimensions are set to be successively smaller are arranged on a straight line that crosses a step region on a substrate, and a plurality of isolated resist patterns are formed above and below the step. There is known a technique of determining the suitability of the focus position based on the presence or absence of the dimensional change and the disappearance of the resist pattern arranged in each region.

【００１０】さらに、他の従来技術として、たとえば、
特開平５−４１４３２号公報には、半導体チップ上の高
低差のある複数箇所に光学顕微鏡の同一視野内に入るよ
うにラインアンドスペースパターンを形成し、この形状
を確認することによって、半導体チップ表面全体が露光
光の焦点深度内にあるか否かを容易に検査できるように
した技術が開示されている。Further, as another conventional technique, for example,
In Japanese Patent Laid-Open No. 5-41432, a line-and-space pattern is formed at a plurality of positions on a semiconductor chip having height differences so as to be within the same field of view of an optical microscope, and the shape is confirmed to confirm the surface of the semiconductor chip A technique is disclosed that allows easy inspection as to whether or not the whole is within the depth of focus of exposure light.

【００１１】[0011]

【発明が解決しようとする課題】安定して半導体ウェハ
上に回路パターンを形成するためには、露光量と焦点位
置の許容範囲が最も小さい場所で、露光量および焦点位
置、さらには焦点位置の傾斜を最適化する必要がある。
特に、高精度な露光条件の管理の為には、露光量および
焦点位置の各々を独立にしかも定量的に再現性良く評価
する技術が不可欠である。In order to stably form a circuit pattern on a semiconductor wafer, the exposure amount and the focus position, and further the focus position, should be set at a position where the allowable range of the exposure amount and the focus position is the smallest. The slope needs to be optimized.
In particular, in order to manage the exposure condition with high accuracy, a technique for independently and quantitatively evaluating the exposure amount and the focus position with good reproducibility is indispensable.

【００１２】ところが、上記の三つの従来技術は、いず
れも、パターンを転写形成する際の露光量や焦点位置等
の露光条件の適否を総合的に判定はできるものの、判定
は定性的なレベルに留まり、露光量や焦点位置の二つを
弁別して定量的に管理することは困難である。However, in all of the above-mentioned three conventional techniques, the adequacy of the exposure conditions such as the exposure amount and the focus position at the time of transferring and forming the pattern can be comprehensively determined, but the determination is made at a qualitative level. It is difficult to discriminate between the exposure amount and the focus position and quantitatively manage them.

【００１３】また、前述の何れの従来技術においても、
検査用のパターンの下地に対する固着強度について配慮
されておらず、用済みの検査用のパターンが次の工程等
で基板表面から剥がれ異物となって歩留り低下を招く懸
念がある。Further, in any of the above-mentioned conventional techniques,
There is no concern about the adhesion strength of the inspection pattern to the base, and there is a concern that the used inspection pattern may be peeled off from the substrate surface in the next step or the like to become foreign matter, which may lower the yield.

【００１４】また、前述の何れの従来技術も露光条件の
管理については配慮されているものの、位置合わせ精度
の管理については配慮されておらず、露光条件の管理と
位置合わせ精度の管理の双方を個別に行う必要があり、
露光工程の管理作業の効率は必ずしもよくない。Although any of the above-mentioned prior arts considers the management of the exposure condition, it does not consider the management of the alignment accuracy, and both the management of the exposure condition and the management of the alignment accuracy are performed. Must be done individually,
The efficiency of the management work of the exposure process is not always good.

【００１５】なお、本件出願人が先に出願した特開平６
−３０２４９２号公報の技術は、露光量および焦点位置
の双方を弁別し、かつ定量的に管理できる、という極め
て優れた技術であるが、焦点位置とパターン寸法の関係
は、最適焦点位置を極値とする略二次曲線となるため、
特定のパターン寸法に対応する焦点位置が二つ検出され
ることとなり、若干不便であった。[0016] Incidentally, the applicant of the present application filed Japanese Patent Application Laid-Open No.
The technique of Japanese Patent Laid-Open No. 302492 is an extremely excellent technique capable of discriminating both the exposure amount and the focus position and quantitatively managing them. However, the relationship between the focus position and the pattern dimension indicates that the optimum focus position is an extreme value. Since it becomes a substantially quadratic curve,
Two focus positions corresponding to a specific pattern size are detected, which is a little inconvenient.

【００１６】本発明の目的は、半導体ウェハの縮小投影
露光における露光量を再現性よく定量的に最適に管理す
ることが可能な半導体集積回路装置の製造方法を提供す
ることにある。An object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device capable of quantitatively and optimally managing the exposure amount in reduction projection exposure of a semiconductor wafer with good reproducibility.

【００１７】本発明の他の目的は、半導体ウェハの縮小
投影露光における焦点位置を線型に再現性よく定量的に
最適に管理することが可能な半導体集積回路装置の製造
方法を提供することにある。Another object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device capable of linearly reproducibly and quantitatively optimally managing a focal position in reduction projection exposure of a semiconductor wafer. .

【００１８】本発明のさらに他の目的は、半導体ウェハ
の縮小投影露光における焦点位置の傾斜を定量的に再現
性よく最適に管理することが可能な半導体集積回路装置
の製造方法を提供することにある。Still another object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device capable of quantitatively and reproducibly optimally controlling the inclination of the focal position in reduction projection exposure of a semiconductor wafer. is there.

【００１９】本発明のさらに他の目的は、検査用のパタ
ーンが原因の異物等の発生を抑止しして、異物起因の歩
留り低下を防止することが可能な半導体集積回路装置の
製造方法を提供することにある。Still another object of the present invention is to provide a method for manufacturing a semiconductor integrated circuit device capable of suppressing the generation of foreign matter or the like caused by an inspection pattern and preventing the yield decrease due to the foreign matter. To do.

【００２０】本発明のさらに他の目的は、露光条件の管
理および位置合わせ精度の管理の双方を効率良く行うこ
とが可能な半導体集積回路装置の製造方法を提供するこ
とにある。Still another object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device capable of efficiently managing both exposure conditions and alignment accuracy.

【００２１】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【００２２】[0022]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。Of the inventions disclosed in the present application, a representative one will be briefly described below.
It is as follows.

【００２３】露光量と焦点位置の許容範囲が最も小さい
場所は半導体ウェハ上の反射率や凹凸形状やパターン形
状と密接な関係がある。半導体ウェハ上に塗布されたレ
ジストの現像後の断面形状（プロファイル）は縮小投影
光学系によって投影された回路パターンの３次元的な光
強度分布によって決定づけられる。The place where the allowable range of the exposure amount and the focus position is the smallest is closely related to the reflectance, the uneven shape and the pattern shape on the semiconductor wafer. The cross-sectional shape (profile) of the resist applied on the semiconductor wafer after development is determined by the three-dimensional light intensity distribution of the circuit pattern projected by the reduction projection optical system.

【００２４】この３次元的な光強度分布は縮小投影装置
の露光量や焦点位置や焦点位置傾斜に強く影響される。
このため縮小投影装置は高精度の露光量制御機構や焦点
位置や焦点位置傾斜制御機構を装備している。This three-dimensional light intensity distribution is strongly influenced by the exposure amount, focus position and focus position tilt of the reduction projection device.
For this reason, the reduction projection apparatus is equipped with a highly accurate exposure amount control mechanism, a focus position and a focus position tilt control mechanism.

【００２５】しかし上記機構は再現精度は優れている
が、半導体ウェハ上の反射率や凹凸形状やレジストの感
度により、オフセット誤差を生じやすいという問題があ
る。However, although the above-mentioned mechanism has excellent reproducibility, there is a problem that an offset error is likely to occur due to the reflectance on the semiconductor wafer, the uneven shape, and the sensitivity of the resist.

【００２６】最適な露光量は、ウェハ上の反射率やレジ
ストの感度等により変化する。このため露光量が適正か
どうかを測定する手段が必要となる。この手段として
は、後述の抜きパターンと残しパターンの寸法の差で求
めることができる。The optimum exposure amount varies depending on the reflectance on the wafer, the sensitivity of the resist, and the like. For this reason, a means for measuring whether the exposure amount is proper is required. As this means, it is possible to obtain the difference between the dimensions of the blank pattern and the remaining pattern, which will be described later.

【００２７】最適な焦点位置や焦点位置傾斜は、露光装
置の焦点合わせ誤差やショット毎の傾斜合わせ（ショッ
トレベリング）誤差等により変化する。これらの誤差
は、半導体ウェハ上のパターンの影響を受けるため、焦
点位置が適正かどうかを測定する手段が必要となる。こ
の手段としては、後述のパターン段差の上のパターンと
パターン段差の底のパターンの寸法の差で求めることが
できる。The optimum focus position and focus position tilt vary depending on the focus alignment error of the exposure apparatus, the tilt alignment (shot leveling) error for each shot, and the like. Since these errors are affected by the pattern on the semiconductor wafer, a means for measuring whether the focus position is proper is required. As this means, it is possible to obtain the difference between the dimensions of the pattern above the pattern step and the pattern at the bottom of the pattern step, which will be described later.

【００２８】現像処理後ウェハ上の回路パターンの寸法
や外観を走査型電子顕微鏡（ＳＥＭ）を用いて測定す
る。露光量と焦点位置は寸法と露光量と焦点位置の関係
や外観と露光量と焦点位置の関係から決定できるが、量
産では、測定は簡略化されるため、正確に設定すること
が難しい。このため、露光量と焦点位置を容易に測定す
る技術が必要となる。After the development processing, the dimensions and appearance of the circuit pattern on the wafer are measured with a scanning electron microscope (SEM). The exposure amount and the focus position can be determined from the relationship between the dimension, the exposure amount and the focus position, and the appearance, the relationship between the exposure amount and the focus position, but in mass production, the measurement is simplified, and thus it is difficult to set accurately. Therefore, a technique for easily measuring the exposure amount and the focus position is required.

【００２９】そこで、本発明では、図１に例示されるよ
うな露光条件検査用のパターンを用いて露光量と焦点位
置の各々容易かつ線型に再現性良く測定する。図１
（ａ）は、本発明の検査用のパターンの一例を示す平面
図であり、図１（ｂ）は図１（ａ）において線Ｂ−Ｂで
示される部分の断面図である。この図１において、マス
クパターンは、楔状のパターンが対向してレイアウトさ
れており、抜きパターンと残しパターンがセットになっ
ている。Therefore, in the present invention, the exposure amount and the focus position are measured easily and linearly with good reproducibility using the exposure condition inspection pattern as shown in FIG. FIG.
FIG. 1A is a plan view showing an example of an inspection pattern of the present invention, and FIG. 1B is a sectional view of a portion indicated by line BB in FIG. 1A. In FIG. 1, the mask pattern is laid out so that wedge-shaped patterns are opposed to each other, and a blank pattern and a remaining pattern are set.

【００３０】このパターンセットはさらに、半導体ウェ
ハ上に焼き付けた場合、半導体ウェハの段差の上（図１
の左側）と底（図１の右側）にパターンが転写されるよ
うレイアウトされている。When this pattern set is printed on a semiconductor wafer, the pattern set is also formed on the step of the semiconductor wafer (see FIG.
The layout is such that the pattern is transferred to the left side) and the bottom (right side in FIG. 1).

【００３１】上記パターンを半導体ウェハ上に焼き付け
た場合、楔状のパターンの対向部の寸法（角部の距離）
をそれぞれ、段差の上の残しパターンの寸法をＨＡ、段
差の上の抜きパターンの寸法をＨＢ、段差の底の残しパ
ターンの寸法をＬＡ、段差の底の抜きパターンの寸法を
ＬＢとした場合、これらの寸法を測定することにより、
露光量と焦点位置を容易に独立に測定する。When the above pattern is printed on a semiconductor wafer, the dimension of the opposing portion of the wedge-shaped pattern (corner distance)
When the dimension of the remaining pattern on the step is HA, the dimension of the blank pattern on the step is HB, the dimension of the blank pattern on the bottom of the step is LA, and the dimension of the blank pattern on the bottom of the step is LB, By measuring these dimensions,
Easily measure exposure dose and focus position independently.

【００３２】測定した露光量と焦点位置が、露光量と焦
点位置の許容範囲が最も小さい場所の許容範囲内にある
場合は、半導体ウェハ上に正確に回路パターンを形成で
きる。許容範囲外の場合は、半導体ウェハ上に正確に回
路パターンを形成できないため、条件の再設定が必要と
なる。When the measured exposure amount and focus position are within the permissible range of the place where the permissible range of exposure amount and focus position is the smallest, the circuit pattern can be accurately formed on the semiconductor wafer. If it is out of the allowable range, the circuit pattern cannot be accurately formed on the semiconductor wafer, and it is necessary to reset the conditions.

【００３３】[0033]

【作用】露光量と焦点位置を容易に測定する技術におい
ては、図１に示すパターンの寸法から露光量と焦点位置
を容易に算出することができる。In the technique of easily measuring the exposure amount and the focus position, the exposure amount and the focus position can be easily calculated from the dimensions of the pattern shown in FIG.

【００３４】露光量と寸法の関係は図２に示す関係があ
ることを実験的に確認している。すなわち、残しパター
ンの寸法ＨＡとＬＡは露光量の増大に伴い寸法大とな
る。逆に抜きパターンの寸法ＨＢとＬＢは露光量の増大
に伴い寸法小となる。It has been experimentally confirmed that the relationship between the exposure dose and the dimension has the relationship shown in FIG. That is, the dimensions HA and LA of the remaining pattern become larger as the exposure amount increases. On the contrary, the dimensions HB and LB of the punched pattern become smaller as the exposure amount increases.

【００３５】従って「残しパターン」−「抜きパター
ン」の寸法、すなわちＨＡ＋ＬＡ−ＨＢ−ＬＢの寸法は
露光量の増大に伴い一様（線形）に増大する。また、
「残しパターン」−「抜きパターン」の寸法は焦点位置
の影響が少ないことを実験的に確認している。このた
め、「残しパターン」−「抜きパターン」の寸法、すな
わちＨＡ＋ＬＡ−ＨＢ−ＬＢの寸法を知ることにより、
露光量が最適かどうかを判定することができる。Therefore, the dimension of "remaining pattern"-"drain pattern", that is, the dimension of HA + LA-HB-LB, increases uniformly (linearly) as the exposure amount increases. Also,
It has been experimentally confirmed that the dimensions of "remaining pattern"-"cutout pattern" are less affected by the focus position. Therefore, by knowing the dimension of "remaining pattern"-"empty pattern", that is, the dimension of HA + LA-HB-LB,
It is possible to determine whether the exposure amount is optimum.

【００３６】一方、焦点位置と寸法の関係は図３に示す
関係にあることが、実験的に確認できている。段差の上
の寸法ＨＡとＨＢは焦点位置の値に対してほぼ２次曲線
となり、焦点位置が段差の上と一致した位置で寸法は最
小となる。同様に段差の底の寸法ＬＡとＬＢは焦点位置
の値に対してほぼ２次曲線となり、焦点位置が段差の底
と一致した位置で寸法は最小となる。従って、寸法が最
小となる位置の差が段差の高さと一致する。On the other hand, it has been experimentally confirmed that the relationship between the focal position and the dimension has the relationship shown in FIG. The dimensions HA and HB above the step are almost quadratic curves with respect to the value of the focus position, and the dimension becomes minimum at the position where the focus position coincides with the top of the step. Similarly, the dimensions LA and LB of the bottom of the step become a quadratic curve with respect to the value of the focus position, and the dimension becomes the minimum at the position where the focus position coincides with the bottom of the step. Therefore, the difference in the position where the size is the minimum matches the height of the step.

【００３７】しかし、焦点位置と寸法の関係は一様（線
形）に増大ではないため、このままでは寸法から焦点位
置が最適かどうかを判定することができない。ところ
で、「段差の上」−「段差の底」すなわちＨＡ＋ＨＢ−
ＬＡ−ＬＢの寸法は焦点位置の増大に伴い一様（線形）
に増大する。また、「段差の上」−「段差の底」の寸法
は露光量の影響が少ないことを実験的に確認している。
このため、「段差の上」−「段差の底」の寸法、すなわ
ちＨＡ＋ＨＢ−ＬＡ−ＬＢの寸法を知ることにより、焦
点位置を定量的に一意に測定して最適かどうかを判定す
ることができる。However, since the relationship between the focus position and the size does not increase uniformly (linearly), it is impossible to judge from the size whether the focus position is optimum or not. By the way, "above the step"-"bottom of the step", that is, HA + HB-
The size of LA-LB is uniform (linear) as the focal position increases.
Increase to. Further, it has been experimentally confirmed that the size of "above step"-"bottom of step" is less affected by the exposure amount.
Therefore, it is possible to quantitatively and uniquely measure the focal position to determine whether it is optimal by knowing the dimension of "above step"-"bottom of step", that is, the dimension of HA + HB-LA-LB. .

【００３８】[0038]

【実施例】以下、本発明の実施例を詳細に説明する。EXAMPLES Examples of the present invention will be described in detail below.

【００３９】（実施例１）図４は、本発明の一実施例で
ある半導体集積回路装置の製造方法に用いられる露光条
件検定パターンの一例を示す平面図であり、図５は、そ
の一部を拡大して示す平面図、図６は、その一部を示す
平面図、図７は、その一部を示す平面図である。(Embodiment 1) FIG. 4 is a plan view showing an example of an exposure condition inspection pattern used in a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. Is an enlarged plan view, FIG. 6 is a plan view showing a part thereof, and FIG. 7 is a plan view showing a part thereof.

【００４０】また、図１５は、本実施例の半導体集積回
路装置の製造方法に用いられる露光装置の一例を示す概
念図である。FIG. 15 is a conceptual diagram showing an example of an exposure apparatus used in the method for manufacturing a semiconductor integrated circuit device of this embodiment.

【００４１】まず、露光装置について簡単に説明する。
レーザ測長計等を用いた位置制御により、水平面内の精
密な平行移動および回転移動が可能な移動ステージ５０
の上には、チルトステージ６０が設けられ、このチルト
ステージ６０の上に半導体ウェハ１０が載置される。チ
ルトステージ６０は、必要に応じて後述の露光光学系の
光軸に対して半導体ウェハ１０の平面を任意に傾斜させ
る動作を行う。チルトステージ６０の上方には、光軸を
垂直にした、縮小投影レンズ７１、レチクル７２、露光
照明レンズ７３等からなる露光光学系７０が設けられて
いる。そして、いわゆるステップ・アンド・リピートに
より、半導体ウェハ１０の任意の領域に露光光学系の光
軸を位置付けながら、レチクル７２を透過した露光光５
５を半導体ウェハ１０に縮小投影することにより、半導
体ウェハ１０の表面に形成されたレジスト膜を所望のパ
ターンの感光させる露光処理を行う。First, the exposure apparatus will be briefly described.
A movable stage 50 capable of precise parallel movement and rotational movement in a horizontal plane by position control using a laser length measuring instrument or the like.
A tilt stage 60 is provided on the tilt stage 60, and the semiconductor wafer 10 is placed on the tilt stage 60. The tilt stage 60 performs an operation of arbitrarily inclining the plane of the semiconductor wafer 10 with respect to the optical axis of the exposure optical system, which will be described later, as necessary. Above the tilt stage 60, an exposure optical system 70 including a reduction projection lens 71, a reticle 72, an exposure illumination lens 73, and the like whose optical axis is vertical is provided. Then, the exposure light 5 transmitted through the reticle 72 while positioning the optical axis of the exposure optical system in an arbitrary region of the semiconductor wafer 10 by so-called step-and-repeat.
By reducing and projecting 5 on the semiconductor wafer 10, an exposure process for exposing the resist film formed on the surface of the semiconductor wafer 10 to a desired pattern is performed.

【００４２】本実施例の露光装置は、露光光学系７０の
他に焦点位置検出制御機構８０およびパターン検出光学
系９０を備えている。The exposure apparatus of this embodiment is provided with a focus position detection control mechanism 80 and a pattern detection optical system 90 in addition to the exposure optical system 70.

【００４３】焦点位置検出制御機構８０は、露光光学系
７０の鏡筒と一体に設けられ、検査光８１ａを発生する
光源８１と、露光光学系７０の光軸を挟む対称位置に配
置され、半導体ウェハ１０上に検査光８１ａを導く中継
ミラー８２および中継ミラー８３と、受光器８４、等で
構成されている。そして、露光光学系７０の鏡筒の上下
動を、光梃子の原理により、受光器８４に入射する検査
光８１ａの入射位置の変化として検出することにより、
半導体ウェハ１０に対する露光光学系７０の焦点位置を
制御する動作を行う。The focus position detection control mechanism 80 is provided integrally with the lens barrel of the exposure optical system 70, and is arranged at a symmetrical position with the light source 81 for generating the inspection light 81a and the optical axis of the exposure optical system 70 interposed therebetween, and the semiconductor. A relay mirror 82 and a relay mirror 83 that guide the inspection light 81a onto the wafer 10 and a light receiver 84 are included. Then, the vertical movement of the lens barrel of the exposure optical system 70 is detected as a change in the incident position of the inspection light 81a incident on the light receiver 84 by the principle of the optical leverage,
The operation of controlling the focal position of the exposure optical system 70 with respect to the semiconductor wafer 10 is performed.

【００４４】この焦点位置検出制御機構８０は、必要に
応じて複数組備えられ、露光光学系７０によって一回に
パターンが転写される領域（ショット）の複数箇所の焦
点位置を検出して、チルトステージ６０の傾斜状態を制
御し、当該ショットを最適な焦点位置に設定する制御を
行うこともできる。A plurality of sets of the focus position detection control mechanism 80 are provided as necessary, and the focus positions of a plurality of regions (shots) to which the pattern is transferred at one time by the exposure optical system 70 are detected to tilt. It is also possible to control the tilted state of the stage 60 and set the shot at the optimum focus position.

【００４５】パターン検出光学系９０は、たとえば、検
査光９１ａを発生する光源９１、ハーフミラー９２、リ
レーレンズ９３、検査光９１ａを縮小投影レンズ７１に
導く中継ミラー９４、撮像部９５等を含んでいる。そし
て、半導体ウェハ１０上の後述のような露光条件検定パ
ターンからの検査光６１ａの反射光を撮像部９５にて捕
捉し、信号処理部にて画像処理を行うことにより、露光
条件検定パターンの寸法の計測や位置の検出を行う。The pattern detection optical system 90 includes, for example, a light source 91 for generating inspection light 91a, a half mirror 92, a relay lens 93, a relay mirror 94 for guiding the inspection light 91a to the reduction projection lens 71, an image pickup section 95 and the like. There is. Then, the reflected light of the inspection light 61a from the exposure condition inspection pattern, which will be described later, on the semiconductor wafer 10 is captured by the imaging unit 95, and image processing is performed by the signal processing unit. To measure and detect the position.

【００４６】なお、本実施例の半導体集積回路装置の製
造方法に用いられる露光装置としては、前述のステップ
・アンド・リピート方式のものに限らず、たとえば、半
導体ウェハ１０が載置された移動ステージ５０の連続的
な移動と、レチクル７２の移動動作とを同期させて行う
ことにより、半導体ウェハ１０にパターンを転写するス
テップ・アンド・スキャン方式等も用いることができ
る。The exposure apparatus used in the method of manufacturing the semiconductor integrated circuit device according to the present embodiment is not limited to the step-and-repeat type exposure apparatus described above, and for example, a moving stage on which the semiconductor wafer 10 is placed. It is also possible to use a step-and-scan method or the like in which a pattern is transferred to the semiconductor wafer 10 by synchronizing the continuous movement of 50 and the movement operation of the reticle 72.

【００４７】本実施例の露光条件検定パターンは、半導
体ウェハ１０上の段差の上１１に配置され、所定の距離
で角部１ａおよび角部１ｂが対向する一対の楔形残しパ
ターンからなる第１残しパターン１と、同じく、半導体
ウェハ１０上の段差の上１１に配置され、所定の間隙で
角部２ａおよび角部２ｂが対向する一対の楔形抜きパタ
ーンからなる第１抜きパターン２と、半導体ウェハ１０
上の段差の底１２に配置され、所定の間隙で角部３ａお
よび角部３ｂが対向する一対の楔形残しパターンからな
る第２残しパターン３と、同じく、半導体ウェハ１０上
の段差の底１２に配置され、所定の間隙で角部４ａおよ
び角部４ｂが対向する一対の楔形抜きパターンからなる
第２抜きパターン４とで構成されている。The exposure condition test pattern of this embodiment is arranged on the step 11 on the semiconductor wafer 10 and has a first remaining pattern consisting of a pair of wedge-shaped remaining patterns in which the corners 1a and 1b face each other at a predetermined distance. Similarly to the pattern 1, the semiconductor wafer 10 and the first punching pattern 2 which is arranged on the step 11 on the semiconductor wafer 10 and includes a pair of wedge-shaped punching patterns in which the corner portions 2a and 2b face each other with a predetermined gap.
On the bottom 12 of the step on the semiconductor wafer 10, the second remaining pattern 3 which is disposed on the bottom 12 of the upper step and is composed of a pair of wedge-shaped remaining patterns in which the corners 3a and 3b face each other with a predetermined gap. The second punching pattern 4 is arranged and has a pair of wedge-shaped punching patterns in which the corners 4a and 4b face each other with a predetermined gap.

【００４８】本実施例の場合、図４に例示されるよう
に、半導体ウェハ１０の段差の上１１（底１２）に形成
される第１残しパターン１および第１抜きパターン２
（第２残しパターン３および第２抜きパターン４）は、
たとえば、ほぼ２０μｍ×２０μｍ程度の大きさの領域
に形成され、各部の寸法は、同図内の寸法線に付して記
入されている数値（単位：μｍ）の通りである。言うま
でもなく、図４に例示した数値は、あくまでも一例であ
り、要求精度等に応じて自由に設定することが可能であ
る。In the case of the present embodiment, as illustrated in FIG. 4, the first remaining pattern 1 and the first blank pattern 2 formed on the step 11 (bottom 12) of the semiconductor wafer 10 are formed.
(The second remaining pattern 3 and the second blanking pattern 4) are
For example, it is formed in a region having a size of about 20 μm × 20 μm, and the dimensions of each part are as shown in the figures (unit: μm) attached to the dimension lines in the figure. Needless to say, the numerical values illustrated in FIG. 4 are merely examples, and can be set freely according to required accuracy and the like.

【００４９】各残しパターンおよび抜きパターンの角部
１ａ，１ｂ、角部２ａ，２ｂ、角部３ａ，３ｂ、角部４
ａ，４ｂは、たとえば、図５に例示されるように、たと
えば幅が0.０５μｍで長さが0.２μｍずつ異なる複数の
矩形のパターンの集合で楔形のパターンを形成してい
る。Corners 1a, 1b, corners 2a, 2b, corners 3a, 3b, corners 4 of each of the remaining pattern and the blank pattern.
For example, as illustrated in FIG. 5, a and 4b form a wedge-shaped pattern by a set of a plurality of rectangular patterns each having a width of 0.05 μm and a length of 0.2 μm.

【００５０】また、各残しパターンおよび抜きパターン
の角部１ａ，１ｂ、角部２ａ，２ｂ、角部３ａ，３ｂ、
角部４ａ，４ｂの角度は測定感度を考慮して鋭角に設定
される。Further, the corners 1a and 1b, the corners 2a and 2b, the corners 3a and 3b of each of the remaining pattern and the blank pattern,
The angles of the corners 4a and 4b are set to acute angles in consideration of measurement sensitivity.

【００５１】半導体ウェハ１０の段差の上１１に形成さ
れる第１残しパターン１の角部１ａと１ｂの距離ＨＡ、
第１抜きパターン２の角部２ａと２ｂの距離ＨＢ、底１
２に形成される第２残しパターン３の角部３ａと３ｂの
距離ＬＡ、第２抜きパターン４の角部４ａと４ｂの距離
ＬＢの値は、たとえば、走査電子顕微鏡等による観察お
よび寸法測定に供する場合には、たとえば、0.４μｍ程
度に設定され、一方、光学顕微鏡等による観察および寸
法測定に供する場合には、たとえば、１μｍ程度に設定
される。The distance HA between the corners 1a and 1b of the first leaving pattern 1 formed on the step 11 of the semiconductor wafer 10,
The distance HB between the corners 2a and 2b of the first punched pattern 2 and the bottom 1
The values of the distance LA between the corners 3a and 3b of the second remaining pattern 3 formed in 2 and the distance LB between the corners 4a and 4b of the second punched pattern 4 are, for example, for observation and dimension measurement by a scanning electron microscope or the like. When used, for example, it is set to about 0.4 μm. On the other hand, when it is used for observation by an optical microscope and dimension measurement, it is set to about 1 μm.

【００５２】前述の図１で説明したように、ＨＡ＋ＬＡ
−ＨＢ−ＬＢ（＝管理値Ｅ）の値は露光量の増大に伴い
一様（線形）に増大するため、当該管理値Ｅを目安に制
御することにより、露光量を再現性よく管理することが
できる。As described above with reference to FIG. 1, HA + LA
Since the value of −HB−LB (= management value E) increases uniformly (linearly) as the exposure amount increases, the exposure value should be managed with good reproducibility by controlling the management value E. You can

【００５３】同様に、ＨＡ＋ＨＢ−ＬＡ−ＬＢ（＝管理
値Ｆ）の値は焦点位置の増大に伴い一様（線形）に増大
するため、当該管理値Ｆを目安に制御することにより、
焦点位置を一義的に再現性よく管理することができる。Similarly, the value of HA + HB-LA-LB (= control value F) increases uniformly (linearly) with the increase of the focal position. Therefore, by controlling the control value F as a guide,
The focal position can be managed uniquely with good reproducibility.

【００５４】工程の進行に伴うハガレ防止のため、第１
残しパターン１、第１抜きパターン２、第２残しパター
ン３、第２抜きパターン４の各々は、図６に例示される
ようなコンタクトホールパターン１３の上に配置され、
このコンタクトホールパターン１３を介して下の層と、
第１残しパターン１、第１抜きパターン２、第２残しパ
ターン３、第２抜きパターン４が形成される上の層が結
合してハガレを防止する。To prevent peeling as the process progresses,
Each of the remaining pattern 1, the first punching pattern 2, the second leaving pattern 3, and the second punching pattern 4 is arranged on the contact hole pattern 13 as illustrated in FIG.
The lower layer through the contact hole pattern 13,
The upper layer on which the first leaving pattern 1, the first punching pattern 2, the second leaving pattern 3, and the second punching pattern 4 are formed is combined to prevent peeling.

【００５５】また、図７に半導体ウェハ１０に段差を形
成するための段差パターン１４の一例を示す。この段差
パターン１４のある場所と無い場所では、半導体ウェハ
１０上の高さが異なる。FIG. 7 shows an example of the step pattern 14 for forming steps on the semiconductor wafer 10. The height on the semiconductor wafer 10 is different between where the step pattern 14 is provided and where it is not provided.

【００５６】コンタクトホールパターン１３および段差
パターン１４は、たとえば、多層配線構造を有するメモ
リ素子を半導体ウェハ１０に形成する場合、配線層等を
利用して形成する。The contact hole pattern 13 and the step pattern 14 are formed by using a wiring layer or the like, for example, when a memory element having a multilayer wiring structure is formed on the semiconductor wafer 10.

【００５７】図１０に例示されるようなショット内レイ
アウトを有するメモリセルＭの場合、たとえば、ショッ
ト内の四隅に露光条件検定パターンＰが配置され、半導
体ウェハ１０の段差の上１１はメモリセルＭの高さより
も高く、底１２は、メモリセルＭの高さよりも低く設定
される。In the case of the memory cell M having the in-shot layout as illustrated in FIG. 10, for example, the exposure condition inspection patterns P are arranged at the four corners in the shot, and the upper part 11 of the step of the semiconductor wafer 10 has the memory cell M. , And the bottom 12 is set lower than the height of the memory cell M.

【００５８】図８は、図４において線VIII−VIIIで示さ
れる部分の断面を半導体ウェハ１０の段差の上１１およ
び段差の底１２の各々について示した断面図であり、半
導体ウェハ１０の段差の上１１および段差の底１２の各
々に設けられた、第１残しパターン１および第２残しパ
ターン３の断面を示している。同様に図９は、図４にお
いて線IX−IXで示される部分の断面を半導体ウェハ１０
の段差の上１１および段差の底１２の各々について示し
た断面図であり、半導体ウェハ１０の段差の上１１およ
び段差の底１２の各々に設けられた、第１抜きパターン
２および第２抜きパターン４の断面を示している。FIG. 8 is a cross-sectional view showing a cross section of the portion indicated by line VIII-VIII in FIG. 4 for each of the top 11 and the bottom 12 of the step of the semiconductor wafer 10. The step of the semiconductor wafer 10 is shown in FIG. The cross section of the 1st leaving pattern 1 and the 2nd leaving pattern 3 provided in each of the top 11 and the bottom 12 of the step is shown. Similarly, FIG. 9 shows a cross section of a portion indicated by line IX-IX in FIG.
FIG. 9 is a cross-sectional view showing each of the top 11 and the bottom 12 of the step of the step, and the first punched pattern 2 and the second punched pattern provided on each of the top 11 and the bottom 12 of the step of semiconductor wafer 10. 4 shows a cross section of No. 4.

【００５９】この場合、半導体ウェハ１０の段差の形成
のための段差パターン１４は、たとえば、多層配線構造
を有するメモリ素子の場合、一例として以下のようにな
る。すなわち、段差の上１１の領域は、シリコン基板１
０ａの上にローカル酸化によって形成される酸化シリコ
ン層１０ｂ、配線のための第１ポリシリコン層１０ｃ、
第１層間絶縁膜１０ｄ、第２ポリシリコン層１０ｅ、第
２層間絶縁膜１０ｆ、第１アルミニウム配線層１０ｇ、
第３層間絶縁膜１０ｈ、第２アルミニウム配線層１０ｉ
が積層した構造を呈し、その上のホトレジストによって
露光条件検定パターンＰが形成される。In this case, the step pattern 14 for forming the step of the semiconductor wafer 10 is as follows, for example, in the case of a memory element having a multilayer wiring structure. That is, the region 11 above the step is the silicon substrate 1
0a, a silicon oxide layer 10b formed by local oxidation, a first polysilicon layer 10c for wiring,
A first interlayer insulating film 10d, a second polysilicon layer 10e, a second interlayer insulating film 10f, a first aluminum wiring layer 10g,
Third interlayer insulating film 10h, second aluminum wiring layer 10i
Has a laminated structure, and the exposure condition inspection pattern P is formed by the photoresist thereon.

【００６０】また、配線層である第１ポリシリコン層１
０ｃ、第２ポリシリコン層１０ｅ、第１アルミニウム配
線層１０ｇ、第２アルミニウム配線層１０ｉは、コンタ
クトホールパターン１３によって接続され、ホトレジス
トによって形成された露光条件検定パターンＰがマスク
となって第２アルミニウム配線層１０ｉにエッチングに
よって形成される抜きパターンおよび残しパターンは、
第３層間絶縁膜１０ｈの上に孤立することなく、下側の
第１アルミニウム配線層１０ｇに接続されて固定され、
以降の工程中で剥がれ落ちて異物となることが防止され
る。The first polysilicon layer 1 which is a wiring layer
0c, the second polysilicon layer 10e, the first aluminum wiring layer 10g, and the second aluminum wiring layer 10i are connected by the contact hole pattern 13, and the exposure condition test pattern P formed by the photoresist is used as a mask for the second aluminum. The blank pattern and the remaining pattern formed on the wiring layer 10i by etching are
Without being isolated on the third interlayer insulating film 10h, it is connected and fixed to the lower first aluminum wiring layer 10g,
It is prevented from peeling off and becoming foreign matter in the subsequent steps.

【００６１】一方、半導体ウェハ１０の段差の底１２の
領域は、シリコン基板１０ａの上に酸化シリコン層１０
ｂ、第１層間絶縁膜１０ｄ、第２層間絶縁膜１０ｆ、第
３層間絶縁膜１０ｈ、第２アルミニウム配線層１０ｉが
積層した構造を呈し、段差パターン１４のための各配線
層が省略されることによって、メモリセルＭの領域より
も低く設定され、最上層の第２アルミニウム配線層１０
ｉの上のホトレジストによって露光条件検定パターンＰ
が形成される。On the other hand, the region of the bottom 12 of the step of the semiconductor wafer 10 is formed on the silicon substrate 10a by the silicon oxide layer 10
b, the first interlayer insulating film 10d, the second interlayer insulating film 10f, the third interlayer insulating film 10h, and the second aluminum wiring layer 10i are laminated, and each wiring layer for the step pattern 14 is omitted. Is set lower than the region of the memory cell M, and the uppermost second aluminum wiring layer 10
Exposure condition verification pattern P by photoresist on i
Is formed.

【００６２】また、最上層の第２アルミニウム配線層１
０ｉの下側の配線層の一部を利用したコンタクトホール
パターン１３によって第２アルミニウム配線層１０ｉは
下地の第３層間絶縁膜１０ｈおよび第２層間絶縁膜１０
ｆに固定され、ホトレジストの露光条件検定パターンＰ
がマスクとなって最上層の第２アルミニウム配線層１０
ｉにエッチングで形成される抜きパターンおよび残しパ
ターンの剥がれが防止される。Further, the uppermost second aluminum wiring layer 1
The contact hole pattern 13 utilizing a part of the wiring layer on the lower side of 0 i causes the second aluminum wiring layer 10 i to serve as the underlying third interlayer insulating film 10 h and the second interlayer insulating film 10.
Fixed to f, photoresist exposure condition test pattern P
Is used as a mask for the uppermost second aluminum wiring layer 10
Peeling of the blank pattern and the remaining pattern formed by etching on i is prevented.

【００６３】以下、本実施例の半導体集積回路装置の製
造方法の作用の一例を説明する。図１３および図１４
は、本実施例の半導体集積回路装置の製造方法の作用の
一例を示すフローチャートである。An example of the operation of the method for manufacturing a semiconductor integrated circuit device of this embodiment will be described below. 13 and 14
3 is a flow chart showing an example of the operation of the method for manufacturing a semiconductor integrated circuit device of this embodiment.

【００６４】まず、実際の製品ウェハの露光に先立っ
て、本実施例の露光条件検定パターンＰの管理値を決定
する露光条件出しを行う（ステップ１００）。すなわ
ち、この露光条件出しは、図１４に例示される手順で行
われる。まず、図１６に例示されるように、ダミーウェ
ハ２０１を格子上に配列された複数の矩形の露光領域に
分け、各露光領域毎に、露光量および焦点位置を逐次変
化させながら、図１０に例示されるように、メモリセル
Ｍ等のＬＳＩ素子の製品パターンと本実施例の露光条件
検定パターンＰ（ＱＣパターン）を同時に転写し、現像
する（ステップ１００ａ）。First, prior to actual exposure of a product wafer, exposure conditions for determining the control value of the exposure condition verification pattern P of this embodiment are set (step 100). That is, this exposure condition determination is performed by the procedure illustrated in FIG. First, as illustrated in FIG. 16, the dummy wafer 201 is divided into a plurality of rectangular exposure regions arranged on a grid, and the exposure amount and the focus position are sequentially changed for each exposure region, and illustrated in FIG. As described above, the product pattern of the LSI element such as the memory cell M and the exposure condition verification pattern P (QC pattern) of this embodiment are simultaneously transferred and developed (step 100a).

【００６５】次に、メモリセルＭ内の全パターンが最適
な寸法になる露光量の範囲および焦点位置の範囲を、た
とえばＳＥＭ（走査電子顕微鏡）や光学顕微鏡によるパ
ターン検査によって求め（ステップ１００ｂ）、この最
適な露光量の範囲に対応した、露光条件検定パターンＰ
の管理値Ｅ（＝ＨＡ＋ＬＡ−ＨＢ−ＬＢ）、および最適
な焦点位置の範囲に対応した管理値Ｆ（＝ＨＡ＋ＨＢ−
ＬＡ−ＬＢ）の許容範囲を求め（ステップ１００ｃ）、
実際のウェハプロセスの管理値として設定する（ステッ
プ１００ｄ）。Next, the range of the exposure amount and the range of the focus position at which all the patterns in the memory cell M have the optimum dimensions are obtained by pattern inspection using, for example, an SEM (scanning electron microscope) or an optical microscope (step 100b), Exposure condition verification pattern P corresponding to this optimum exposure amount range
Control value E (= HA + LA-HB-LB) and a control value F (= HA + HB-) corresponding to the range of the optimum focus position.
LA-LB) allowable range is calculated (step 100c),
It is set as a control value for the actual wafer process (step 100d).

【００６６】このような露光条件出しが完了したら、実
際の半導体ウェハのプロセスに前述の管理値を適用し
て、露光時の焦点位置や焦点位置の傾斜、さらには露光
量を管理する。After the exposure conditions have been set, the control values described above are applied to the actual semiconductor wafer process to control the focus position and the tilt of the focus position during exposure, as well as the exposure amount.

【００６７】すなわち、まず、製品の半導体ウェハ１０
にホトレジストを塗布した後（ステップ１０１）、露光
条件検定パターンＰ（ＱＣパターン）および製品パター
ンを感光し（ステップ１０２）、現像処理を行う（ステ
ップ１０３）。次に、半導体ウェハ１０の上に図４や、
図８、図９のように形成されたホトレジストの露光条件
検定パターンＰをパターン検出光学系９０等で測定し
て、前述の管理値Ｅおよび管理値Ｆを演算で求める（ス
テップ１０４）。That is, first, the product semiconductor wafer 10
After applying a photoresist to the substrate (step 101), the exposure condition test pattern P (QC pattern) and the product pattern are exposed (step 102), and a developing process is performed (step 103). Next, as shown in FIG.
The exposure condition inspection pattern P of the photoresist formed as shown in FIGS. 8 and 9 is measured by the pattern detection optical system 90 or the like, and the control values E and F are calculated (step 104).

【００６８】そして、測定された管理値Ｅおよび管理値
Ｆが、前述のステップ１００で得られて設定されている
許容範囲に収まっているか否かによって現在の露光条件
の良否を判定する（ステップ１０５）。Then, it is judged whether the present exposure condition is good or not depending on whether or not the measured control value E and control value F are within the allowable range obtained and set in the above-mentioned step 100 (step 105). ).

【００６９】ここで、露光条件が不良と判定され場合に
は、ステップ１０１〜１０３で半導体ウェハ１０に形成
されたホトレジストパターンを除去して新たにホトレジ
スト膜を被着させるホトレジスト再生処理を行い（ステ
ップ１１０）、さらに、露光条件を修正して（ステップ
１１１）、ステップ１０２の感光処理に戻る。この時、
本実施例の場合、管理値Ｅおよび管理値Ｆの値によっ
て、露光量および焦点位置の各々の誤差量を定量的に把
握できるので、ステップ１１１での露光条件の修正は定
量的に正確に行うことができる。If the exposure condition is determined to be defective, a photoresist regenerating process is performed to remove the photoresist pattern formed on the semiconductor wafer 10 and newly deposit a photoresist film in steps 101 to 103 (step 110), the exposure conditions are further corrected (step 111), and the process returns to the exposure processing of step 102. This time,
In the case of the present embodiment, the amount of error in each of the exposure amount and the focus position can be quantitatively grasped by the values of the control value E and the control value F, so that the exposure condition is corrected quantitatively and accurately in step 111. be able to.

【００７０】一方、ステップ１０５で露光条件が良と判
定された場合には、現在の露光条件を記録した後（ステ
ップ１０６）、エッチング処理を実行する（ステップ１
０７）。On the other hand, if it is determined in step 105 that the exposure condition is good, the current exposure condition is recorded (step 106) and then the etching process is executed (step 1).
07).

【００７１】その後、ステップ１０６で記録された現在
の露光条件を、より厳格な管理値で良否を判定する（ス
テップ１０８）。これは、たとえばステップ１０５の判
定で管理値が許容範囲の場合でも、複数回の露光／現像
／エッチングを繰り返す間に誤差が累積してパターン寸
法誤差が大きくなることを回避するために行う。Thereafter, the quality of the present exposure condition recorded in step 106 is judged by a stricter control value (step 108). This is done in order to prevent the error from accumulating and increasing the pattern dimension error while repeating the exposure / development / etching a plurality of times even when the control value is within the allowable range in the determination of step 105.

【００７２】そして、ステップ１０８のより厳格な判定
で露光条件の微調整が必要と判定された場合には、露光
条件を微調整して（ステップ１０９）、次のプロセスの
ステップ１０１以降の処理に適用する。If it is determined in step 108 that the exposure conditions need to be finely adjusted, the exposure conditions are finely adjusted (step 109), and the process after step 101 of the next process is performed. Apply.

【００７３】このような一連の処理を行うことで、実際
のプロセスを流れる半導体ウェハ１０に露光処理におけ
る露光量および焦点位置、さらには焦点位置の傾斜を定
量的に再現性良く管理できる。また、露光条件検定パタ
ーンＰは、通常の製品パターン同様にホトレジストの下
の薄膜にエッチングによって形成され、以降のプロセス
中で半導体ウェハ１０の表面に残っているが、本実施例
の場合には、露光条件検定パターンＰがコンタクトホー
ルパターン１３によって下層の薄膜や下地膜に確実に固
定されているので、露光条件検定パターンＰの剥落に起
因する異物の発生および当該異物に起因する歩留り低下
を確実に防止できる。By carrying out such a series of processes, the exposure amount and the focus position in the exposure process, and further the inclination of the focus position can be quantitatively and reproducibly managed on the semiconductor wafer 10 which is actually processed. Further, the exposure condition inspection pattern P is formed by etching in the thin film under the photoresist like the normal product pattern and remains on the surface of the semiconductor wafer 10 in the subsequent process. In the case of the present embodiment, Since the exposure condition verification pattern P is securely fixed to the lower thin film or the underlying film by the contact hole pattern 13, the generation of foreign matter due to the peeling of the exposure condition verification pattern P and the decrease in yield due to the foreign matter are ensured. It can be prevented.

【００７４】（実施例２）図１１（ａ）は、本発明の他
の実施例である半導体集積回路装置の製造方法に使用さ
れる露光条件検定パターンＰ１の一例を示す平面図であ
り、図１１（ｂ）は図１１（ａ）において線Ｂ−Ｂで示
される部分の断面図である。(Embodiment 2) FIG. 11A is a plan view showing an example of an exposure condition inspection pattern P1 used in a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention. 11 (b) is a cross-sectional view of a portion indicated by line BB in FIG. 11 (a).

【００７５】この実施例２の場合には、露光条件の測定
と位置合わせ精度の測定とを同時に可能にしている。す
なわち、本実施例の場合、露光条件検定パターンＰ１
は、露光量および焦点位置を測定するパターンと位置合
わせのためのパターンが合成されたものであり、それ以
前にすでに形成されている凹または凸でほぼ正方形の枠
状の位置合わせパターン２０の内部に当該位置合わせパ
ターン２０に対して所定の間隙（たとえば２〜３μｍ）
をなすように、ホトレジストの露光および現像処理によ
って形成されている。なお、露光条件検定パターンＰ１
は、位置合わせパターン２０とは異なるステップでエッ
チング加工により形成してもよい。位置合わせパターン
２０の寸法は、パターン検出光学系９０の視野に収まる
寸法に設定され、当該位置合わせパターン２０とその内
部の露光条件検定パターンＰ１とが同時に同一視野内で
測定可能である。In the case of the second embodiment, it is possible to measure the exposure condition and the alignment accuracy at the same time. That is, in the case of the present embodiment, the exposure condition verification pattern P1
Is a combination of a pattern for measuring the exposure amount and the focus position and a pattern for alignment, and the inside of the alignment pattern 20 having a substantially square frame shape with a concave or convex shape formed before that. A predetermined gap (for example, 2 to 3 μm) with respect to the alignment pattern 20.
Is formed by exposing and developing the photoresist. The exposure condition test pattern P1
May be formed by etching in a step different from that of the alignment pattern 20. The size of the alignment pattern 20 is set to fit within the visual field of the pattern detection optical system 90, and the alignment pattern 20 and the exposure condition verification pattern P1 therein can be simultaneously measured in the same visual field.

【００７６】また、位置合わせパターン２０の四隅、お
よび露光条件検定パターンＰ２の残しパターン２２の四
隅の下地には、コンタクトホールパターン１３が形成さ
れている。以前のプロセスで形成された位置合わせパタ
ーン２０は、このコンタクトホールパターン１３によっ
て安定に半導体ウェハ１０上に固定されている。また、
露光条件検定パターンＰ２がマスクとなって後にエッチ
ングにより当該露光条件検定パターンＰ２の下に形成さ
れる残しパターンは、コンタクトホールパターン１３に
接続されることによって、剥落が防止される。Contact hole patterns 13 are formed on the bases of the four corners of the alignment pattern 20 and the four corners of the remaining pattern 22 of the exposure condition test pattern P2. The alignment pattern 20 formed by the previous process is stably fixed on the semiconductor wafer 10 by the contact hole pattern 13. Also,
The remaining pattern, which is formed below the exposure condition check pattern P2 by etching after the exposure condition check pattern P2 serves as a mask, is prevented from coming off by being connected to the contact hole pattern 13.

【００７７】露光条件検定パターンＰ１は、ほぼ正方形
の残しパターン２２の中に一定の幅で構成された一対の
Ｖ字形の抜きパターン２１が、各々の角部２１ａ，角部
２１ｂ，角部２１ｃ，角部２１ｄがほぼ同一直線上に対
向するように配置形成された構成となっている。Ｖ字形
の抜きパターン２１の角度は９０度以下がよい。In the exposure condition test pattern P1, a pair of V-shaped punched patterns 21 each having a constant width in a substantially square remaining pattern 22 have corners 21a, 21b, and 21c. The corner portions 21d are arranged and formed so as to face each other on substantially the same straight line. The angle of the V-shaped punching pattern 21 is preferably 90 degrees or less.

【００７８】図１１に例示されるような、露光条件検定
パターンＰ１および位置合わせパターン２０は、半導体
ウェハ１０上の段差の上および段差の底の各々に形成さ
れる。段差の上における抜きパターン２１の外側の２つ
の対向する角部２１ａと２１ｄの距離をＨＡ、内側の２
つの角部２１ｂと２１ｃの距離をＨＢとし、段差の底に
おける抜きパターン２１の外側の２つの対向する角部２
１ａと２１ｄの距離をＬＡ、内側の２つの角部２１ｂと
２１ｃの距離をＬＢとする。The exposure condition inspection pattern P1 and the alignment pattern 20 as illustrated in FIG. 11 are formed on the step and the bottom of the step on the semiconductor wafer 10, respectively. The distance between the two facing corners 21a and 21d on the outside of the punched pattern 21 on the step is HA, and the distance on the inside is 2
The distance between the two corners 21b and 21c is HB, and two opposite corners 2 outside the punched pattern 21 at the bottom of the step
Let LA be the distance between 1a and 21d, and LB be the distance between the two inner corners 21b and 21c.

【００７９】図１１において、位置合わせパターン２０
の内周部と、その内部に形成された露光条件検定パター
ンＰ１の外周部との間隙を、抜きパターン２１の配列方
向の各々の辺で測定した値をそれぞれＣおよびＤとする
と、位置合わせパターン２０が形成された基準層と、露
光条件検定パターンＰ１が形成される合わせ層の位置誤
差（ΔＸ）はΔＸ＝（Ｃ−Ｄ）／２で求めることができ
る。In FIG. 11, the alignment pattern 20
Assuming that the gap between the inner peripheral portion of the pattern and the outer peripheral portion of the exposure condition verification pattern P1 formed therein is C and D, which are measured on the respective sides of the punching pattern 21 in the arrangement direction, the alignment pattern The positional error (ΔX) between the reference layer on which 20 is formed and the alignment layer on which the exposure condition test pattern P1 is formed can be obtained by ΔX = (C−D) / 2.

【００８０】一方、露光量が増大すると、図１１におい
てＨＡ−ＨＢ（またはＬＡ−ＬＢ）の寸法が焦点位置と
は独立に増大する。露光量とＨＡ−ＨＢ（またはＬＡ−
ＬＢ）の寸法の関係はほぼリニアーであり、ＨＡ−ＨＢ
（またはＬＡ−ＬＢ）の寸法から露光量は一義的に決定
できる。On the other hand, when the exposure amount increases, the dimension of HA-HB (or LA-LB) in FIG. 11 increases independently of the focus position. Exposure dose and HA-HB (or LA-
The relationship of the dimensions of (LB) is almost linear, and HA-HB
The exposure amount can be uniquely determined from the size of (or LA-LB).

【００８１】焦点位置誤差が増大すると、図１１におい
てＨＡ＋ＨＢ（およびＬＡ＋ＬＢ）の寸法が露光量とは
独立に増大する。焦点位置誤差とＨＡ＋ＨＢ（およびＬ
Ａ＋ＬＢ）の寸法は近似的に２次曲線の関係があり、段
差の上のＨＡ＋ＨＢまたは段差の下のＬＡ＋ＬＢの一方
の寸法から焦点位置誤差は一義的に決定できない。When the focus position error increases, the size of HA + HB (and LA + LB) in FIG. 11 increases independently of the exposure amount. Focus position error and HA + HB (and L
The size of (A + LB) has an approximately quadratic curve relationship, and the focus position error cannot be uniquely determined from one of the sizes of HA + HB above the step or LA + LB below the step.

【００８２】このため、図３のグラフに示す様に、（段
差の上のＨＡ＋ＨＢの寸法）−（段差の下のＬＡ＋ＬＢ
の寸法）を求める。（段差の上のＨＡ＋ＨＢの寸法）−
（段差の下のＬＡ＋ＬＢの寸法）と焦点位置誤差の関係
はほぼリニアーであり、焦点位置誤差を一義的に決定で
きる。Therefore, as shown in the graph of FIG. 3, (HA + HB above the step)-(LA + LB below the step)
Dimension). (HA + HB on the step)-
The relationship between (the size of LA + LB below the step) and the focus position error is almost linear, and the focus position error can be uniquely determined.

【００８３】また、ＨＡ＋ＨＢおよびＬＡ＋ＬＢの測定
方法としては、実際の角部２１ａと２１ｄの距離、およ
び角部２１ｂと２１ｂの距離を測定することに限らず、
たとえば、隣合う角部２１ａと２１ｂの中間位置と、お
よび隣合う角部２１ｃと２１ｄの中間位置の距離を測定
してもよい。すなわち、この場合、段差の上に形成され
た抜きパターン２１の前記中間位置の距離Ｈ１×２＝Ｈ
Ａ＋ＨＢ、段差の底に形成された抜きパターン２１の前
記中間位置の距離Ｌ１×２＝ＬＡ＋ＬＢ、となり、（Ｈ
１−Ｌ１）×２で焦点位置を求めることができる。すな
わち、ＨＡ，ＨＢ，ＬＡ，ＬＢを個別に測定する場合に
比較して、測定を効率化することが可能となる。Further, the method of measuring HA + HB and LA + LB is not limited to the measurement of the actual distance between the corners 21a and 21d and the distance between the corners 21b and 21b.
For example, the distance between the intermediate position between the adjacent corners 21a and 21b and the intermediate position between the adjacent corners 21c and 21d may be measured. That is, in this case, the distance H1 × 2 = H at the intermediate position of the punched pattern 21 formed on the step
A + HB, the distance L1 × 2 = LA + LB at the intermediate position of the punching pattern 21 formed at the bottom of the step, and (H
The focal position can be obtained by 1−L1) × 2. That is, it becomes possible to make the measurement more efficient than in the case of individually measuring HA, HB, LA, and LB.

【００８４】このように、本実施例２の場合には、露光
条件検定パターンＰ２が、位置合わせパターン２０とと
もに位置合わせ誤差の測定に用いられるので、位置合わ
せ誤差の測定と、露光量および焦点位置の測定とを同時
に同一の視野内で行うことができ、露光工程管理の効率
化を実現できる。As described above, in the case of the second embodiment, since the exposure condition verification pattern P2 is used together with the alignment pattern 20 for measuring the alignment error, the alignment error is measured and the exposure amount and the focus position are adjusted. The measurement can be performed simultaneously in the same field of view, and the efficiency of exposure process control can be improved.

【００８５】（実施例３）図１２（ａ）は、本発明のさ
らに他の実施例である半導体集積回路装置の製造方法に
使用される露光条件検定パターンＰ１の一例を示す平面
図であり、図１２（ｂ）は図１２（ａ）において線Ｂ−
Ｂで示される部分の断面図である。この実施例３の場合
には、露光条件検定パターンＰ２が、前述の実施例２の
露光条件検定パターンＰ１に対してポジ−ネガの関係が
反転している。(Embodiment 3) FIG. 12A is a plan view showing an example of an exposure condition inspection pattern P1 used in a method of manufacturing a semiconductor integrated circuit device according to still another embodiment of the present invention. FIG. 12B shows a line B- in FIG.
It is sectional drawing of the part shown by B. In the case of the third embodiment, the positive-negative relationship of the exposure condition test pattern P2 is reversed to that of the exposure condition test pattern P1 of the second embodiment.

【００８６】すなわち、この場合、枠状の位置合わせパ
ターン２０の内部に、枠状の残しパターン２４と、対向
するＶ字形の残しパターン２３からなる露光条件検定パ
ターンＰ２が配置形成されている。枠状の残しパターン
２４は、その外側の位置合わせパターン２０との間隙
Ｃ，間隙Ｄを測定することによって位置合わせ誤差の検
査に用いられる。That is, in this case, the exposure condition test pattern P2 including the frame-shaped remaining pattern 24 and the opposing V-shaped remaining pattern 23 is arranged and formed inside the frame-shaped alignment pattern 20. The frame-shaped remaining pattern 24 is used for the inspection of the alignment error by measuring the gap C and the gap D with the alignment pattern 20 on the outer side.

【００８７】また、図１２の位置合わせパターン２０お
よび露光条件検定パターンＰ２を半導体ウェハ１０の段
差の上および段差の底にそれぞれ配置する場合、対向す
るＶ字形の残しパターン２３は、外側の２つの角部２３
ａと角部２３ｄの距離がＨＡ（ＬＡ）を表し、内側の２
つの角部２３ｂと角部２３ｃの距離がＨＢ（ＬＢ）を表
す。Further, when the alignment pattern 20 and the exposure condition verification pattern P2 of FIG. 12 are arranged on the step and the bottom of the step of the semiconductor wafer 10, respectively, the V-shaped remaining patterns 23 facing each other are provided on the two outer sides. Corner 23
The distance between a and the corner portion 23d represents HA (LA), and the inner 2
The distance between the one corner 23b and the corner 23c represents HB (LB).

【００８８】露光量が増大すると、図１２においてＨＡ
−ＨＢ（またはＬＡ−ＬＢ）の寸法が焦点位置とは独立
に減少するので、露光量を定量的に測定して評価するこ
とができる。また、（段差の上のＨＡ＋ＨＢの寸法）−
（段差の下のＬＡ＋ＬＢの寸法）と焦点位置誤差の関係
はほぼリニアーであり、焦点位置誤差を一義的に測定し
て評価できる。As the exposure amount increases, HA in FIG.
Since the dimension of -HB (or LA-LB) decreases independently of the focus position, the exposure amount can be quantitatively measured and evaluated. Also, (dimension of HA + HB above the step)-
The relationship between (the size of LA + LB below the step) and the focus position error is almost linear, and the focus position error can be uniquely measured and evaluated.

【００８９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say.

【００９０】たとえば、露光条件検定パターンを構成す
る抜きパターンや残しパターンの形状は、上述の各実施
例で例示したものに限らず、角部が対向する形状であれ
ば如何なるものであってもよい。For example, the shapes of the blank pattern and the remaining pattern which constitute the exposure condition verification pattern are not limited to those exemplified in the above-mentioned embodiments, and any shape may be used as long as the corner portions are opposed to each other. .

【００９１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
ウェハの露光工程に適用した場合について説明したが、
これに限定されるものではなく、光を媒介として露光原
版のパターンを被露光物に精密に転写することが要求さ
れる技術に広く適用することができる。In the above description, the case where the invention made by the present inventor is mainly applied to the exposure process of the semiconductor wafer which is the field of application which is the background of the invention has been described.
The present invention is not limited to this, and can be widely applied to a technique in which it is required to precisely transfer the pattern of the exposure original plate to the object to be exposed through light.

【００９２】[0092]

【発明の効果】本願において開示される発明の代表的な
ものによって得られる効果を簡単に説明すれば、以下の
通りである。The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.

【００９３】本発明の半導体集積回路装置の製造方法に
よれば、半導体ウェハの縮小投影露光における露光量を
再現性よく定量的に最適に管理することができる、とい
う効果が得られる。According to the method for manufacturing a semiconductor integrated circuit device of the present invention, the effect that the exposure amount in the reduction projection exposure of the semiconductor wafer can be optimally controlled with good reproducibility can be obtained.

【００９４】本発明の半導体集積回路装置の製造方法に
よれば、半導体ウェハの縮小投影露光における焦点位置
を線型に再現性よく定量的に最適に管理することができ
る、という効果が得られる。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, it is possible to obtain the effect that the focal position in reduction projection exposure of a semiconductor wafer can be optimally managed linearly with good reproducibility.

【００９５】本発明の半導体集積回路装置の製造方法に
よれば、半導体ウェハの縮小投影露光における焦点位置
の傾斜を定量的に再現性よく最適に管理することができ
る、という効果が得られる。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, it is possible to obtain the effect that the inclination of the focal position in the reduction projection exposure of the semiconductor wafer can be optimally controlled quantitatively with good reproducibility.

【００９６】本発明の半導体集積回路装置の製造方法に
よれば、検査用のパターンが原因の異物等の発生を抑止
して、異物起因の歩留り低下を防止することができる、
という効果が得られる。According to the method for manufacturing a semiconductor integrated circuit device of the present invention, it is possible to prevent the generation of foreign matter or the like caused by the inspection pattern, and prevent the yield reduction due to the foreign matter.
The effect is obtained.

【００９７】本発明の半導体集積回路装置の製造方法に
よれば、露光条件の管理および位置合わせ精度の管理の
双方を効率良く行うことができる、という効果が得られ
る。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, it is possible to effectively manage both the exposure condition and the alignment accuracy.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）および（ｂ）は、本発明の半導体集積回
路装置の製造方法で用いられる露光条件検定パターンの
原理を説明する平面図および断面図である。1A and 1B are a plan view and a cross-sectional view illustrating the principle of an exposure condition inspection pattern used in a method for manufacturing a semiconductor integrated circuit device according to the present invention.

【図２】本発明の半導体集積回路装置の製造方法で用い
られる露光条件検定パターンの作用の一例を説明する線
図である。FIG. 2 is a diagram illustrating an example of the action of an exposure condition inspection pattern used in the method for manufacturing a semiconductor integrated circuit device of the present invention.

【図３】本発明の半導体集積回路装置の製造方法で用い
られる露光条件検定パターンの作用の一例を説明する線
図である。FIG. 3 is a diagram illustrating an example of the action of an exposure condition inspection pattern used in the method for manufacturing a semiconductor integrated circuit device of the present invention.

【図４】本発明の一実施例である半導体集積回路装置の
製造方法に用いられる露光条件検定パターンの一例を示
す平面図である。FIG. 4 is a plan view showing an example of an exposure condition verification pattern used in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図５】本発明の一実施例である半導体集積回路装置の
製造方法に用いられる露光条件検定パターンの一部を拡
大して示す平面図である。FIG. 5 is an enlarged plan view showing a part of the exposure condition inspection pattern used in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図６】本発明の一実施例である半導体集積回路装置の
製造方法に用いられる露光条件検定パターンの一部を示
す平面図である。FIG. 6 is a plan view showing a part of an exposure condition inspection pattern used in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図７】本発明の一実施例である半導体集積回路装置の
製造方法に用いられる露光条件検定パターンの一部を示
す平面図である。FIG. 7 is a plan view showing a part of an exposure condition inspection pattern used in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図８】本発明の一実施例である半導体集積回路装置の
製造方法に用いられる露光条件検定パターンを構成する
残しパターンの断面図である。FIG. 8 is a cross-sectional view of a residual pattern that constitutes an exposure condition verification pattern used in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図９】本発明の一実施例である半導体集積回路装置の
製造方法に用いられる露光条件検定パターンを構成する
抜きパターンの断面図である。FIG. 9 is a cross-sectional view of a blank pattern that constitutes an exposure condition verification pattern used in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図１０】本発明の一実施例である半導体集積回路装置
の製造方法に用いられる露光条件検定パターンのショッ
ト内レイアウトの一例を示す平面図である。FIG. 10 is a plan view showing an example of an in-shot layout of an exposure condition inspection pattern used in the method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図１１】（ａ）および（ｂ）は、本発明の他の実施例
である半導体集積回路装置の製造方法に使用される露光
条件検定パターンの一例を示す平面図および断面図であ
る。11A and 11B are a plan view and a cross-sectional view showing an example of an exposure condition inspection pattern used in a method for manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.

【図１２】（ａ）および（ｂ）は、本発明のさらに他の
実施例である半導体集積回路装置の製造方法に使用され
る露光条件検定パターンの一例を示す平面図および断面
図である。12A and 12B are a plan view and a cross-sectional view showing an example of an exposure condition inspection pattern used in a method for manufacturing a semiconductor integrated circuit device according to still another embodiment of the present invention.

【図１３】本発明の一実施例である半導体集積回路装置
の製造方法の作用の一例を示すフローチャートである。FIG. 13 is a flowchart showing an example of the operation of the method for manufacturing a semiconductor integrated circuit device which is an embodiment of the present invention.

【図１４】本発明の一実施例である半導体集積回路装置
の製造方法の作用の一例を示すフローチャートである。FIG. 14 is a flowchart showing an example of an operation of a method for manufacturing a semiconductor integrated circuit device which is an embodiment of the present invention.

【図１５】本発明の一実施例である半導体集積回路装置
の製造方法に用いられる露光装置の一例を示す概念図で
ある。FIG. 15 is a conceptual diagram showing an example of an exposure apparatus used in a method for manufacturing a semiconductor integrated circuit device which is an embodiment of the present invention.

【図１６】本発明の一実施例である半導体集積回路装置
の製造方法における露光条件出しに用いられるダミーウ
ェハの一例を示す平面図である。FIG. 16 is a plan view showing an example of a dummy wafer used for exposure condition determination in the method of manufacturing a semiconductor integrated circuit device which is an embodiment of the present invention.

【図１７】縮小投影露光における露光量および焦点位置
と転写パターンの寸法との関係の一例を示す線図であ
る。FIG. 17 is a diagram showing an example of the relationship between the exposure amount and the focus position in reduction projection exposure and the dimension of the transfer pattern.

【図１８】縮小投影露光における露光量および焦点位置
と転写パターンの外観との関係の一例を示す概念図であ
る。FIG. 18 is a conceptual diagram showing an example of the relationship between the exposure amount and focus position in reduction projection exposure and the appearance of the transfer pattern.

【符号の説明】[Explanation of symbols]

１ 第１残しパターン １ａ 角部 １ｂ 角部 ２ 第１抜きパターン ２ａ 角部 ２ｂ 角部 ３ 第２残しパターン ３ａ 角部 ３ｂ 角部 ４ 第２抜きパターン ４ａ 角部 ４ｂ 角部 １０ 半導体ウェハ １０ａ シリコン基板 １０ｂ 酸化シリコン層 １０ｃ 第１ポリシリコン層 １０ｄ 第１層間絶縁膜 １０ｅ 第２ポリシリコン層 １０ｆ 第２層間絶縁膜 １０ｇ 第１アルミニウム配線層 １０ｈ 第３層間絶縁膜 １０ｉ 第２アルミニウム配線層 １１ 半導体ウェハの段差の上 １２ 半導体ウェハの段差の底 １３ コンタクトホールパターン １４ 段差パターン ２０ 位置合わせパターン ２１ 抜きパターン ２１ａ 角部 ２１ｂ 角部 ２１ｃ 角部 ２１ｄ 角部 ２２ 残しパターン ２３ 残しパターン ２３ａ 角部 ２３ｂ 角部 ２３ｃ 角部 ２３ｄ 角部 ２４ 残しパターン ５０ 移動ステージ ５５ 露光光 ６０ チルトステージ ６１ａ 検査光 ７０ 露光光学系 ７１ 縮小投影レンズ ７２ レチクル ７３ 露光照明レンズ ８０ 焦点位置検出制御機構 ８１ 光源 ８１ａ 検査光 ８２ 中継ミラー ８３ 中継ミラー ８４ 受光器９０ パターン検出光学系 ９１ 光源 ９１ａ 検査光 ９２ ハーフミラー ９３ リレーレンズ ９４ 中継ミラー ９５ 撮像部 Ｍ メモリセル Ｐ 露光条件検定パターン Ｐ１ 露光条件検定パターン Ｐ２ 露光条件検定パターン 1 1st leaving pattern 1a corner part 1b corner part 2 1st blanking pattern 2a corner part 2b corner part 3 2nd leaving pattern 3a corner part 3b corner part 4 2nd blanking pattern 4a corner part 4b corner part 10 semiconductor wafer 10a silicon substrate 10b Silicon oxide layer 10c First polysilicon layer 10d First interlayer insulating film 10e Second polysilicon layer 10f Second interlayer insulating film 10g First aluminum wiring layer 10h Third interlayer insulating film 10i Second aluminum wiring layer 11 Semiconductor wafer Above the step 12 Bottom of the step of the semiconductor wafer 13 Contact hole pattern 14 Step pattern 20 Positioning pattern 21 Opening pattern 21a Corner 21b Corner 21c Corner 21d Corner 22 Left pattern 23 Left pattern 23a Corner 23b Corner 23c Corner Part 23d Corner part 24 Left putter 50 moving stage 55 exposure light 60 tilt stage 61a inspection light 70 exposure optical system 71 reduction projection lens 72 reticle 73 exposure illumination lens 80 focus position detection control mechanism 81 light source 81a inspection light 82 relay mirror 83 relay mirror 84 light receiver 90 pattern detection optics System 91 Light source 91a Inspection light 92 Half mirror 93 Relay lens 94 Relay mirror 95 Imaging unit M Memory cell P Exposure condition verification pattern P1 Exposure condition verification pattern P2 Exposure condition verification pattern

───────────────────────────────────────────────────── フロントページの続き (72)発明者 前島 央 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 入来 信行 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 加藤 毅 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平沼 雅幸 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 広井 高志 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hiroshi Maejima 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside the Semiconductor Business Division, Hitachi, Ltd. (72) Inventor Nobuyuki Irai Jinmizuhoncho, Kodaira-shi, Tokyo 5-20-1 Incorporated company Hitachi Ltd. Semiconductor Division (72) Inventor Takeshi Kato 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Incorporated Hitachi Ltd Semiconductor Division (72) Masayuki Hiranuma Tokyo 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Incorporated company Hitachi Ltd. Semiconductor Division (72) Inventor Takashi Hiroi 292 Yoshida-cho, Totsuka-ku, Yokohama-shi Kanagawa Ltd.

Claims (20)

【特許請求の範囲】[Claims] 【請求項１】 半導体ウェハの主面に縮小投影露光装置
を用いてパターンを転写する半導体集積回路装置の製造
方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記検
定パターンと同時に前記半導体ウェハの主面に転写され
た製品パターンの評価結果と前記距離との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御するステッ
プとを含むことを特徴とする半導体集積回路装置の製造
方法。1. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred to a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied to a main surface of a first semiconductor wafer. Forming steps having different heights in different directions, a plurality of test patterns having corners facing each other are transferred onto the step and the bottom of the step, and the distance between the corners of the test pattern is measured. Determining the management value of the distance based on the correlation between the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the verification pattern and the distance, and the main surface of the second semiconductor wafer. A step having different heights in the optical axis direction of the reduction projection exposure apparatus is formed on the step, and a plurality of the verification patterns having corners facing each other are transferred onto the step and the bottom of the step. By measuring the distance between the corners of the pattern and comparing the distance with the control value, the exposure condition of the product pattern transferred together with the test pattern on the main surface of the second semiconductor wafer is tested. And a method of controlling the semiconductor integrated circuit device. 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、 前記露光条件は、露光量および焦点位置および焦点位置
の傾斜の少なくとも一つからなることを特徴とする半導
体集積回路装置の製造方法。2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the exposure condition is at least one of an exposure amount, a focus position, and an inclination of the focus position. Device manufacturing method. 【請求項３】 半導体ウェハの主面に縮小投影露光装置
を用いてパターンを転写する半導体集積回路装置の製造
方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが製品パターンの転写領域の高さを
挟んで異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記検
定パターンと同時に前記半導体ウェハの主面に転写され
た製品パターンの評価結果と前記距離との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御するステッ
プとを含むことを特徴とする半導体集積回路装置の製造
方法。3. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied onto a main surface of a first semiconductor wafer. The heights in the directions form different steps across the height of the transfer area of the product pattern, and a plurality of test patterns with corners are transferred to the top of the step and the bottom of the step, and the test is performed. The distance between the corners of the pattern is measured, and the management value of the distance is determined based on the correlation between the distance and the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the test pattern. A step and a step having different heights in the optical axis direction of the reduction projection exposure apparatus are formed on the main surface of the second semiconductor wafer, and a plurality of corners are provided on the step and the bottom of the step. By transferring the test pattern, measuring the distance between the corners of the test pattern, and comparing the distance with the control value, the test pattern is transferred to the main surface of the second semiconductor wafer together with the test pattern. And a step of verifying and controlling the exposure condition of the product pattern, the method for manufacturing a semiconductor integrated circuit device. 【請求項４】 半導体ウェハの主面に縮小投影露光装置
を用いてパターンを転写する半導体集積回路装置の製造
方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記検
定パターンと同時に前記半導体ウェハの主面に転写され
た製品パターンの評価結果と前記距離との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差および位置合わせパタ
ーンを形成し、 前記段差の上および前記段差の底の各々における前記位
置合わせパターンの近傍または内部に、角部が対向した
複数の前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御し、 前記位置合わせパターンと前記検定パターンの位置関係
から前記製品パターンの位置合わせ精度を評価すること
を特徴とする半導体集積回路装置の製造方法。4. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied to a main surface of a first semiconductor wafer. Forming steps having different heights in different directions, a plurality of test patterns having corners facing each other are transferred onto the step and the bottom of the step, and the distance between the corners of the test pattern is measured. Determining the management value of the distance based on the correlation between the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the verification pattern and the distance, and the main surface of the second semiconductor wafer. A step and an alignment pattern having different heights in the optical axis direction of the reduction projection exposure apparatus are formed on the top surface of the step and the bottom of the step. Alternatively, a plurality of the inspection patterns having corners facing each other are transferred thereinto, a distance between the corners of the inspection pattern is measured, and the distance is compared with the control value to obtain the second semiconductor. The exposure condition of the product pattern transferred together with the inspection pattern on the main surface of the wafer is inspected and controlled, and the alignment accuracy of the product pattern is evaluated from the positional relationship between the alignment pattern and the inspection pattern. Method for manufacturing semiconductor integrated circuit device. 【請求項５】 半導体ウェハの主面に縮小投影露光装置
を用いてパターンを転写する半導体集積回路装置の製造
方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記検
定パターンと同時に前記半導体ウェハの主面に転写され
た製品パターンの評価結果と前記距離との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差およびコンタクトホー
ルパターンを形成し、 前記段差の上および前記段差の底の各々における前記コ
ンタクトホールパターンの上に、角部が対向した複数の
前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御するステッ
プとを含むことを特徴とする半導体集積回路装置の製造
方法。5. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred to a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied to a main surface of a first semiconductor wafer. Forming steps having different heights in different directions, a plurality of test patterns having corners facing each other are transferred onto the step and the bottom of the step, and the distance between the corners of the test pattern is measured. Determining the management value of the distance based on the correlation between the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the verification pattern and the distance, and the main surface of the second semiconductor wafer. A step and a contact hole pattern having different heights in the optical axis direction of the reduction projection exposure apparatus are formed on the contact hole, and the contact hole is formed on the step and on the bottom of the step. On the turn, a plurality of the verification patterns having opposite corners are transferred, the distance between the corners of the verification pattern is measured, and the distance and the control value are compared to obtain the second pattern. And controlling the exposure conditions of the product pattern transferred together with the test pattern onto the main surface of the semiconductor wafer. 【請求項６】 半導体ウェハの主面に縮小投影露光装置
を用いてパターンを転写する半導体集積回路装置の製造
方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記検
定パターンと同時に前記半導体ウェハの主面に転写され
た製品パターンの評価結果と前記距離との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御するステッ
プとを含み、 前記検定パターンは、前記段差の上に転写され、角部が
対向した第１の残しパターンおよび角部が対向した第１
の抜きパターンと、 前記段差の底に転写され、角部が対向した第２の残しパ
ターンおよび角部が対向した第２の抜きパターンとから
なり、 前記第１の残しパターンの前記角部の距離ＨＡおよび前
記第１の抜きパターンの前記角部の距離ＨＢおよび前記
第２の残しパターンの前記角部の距離ＬＡおよび前記第
２の抜きパターンの前記角部の距離ＬＢを測定し、 （ＨＡ＋ＬＡ−ＨＢ−ＬＢ）の値を露光量に関する前記
管理値として用い、（ＨＡ＋ＨＢ−ＬＡ−ＬＢ）の値を
焦点位置に関する前記管理値として用いることを特徴と
する半導体集積回路装置の製造方法。6. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred to a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied to a main surface of a first semiconductor wafer. Forming steps having different heights in different directions, a plurality of test patterns having corners facing each other are transferred onto the step and the bottom of the step, and the distance between the corners of the test pattern is measured. Determining the management value of the distance based on the correlation between the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the verification pattern and the distance, and the main surface of the second semiconductor wafer. A step having different heights in the optical axis direction of the reduction projection exposure apparatus is formed on the step, and a plurality of the verification patterns having corners facing each other are transferred onto the step and the bottom of the step. By measuring the distance between the corners of the pattern and comparing the distance with the control value, the exposure condition of the product pattern transferred together with the test pattern on the main surface of the second semiconductor wafer is tested. And a step of controlling the first pattern with the corners facing each other and the first remaining pattern having the corners facing each other and the first pattern having the corners facing each other.
And a second blanking pattern transferred to the bottom of the step and having opposite corners and a second blanking pattern having opposite corners, and the distance between the corners of the first remaining pattern. HA and the distance HB between the corners of the first punched pattern, the distance LA between the corners of the second remaining pattern and the distance LB between the corners of the second punched pattern are measured, and (HA + LA- A method of manufacturing a semiconductor integrated circuit device, wherein a value of (HB-LB) is used as the management value for the exposure amount, and a value of (HA + HB-LA-LB) is used as the management value for the focus position. 【請求項７】 半導体ウェハの主面に縮小投影露光装置
を用いてパターンを転写する半導体集積回路装置の製造
方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記検定パターンと同時に前記半導体ウェハの主面
に転写された製品パターンの評価結果との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御するステッ
プとを含み、 前記検定パターンは、前記段差の上に形成され、４つの
角部が一直線上に対向するように互いに逆向きに配置さ
れた一対の第１のＶ字形抜きパターンと、 前記段差の底に形成され、４つの角部が一直線上に対向
するように互いに逆向きに配置された一対の第２のＶ字
形抜きパターンとからなり、 前記第１のＶ字形抜きパターンの４つの角部のうち、外
側の２つの前記角部の距離ＨＡと、内側の２つの前記角
部の距離ＨＢを測定し、 前記第２のＶ字形抜きパターンの４つの角部のうち、外
側の２つの前記角部の距離ＬＡと、内側の２つの前記角
部の距離ＬＢを測定し、 （ＨＡ−ＨＢ）の値または（ＬＡ−ＬＢ）の値を露光量
の前記管理値として用い、 （ＨＡ＋ＨＢ）−（ＬＡ＋ＬＢ）の値を焦点位置の前記
管理値として用いることを特徴とする半導体集積回路装
置の製造方法。7. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred to a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied to a main surface of a first semiconductor wafer. A step having different heights in the direction is formed, and a plurality of test patterns having corners facing each other are transferred onto the step and the bottom of the step, and the distance between the corners of the test pattern is measured. Determining the management value of the distance based on the correlation between the distance and the evaluation pattern and the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time; A step having different heights in the optical axis direction of the reduction projection exposure apparatus is formed on the step, and a plurality of the verification patterns having corners facing each other are transferred onto the step and the bottom of the step. By measuring the distance between the corners of the pattern and comparing the distance with the control value, the exposure condition of the product pattern transferred together with the test pattern on the main surface of the second semiconductor wafer is tested. And a control step, wherein the verification pattern includes a pair of first V-shaped blanking patterns formed on the step and arranged in opposite directions so that four corners face each other in a straight line. A pair of second V-shaped blanking patterns formed on the bottom of the step and arranged in opposite directions so that the four corners of the first V-shaped blanking pattern are opposed to each other. Of the four corners, the distance HA between the two outer corners and the distance HB between the two inner corners are measured, and the outer one of the four corners of the second V-shaped blanking pattern is measured. The distance between the two said corners LA and the distance LB between the two inner corners are measured, and the value of (HA-HB) or the value of (LA-LB) is used as the control value of the exposure amount, and (HA + HB)-(LA + LB) A method of manufacturing a semiconductor integrated circuit device, wherein a value is used as the management value of the focus position. 【請求項８】 半導体ウェハの主面に縮小投影露光装置
を用いてパターンを転写する半導体集積回路装置の製造
方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記検
定パターンと同時に前記半導体ウェハの主面に転写され
た製品パターンの評価結果と前記距離との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御するステッ
プとを含み、 前記検定パターンは、前記段差の上に形成され、４つの
角部が一直線上に対向するように互いに逆向きに配置さ
れた一対の第１のＶ字形残しパターンと、 前記段差の底に形成され、４つの角部が一直線上に対向
するように互いに逆向きに配置された一対の第２のＶ字
形残しパターンとからなり、 前記第１のＶ字形残しパターンの４つの角部のうち、外
側の２つの前記角部の距離ＨＡと、内側の２つの前記角
部の距離ＨＢを測定し、 前記第２のＶ字形残しパターンの４つの角部のうち、外
側の２つの前記角部の距離ＬＡと、内側の２つの前記角
部の距離ＬＢを測定し、 （ＨＡ−ＨＢ）の値または（ＬＡ−ＬＢ）の値を露光量
の前記管理値として用い、 （ＨＡ＋ＨＢ）−（ＬＡ＋ＬＢ）の値を焦点位置の前記
管理値として用いることを特徴とする半導体集積回路装
置の製造方法。8. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred to a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied to a main surface of a first semiconductor wafer. Forming steps having different heights in different directions, a plurality of test patterns having corners facing each other are transferred onto the step and the bottom of the step, and the distance between the corners of the test pattern is measured. Determining the management value of the distance based on the correlation between the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the verification pattern and the distance, and the main surface of the second semiconductor wafer. A step having different heights in the optical axis direction of the reduction projection exposure apparatus is formed on the step, and a plurality of the verification patterns having corners facing each other are transferred onto the step and the bottom of the step. By measuring the distance between the corners of the pattern and comparing the distance with the control value, the exposure condition of the product pattern transferred together with the test pattern on the main surface of the second semiconductor wafer is tested. And a step of controlling by a pair of first V-shaped remaining patterns formed on the step and arranged in opposite directions so that four corners face each other in a straight line. A pair of second V-shaped remaining patterns formed on the bottom of the step and arranged in opposite directions so that the four corners of the first V-shaped remaining pattern are opposite to each other. Of the four corners, the distance HA between the two outer corners and the distance HB between the two inner corners are measured, and the outer one of the four corners of the second V-shaped remaining pattern is measured. The distance between the two said corners LA and the distance LB between the two inner corners are measured, and the value of (HA-HB) or the value of (LA-LB) is used as the control value of the exposure amount, and (HA + HB)-(LA + LB) A method of manufacturing a semiconductor integrated circuit device, wherein a value is used as the management value of the focus position. 【請求項９】 半導体ウェハの主面に縮小投影露光装置
を用いてパターンを転写する半導体集積回路装置の製造
方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記検
定パターンと同時に前記半導体ウェハの主面に転写され
た製品パターンの評価結果と前記距離との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御するステッ
プとを含み、 前記検定パターンは、前記段差の上に形成され、４つの
角部が一直線上に対向するように互いに逆向きに配置さ
れた一対の第１のＶ字形抜きパターンと、 前記段差の底に形成され、４つの角部が一直線上に対向
するように互いに逆向きに配置された一対の第２のＶ字
形抜きパターンとからなり、 前記第１のＶ字形抜きパターンの４つの角部のうち、外
側の２つの前記角部と内側の２つの前記角部の中間点の
距離Ｈ１を測定し、 前記第２のＶ字形抜きパターンの４つの角部のうち、外
側の２つの前記角部と内側の２つの前記角部の中間点の
距離Ｌ１を測定し、 （Ｈ１−Ｌ１）の値を焦点位置の前記管理値として用い
ることを特徴とする半導体集積回路装置の製造方法。9. A method for manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred to a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied to a main surface of a first semiconductor wafer. Forming steps having different heights in different directions, a plurality of test patterns having corners facing each other are transferred onto the step and the bottom of the step, and the distance between the corners of the test pattern is measured. Determining the management value of the distance based on the correlation between the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the verification pattern and the distance, and the main surface of the second semiconductor wafer. A step having different heights in the optical axis direction of the reduction projection exposure apparatus is formed on the step, and a plurality of the verification patterns having corners facing each other are transferred onto the step and the bottom of the step. By measuring the distance between the corners of the pattern and comparing the distance with the control value, the exposure condition of the product pattern transferred together with the test pattern on the main surface of the second semiconductor wafer is tested. And a control step, wherein the verification pattern includes a pair of first V-shaped blanking patterns formed on the step and arranged in opposite directions so that four corners face each other in a straight line. A pair of second V-shaped blanking patterns formed on the bottom of the step and arranged in opposite directions so that the four corners of the first V-shaped blanking pattern are opposed to each other. Of the four corners, the distance H1 between the two outer corners and the two inner corners is measured, and the outer corner of the four corners of the second V-shaped pattern is measured. Two said corners and two inside A method for manufacturing a semiconductor integrated circuit device, comprising measuring a distance L1 between intermediate points of the two corners and using a value of (H1-L1) as the management value of the focal position. 【請求項１０】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 第１の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記検
定パターンと同時に前記半導体ウェハの主面に転写され
た製品パターンの評価結果と前記距離との相関関係に基
づいて前記距離の管理値を決定するステップと、 第２の半導体ウェハの主面に前記縮小投影露光装置の光
軸方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の前記検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離と前記管理値とを比較することによって、前記第２の
半導体ウェハの主面に前記検定パターンとともに転写さ
れた製品パターンの露光条件を検定して制御するステッ
プとを含み、 前記検定パターンは、前記段差の上に形成され、４つの
角部が一直線上に対向するように互いに逆向きに配置さ
れた一対の第１のＶ字形残しパターンと、 前記段差の底に形成され、４つの角部が一直線上に対向
するように互いに逆向きに配置された一対の第２のＶ字
形残しパターンとからなり、 前記第１のＶ字形残しパターンの４つの角部のうち、外
側の２つの前記角部と内側の２つの前記角部の中間点の
距離Ｈ１を測定し、 前記第２のＶ字形残しパターンの４つの角部のうち、外
側の２つの前記角部と内側の２つの前記角部の中間点の
距離Ｌ１を測定し、 （Ｈ１−Ｌ１）の値を焦点位置の前記管理値として用い
ることを特徴とする半導体集積回路装置の製造方法。10. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred to a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein an optical axis of the reduction projection exposure apparatus is applied to a main surface of a first semiconductor wafer. Forming steps having different heights in different directions, a plurality of test patterns having corners facing each other are transferred onto the step and the bottom of the step, and the distance between the corners of the test pattern is measured. Determining the management value of the distance based on the correlation between the evaluation result of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the verification pattern and the distance, and the main surface of the second semiconductor wafer. A step having different heights in the optical axis direction of the reduction projection exposure apparatus is formed, and a plurality of the verification patterns having corners facing each other are transferred onto the step and the bottom of the step. By measuring the distance between the corners of the constant pattern and comparing the distance with the control value, the exposure condition of the product pattern transferred together with the test pattern on the main surface of the second semiconductor wafer is tested. And a step of controlling the first V-shaped remaining pattern, the verification pattern being formed on the step and arranged in opposite directions so that four corners face each other in a straight line. And a pair of second V-shaped remaining patterns formed on the bottom of the step and arranged in opposite directions so that the four corners are aligned in a straight line, the first V-shaped remaining pattern Out of the four corners of the second V-shaped remaining pattern, the distance H1 between the two outer corners and the inner two corners of the four corners is measured. The two said corners and the inside A method of manufacturing a semiconductor integrated circuit device, comprising measuring a distance L1 between intermediate points of the two corners and using a value of (H1-L1) as the management value of the focus position. 【請求項１１】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離に基づいて露光量および焦点位置の少なくとも一方を
求めることにより、前記検定パターンと同時に前記半導
体ウェハの主面に転写された製品パターンの露光条件を
評価することを特徴とする半導体集積回路装置の製造方
法。11. A method for manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in the optical axis direction of the reduction projection exposure apparatus. Forming steps having different heights, transferring a plurality of assay patterns with corners facing each other on the step and the bottom of the step, measuring the distance between the corners of the assay pattern, A semiconductor integrated circuit device characterized by evaluating exposure conditions of a product pattern transferred onto the main surface of the semiconductor wafer at the same time as the test pattern by obtaining at least one of an exposure amount and a focus position based on a distance. Production method. 【請求項１２】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる複数の段差を形成し、 個々の前記段差の上および前記段差の底の各々に、角部
が対向した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離に基づいて露光量および焦点位置および焦点位置の傾
斜の少なくとも一つを求めることにより、前記検定パタ
ーンと同時に前記半導体ウェハの主面に転写された製品
パターンの露光条件を評価することを特徴とする半導体
集積回路装置の製造方法。12. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in the optical axis direction of the reduction projection exposure apparatus. A plurality of steps having different heights are formed, and a plurality of test patterns with corners facing each other are transferred onto each of the step and the bottom of the step, and the distance between the corners of the test pattern is set. The exposure condition of the product pattern transferred to the main surface of the semiconductor wafer is evaluated simultaneously with the inspection pattern by measuring and determining at least one of the exposure amount and the focus position and the inclination of the focus position based on the distance. A method of manufacturing a semiconductor integrated circuit device, comprising: 【請求項１３】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが製品パターンの転写領域の高さを挟
んで異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離に基づいて露光量および焦点位置の少なくとも一方を
求めることにより、前記検定パターンと同時に前記半導
体ウェハの主面に転写された前記製品パターンの露光条
件を評価することを特徴とする半導体集積回路装置の製
造方法。13. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in an optical axis direction of the reduction projection exposure apparatus. Forming different steps with heights sandwiching the height of the transfer area of the product pattern, and transferring a plurality of test patterns with corners facing each other on the step and the bottom of the step, By measuring the distance between the corners and determining at least one of the exposure amount and the focus position based on the distance, the exposure condition of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the inspection pattern is determined. A method for manufacturing a semiconductor integrated circuit device, which comprises evaluating. 【請求項１４】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる段差および位置合わせパター
ンを形成し、 前記段差の上および前記段差の底の各々における前記位
置合わせパターンの近傍または内部に、角部が対向した
複数の検定パターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離に基づいて露光量および焦点位置の少なくとも一方を
求めることにより、前記検定パターンと同時に前記半導
体ウェハの主面に転写された製品パターンの露光条件を
評価し、 前記位置合わせパターンと前記検定パターンの位置関係
から前記製品パターンの位置合わせ精度を評価すること
を特徴とする半導体集積回路装置の製造方法。14. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in the optical axis direction of the reduction projection exposure apparatus. A step and an alignment pattern having different heights are formed, and a plurality of assay patterns with corners facing each other are transferred to the vicinity of or inside the alignment pattern on each of the step and the bottom of the step, and the assay is performed. By measuring the distance between the corners of the pattern and determining at least one of the exposure amount and the focus position based on the distance, the exposure condition of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the test pattern. And evaluating the alignment accuracy of the product pattern from the positional relationship between the alignment pattern and the verification pattern. The method of manufacturing a semiconductor integrated circuit device according to claim. 【請求項１５】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる段差およびコンタクトホール
パターンを形成し、 前記段差の上および前記段差の底の各々の前記コンタク
トホールパターンの上に、角部が対向した複数の検定パ
ターンを転写し、 前記検定パターンの前記角部間の距離を測定し、前記距
離に基づいて露光量および焦点位置の少なくとも一方を
求めることにより、前記検定パターンと同時に前記半導
体ウェハの主面に転写された製品パターンの露光条件を
評価することを特徴とする半導体集積回路装置の製造方
法。15. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in an optical axis direction of the reduction projection exposure apparatus. Forming steps and contact hole patterns having different heights, and transferring a plurality of test patterns with corners facing each other on the contact hole patterns on the step and the bottom of the step, respectively. By measuring the distance between the corners and determining at least one of the exposure amount and the focus position based on the distance, the exposure condition of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the inspection pattern is evaluated. A method of manufacturing a semiconductor integrated circuit device, comprising: 【請求項１６】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に、角部が対向
した複数の検定パターンを転写し、 前記検定パターンは、前記段差の上に転写され、角部が
対向した第１の残しパターンおよび角部が対向した第１
の抜きパターンと、 前記段差の底に転写され、角部が対向した第２の残しパ
ターンおよび角部が対向した第２の抜きパターンとから
なり、 前記第１の残しパターンの前記角部の距離ＨＡおよび前
記第１の抜きパターンの前記角部の距離ＨＢおよび前記
第２の残しパターンの前記角部の距離ＬＡおよび前記第
２の抜きパターンの前記角部の距離ＬＢを測定し、 （ＨＡ＋ＬＡ−ＨＢ−ＬＢ）の値に基づいて露光量を求
め、（ＨＡ＋ＨＢ−ＬＡ−ＬＢ）の値に基づいて焦点位
置を求めることにより、前記検定パターンと同時に前記
半導体ウェハの主面に転写された製品パターンの露光条
件を評価することを特徴とする半導体集積回路装置の製
造方法。16. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in the optical axis direction of the reduction projection exposure apparatus. A step having different heights is formed, and a plurality of test patterns having corner portions facing each other are transferred onto the step and the bottom of the step, respectively, and the test pattern is transferred onto the step and the corner portion is transferred. The first remaining pattern in which the two faces and the first in which the corners face
And a second blanking pattern transferred to the bottom of the step and having opposite corners and a second blanking pattern having opposite corners, and the distance between the corners of the first remaining pattern. HA and the distance HB between the corners of the first punched pattern, the distance LA between the corners of the second remaining pattern and the distance LB between the corners of the second punched pattern are measured, and (HA + LA- HB-LB) and the focus position based on the value of (HA + HB-LA-LB) to obtain the exposure amount and the product pattern transferred to the main surface of the semiconductor wafer at the same time as the test pattern. A method for manufacturing a semiconductor integrated circuit device, comprising: 【請求項１７】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に複数の検定パ
ターンを転写し、 前記検定パターンは、前記段差の上に形成され、４つの
角部が一直線上に対向するように互いに逆向きに配置さ
れた一対の第１のＶ字形抜きパターンと、 前記段差の底に形成され、４つの角部が一直線上に対向
するように互いに逆向きに配置された一対の第２のＶ字
形抜きパターンとからなり、 前記第１のＶ字形抜きパターンの４つの角部のうち、外
側の２つの前記角部の距離ＨＡと、内側の２つの前記角
部の距離ＨＢを測定し、 前記第２のＶ字形抜きパターンの４つの角部のうち、外
側の２つの前記角部の距離ＬＡと、内側の２つの前記角
部の距離ＬＢを測定し、 （ＨＡ−ＨＢ）の値または（ＬＡ−ＬＢ）の値に基づい
て露光量を求め、 （ＨＡ＋ＨＢ）−（ＬＡ＋ＬＢ）の値に基づいて焦点位
置を求めることにより、前記検定パターンと同時に前記
半導体ウェハの主面に転写された製品パターンの露光条
件を評価することを特徴とする半導体集積回路装置の製
造方法。17. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in an optical axis direction of the reduction projection exposure apparatus. A step having different heights is formed, and a plurality of test patterns are transferred onto each of the step and the bottom of the step. The test pattern is formed on the step and four corners are aligned. A pair of first V-shaped punching patterns arranged opposite to each other so as to face each other, and a pair of four V-shaped patterns formed at the bottom of the step and arranged opposite to each other so that the four corners are aligned in a straight line. Of the four corners of the first V-shaped blanking pattern, the distance HA between the two outer corners and the distance HB between the two inner corners. And the second Of the four corners of the V-shaped pattern, the distance LA between the two outer corners and the distance LB between the two inner corners are measured, and the value of (HA-HB) or (LA- Exposure of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the test pattern by determining the exposure amount based on the value of (LB) and the focus position based on the value of (HA + HB)-(LA + LB). A method for manufacturing a semiconductor integrated circuit device, which comprises evaluating conditions. 【請求項１８】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に複数の検定パ
ターンを転写し、 前記検定パターンは、前記段差の上に形成され、４つの
角部が一直線上に対向するように互いに逆向きに配置さ
れた一対の第１のＶ字形残しパターンと、 前記段差の底に形成され、４つの角部が一直線上に対向
するように互いに逆向きに配置された一対の第２のＶ字
形残しパターンとからなり、 前記第１のＶ字形残しパターンの４つの角部のうち、外
側の２つの前記角部の距離ＨＡと、内側の２つの前記角
部の距離ＨＢを測定し、 前記第２のＶ字形残しパターンの４つの角部のうち、外
側の２つの前記角部の距離ＬＡと、内側の２つの前記角
部の距離ＬＢを測定し、 （ＨＡ−ＨＢ）の値または（ＬＡ−ＬＢ）の値に基づい
て露光量を求め、 （ＨＡ＋ＨＢ）−（ＬＡ＋ＬＢ）の値に基づいて焦点位
置を求めることにより、前記検定パターンと同時に前記
半導体ウェハの主面に転写された製品パターンの露光条
件を評価することを特徴とする半導体集積回路装置の製
造方法。18. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in the optical axis direction of the reduction projection exposure apparatus. A step having different heights is formed, and a plurality of test patterns are transferred onto each of the step and the bottom of the step. The test pattern is formed on the step and four corners are aligned. A pair of first V-shaped leaving patterns which are arranged opposite to each other so as to face each other, and a pair which are formed at the bottom of the step and are arranged opposite to each other so that four corners are aligned in a straight line. Of the four corners of the first V-shaped leaving pattern, the distance HA between two corners on the outer side and the distance HB between the two corners on the inner side. And the second Of the four corners of the V-shaped remaining pattern of, the distance LA between the two outer corners and the distance LB between the two inner corners are measured, and the value of (HA-HB) or (LA- Exposure of the product pattern transferred to the main surface of the semiconductor wafer at the same time as the test pattern by determining the exposure amount based on the value of (LB) and the focus position based on the value of (HA + HB)-(LA + LB). A method for manufacturing a semiconductor integrated circuit device, which comprises evaluating conditions. 【請求項１９】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に複数の検定パ
ターンを転写し、 前記検定パターンは、前記段差の上に形成され、４つの
角部が一直線上に対向するように互いに逆向きに配置さ
れた一対の第１のＶ字形抜きパターンと、 前記段差の底に形成され、４つの角部が一直線上に対向
するように互いに逆向きに配置された一対の第２のＶ字
形抜きパターンとからなり、 前記第１のＶ字形抜きパターンの４つの角部のうち、外
側の２つの前記角部と内側の２つの前記角部の中間点の
距離Ｈ１を測定し、 前記第２のＶ字形抜きパターンの４つの角部のうち、外
側の２つの前記角部と内側の２つの前記角部の中間点の
距離Ｌ１を測定し、 （Ｈ１−Ｌ１）の値に基づいて焦点位置を求めることに
より、前記検定パターンと同時に前記半導体ウェハの主
面に転写された製品パターンの露光条件を評価すること
を特徴とする半導体集積回路装置の製造方法。19. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in an optical axis direction of the reduction projection exposure apparatus. A step having different heights is formed, and a plurality of test patterns are transferred onto each of the step and the bottom of the step. The test pattern is formed on the step and four corners are aligned. A pair of first V-shaped punching patterns arranged opposite to each other so as to face each other, and a pair of four V-shaped patterns formed at the bottom of the step and arranged opposite to each other so that the four corners are aligned in a straight line. Of the four corners of the first V-shaped blanking pattern, the distance H1 between the two outer corners and the inner two corners of the four corners of the first V-shaped blanking pattern is Measure the second V Of the four corners of the letter-shaped pattern, the distance L1 between the two outer corners and the two inner corners is measured, and the focus position is determined based on the value of (H1-L1). Accordingly, the exposure condition of the product pattern transferred to the main surface of the semiconductor wafer is evaluated at the same time as the inspection pattern, and the method for manufacturing a semiconductor integrated circuit device. 【請求項２０】 半導体ウェハの主面に縮小投影露光装
置を用いてパターンを転写する半導体集積回路装置の製
造方法であって、 前記半導体ウェハの主面に前記縮小投影露光装置の光軸
方向における高さが異なる段差を形成し、 前記段差の上および前記段差の底の各々に複数の検定パ
ターンを転写し、 前記検定パターンは、前記段差の上に形成され、４つの
角部が一直線上に対向するように互いに逆向きに配置さ
れた一対の第１のＶ字形残しパターンと、 前記段差の底に形成され、４つの角部が一直線上に対向
するように互いに逆向きに配置された一対の第２のＶ字
形残しパターンとからなり、 前記第１のＶ字形残しパターンの４つの角部のうち、外
側の２つの前記角部と内側の２つの前記角部の中間点の
距離Ｈ１を測定し、 前記第２のＶ字形残しパターンの４つの角部のうち、外
側の２つの前記角部と内側の２つの前記角部の中間点の
距離Ｌ１を測定し、 （Ｈ１−Ｌ１）の値に基づいて焦点位置を求めることに
より、前記検定パターンと同時に前記半導体ウェハの主
面に転写された製品パターンの露光条件を評価すること
を特徴とする半導体集積回路装置の製造方法。20. A method of manufacturing a semiconductor integrated circuit device, wherein a pattern is transferred onto a main surface of a semiconductor wafer by using a reduction projection exposure apparatus, wherein the main surface of the semiconductor wafer is in the optical axis direction of the reduction projection exposure apparatus. A step having different heights is formed, and a plurality of test patterns are transferred onto each of the step and the bottom of the step. The test pattern is formed on the step and four corners are aligned. A pair of first V-shaped leaving patterns which are arranged opposite to each other so as to face each other, and a pair which are formed at the bottom of the step and are arranged opposite to each other so that four corners are aligned in a straight line. Of the four corners of the first V-shaped leaving pattern, the distance H1 between the two outer corners and the inner two corners of the four corners is Measure the second V Of the four corners of the letter-shaped leaving pattern, the distance L1 between the two outer corners and the two inner corners is measured, and the focus position is obtained based on the value of (H1-L1). Accordingly, the exposure condition of the product pattern transferred to the main surface of the semiconductor wafer is evaluated at the same time as the inspection pattern, and the method for manufacturing a semiconductor integrated circuit device.