JPH08263290A - Data processor - Google Patents
Data processorInfo
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- JPH08263290A JPH08263290A JP7060797A JP6079795A JPH08263290A JP H08263290 A JPH08263290 A JP H08263290A JP 7060797 A JP7060797 A JP 7060797A JP 6079795 A JP6079795 A JP 6079795A JP H08263290 A JPH08263290 A JP H08263290A
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- Japan
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- instruction
- register
- signal
- data processing
- multiplication
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- Executing Machine-Instructions (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、データ処理装置に関
し、特に、半導体集積回路装置によって構成される高速
かつ小型のシングルチップマイクロコンピュータに利用
して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing device, and more particularly, to a technique effectively applied to a high speed and small single chip microcomputer constituted by a semiconductor integrated circuit device.
【０００２】[0002]
【従来の技術】半導体集積回路装置の製造技術の高度化
に伴って、半導体単結晶からなるシングルチップに、中
央演算処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ；以下、単にＣＰＵと称する）、プログラ
ムを格納するＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒ
ｙ）、書き替え可能に各種データを格納するＲＡＭ（Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等を含む構
成素子を集積して製造した、小型のシングルチップマイ
クロコンピュータ（以下、単にマイクロコンピュータと
称する）が広範囲に普及してきており、種々の目的のデ
ータ処理装置として使用されてきている。このマイクロ
コンピュータは、ＣＰＵが同時に処理し得る情報の量に
よって性能が異なり、例えば４ビット、８ビット、１６
ビット、３２ビット等のマイクロコンピュータとして区
分されている。2. Description of the Related Art With the advancement of manufacturing technology of semiconductor integrated circuit devices, a central processing unit (Central Processing Unit) is formed on a single chip made of a semiconductor single crystal.
g Unit; hereinafter simply referred to as CPU), ROM (Read Only Memory) for storing programs
y), a RAM (R that stores various data rewritably)
A small single-chip microcomputer (hereinafter, simply referred to as a microcomputer), which is manufactured by integrating constituent elements including an and Access Memory, etc., has been widely spread and has been used as a data processing device for various purposes. ing. The performance of this microcomputer differs depending on the amount of information that can be processed by the CPU at the same time.
It is classified as a 32-bit or 32-bit microcomputer.
【０００３】このようなマイクロコンピュータは、アド
レス空間の拡張や、命令セットの拡大、高速化等が図ら
れてきている。また、ＣＰＵは、ソフトウエアによって
その性能が定義されているから、前記のようにアドレス
空間の拡張や、命令セットの拡大、高速化等を図ったマ
イクロコンピュータにおいても、既存のマイクロコンピ
ュータのソフトウエア資産を有効に利用できることが望
ましい。In such a microcomputer, expansion of address space, expansion of instruction set, speedup, etc. have been attempted. In addition, since the performance of the CPU is defined by software, the software of the existing microcomputer can be used even in a microcomputer designed to expand the address space, expand the instruction set, and speed up as described above. It is desirable that the assets can be used effectively.
【０００４】このため、オブジェクトレベルで互換性を
保ちつつ、アドレス空間の拡張や、命令セットの拡大、
高速化等を実現した例として、例えば本出願人が先に提
案した特開平６−５１９８１号公報、あるいは平成５年
６月（株）日立製作所発行、「Ｈ８／３００Ｈシリーズ
プログラミングマニュアル」等がある。Therefore, while maintaining compatibility at the object level, the address space is expanded and the instruction set is expanded.
Examples of realization of higher speed and the like include, for example, Japanese Patent Laid-Open No. 6-51981 proposed by the present applicant, or "H8 / 300H Series Programming Manual" issued by Hitachi, Ltd. in June 1993. .
【０００５】前記ＣＰＵは、システムクロックの２周期
である、いわゆる２ステートで基本命令を実行してい
る。これに対して、１ステートで基本命令を実行するよ
うにし、さらに、ＣＰＵとは独立して乗算器を内蔵して
高速化を図った例として、例えば平成４年１１月日経Ｂ
Ｐ社発行、「日経エレクトロニクスＮＯ．５６８」、Ｐ
Ｐ９９〜ＰＰ１１２、あるいは平成５年３月（株）日立
製作所発行、「ＳＨ７０３２、ＳＨ７０３４ ハードウ
エアマニュアル」等がある。このような乗算器は積和演
算と乗算に利用する。The CPU executes basic instructions in so-called two states, which are two cycles of the system clock. On the other hand, as an example in which a basic instruction is executed in one state and a multiplier is built-in independently of the CPU to increase the speed, for example, November 1992 Nikkei B
Published by Company P, "Nikkei Electronics NO.568", P
P99 to PP112, or "SH7032, SH7034 Hardware Manual" issued by Hitachi, Ltd. in March 1993. Such a multiplier is used for multiply-add operation and multiplication.
【０００６】このように高速化を図ることによって、マ
イクロコンピュータによって制御される各種機器の高速
化や高性能化、あるいは、従来においては複数の半導体
集積回路装置で構成していたものを、結合したりするこ
とにより小型化を図ることができるようになる。By increasing the speed in this way, various devices controlled by the microcomputer can be speeded up or have higher performance, or those which are conventionally composed of a plurality of semiconductor integrated circuit devices are combined. By doing so, it becomes possible to reduce the size.
【０００７】また、前記のような各種機器の高速化や高
性能化、あるいは小型化は、アドレス空間が比較的小さ
く、命令セットが比較的小さいＣＰＵあるいはマイクロ
コンピュータにおいても要求されるから、前記特開平６
−５１９８１号公報等に記載されるアドレス空間の広い
ＣＰＵと、アドレス空間の小さいＣＰＵが存在する場合
には、その双方の高速化を図ることが望ましい。Further, the above-mentioned various devices are required to have higher speed, higher performance, or smaller size, even in a CPU or a microcomputer having a relatively small address space and a relatively small instruction set. Kaihei 6
If a CPU having a wide address space and a CPU having a small address space are disclosed in Japanese Patent Publication No. 51981, it is desirable to increase the speed of both.
【０００８】このような観点から、上位ＣＰＵを開発
し、これをベースにして下位ＣＰＵへ展開できれば都合
が良い。これによって、開発効率を向上することができ
る。さらに、半導体集積回路装置によって構成されるＣ
ＰＵ自体の他に、クロスアセンブラやＣコンパイラ、シ
ミュレータ、リアルタイムＯＳ等の開発ツール等の開発
も共通化して、開発効率を向上することが望ましい。From this point of view, it would be convenient if an upper CPU could be developed and expanded to a lower CPU based on this. This can improve development efficiency. Furthermore, C composed of a semiconductor integrated circuit device
In addition to the PU itself, it is desirable to standardize development of development tools such as a cross assembler, a C compiler, a simulator, and a real-time OS to improve development efficiency.
【０００９】[0009]
【発明が解決しようとする課題】前記のようなマイクロ
コンピュータにおいて、乗算器は専用の資源を必要とす
るから、必ずしも積和演算や乗算の高速化を必要としな
い場合には、費用対効果の点で得策でない。また、例え
ば前記平成５年３月（株）日立製作所発行、「ＳＨ７０
３２、ＳＨ７０３４ ハードウエアマニュアル」におい
ては、乗算結果は専用のレジスタ（ＭＡＣ）に得られる
から、これを利用する場合には、別の命令によってそれ
をＣＰＵの汎用レジスタに転送しなければならない。乗
算器を内蔵して乗算自体を高速化しても、そのように乗
算結果を使用するまでの時間が長くなっては意味がな
い。In the above microcomputer, since the multiplier requires a dedicated resource, it is cost-effective if it is not always necessary to speed up multiply-accumulate operations and multiplications. Not a good idea in terms. In addition, for example, “SH70” issued by Hitachi, Ltd. in March 1993,
32, SH7034 Hardware Manual ", the multiplication result is obtained in a dedicated register (MAC). Therefore, when this is used, it must be transferred to a general-purpose register of the CPU by another instruction. Even if a multiplier is built in to speed up the multiplication itself, it does not make sense to take a long time until the multiplication result is used.
【００１０】一方、従来のＣＰＵとの互換性を維持する
ためには、前記のように命令の追加は困難であり、追加
する命令は最小限にしなければならない。また、演算結
果等のフラグも互換性を保持する必要がある。積和演算
についても、演算結果等のフラグを参照できれば使い勝
手が良くなる。フラグの状態を判定して分岐する、いわ
ゆる条件分岐命令などで演算結果を容易に判定し、処理
の内容を変更することができるからである。かかるフラ
グには、オーバフロー（Ｖ）、ゼロ（Ｚ）、ネガティブ
（Ｎ）などがある。On the other hand, in order to maintain compatibility with the conventional CPU, it is difficult to add an instruction as described above, and the added instruction must be minimized. In addition, it is necessary to maintain compatibility of flags such as calculation results. Concerning the product-sum calculation, the usability will be improved if the flags such as the calculation result can be referred to. This is because it is possible to easily determine the operation result with a so-called conditional branch instruction or the like, which branches depending on the state of the flag, and to change the processing content. Such flags include overflow (V), zero (Z), negative (N) and the like.
【００１１】本発明の目的は、互換性を維持しつつニー
ズに応じた乗算性能が得られ、しかも処理性能の向上を
図ることが可能な技術を提供することにある。It is an object of the present invention to provide a technique capable of obtaining multiplication performance according to needs while maintaining compatibility and improving processing performance.
【００１２】本発明の他の目的は、制御手段に乗算手段
を内蔵して互換性を維持しつつ処理の高速化を図ること
が可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of increasing the processing speed while maintaining compatibility by incorporating a multiplication means in the control means.
【００１３】本発明のその他の目的は、乗算手段を制御
手段から独立して設け、しかも制御手段に乗算機能を備
えさせることにより、製造費用の低減が可能な技術を提
供することにある。Another object of the present invention is to provide a technique capable of reducing the manufacturing cost by providing the multiplication means independently of the control means and further providing the control means with the multiplication function.
【００１４】本発明の前記ならびにそのほかの目的と新
規な特長は、本発明書の記述および添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of the present specification and the accompanying drawings.
【００１５】[0015]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows.
【００１６】（１）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段と乗算手段を設
け、前記制御手段と乗算手段とが並列動作する第１の命
令とともに、前記乗算手段が動作する第２の命令を有
し、乗算手段は前記制御手段に内蔵されている。また、
第１の命令は積和命令であるとともに、第２の命令は乗
算命令になっている。積和命令のアドレッシングモード
は、いわゆるポストインクリメントレジスタ間接とす
る。乗算手段には結果を判定するフラグ検出手段を設
け、乗算命令時はフラグ検出結果を制御手段に供給し
て、保持させる手段を設ける。(1) The data processing device of the present invention is provided with a control means and a multiplication means for controlling the execution means for executing the instruction, and the multiplication is performed together with the first instruction in which the control means and the multiplication means operate in parallel. The means has a second instruction to operate and the multiplying means is built into the control means. Also,
The first instruction is a multiply-add instruction and the second instruction is a multiply instruction. The addressing mode of the multiply-accumulate instruction is so-called post-increment register indirect. The multiplying means is provided with a flag detecting means for judging the result, and a means for supplying the flag detecting result to the control means and holding it at the time of the multiplying instruction.
【００１７】（２）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段と乗算手段を設
け、前記制御手段と乗算手段とが並列動作する第１の命
令とともに、前記乗算手段が動作する第２の命令を有
し、乗算手段は前記制御手段から独立して設けられてい
る。また、制御手段は乗算機能を備えている。(2) The data processing device of the present invention is provided with a control means and a multiplication means for controlling the execution means for executing the instruction, and the multiplication is performed together with the first instruction in which the control means and the multiplication means operate in parallel. The means has a second instruction to operate and the multiplying means is provided independent of the control means. Further, the control means has a multiplication function.
【００１８】（３）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段に指定可能な複数
のレジスタの組み合わせを固定にし、複数のレジスタの
退避／復帰命令を有している。(3) The data processing device of the present invention has a fixed combination of a plurality of registers that can be designated in the control means for controlling the execution means for executing an instruction, and has a save / restore instruction for the plurality of registers. There is.
【００１９】（４）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段に搭載されるコン
トロールレジスタの有効／無効を切り換える手段を有
し、コントロールレジスタの有効時には、例外処理の遷
移時、例外処理からの復帰時に、前記コントロールレジ
スタの待避／復帰を行い、前記コントロールレジスタの
無効時には、例外処理の遷移時、例外処理からの復帰時
に、前記コントロールレジスタの待避／復帰を行わな
い。(4) The data processor of the present invention has means for switching between valid / invalid of the control register mounted in the control means for controlling the execution means for executing the instruction, and when the control register is valid, the exception processing is performed. The control register is saved / restored at the time of the transition from the exception process, and the control register is saved / restored at the time of the exception process transition or the return from the exception process when the control register is invalid. Absent.
【００２０】（５）本発明のデータ処理装置は、命令を
実行する実行手段を制御する制御手段の搭載される固定
的なスタックレジスタを設け、エミュレーションプログ
ラムへの遷移時、エミュレーションプログラムからの復
帰時に、前記固定的なスタックレジスタ用いて、ユーザ
が使用するスタックポインタを無視あるいは保持するか
を指定する手段を有している。(5) The data processing apparatus of the present invention is provided with a fixed stack register equipped with a control means for controlling the execution means for executing an instruction, and at the time of transition to the emulation program and at the time of returning from the emulation program. , Using the fixed stack register, has means for designating whether to ignore or hold the stack pointer used by the user.
【００２１】[0021]
【作用】上記した（１）の手段によれば、乗算器（乗算
手段）を内蔵することによって、アドレッシングモード
の増加を最小限にして、かつ処理性能を低下させずに積
和演算を実行可能にすることができる。また、ポストイ
ンクリメントレジスタ間接により、多数のデータの積和
演算を連続して処理することができる。さらに、乗算の
結果（積、フラグ）を直ちに利用できるから、実質的な
乗算の実行速度を向上することができる。According to the above-mentioned means (1), since the multiplier (multiplication means) is built in, it is possible to perform the sum-of-products operation with a minimum increase in the addressing mode and without lowering the processing performance. Can be In addition, the post-increment register indirect allows the sum-of-products calculation of a large number of data to be continuously processed. Furthermore, since the multiplication result (product, flag) can be immediately used, the execution speed of the multiplication can be substantially improved.
【００２２】乗算器とＣＰＵ（制御手段）を一体に構成
して、乗算器・ＣＰＵ間の配線を短縮して、物理的規模
を縮小する。また、高速化に寄与することができる。The multiplier and the CPU (control means) are integrally configured to shorten the wiring between the multiplier and the CPU, thereby reducing the physical scale. It can also contribute to speeding up.
【００２３】上記した（２）の手段によれば、乗算器を
取外し可能に（独立して）設けることによって、乗算器
を取外した場合は、積和演算をサポートしないことによ
って、容易に下位ＣＰＵを実現し、論理的・物理的規模
を縮小し、製造費用を低減した別のマイクロコンピュー
タを容易に開発することができる。また、乗算器を取外
したＣＰＵにおいても、汎用的な乗算命令をサポートす
ることによって、使い勝手の低下を防止できる。さら
に、乗算器使用するか使用しないかの制御信号（有効／
無効）を与えて制御することによって、テスト性を向上
したり、エミュレータを共通化したりすることができ
る。さらにまた、全体的な開発効率を向上することがで
きる。According to the above-mentioned means (2), by providing the multiplier detachably (independently), when the multiplier is removed, the product-sum operation is not supported, so that the lower CPU can be easily operated. It is possible to easily develop another microcomputer that realizes the above, reduces the logical / physical scale, and reduces the manufacturing cost. In addition, even in a CPU without a multiplier, it is possible to prevent deterioration in usability by supporting a general-purpose multiply instruction. In addition, the control signal (valid / invalid) whether the multiplier is used or not
By giving (invalid) and controlling, the testability can be improved and the emulator can be shared. Furthermore, the overall development efficiency can be improved.
【００２４】乗算器を削除した場合、乗算は除算と同一
のシーケンスで実行できる。積和演算はサポートせず、
積和演算の特殊なシーケンスをサポートしないことによ
って論理規模の縮小を更に行うことができる。テスト命
令をサポートすることによって、論理規模の増加を最低
限にして、テストの容易性を向上することができる。If the multiplier is omitted, the multiplication can be performed in the same sequence as the division. Does not support multiply-accumulate operation,
Further reduction in logical scale can be achieved by not supporting special sequences of multiply-accumulate operations. By supporting the test instructions, it is possible to minimize the increase in the logic scale and improve the testability.
【００２５】上記した（３）の手段によれば、複数レジ
スタの退避／復帰命令を持ち、この組み合せを固定的に
することによって、論理規模の縮小を図ることができ、
また、高速化を図ることができる。レジスタの本数の異
なる命令を複数命令サポートすることによって、使い勝
手の低下を防ぐことができる。According to the above-mentioned means (3), a logical scale can be reduced by having a save / restore instruction for a plurality of registers and fixing this combination.
In addition, the speed can be increased. By supporting a plurality of instructions having different numbers of registers, it is possible to prevent a reduction in usability.
【００２６】さらに、内部動作のパイプラインに対応し
て、入出力タイミングの異なるレジスタ選択回路を複数
持つことにより、レジスタ間演算命令などの基本命令を
実質的に１命令／１ステート実行を行うことができる。Further, by having a plurality of register selection circuits having different input / output timings corresponding to the pipeline of internal operations, basic instructions such as inter-register arithmetic instructions can be executed substantially in one instruction / one state. You can
【００２７】上記した（４）の手段によれば、コントロ
ールレジスタの有効／無効を切り換えることで、スタッ
クの節約と、割込み応答時間の高速化に寄与することが
できる。また、互換性を維持することができる。According to the above-mentioned means (4), it is possible to contribute to saving the stack and speeding up the interrupt response time by switching the valid / invalid of the control register. In addition, compatibility can be maintained.
【００２８】上記した（５）の手段によれば、エミュレ
ータ専用の固定スタックポインタを持つことにより、エ
ミュレータのサポートを容易にすることができる。ま
た、論理規模の増加を最低限にして、エミュレータの設
計を容易にすることができる。エミュレータ専用スタッ
クポインタの一部のアドレスを、ＣＰＵ外部から与える
ようにして、スタックレジスタをリロケータブルにし、
マイクロコンピュータのアドレス配置などに容易に対応
することができる。According to the above-mentioned means (5), by having the fixed stack pointer dedicated to the emulator, it is possible to easily support the emulator. In addition, it is possible to minimize the increase in logic scale and facilitate emulator design. Part of the address of the stack pointer dedicated to the emulator is given from outside the CPU to make the stack register relocatable,
The address arrangement of the microcomputer can be easily dealt with.
【００２９】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。Hereinafter, the present invention will be described in detail with reference to the drawings together with embodiments.
【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。In all the drawings for explaining the embodiments, parts having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.
【００３１】[0031]
【実施例】図１に、本発明の適用されたデータ処理装置
の一例であるシングルチップマイクロコンピュータ（以
下、単にマイクロコンピュータと称する）のブロック図
を示す。マイクロコンピュータは、ＣＰＵ１、乗算器
２、システムコントローラ（ＳＹＳＣ）３、割込コント
ローラ（ＩＮＴ）４、ＲＯＭ５、ＲＡＭ６、タイマＡ
７、タイマＢ８、シリアルコミュニケーションインタフ
ェース（ＳＣＩ）９、Ａ／Ｄ変換器１０、第１乃至第９
入出力ポート（ＩＯＰ１〜ＩＯＰ９）１１Ａ〜１１Ｉ、
クロック発振器（ＣＰＧ）１２の機能ブロック乃至はモ
ジュールから構成され、公知の半導体製造技術により１
つの半導体基板上に半導体集積回路装置として形成され
る。ＣＰＵ１は、乗算器２を内蔵してなる。システムコ
ントローラ（ＳＹＳＣ）３は、システムコントロールレ
ジスタ（ＳＹＳＣＲ）１３および制御レジスタ（ＣＰＵ
ＣＲ）１４を内蔵している。1 is a block diagram of a single-chip microcomputer (hereinafter, simply referred to as a microcomputer) which is an example of a data processing device to which the present invention is applied. The microcomputer includes a CPU 1, a multiplier 2, a system controller (SYSC) 3, an interrupt controller (INT) 4, a ROM 5, a RAM 6, and a timer A.
7, timer B8, serial communication interface (SCI) 9, A / D converter 10, first to ninth
I / O ports (IOP1 to IOP9) 11A to 11I,
The clock oscillator (CPG) 12 is composed of functional blocks or modules, and is formed by a known semiconductor manufacturing technique.
The semiconductor integrated circuit device is formed on one semiconductor substrate. The CPU 1 has a built-in multiplier 2. The system controller (SYSC) 3 includes a system control register (SYSCR) 13 and a control register (CPU
CR) 14 is built in.
【００３２】かかるマイクロコンピュータは、電源端子
として、グランドレベル（Ｖｓｓ）、電源電圧レベル
（Ｖｃｃ）、その他専用制御端子として、リセット（Ｒ
ＥＳ）、スタンバイ（ＳＴＢＹ）、モード制御（ＭＤ０
〜２）、クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）端子を
有する。クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）端子に
接続される、図示はされない水晶振動子に基づいて、ク
ロック発振器が生成するシステムクロック（φ１、φ
２）に同期して、マイクロコンピュータは動作する。或
は外部クロックをＥＸＴＡＬ端子に入力してもよい。シ
ステムクロックの１周期を１ステートと呼ぶ。In such a microcomputer, as a power supply terminal, a ground level (Vss), a power supply voltage level (Vcc) and other dedicated control terminals are reset (R).
ES), standby (STBY), mode control (MD0
~ 2), and has a clock input (EXTAL, XTAL) terminal. A system clock (φ1, φ) generated by a clock oscillator based on a crystal oscillator (not shown) connected to the clock input (EXTAL, XTAL) terminals.
The microcomputer operates in synchronization with 2). Alternatively, an external clock may be input to the EXTAL terminal. One cycle of the system clock is called one state.
【００３３】これらの機能ブロックは、内部バスによっ
て相互に接続される。内部バスは内部アドレスバス（Ｐ
ＡＢ）・内部データバス（ＰＤＢ）の他、リード信号・
ライト信号を含み、さらにバスサイズ信号或いはシステ
ムクロック（φ１、φ２）などを含む。These functional blocks are connected to each other by an internal bus. The internal bus is the internal address bus (P
AB) ・ In addition to internal data bus (PDB), read signal ・
It includes a write signal and further includes a bus size signal or a system clock (φ1, φ2).
【００３４】入出力ポートは、外部バス信号、入出力回
路の入出力信号と兼用とされている。これらは、動作モ
ードあるいはソフトウエアの設定により、機能を選択さ
れて、使用される。ＩＯＰ１〜３はアドレスバス出力、
ＩＯＰ４、５はデータバス入出力、ＩＯＰ６はバス制御
信号入出力信号と兼用されている。外部アドレスは、そ
れぞれ、これらの入出力ポートに含まれるバッファ回路
を介して内部アドレスバスと接続されている。The input / output port is also used as an external bus signal and an input / output signal of the input / output circuit. The functions of these are selected and used according to the operation mode or software settings. IOP1 to 3 are address bus outputs,
IOPs 4 and 5 are also used as data bus input / outputs, and IOP 6 is also used as a bus control signal input / output signal. The external address is connected to the internal address bus via the buffer circuits included in these input / output ports.
【００３５】内部バスおよび外部バス共に１６ビットバ
ス幅とし、バイトサイズ（８ビット）およびワードサイ
ズ（１６ビット）のリード／ライトを可能にする。な
お、内部バスおよび外部バスのいずれも８ビット幅とす
ることもできる。バス制御信号入出力信号には、アドレ
スストローブ信号ＡＳ、リード信号ＲＤ、ライト信号Ｈ
ＷＲ・ＬＷＲ、ウェイト信号ＷＡＩＴ、エリア０選択信
号ＣＳ０などがある。割込信号は、タイマ・ＳＣＩ・Ｉ
ＯＰ８から要求され、割込コントローラ（ＩＮＴ）が調
停して、ＣＰＵに割込を要求する。このとき、ＣＰＵに
対し、割込要求信号とベクタ番号を与える。Both the internal bus and the external bus have a 16-bit bus width, which enables read / write of byte size (8 bits) and word size (16 bits). Note that both the internal bus and the external bus can have a width of 8 bits. The bus control signal input / output signal includes an address strobe signal AS, a read signal RD, and a write signal H.
There are WR / LWR, wait signal WAIT, area 0 selection signal CS0, and the like. Interrupt signals are timer, SCI, I
Requested from OP8, the interrupt controller (INT) arbitrates and requests the CPU to interrupt. At this time, an interrupt request signal and a vector number are given to the CPU.
【００３６】ＲＥＳ端子にリセット信号が加えられる
と、モード端子（ＭＤ０〜２）で与えられる動作モード
を取り込み、マイクロコンピュータはリセット状態にな
る。モード端子で設定する動作モードは、シングルチッ
プ／拡張、アドレス空間、内蔵ＲＯＭの有効／無効、デ
ータバス幅の初期値を８ビットまたは１６ビットから選
択する。When a reset signal is applied to the RES terminal, the operation mode given by the mode terminals (MD0 to 2) is fetched and the microcomputer enters the reset state. The operation mode set by the mode terminal selects an initial value of single chip / extension, address space, valid / invalid of built-in ROM, and data bus width from 8 bits or 16 bits.
【００３７】図２に、システムコントロールレジスタ
（ＳＹＳＣＲ）３の構成を示す。各ビットの内容を表１
乃至表４に示す。FIG. 2 shows the configuration of the system control register (SYSCR) 3. Table 1 shows the contents of each bit
To Table 4.
【００３８】なお、ビット２、１：リザーブビット リードすると常に”０”が読み出される。ライトは無効
である。Bits 2, 1: Reserved bits When read, "0" is always read. Light is disabled.
【００３９】[0039]
【表１】 [Table 1]
【００４０】[0040]
【表２】 [Table 2]
【００４１】[0041]
【表３】 [Table 3]
【００４２】[0042]
【表４】 [Table 4]
【００４３】以下に、表５にＣＰＵ１の命令セットを示
す。本実施例に用いられるＣＰＵ１の命令は合計で７１
種類ある。表６に命令とアドレッシングモードとの組合
せを示す。表７に以下の各表に使用される記号（オペレ
ーションの記号）の意味を示す。表８乃至表１５に各命
令の機能別一覧表を示す。Table 5 below shows the instruction set of the CPU 1. The total number of commands of the CPU 1 used in this embodiment is 71.
There are types. Table 6 shows combinations of instructions and addressing modes. Table 7 shows the meaning of symbols (operation symbols) used in the following tables. Tables 8 to 15 show a list of each instruction by function.
【００４４】[0044]
【表５】 [Table 5]
【００４５】[0045]
【表６】 [Table 6]
【００４６】[0046]
【表７】 [Table 7]
【００４７】[0047]
【表８】 [Table 8]
【００４８】[0048]
【表９】 [Table 9]
【００４９】[0049]
【表１０】 [Table 10]
【００５０】[0050]
【表１１】 [Table 11]
【００５１】[0051]
【表１２】 [Table 12]
【００５２】[0052]
【表１３】 [Table 13]
【００５３】[0053]
【表１４】 [Table 14]
【００５４】[0054]
【表１５】 [Table 15]
【００５５】基本的な命令は平成５年６月（株）日立製
作所発行『Ｈ８／３００Ｈシリーズプログラミングマニ
ュアル』などに記載のＣＰＵと同様であり、いわゆる、
ロードストアアーキテクチャを採用している。命令とア
ドレッシングモードの組み合わせを削減し、ＣＰＵの命
令制御の論理規模・物理的規模を縮小できる。The basic instructions are the same as those of the CPU described in "H8 / 300H Series Programming Manual" issued by Hitachi, Ltd. in June 1993.
Uses a load store architecture. It is possible to reduce the number of combinations of instructions and addressing modes and reduce the logical and physical scales of instruction control of the CPU.
【００５６】本発明のＣＰＵは、上記従来ＣＰＵに対し
て命令実行時間の高速化を実現している。The CPU of the present invention realizes faster instruction execution time than the conventional CPU.
【００５７】ＣＰＵの命令は、２バイト（ワード）を単
位にしている。各命令は下記のようなオペレーションフ
ィールド（ｏｐ）、レジスタフィールド（ｒ）、ＥＡ拡
張部（ＥＡ）、およびコンディションフィールド（ｃ
ｃ）から構成されている。The instruction of the CPU has a unit of 2 bytes (word). Each instruction has the following operation field (op), register field (r), EA extension (EA), and condition field (c).
c).
【００５８】（１）オペレーションフィールド 命令の機能を表し、アドレッシングモードの指定、オペ
ランドの処理内容を指定する。命令の先頭４ビットを必
ず含んでいる。２つのオペレーションフィールドを持つ
場合もある。(1) Operation field Represents the function of an instruction, and specifies the addressing mode and the processing contents of the operand. The first 4 bits of the instruction are always included. It may have two operation fields.
【００５９】（２）レジスタフィールド 汎用レジスタを指定する。アドレスレジスタのとき３ビ
ット、データレジスタのとき３ビットまたは４ビットで
ある。２つのレジスタフィールドを持つ場合、またはレ
ジスタフィールドを持たない場合もある。(2) Register field A general-purpose register is designated. The address register has 3 bits, and the data register has 3 bits or 4 bits. It may or may not have two register fields.
【００６０】（３）ＥＡ拡張部 イミディエイトデータ、絶対アドレスまたはディスプレ
ースメントを指定する。８ビット、１６ビット、または
３２ビットである。(3) EA extension part Immediate data, absolute address or displacement is designated. It is 8 bits, 16 bits, or 32 bits.
【００６１】（４）コンディションフィールド Ｂｃｃ命令の分岐条件を示す。(4) Condition field Indicates a branch condition of the Bcc instruction.
【００６２】図３に、命令の基本フォーマットの例を示
す。FIG. 3 shows an example of the basic format of the instruction.
【００６３】図４に、マイクロコンピュータにおいて、
ＣＰＵ１に対し乗算器２を取外し可能に設けた概略ブロ
ック図を示す。命令レジスタ（ＩＲ）２１、命令デコー
ダ・制御回路（ＣＯＮＴ）２２、レジスタセレクタ（Ｒ
ＳＥＬ）２３、ライトデータバッファ（ＤＢＷ）２４、
リードデータバッファ（ＤＢＲ）２５、演算器（ＡＬ
Ｕ）２６、演算器（ＩＮＣ）２７、汎用レジスタ（ＥＲ
０〜ＥＲ７）２８Ａ〜２８Ｈ、エミュレータスタックポ
インタ（ＥＭＬＳＰ）２９、プログラムカウンタ（Ｐ
Ｃ）３０、コンディションコードレジスタ（ＣＣＲ）３
１、拡張レジスタ（ＥＸＲ）３２、アドレスバッファ
（ＭＡＢ）３３からなる。乗算器２なしのＣＰＵ１はこ
れらによって構成される。各バッファやレジスタ、演算
器の各ブロックの機能は、特開平５−２４１８２６号公
報に記載のＣＰＵと概略同様である。また、乗算器２を
含むＣＰＵ１は、更に、バススイッチ３４、乗算器２が
ある。In FIG. 4, in the microcomputer,
A schematic block diagram in which the multiplier 2 is detachably provided for the CPU 1 is shown. Instruction register (IR) 21, instruction decoder / control circuit (CONT) 22, register selector (R
SEL) 23, write data buffer (DBW) 24,
Read data buffer (DBR) 25, arithmetic unit (AL
U) 26, arithmetic unit (INC) 27, general-purpose register (ER)
0-ER7) 28A-28H, emulator stack pointer (EMLSP) 29, program counter (P
C) 30, condition code register (CCR) 3
1, an extension register (EXR) 32, and an address buffer (MAB) 33. The CPU 1 without the multiplier 2 is configured by these. The functions of each block of each buffer, register, and arithmetic unit are approximately the same as those of the CPU described in Japanese Patent Laid-Open No. 5-241826. Further, the CPU 1 including the multiplier 2 further includes the bus switch 34 and the multiplier 2.
【００６４】命令デコーダ・制御回路（ＣＯＮＴ）２２
には、制御信号ＣＰＵＳ、制御信号ＩＮＴＭ１、そのほ
かの制御信号（割り込み要求など）が入力されている。
ＣＯＮＴ２２は各部を制御するための、出力タイミング
の相違する制御信号Ａ、Ｂ、Ｃを出力する。Instruction decoder / control circuit (CONT) 22
A control signal CPUS, a control signal INTM1, and other control signals (interrupt request, etc.) are input to.
The CONT 22 outputs control signals A, B, C having different output timings for controlling the respective parts.
【００６５】なお、図中のＣ１およびＣ２は、当該信号
の同期タイミングを示す。例えば、ＲＳＥＬ入力１のＣ
１はφに同期して入力が行われることを示し、ＲＳＥＬ
入力２のＣ２はφ＃（＃は論理反転）に同期して入力が
行われることを示す。また、ＡＬＵ入力のＣ１は、φの
期間に入力が行われることを示し、ＡＬＵ出力のＣ２
は、φ＃の期間に出力が行われることを示す。ＡＬＵ２
６とＩＮＣ２７は、それぞれ動作タイミングの異なった
演算器であり、それぞれ、オーバラップしつつ演算可能
である。Note that C1 and C2 in the figure indicate the synchronization timing of the signal. For example, C of RSEL input 1
1 indicates that input is performed in synchronization with φ, and RSEL
C2 of the input 2 indicates that the input is performed in synchronization with φ # (# is logical inversion). Further, C1 of the ALU input indicates that the input is performed during the period of φ, and C1 of the ALU output.
Indicates that the output is performed during the period of φ #. ALU2
6 and INC27 are arithmetic units having different operation timings, and can perform arithmetic while overlapping each other.
【００６６】そのほかのレジスタなどは、φ、φ＃の両
方でデータを入出力可能である。ＧＢ、ＤＢ、ＷＢの各
バスはφ、φ＃の両方で異なったデータを転送可能であ
る。Data can be input / output to / from other registers such as φ and φ #. The GB, DB, and WB buses can transfer different data in both φ and φ #.
【００６７】φ、φ＃は互いにノーオーバラップの関係
の２相クロックとしてもよい。Φ and φ # may be two-phase clocks having no overlap with each other.
【００６８】レジスタセレクタ（ＲＳＥＬ）２３には、
ＩＲ２１乃至ＣＯＮＴ２２から命令コードの一部（レジ
スタ指定フィールド）が与えられる。この供給タイミン
グは、レジスタ指定フィールドの位置によって相違され
る。ＲＳＥＬ２３は出力タイミングの相違するレジスタ
選択信号Ａ、Ｂを出力する。The register selector (RSEL) 23 has
A part of the instruction code (register designation field) is given from IR21 to CONT22. This supply timing differs depending on the position of the register designation field. The RSEL 23 outputs register selection signals A and B having different output timings.
【００６９】例えば、平成５年６月（株）日立製作所発
行『Ｈ８／３００Ｈシリーズプログラミングマニュア
ル』に記載のＣＰＵにおいては、１６ビット単位の命令
コードのビット７−４が、ＣＯＮＴ２２と同時に与えら
れ（ＲＳＥＬ入力１）、ビット１１−８および３−０
（ＲＳＥＬ入力２）が、ＣＯＮＴ２２の内容と０．５ス
テート遅れて与えられる。ＲＳＥＬ入力２の反転制御信
号をＲＳＥＬに与える。For example, in the CPU described in "H8 / 300H Series Programming Manual" issued by Hitachi, Ltd. in June 1993, bits 7-4 of a 16-bit unit instruction code are given at the same time as CONT22 ( RSEL input 1), bits 11-8 and 3-0
(RSEL input 2) is provided 0.5 state behind the contents of CONT 22. The inverted control signal of RSEL input 2 is applied to RSEL.
【００７０】ＣＰＵ１内部のＤＢＷ２４、ＤＢＲ２５、
ＡＬＵ２６、ＩＮＣ２７、ＥＲ０〜ＥＲ７（２８Ａ〜２
８Ｈ）、ＰＣ３０、ＣＣＲ３１、ＶＡＧ、ＡＢは、ＧＢ
バス、ＤＢバス、ＷＢバスによって相互に接続されてい
る。DBW24, DBR25 inside the CPU1,
ALU26, INC27, ER0 to ER7 (28A to 2
8H), PC30, CCR31, VAG, AB is GB
They are mutually connected by a bus, a DB bus, and a WB bus.
【００７１】２つの演算器ＡＬＵ２６、ＩＮＣ２７に対
し、ＧＢ、ＤＢバスからデータを入力し、ＷＢバスにデ
ータを出力する。それぞれの入出力バスの数に対応した
数の内部バスとして、バス即ち配線の増加による物理的
規模の増加を抑止している。Data is input from the GB and DB buses to the two arithmetic units ALU26 and INC27 and output to the WB bus. As a number of internal buses corresponding to the number of input / output buses, an increase in buses, that is, wiring, is prevented from increasing in physical size.
【００７２】また、ライトデータバッファ（ＤＢＷ）２
４は内部データバスへの出力、リードデータバッファ
（ＤＢＲ）２５は内部データバスからの入力、アドレス
バッファ（ＭＡＢ）３３は内部アドレスバスへの出力、
命令レジスタは内部データバスからの入力が可能であ
り、それぞれ内部バスに接続されている。ライトデータ
バッファ（ＤＢＷ）２４およびリードデータバッファ
（ＤＢＲ）２５は３２ビット構成とされる。ライトデー
タは３２ビット一括してライトデータバッファ（ＤＢ
Ｗ）２４に書き込むことができ、所定のタイミングで、
１６ビットの内部データバスに出力される。また、内部
データバスから読み出したデータを、リードデータバッ
ファ（ＤＢＲ）２５に一旦格納して、３２ビットのリー
ドデータを一括して出力することができる。ＭＡＢは＋
２のインクリメント機能を有する。The write data buffer (DBW) 2
Reference numeral 4 is an output to the internal data bus, read data buffer (DBR) 25 is an input from the internal data bus, address buffer (MAB) 33 is an output to the internal address bus,
The instruction register can be input from the internal data bus and is connected to the internal bus. The write data buffer (DBW) 24 and the read data buffer (DBR) 25 have 32 bits. Write data is written in a 32-bit batch write data buffer (DB
W) can be written in 24, at a predetermined timing,
It is output to the 16-bit internal data bus. Further, the data read from the internal data bus can be temporarily stored in the read data buffer (DBR) 25 and the 32-bit read data can be collectively output. MAB is +
It has an increment function of 2.
【００７３】命令デコーダ・制御回路（ＣＯＮＴ）２２
が、ＩＲ２１からの入力、ＣＰＵＳ信号、ＩＮＴＭ１信
号やそのほかの入力信号に基づいて、動作制御を行な
う。制御回路の出力は所定のバッファを介して出力され
る。ＣＯＮＴ２２自身にも、ステート番号などがフィー
ドバックされる。Instruction decoder / control circuit (CONT) 22
Controls the operation based on the input from the IR 21, the CPUS signal, the INTM1 signal and other input signals. The output of the control circuit is output via a predetermined buffer. The state number and the like are also fed back to the CONT 22 itself.
【００７４】アドレスバッファ（ＭＡＢ）３３はインク
リメント機能（＋２）を有する。ＥＲ０〜ＥＲ７（２８
Ａ〜２８Ｈは）データレジスタまたはアドレスレジスタ
として使用することができる。The address buffer (MAB) 33 has an increment function (+2). ER0 to ER7 (28
A-28H) can be used as a data register or an address register.
【００７５】ＥＭＬＳＰ２９は、ユーザには公開されて
いないリソースで、エミュレータに搭載されて動作する
とき、ユーザプログラムとエミュレーションプログラム
の間の遷移時のスタックポインタとして使用する。その
内容を指定するために、一部の内容が、ＣＰＵ外部から
与えられる。The EMLSP 29 is a resource that is not disclosed to the user, and is used as a stack pointer at the time of transition between the user program and the emulation program when the emulator is mounted and operates. In order to specify the content, a part of the content is given from outside the CPU.
【００７６】ＰＣ３０は３２ビットのカウンタであり、
ＣＰＵ１が次に実行する命令のアドレスを示している。
コンデションコードレジスタ（ＣＣＲ）３１は割り込み
マスクビット（Ｉ）、キャリフラグ（Ｃ）、ゼロフラグ
（Ｚ）、ネガティブフラグ（Ｎ）、オーバフローフラグ
（Ｖ）を含んでいる。The PC 30 is a 32-bit counter,
The address of the instruction to be executed next by the CPU 1 is shown.
The condition code register (CCR) 31 includes an interrupt mask bit (I), a carry flag (C), a zero flag (Z), a negative flag (N), and an overflow flag (V).
【００７７】ＣＰＵ１と乗算器２は、バススイッチ３４
を介して接続されている。また、バススイッチ３４は内
部データバスとのインタフェースも行う。また、ＣＰＵ
１から乗算器２への制御信号を与える。乗算器２のステ
ータス信号ＢＵＳＹと、フラグ検出信号をＣＰＵ１に与
える。ＴＥＳＴＭＯＤＥ信号を、例えば、ＳＹＳＣ３か
ら与える。制御信号ＣＰＵＳは、ＳＹＳＣＲ１４あるい
はそのほかのレジスタの制御ビットの出力にしてもよい
し、マイクロコンピュータの制御端子のようなもので指
定してもよい。The CPU 1 and the multiplier 2 are connected to the bus switch 34.
Connected through. The bus switch 34 also interfaces with the internal data bus. Also, CPU
A control signal from 1 to the multiplier 2 is given. The status signal BUSY of the multiplier 2 and the flag detection signal are given to the CPU 1. The TESTMODE signal is given from, for example, SYSC3. The control signal CPUS may be the output of the control bit of the SYSCR14 or other register, or may be designated by a control terminal of a microcomputer.
【００７８】図５に、制御信号ＣＰＵＳを制御レジスタ
（ＣＰＵＣＲ）１４の制御ビットで構成した具体的な例
を示す。図は１ビットの構成を示している。ＣＰＵＣＲ
１４は、フリップフロップで構成される。フリップフロ
ップにはリセット信号が与えられる。フリップフロップ
のクロックは内部ライト信号と、アドレスをデコードし
て得られるＣＰＵＣＲ選択信号の論理積信号とされる。
データ入力はデータバスのビット８とされる。出力がＣ
ＰＵＳ信号とされる。また、クロックトバッファＣＢＦ
６を介して、データバスに出力される。クロックトバッ
ファＣＢＦ６のクロックは内部ライト信号とＣＰＵＣＲ
選択信号の論理積信号とされる。FIG. 5 shows a specific example in which the control signal CPUS is composed of the control bits of the control register (CPUCR) 14. The figure shows a 1-bit configuration. CPUCR
14 is composed of a flip-flop. A reset signal is given to the flip-flop. The clock of the flip-flop is a logical product signal of the internal write signal and the CPUCR selection signal obtained by decoding the address.
The data input is bit 8 of the data bus. Output is C
It is used as a PUS signal. In addition, the clocked buffer CBF
It is output to the data bus via 6. The clock of the clocked buffer CBF6 is the internal write signal and the CPUCR.
It is a logical product signal of the selection signals.
【００７９】本レジスタのライトは、テストモードや、
エミュレータに搭載した場合のブレークモードなどでの
みライト可能にするとよい。ブレークモードなどについ
ては、特開平６−１５００２６などに記載されている。
同様に、ＴＥＳＴＭＯＤＥ信号を生成することができ
る。同一のレジスタに配置することができる。Writing to this register is performed in the test mode or
It is recommended to be able to write only in break mode when mounted on an emulator. The break mode and the like are described in JP-A-6-150026.
Similarly, a TESTMODE signal can be generated. It can be placed in the same register.
【００８０】図６に、制御信号ＣＰＵＳの設定方法の一
例として、エミュレーション用プロセッサおよびエミュ
レータをブロック図で示す。エミュレーション用プロセ
ッサ３８は、マイクロコンピュータ部分にエミュレーシ
ョン用インタフェース３９を加えて構成される。エミュ
レーション用インタフェース３９には、エミュレーショ
ン用プロセッサ専用の制御レジスタ４１を有する。メモ
リ４２は、ＲＯＭ、ＲＡＭを含み、Ｉ／ＯはＩ／Ｏポー
ト、タイマ、ＳＣＩなどを含む。FIG. 6 is a block diagram showing an emulation processor and an emulator as an example of a method of setting the control signal CPUS. The emulation processor 38 is configured by adding an emulation interface 39 to the microcomputer part. The emulation interface 39 has a control register 41 dedicated to the emulation processor. The memory 42 includes a ROM and a RAM, and the I / O includes an I / O port, a timer and an SCI.
【００８１】コネクタ部がマイクロコンピュータの代わ
りに応用システム（ユーザシステム）４３に装着され
る。エミュレーション用プロセッサ３８は上記コネクタ
部とインタフェースケーブル４４を介し、ターゲットシ
ステムインタフェースを用いて上記応用システム４３と
信号の入出力を行う。The connector section is attached to the application system (user system) 43 instead of the microcomputer. The emulation processor 38 inputs and outputs signals to and from the application system 43 using the target system interface via the connector section and the interface cable 44.
【００８２】応用システム（ユーザシステム）４３に
は、特に制限はされないものの、ユーザバス４５が存在
し、ユーザメモリ４６が接続される。エミュレーション
用プロセッサ３８が出力し、インタフェースケーブル４
４を介して供給されるユーザストローブ信号に従って、
ユーザメモリ４６はリード／ライトされる。The application system (user system) 43, although not particularly limited, has a user bus 45 and a user memory 46 connected thereto. Output from the emulation processor 38, and the interface cable 4
According to the user strobe signal supplied via
The user memory 46 is read / written.
【００８３】一方、エミュレーション用プロセッサ３８
は上記エミュレーションインタフェース３９を用いてエ
ミュレーションバス４７に接続される。エミュレーショ
ンバス４７には図示はされない状態信号・制御信号など
を含む。上記エミュレーションバス４７を用いて、エミ
ュレーション用プロセッサ３８から、応用システム４３
とエミュレーション用プロセッサ３８の内部状態に応じ
た情報などが出力され、また、エミュレーション用プロ
セッサ３８に対し、エミュレーションのための各種制御
信号が入力される。エミュレーション用プロセッサ３８
の、図示はされないエミュレートモード端子が電源レベ
ルに固定され、エミュレーション用プロセッサ３８内部
ではエミュレートモードが設定される。On the other hand, the emulation processor 38
Is connected to the emulation bus 47 using the emulation interface 39. The emulation bus 47 includes status signals, control signals, etc. not shown. Using the emulation bus 47, the emulation processor 38 changes the application system 43.
Information corresponding to the internal state of the emulation processor 38 is output, and various control signals for emulation are input to the emulation processor 38. Emulation processor 38
The emulation mode terminal (not shown) is fixed to the power supply level, and the emulation mode is set inside the emulation processor 38.
【００８４】さらに、上記エミュレーションバス４７に
は、特に制限はされないものの、応用システム４３また
はターゲットマイクロコンピュータ内蔵のメモリを代行
するためのＲＡＭでなるようなエミュレーションメモリ
４８がある。また、エミュレーション用プロセッサ３８
の制御状態やエミュレーションバス４７の状態を監視し
て、その状態が予め設定された状態に達した時に、上記
エミュレータ専用割込みを入力して、ＣＰＵによるユー
ザプログラムの実行を停止させ、エミュレーション用プ
ログラム実行状態に遷移させる（ブレーク）ためのブレ
ーク制御回路４９と、上記ＣＰＵのリード動作またはラ
イト動作を示す信号、命令リード動作を示す信号などに
基づき、エミュレーションバス４７に与えられるアドレ
スデータさらには制御情報を逐次蓄えるリアルタイムト
レース回路５０などが接続される。Further, the emulation bus 47 has an emulation memory 48 which is a RAM for substituting for the memory built in the application system 43 or the target microcomputer, although not particularly limited thereto. Also, the emulation processor 38
Control state and the state of the emulation bus 47, and when the state reaches a preset state, the emulator dedicated interrupt is input to stop the execution of the user program by the CPU and execute the emulation program execution. A break control circuit 49 for transitioning to a state (break) and address data and control information given to the emulation bus 47 based on a signal indicating a read operation or a write operation of the CPU, a signal indicating an instruction read operation, and the like. A real-time trace circuit 50, etc. for sequentially storing is connected.
【００８５】上記エミュレーションバス４７が、エミュ
レーションメモリ４８、ブレーク制御回路４９、リアル
タイムトレース回路５０などに、それぞれ接続される。
これらでもってマイクロコンピュータ開発装置５５が構
成されている。The emulation bus 47 is connected to the emulation memory 48, the break control circuit 49, the real time trace circuit 50, etc., respectively.
The microcomputer development device 55 is configured with these.
【００８６】上記エミュレーションメモリ４８、ブレー
ク制御回路４９、リアルタイムトレース回路５０はコン
トロールバス５１に接続され、コントロールバス５１を
介してコントロールプロセッサ５２の制御を受けるよう
になっている。上記コントロールバス５１は、エミュレ
ーション用プロセッサ制御回路に接続されるとともに、
インタフェース回路を介して、特に制限はされないもの
のパーソナルコンピュータなどのシステム開発装置５４
に接続される。例えば、システム開発装置５４から入力
されたプログラムをエミュレーションメモリ４８に転送
し、内蔵ＲＯＭ上に配置されるべきかかるプログラムを
ＣＰＵ１がリードすると、エミュレーションメモリ４８
上のプログラムがリードされる。また、ブレーク条件
や、リアルタイムトレース条件などもシステム開発装置
５４から与えることができる。The emulation memory 48, the break control circuit 49, and the real-time trace circuit 50 are connected to the control bus 51, and are controlled by the control processor 52 via the control bus 51. The control bus 51 is connected to an emulation processor control circuit and
A system development device 54 such as a personal computer, though not particularly limited, via the interface circuit.
Connected to. For example, when the program input from the system development device 54 is transferred to the emulation memory 48 and the CPU 1 reads the program to be arranged in the built-in ROM, the emulation memory 48
The above program is read. In addition, break conditions, real-time trace conditions, etc. can be given from the system development device 54.
【００８７】コントロールプロセッサ５２は、ＣＰＵＳ
信号をエミュレーション用プロセッサ３８に供給して、
乗算器の使用／不使用の選択を行うことができる。コン
トロールプロセッサ５２は、システム開発装置５４から
入力された情報などに基づいて、ＣＰＵＳ信号を制御す
る。あるいは、図５のような制御レジスタを、エミュレ
ーション用インタフェース３９内に制御レジスタに設け
て、エミュレータ４０のソフトウェアをＣＰＵが実行し
て、前記制御レジスタを指定することによって、ＣＰＵ
Ｓ信号を生成するようにすることができる。この場合
は、エミュレーション用ソフトウェアの実行モード、い
わゆるブレークモードでのみライト可能にすると都合が
よい。開発途上にあるユーザのソフトウェアの誤動作に
よって、誤った設定を行うことがない。The control processor 52 uses the CPUS
The signal is supplied to the emulation processor 38,
The use / non-use of the multiplier can be selected. The control processor 52 controls the CPUS signal based on the information input from the system development device 54. Alternatively, the control register as shown in FIG. 5 is provided in the control register in the emulation interface 39, the software of the emulator 40 is executed by the CPU, and the control register is designated, whereby the CPU
An S signal may be generated. In this case, it is convenient to enable writing only in the execution mode of the emulation software, so-called break mode. Wrong settings will not be made due to malfunction of software of a user in the process of development.
【００８８】エミュレーション用プロセッサ３８および
エミュレータ４０を複数のＣＰＵをサポート可能にする
ことによって、実際のマイクロコンピュータのみを開発
すればよく、開発効率を向上することができる。なお、
ＥＭＬＳＰ２９のアドレス指定情報も、エミュレーショ
ン用インタフェース３９内の制御レジスタで指定するこ
とができる。By enabling the emulation processor 38 and the emulator 40 to support a plurality of CPUs, only an actual microcomputer needs to be developed, and the development efficiency can be improved. In addition,
The addressing information of the EMLSP 29 can also be specified by the control register in the emulation interface 39.
【００８９】エミュレーション用プロセッサ３８やエミ
ュレータ４０については、特開平３−２７１８３４号公
報、あるいは特開平６−１５００２６号公報などに記載
されている。The emulation processor 38 and the emulator 40 are described in JP-A-3-271834, JP-A-6-150026 or the like.
【００９０】図７に、制御信号ＣＰＵＳ設定方法の一例
である、マイクロコンピュータの主要部をブロック図で
示す。ＣＰＵＳ信号をレジスタによらず、ＣＭＯＳイン
バータ回路５８の出力とする。かかるＣＭＯＳインバー
タ回路５８は、Ｐチャネル型ＭＯＳトランジスタＱ１、
Ｎチャネル型ＭＯＳトランジスタＱ２で構成される。こ
のＣＭＯＳインバータ回路５８の入力は、抵抗Ｒを介し
て電源Ｖｄｄに接続されると共に、保護回路Ｑ３、Ｑ４
を介して端子Ｐに結合される。端子Ｐは、ワイヤＷによ
ってグランドレベル電源用リードＬに接続されるか、解
放状態とされるかが選択され、ＣＰＵＳの設定を行な
う。FIG. 7 is a block diagram showing a main part of a microcomputer, which is an example of a control signal CPUS setting method. The CPUS signal is output from the CMOS inverter circuit 58 regardless of the register. The CMOS inverter circuit 58 includes a P-channel MOS transistor Q1,
It is composed of an N-channel type MOS transistor Q2. The input of the CMOS inverter circuit 58 is connected to the power supply Vdd via the resistor R, and the protection circuits Q3 and Q4 are connected.
Is coupled to the terminal P via. The terminal P is connected to the ground level power supply lead L by the wire W or is set in the released state, and the CPUS is set.
【００９１】端子Ｐが解放状態とされれば、ＣＭＯＳイ
ンバータ回路５８の入力はハイレベルとなって、ＣＰＵ
Ｓ信号は非活性状態になる。一方、端子Ｐが、ワイヤＷ
によって、グランドレベル電源用リードＬに接続されれ
ば、ＣＭＯＳインバータ回路５８の入力はロウレベルと
なって、ＣＰＵＳ信号は活性状態になる。乗算器を使用
可能にする。When the terminal P is released, the input of the CMOS inverter circuit 58 becomes high level and the CPU
The S signal becomes inactive. On the other hand, the terminal P is the wire W
Thus, when connected to the ground level power supply lead L, the input of the CMOS inverter circuit 58 becomes low level, and the CPUS signal becomes active. Enable the multiplier.
【００９２】端子Ｐは対応するリードを持たず、例えば
プラスティックパッケージに封止された場合には、対応
する端子を持たない。The terminal P has no corresponding lead, and has no corresponding terminal when it is sealed in a plastic package, for example.
【００９３】これにより、半導体集積回路装置のパッケ
ージの端子を直接利用することなく、乗算器の制御を設
定できるため、一定のパッケージを用いた場合に、有効
な端子数の減少防ぐことができる。この場合、端子Ｐを
グランドレベル電源端子に隣接して配置すると都合がよ
い。Thus, the control of the multiplier can be set without directly using the terminals of the package of the semiconductor integrated circuit device, so that the reduction of the effective number of terminals can be prevented when a fixed package is used. In this case, it is convenient to arrange the terminal P adjacent to the ground level power supply terminal.
【００９４】あるいは、端子Ｐをグランドレベル電源用
リードＬにワイヤＷによって接続するか、しないかの選
択を、半導体集積回路装置の配線変更として実現しても
よい。ＣＭＯＳインバータ回路５８の入力を、半導体集
積回路装置内部の電源電圧またはグランドのいずれに接
続するかを選択すればよい。このとき、抵抗Ｒ及び端子
Ｐは削除することができる。または、ＣＰＵＳビットを
ＰＲＯＭ素子などで構成してもよい。この場合、製造者
が設定を行なってもよいし、ユーザが設定を行なっても
よい。Alternatively, the selection of whether the terminal P is connected to the ground-level power supply lead L by the wire W or not may be realized by changing the wiring of the semiconductor integrated circuit device. It suffices to select whether to connect the input of the CMOS inverter circuit 58 to the power supply voltage or the ground inside the semiconductor integrated circuit device. At this time, the resistor R and the terminal P can be deleted. Alternatively, the CPUS bit may be composed of a PROM element or the like. In this case, the manufacturer may make the setting or the user may make the setting.
【００９５】図８および図９に、ＣＰＵの内部レジスタ
構成を示す。これらのレジスタは、図８の汎用レジスタ
および図９のコントロールレジスタの２つに分割され
る。以下、各レジスタについて説明する。8 and 9 show the internal register configuration of the CPU. These registers are divided into two, the general-purpose register of FIG. 8 and the control register of FIG. Each register will be described below.
【００９６】（１）汎用レジスタ ＣＰＵはこの汎用レジスタを８本有している。この汎用
レジスタは３２ビット長からなり、すべて同じ機能を有
しており、アドレスレジスタとしてもデータレジスタと
しても使用することができる。データレジスタとしては
３２ビット、１６ビットおよび８ビットレジスタとして
使用できる。(1) General-purpose register The CPU has eight general-purpose registers. This general-purpose register has a length of 32 bits, all have the same function, and can be used as both an address register and a data register. The data register can be used as 32 bit, 16 bit and 8 bit registers.
【００９７】アドレスレジスタ及び３２ビットレジスタ
としては、一括して汎用レジスタＥＲ（ＥＲ０〜ＥＲ
７）として使用する。１６ビットレジスタとしては、汎
用レジスタＥＲを分割して汎用レジスタＥ（Ｅ０〜Ｅ
７）、汎用レジスタＲ（Ｒ０〜Ｒ７）として使用する。
これらは同等の機能を有しており、１６ビットレジスタ
を最大１６本まで使用することができる。As address registers and 32-bit registers, general-purpose registers ER (ER0-ER
Used as 7). As a 16-bit register, the general-purpose register ER is divided into general-purpose registers E (E0 to E
7), used as general purpose registers R (R0 to R7).
These have equivalent functions and can use up to 16 16-bit registers.
【００９８】８ビットレジスタとしては、汎用レジスタ
Ｒを分割して汎用レジスタＲＨ（Ｒ０Ｈ〜Ｒ７Ｈ）、汎
用レジスタＲＬ（Ｒ０Ｌ〜Ｒ７Ｌ）として使用する。こ
れらは同等の機能を有しており、８ビットレジスタを最
大１６本まで使用することができる。As the 8-bit register, the general-purpose register R is divided and used as general-purpose registers RH (R0H to R7H) and general-purpose registers RL (R0L to R7L). These have equivalent functions and can use up to 16 8-bit registers.
【００９９】図１０に、汎用レジスタの使用方法を示
す。各レジスタは独立して使用方法を選択することがで
きる。FIG. 10 shows how to use the general-purpose register. The usage of each register can be selected independently.
【０１００】汎用レジスタＥＲ７には、汎用レジスタと
しての機能に加えて、スタックポインタ（ＳＰ）として
の機能が割り当てられており、例外処理やサブルーチン
分岐などで暗黙的に使用される。図１１にスタックの状
態を示す。The general-purpose register ER7 is assigned with a function as a stack pointer (SP) in addition to a function as a general-purpose register, and is implicitly used in exception processing, subroutine branching, and the like. FIG. 11 shows the state of the stack.
【０１０１】（２）コントロールレジスタ コントロールレジスタは、２４ビットのプログラムカウ
ンタ（ＰＣ）と８ビットの拡張レジスタ（エクステンド
レジスタ）（ＥＸＲ）および８ビットのコンディション
コードレジスタ（ＣＣＲ）を含んでいる。(2) Control Register The control register includes a 24-bit program counter (PC), an 8-bit extension register (extended register) (EXR), and an 8-bit condition code register (CCR).
【０１０２】プログラムカウンタ（ＰＣ） ２４ビットのカウンタで、ＣＰＵが次に実行する命令の
アドレスを示している。ＣＰＵの命令は、すべて２バイ
ト（ワード）を単位としているため、最下位ビットは無
効である。（命令コードのリード時には最下位ビット
は”０”とみなされる）。Program Counter (PC) A 24-bit counter that indicates the address of the next instruction to be executed by the CPU. Since all CPU instructions are in units of 2 bytes (words), the least significant bit is invalid. (When reading the instruction code, the least significant bit is regarded as "0").
【０１０３】分岐命令の実行アドレスの上位８ビットは
無視される。プログラム領域として使用できるのは、
Ｈ’００００００００〜Ｈ’００ＦＦＦＦＦＦの領域で
ある。The upper 8 bits of the execution address of the branch instruction are ignored. The program area can be used
It is an area of H'00000000 to H'00FFFFFF.
【０１０４】拡張レジスタ（ＥＸＲ） ８ビットのレジスタで、トレースビット（Ｔ）、割込み
マスクビット（Ｉ２〜Ｉ０）を含む８ビットで構成され
ている。Extension register (EXR) This is an 8-bit register and is composed of 8 bits including a trace bit (T) and an interrupt mask bit (I2 to I0).
【０１０５】ビット７：トレースビット（Ｔ） トレースビットか否かを指定する。本ビットが”０”に
クリアされているときは命令を順次実行する。”１”に
セットされているときは１命令実行する毎にトレース例
外処理を実行する。Bit 7: Trace bit (T) Specifies whether or not it is a trace bit. When this bit is cleared to "0", instructions are executed sequentially. When it is set to "1", the trace exception process is executed every time one instruction is executed.
【０１０６】ビット６〜４：リザーブビット リザーブビットである。Bits 6 to 4: Reserved bits Reserved bits.
【０１０７】ビット２〜０：割込みマスクビット（Ｉ２
〜Ｉ０） 割込み要求マスクレベル（０〜７）を指定する。Bits 2-0: Interrupt mask bit (I2
~ I0) Specify the interrupt request mask level (0 to 7).
【０１０８】ＥＸＲは、ＬＤＣ、ＳＴＣ、ＡＮＤＣ、Ｏ
ＲＣ、ＸＯＲＣ命令で実行することができる。このう
ち、ＳＴＣを除く命令を実行した場合、実行終了後３ス
テートの間は、ＮＭＩを含めてすべての割込みは受け付
けられない。EXR is LDC, STC, ANDC, O
It can be executed by RC and XORC instructions. Of these, if an instruction other than STC is executed, all interrupts including NMI cannot be accepted during the three states after the execution is completed.
【０１０９】コンディションコードレジスタ（ＣＣ
Ｒ） ８ビットのレジスタで、ＣＰＵの内部状態を示す。割込
みマスクビット（Ｉ）とハーフキャリ（Ｈ）、ネガティ
ブ（Ｎ）、ゼロ（Ｚ）、オーバフロー（Ｖ）、キャリ
（Ｃ）を含む８ビットで構成されている。Condition code register (CC
R) An 8-bit register that indicates the internal state of the CPU. It is composed of 8 bits including an interrupt mask bit (I), half carry (H), negative (N), zero (Z), overflow (V) and carry (C).
【０１１０】ビット７：割込みマスクビット（Ｉ） 本ビットが”１”にセットされると、割込みがマスクさ
れる。ただし、ＮＭＩはＩビットに関係なく受け付けら
れる。例外処理の実行が開始されたときに”１”にセッ
トされる。Bit 7: Interrupt mask bit (I) When this bit is set to "1", the interrupt is masked. However, NMI is accepted regardless of the I bit. It is set to "1" when the execution of exception handling is started.
【０１１１】ビット６：ユーザビット／割込みマスクビ
ット（ＵＩ） ソフトウエア（ＬＤＣ、ＳＴＣ、ＡＮＤＣ、ＯＲＣ、Ｚ
ＯＲＣ命令）でリード／ライトできる。割込みマスクビ
ットとしても使用可能である。Bit 6: User bit / interrupt mask bit (UI) Software (LDC, STC, ANDC, ORC, Z)
It can be read / written by the ORC command. It can also be used as an interrupt mask bit.
【０１１２】ビット５：ハーフキャリフラグ（Ｈ） ＡＤＤ．Ｂ、ＡＤＤＸ．Ｂ、ＳＵＢ．Ｂ、ＳＵＢＸ．
Ｂ、ＣＭＰ．Ｂ、ＮＥＧ．Ｂ命令の実行により、ビット
３にキャリまたはボローが生じたとき”１”にセットさ
れ、生じなかったとき”０”にクリアされる。また、Ａ
ＤＤ．Ｗ、ＳＵＢ．Ｗ、ＣＭＰ．Ｗ、ＮＥＧ．Ｗ命令の
実行により、ビット１１にキャリまたはボローが生じた
とき、ＡＤＤ．Ｌ、ＳＵＢ．Ｌ、ＣＭＰ．Ｌ、ＮＥＧ．
Ｌ命令の実行により、ビット２７にキャリまたはボロー
が生じたとき、”１”にセットされ、生じなかったと
き”０”にクリアされる。Bit 5: Half carry flag (H) ADD. B, ADDX. B, SUB. B, SUBX.
B, CMP. B, NEG. When the carry or borrow occurs in bit 3 by the execution of the B instruction, it is set to "1" and when it does not occur, it is cleared to "0". Also, A
DD. W, SUB. W, CMP. W, NEG. When a carry or borrow occurs in bit 11 due to the execution of the W instruction, ADD. L, SUB. L, CMP. L, NEG.
When a carry or borrow occurs in bit 27 by the execution of the L instruction, it is set to "1", and when it does not occur, it is cleared to "0".
【０１１３】ビット４：ユーザビット（Ｕ） ソフトウエア（ＬＤＣ、ＳＴＣ、ＡＮＤＣ、ＯＲＣ、Ｘ
ＯＲＣ命令）でリート／ライトできる。Bit 4: User bit (U) software (LDC, STC, ANDC, ORC, X
REIT / WRITE is possible with the ORC command.
【０１１４】ビット３：ネガティブフラグ（Ｎ） データの最上位ビットを符号ビットとみなし、最上位ビ
ットの値を格納する。Bit 3: Negative flag (N) The most significant bit of the data is regarded as a sign bit, and the value of the most significant bit is stored.
【０１１５】ビット２：ゼロフラグ（Ｚ） データがゼロのとき”１”にセットされ、ゼロ以外のと
き”０”にクリアされる。Bit 2: Zero flag (Z) Set to "1" when the data is zero, and cleared to "0" when it is not zero.
【０１１６】ビット１：オーバフローフラグ（Ｖ） 算術演算命令により、オーバフローが生じたとき”１”
にセットされる。それ以外のとき”０”にクリアされ
る。Bit 1: Overflow flag (V) "1" when an overflow occurs due to an arithmetic operation instruction
Is set to In other cases, it is cleared to "0".
【０１１７】ビット０：キャリフラグ（Ｃ） 演算の実行により、キャリが生じたとき”１”にセット
され、生じなかったとき”０”にクリアされる。キャリ
には次の種類がある。Bit 0: Carry flag (C) The carry flag is set to "1" when the carry is generated and is cleared to "0" when the carry is not generated. There are the following types of carriers.
【０１１８】（ａ）加算結果のキャリ （ｂ）減算結果のボロー （ｃ）シフト／ローテートのキャリ また、キャリフラグには、ビットアキュムレータの機能
があり、ビット操作命令で使用される。なお、命令によ
ってはフラグが変化しない場合がある。ＣＣＲは、ＬＤ
Ｃ、ＳＴＣ、ＡＮＤＣ、ＯＲＣ、ＸＯＲＣ命令で操作す
ることができる。また、Ｎ、Ｚ、Ｖ、Ｃの各フラグは、
条件分岐命令（Ｂｃｃ）で使用される。(A) Carry of addition result (b) Borrow of subtraction result (c) Carry of shift / rotate Further, the carry flag has a function of a bit accumulator and is used in a bit operation instruction. Depending on the instruction, the flag may not change. CCR is LD
It can be operated by C, STC, ANDC, ORC, and XORC instructions. In addition, each flag of N, Z, V and C is
Used in conditional branch instructions (Bcc).
【０１１９】積和レジスタ（ＭＡＣ） ６４ビットのレジスタであり、積和演算結果を格納す
る。３２ビットのＭＡＣＨ、ＭＡＣＬから構成される。
ＭＡＣＨは下位１０ビットが有効であり、上位は符号拡
張されている。Product-sum register (MAC) This is a 64-bit register and stores the product-sum operation result. It is composed of 32-bit MACH and MACL.
The lower 10 bits of MACH are valid, and the upper bits are sign-extended.
【０１２０】図１２に、ＣＰＵの基本動作タイミングを
示す。FIG. 12 shows the basic operation timing of the CPU.
【０１２１】ＡＤＤ．Ｗ Ｒ０、Ｒ１のようなレジスタ
間演算のタイミングである。特に制限はされないもの
の、内部データバスは１６ビットであって、内蔵ＲＯ
Ｍ、ＲＡＭのリード／ライトを１ステートでリード／ラ
イト可能とする。ADD. It is the timing of register-to-register calculation such as W R0 and R 1. Although not particularly limited, the internal data bus is 16 bits and the built-in RO
Read / write of M and RAM can be performed in one state.
【０１２２】Ｔ０のＣ２（φ＃同期。＃は反転論理を示
す）で、ＣＰＵ１のアドレスバッファ（ＭＡＢ）３３か
らアドレスがＩＡＢに出力される。The address is output from the address buffer (MAB) 33 of the CPU 1 to the IAB at C2 of T0 (φ # synchronization, # indicates inverted logic).
【０１２３】Ｔ１のＣ１（φ同期）で、ＩＡＢの内容が
ＰＡＢに出力され、リードサイクルが開始される。Ｃ２
でリードデータが内部データバスに得られ、これをＩＲ
２１にラッチする。以上の動作は以前の命令の実行の制
御によって行われる。At C1 (φ synchronization) of T1, the contents of IAB are output to PAB, and the read cycle is started. C2
Read data is obtained on the internal data bus by
Latch to 21. The above operation is performed by controlling the execution of the previous instruction.
【０１２４】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、Ｔ２のＣ１で命令コ
ードがＣＯＮＴ２２に入力されて、命令の内容が解読さ
れる。解読結果に従って、制御信号を出力して、各部の
制御を行う。命令の一部（レジスタ指定フィールド：Ｒ
ＳＥＬ入力信号１）がレジスタセレクタ２３に与えられ
る。When the execution of the immediately preceding instruction is completed and the execution of the instruction is started earliest, the instruction code is input to CONT22 at C1 of T2, and the content of the instruction is decoded. A control signal is output according to the decoding result to control each part. Part of instruction (register specification field: R
The SEL input signal 1) is given to the register selector 23.
【０１２５】レジスタ間演算命令では、Ｔ２のＣ２で、
ＰＣの内容を内部バスＧＢに読み出して、ＭＡＢ３３と
ＩＮＣ２７に入力する。ＭＡＢ３３からアドレスＩＡＢ
が出力される。レジスタセレクタ２３に制御信号を与え
る。ＲＳＥＬ入力信号１と制御信号Ａ（Ｒｓ−ＤＢ出
力、Ｒｄ−ＧＢ出力）とに基づいて、レジスタ選択信号
Ｂが生成される。ＲＳＥＬ入力信号２がレジスタセレク
タ２３に与えられる。In the inter-register operation instruction, at C2 of T2,
The contents of the PC are read out to the internal bus GB and input to the MAB 33 and INC 27. MAB33 to address IAB
Is output. A control signal is given to the register selector 23. The register selection signal B is generated based on the RSEL input signal 1 and the control signal A (Rs-DB output, Rd-GB output). The RSEL input signal 2 is given to the register selector 23.
【０１２６】Ｔ３から、次の次の命令がリードされる。
Ｔ３のＣ１で、ＩＮＣ２７でインクリメント（＋２）さ
れた結果が、内部バスＷＢを経由して、ＰＣ３０にライ
トされる。ＲＳＥＬ入力信号２と制御信号Ｂ（ＷＢ−Ｒ
ｄ入力）とに基づいて、レジスタ選択信号Ｃが生成され
る。レジスタ選択信号Ｂがレジスタを選択して、ソース
側、デスティネーション側のレジスタ（Ｓ、Ｄ）のデー
タをＡＬＵ２６に入力する。ＡＬＵ２６の演算内容はＣ
ＯＮＴ２２が制御信号Ｃによって指示する。加減算・論
理演算・シフトなどは１クロックで演算を行うことがで
きる。例えば、上記命令では１６ビットの加算を行う。
次の命令のＣＯＮＴ２２へのロードを指示する。ＲＳＥ
Ｌ入力信号２と制御信号Ｂ（ＷＢ−Ｒｄ入力）とに基づ
いて、レジスタ選択信号Ｃが生成される。From T3, the next next instruction is read.
At C1 of T3, the result incremented (+2) by INC27 is written to the PC 30 via the internal bus WB. RSEL input signal 2 and control signal B (WB-R
The register selection signal C is generated based on (d input). The register selection signal B selects a register and inputs the data of the source side and destination side registers (S, D) to the ALU 26. The calculation contents of the ALU 26 are C
The ONT 22 is instructed by the control signal C. Addition / subtraction, logical operation, shift, etc. can be performed in one clock. For example, the above instruction adds 16 bits.
Instruct to load the next instruction into CONT22. RSE
The register selection signal C is generated based on the L input signal 2 and the control signal B (WB-Rd input).
【０１２７】Ｔ３のＣ２で、ＡＬＵ２６の演算結果
（Ｒ）が、内部バスＷＢを経由して、レジスタ選択信号
Ｃが選択したデスティネーション側のレジスタにライト
される。制御信号Ｃによって、ＣＣＲ３１の更新を行
う。更に次の次の命令をＩＲ２１に取り込む。同時に、
次の命令の実行が開始され、例えば、ＰＣ３０の内容を
読み出して、ＭＡＢ３３とＩＮＣ２７に入力される。レ
ジスタ間演算を実質的に１ステートで実行できる。２つ
の演算器２６、２７の入出力バスの数に対応した数の内
部バスとして（演算器に対応して、内部バスを増加させ
ることなく）、バス即ち配線の増加による物理的規模の
増加を抑止している。At C2 of T3, the operation result (R) of the ALU 26 is written to the destination side register selected by the register selection signal C via the internal bus WB. The control signal C updates the CCR 31. Further, the next next instruction is fetched into IR21. at the same time,
Execution of the next command is started, and for example, the content of the PC 30 is read and input to the MAB 33 and INC 27. Register-to-register operations can be executed in substantially one state. As the number of internal buses corresponding to the number of input / output buses of the two arithmetic units 26 and 27 (corresponding to arithmetic units, without increasing the number of internal buses), an increase in physical scale due to an increase in buses, that is, wiring is increased. It has been deterred.
【０１２８】図１３に、ＣＰＵの基本動作タイミングを
示す。FIG. 13 shows the basic operation timing of the CPU.
【０１２９】ＭＯＶ．Ｗ Ｒ０、＠Ｒ１のような、レジ
スタ間接によるデータライトのタイミングである。MOV. It is a timing of data write by register indirect such as WR0 and @ R1.
【０１３０】Ｔ０のＣ２で、ＣＰＵ１のＭＡＢ３３から
アドレスがＩＡＢに出力される。At C2 of T0, the address is output to IAB from MAB33 of CPU1.
【０１３１】Ｔ１のＣ１で、アドレスがＰＡＢに出力さ
れ、リードサイクルが開始される。Ｃ２でリードデータ
が内部データバスに得られ、これをＩＲ２１にラッチす
る。At C1 of T1, the address is output to PAB and the read cycle is started. At C2, read data is obtained on the internal data bus and is latched in IR21.
【０１３２】直前の命令の実行が終了すると、Ｔ２のＣ
１で命令コードがＣＯＮＴ２２に入力されて、命令の内
容が解読され、各部の制御を行う。命令の一部のレジス
タ指定フィールド（ＲＳＥＬ入力信号１）がレジスタセ
レクタ２３に与えられる。レジスタ間接によるデータラ
イトでは、制御信号ＡとＲＳＥＬ入力信号１とに基づい
て、レジスタ選択信号Ａが与えられ、アドレスとして指
定されたレジスタが選択される。When the execution of the immediately preceding instruction is completed, C of T2
At 1, the instruction code is input to the CONT 22, the content of the instruction is decoded, and each part is controlled. A register specifying field (RSEL input signal 1) which is a part of the instruction is given to the register selector 23. In the data write by register indirect, the register selection signal A is given based on the control signal A and the RSEL input signal 1, and the register designated as the address is selected.
【０１３３】Ｔ２のＣ２で、選択されたレジスタの内容
（Ａ）を内部バスＧＢに読み出して、ＭＡＢ３３を経由
してアドレスＩＡＢに出力される。ＲＳＥＬ入力信号２
がレジスタセレクタ２３に与えられる。ＲＳＥＬ入力信
号２と制御信号Ｂ（Ｒｄ−ＤＢ出力）とに基づいて、レ
ジスタ選択信号Ｂが生成される。At C2 of T2, the content (A) of the selected register is read to the internal bus GB and output to the address IAB via MAB33. RSEL input signal 2
Are provided to the register selector 23. The register selection signal B is generated based on the RSEL input signal 2 and the control signal B (Rd-DB output).
【０１３４】Ｔ３のＣ１で、制御信号Ｃの一部がＣＯＮ
Ｔ２２に入力され、状態遷移が行われる（ステートマシ
ンが構成される）。ＩＡＢの内容に基づいて、ライトサ
イクルが開始される。選択されたレジスタの内容（Ｄ）
を内部バスＤＢに読み出して、データバッファ（ＤＢ
Ｗ）を経由して内部データバスに出力される。At C1 of T3, a part of the control signal C is CON.
It is input to T22 and a state transition is performed (state machine is configured). A write cycle is started based on the contents of IAB. Contents of selected register (D)
To the internal bus DB and read the data buffer (DB
W) to the internal data bus.
【０１３５】Ｔ３のＣ２で、ＰＣ３０の内容を内部バス
ＧＢに読み出して、ＭＡＢ３３とＩＮＣ２７に入力す
る。ＭＡＢ３３からアドレスＩＡＢが出力される。ＲＳ
ＥＬ入力信号１と制御信号Ａ（Ｒｄ−ＧＢ出力）とに基
づいて、レジスタ選択信号Ｂが生成される。At C2 of T3, the contents of the PC 30 are read out to the internal bus GB and input to the MAB 33 and INC 27. The address IAB is output from the MAB 33. RS
The register selection signal B is generated based on the EL input signal 1 and the control signal A (Rd-GB output).
【０１３６】Ｔ４から、次の次の命令がリードされる。From T4, the next next instruction is read.
【０１３７】Ｔ４のＣ１で、ＩＮＣ２７でインクリメン
ト（＋２）された結果が、内部バスＷＢを経由して、Ｐ
Ｃ３０にライトされる。レジスタ選択信号Ｂがレジスタ
を選択して、データレジスタ（Ｄ）のデータをＡＬＵ２
６に入力する。ＡＬＵ２６の演算内容はＣＯＮＴ２２が
制御信号Ｃによって指示する。転送の場合はデータのチ
ェックのみを行う。次の命令のＣＯＮＴ２２へのロード
を指示する。At C1 of T4, the result incremented (+2) by INC27 is transferred to P via the internal bus WB.
It is written to C30. The register selection signal B selects the register, and the data in the data register (D) is transferred to the ALU2.
Enter in 6. The CONT 22 indicates the arithmetic content of the ALU 26 by the control signal C. In the case of transfer, it only checks the data. Instruct to load the next instruction into CONT22.
【０１３８】Ｔ４のＣ２で、制御信号Ｃによって、チェ
ックした結果によって、ＣＣＲ３１の更新を行う。更に
次の次の命令をＩＲ２１に取り込む。同時に、次の命令
の実行が開始され、例えば、ＰＣ３０の内容を読み出し
て、ＭＡＢ３３とＩＮＣ２７に入力される。At C2 of T4, the CCR 31 is updated according to the check result by the control signal C. Further, the next next instruction is fetched into IR21. At the same time, the execution of the next instruction is started, and for example, the content of the PC 30 is read out and input to the MAB 33 and INC 27.
【０１３９】ＲＳＥＬに入力するタイミングを、ＲＳＥ
Ｌ入力１（アドレスレジスタ、ソースレジスタ）とＲＳ
ＥＬ入力２（データレジスタ、ディスティネーションレ
ジスタ）のように、レジスタ指定フィールド毎にことな
ったタイミング（φ同期とφ＃同期）とすることによ
り、命令実行の高速化を実現することができる。The timing of inputting to RSEL is set to RSE
L input 1 (address register, source register) and RS
By performing different timings (φ synchronization and φ # synchronization) for each register designation field like the EL input 2 (data register, destination register), it is possible to realize high-speed instruction execution.
【０１４０】表１６乃至表１９に、本発明に関係のある
命令の説明を示す。Tables 16 through 19 provide a description of the instructions relevant to the present invention.
【０１４１】表１６は命令コードを示し、表１８は命令
の実行状態を示し、表１９はコンディションコードの変
化を示している。表１７はレジスタフィールドと汎用レ
ジスタの対応を示している。Table 16 shows the instruction code, Table 18 shows the execution state of the instruction, and Table 19 shows the change of the condition code. Table 17 shows the correspondence between register fields and general-purpose registers.
【０１４２】[0142]
【表１６】 [Table 16]
【０１４３】[0143]
【表１７】 [Table 17]
【０１４４】[0144]
【表１８】 [Table 18]
【０１４５】[0145]
【表１９】 [Table 19]
【０１４６】積和演算を行うＭＡＣ命令、ＭＡＣレジス
タをクリアするＣＬＲＭＡＣ命令、汎用レジスタの内容
をＭＡＣレジスタに転送するＬＤＭＡＣ命令、ＭＡＣレ
ジスタの内容を汎用レジスタに転送するＳＴＭＡＣ命令
がある。There are a MAC instruction for performing a multiply-accumulate operation, a CLRMAC instruction for clearing a MAC register, an LDMAC instruction for transferring the contents of a general purpose register to a MAC register, and an STMAC instruction for transferring the contents of a MAC register to a general purpose register.
【０１４７】また、汎用レジスタの待避／復帰命令に
は、１本のレジスタの待避／復帰命令に、ＰＵＳＨ、Ｐ
ＯＰ命令が、複数レジスタの待避／復帰命令にＳＴＭ／
ＬＤＭ命令がある。ＳＴＭ／ＬＤＭ命令には、指定する
レジスタ本数に対応して３種類がある。As for the general-purpose register save / restore instruction, PUSH, PSH
OP instruction is STM /
There is an LDM command. There are three types of STM / LDM instructions corresponding to the designated number of registers.
【０１４８】図１４に、乗算器２の概略ブロック図を示
す。FIG. 14 shows a schematic block diagram of the multiplier 2.
【０１４９】乗算器２は、入力ラッチ（Ｘ）６１、入力
ラッチ（Ｙ）６２、部分積生成回路６３、マツチプレク
サ６４、デコーダ６５Ａ、６５Ｂ、６５Ｃ、選択回路６
６Ａ、６６Ｂ、６６Ｃ、加算器６７、フィードバック回
路６８、乗算結果レジスタ６９などによって構成されて
いる。The multiplier 2 includes an input latch (X) 61, an input latch (Y) 62, a partial product generation circuit 63, a matchplexer 64, decoders 65A, 65B and 65C, and a selection circuit 6.
6A, 66B, 66C, an adder 67, a feedback circuit 68, a multiplication result register 69, and the like.
【０１５０】乗算器２は１６×１６ビットの乗算を行う
ことを基本動作とし、さらに、これを利用して、１６×
１６ビット＋４２ビットの積和演算を可能としている。The multiplier 2 has a basic operation of performing multiplication of 16 × 16 bits, and further, by utilizing this, 16 × 16 bits are used.
16-bit + 42-bit product-sum operation is possible.
【０１５１】乗算器は乗算動作は、２次のブースのデコ
ードを用いて、１６ビット×６ビットを３回行うように
される。The multiplication operation of the multiplier is performed 16 times × 6 bits three times by using the secondary Booth decoding.
【０１５２】１６ビットの乗数Ｙは、Ｙ＝−ｙ［１６］
・２＾１５＋Σ（ｙ［ｉ］・２＾（ｉ−１））＝Σ（ｙ
［２ｊ］＋ｙ［２ｊ＋１］−２・ｙ［２ｊ＋２］）・２
＾２ｊと表現される。ｉ＝１〜１５、ｊ＝０〜７、ｙ
［０］＝０である。The 16-bit multiplier Y is Y = -y [16]
・ 2 ^ 15 + Σ (y [i] ・ 2 ^ (i-1)) = Σ (y
[2j] + y [2j + 1] -2 · y [2j + 2]) · 2
It is expressed as ^ 2j. i = 1 to 15, j = 0 to 7, y
[0] = 0.
【０１５３】被乗数Ｘとの乗算は、Ｘ・Ｙ＝Σ（ｙ［２
ｊ］＋ｙ［２ｊ＋１］−２・ｙ［２ｊ＋２］）・Ｘ・２
＾２ｊとなる。ｙ［２ｊ］＋ｙ［２ｊ＋１］−２・ｙ
［２ｊ＋２］は、ｙ［２ｊ］、ｙ［２ｊ＋１］、ｙ［２
ｊ＋２］の値の組み合わせにより、０、±１、±２の５
種類があるから、部分積（ｙ［２ｊ］＋ｙ［２ｊ＋１］
−２・ｙ［２ｊ＋２］）・Ｘは、０、±Ｘ、±２Ｘの５
種類である。この内、０、Ｘは直ちに得られる。２Ｘ
は、１ビットの左シフト（最下位ビットは０）、−Ｘは
２の補数であり、論理反転＋１で得られる。−２Ｘは、
論理反転＋１の１ビットの左シフト（最下位ビットは
０）で得る。Multiplication with the multiplicand X is performed by X.multidot.Y = .SIGMA. (Y [2
j] + y [2j + 1] -2 · y [2j + 2]) · X · 2
It becomes ^ 2j. y [2j] + y [2j + 1] -2 · y
[2j + 2] is y [2j], y [2j + 1], y [2
j + 2], depending on the combination of 0, ± 1, ± 2, 5
Since there are types, partial products (y [2j] + y [2j + 1]
-2 · y [2j + 2]) · X is 0, ± X, ± 2X 5
It is a kind. Of these, 0 and X are immediately obtained. 2X
Is a 1-bit left shift (least significant bit is 0), -X is 2's complement, and is obtained by logical inversion +1. -2X is
It is obtained by 1-bit left shift of logical inversion + 1 (the least significant bit is 0).
【０１５４】Ｘ側は、採りうる０、±Ｘ、±２Ｘの５種
類の部分積（１７ビット）を生成しておく。この５種類
を部分積選択回路６６Ａ〜６６Ｃに与える。On the X side, five types of possible partial products (17 bits) of 0, ± X, and ± 2X are generated. These five types are given to the partial product selection circuits 66A to 66C.
【０１５５】一方、Ｙ入力のｙ［２ｊ］、ｙ［２ｊ＋
１］、ｙ［２ｊ＋２］をデコードして、０、±１、±２
を判定して、この結果によって、部分積選択回路６６Ａ
〜６６Ｃを制御して、前記５種類の部分積を選択する。
１回に２ビット単位３種類の選択を行う。これを加算器
６７で加算する。加算は、２ビットずつシフトしたそれ
ぞれ１７ビットの部分積を加算して、２２ビット分の結
果を得る。不足する上位ビットは符号拡張したデータと
する。On the other hand, y input of y [2j], y [2j +
1], y [2j + 2] are decoded and 0, ± 1, ± 2
And the partial product selection circuit 66A based on this result.
.About.66C is controlled to select the five types of partial products.
Three types of 2-bit units are selected at a time. This is added by the adder 67. In the addition, partial products of 17 bits each shifted by 2 bits are added to obtain a result of 22 bits. The missing upper bits are code-extended data.
【０１５６】この内、下位６ビットは、乗算結果レジス
タ６９のビット０〜５に格納される。上位１６ビットは
フィードバック回路６８を介して、２回めの加算に含め
られる。２回目の処理では、前記同様に得られた部分積
選択回路６６Ａ〜６６Ｃの出力である、２ビットずつシ
フトしたそれぞれ１７ビットの部分積と、１回めの処理
の上位１６ビットを加算する。２２ビット分の結果を得
る。不足する上位ビットは符号拡張したデータとする。
この内、下位６ビットは、乗算結果レジスタ６９のビッ
ト１１〜６に格納される。上位１６ビットはフィードバ
ック回路６８を介して、２回めの加算に含められる。Of these, the lower 6 bits are stored in bits 0 to 5 of the multiplication result register 69. The upper 16 bits are included in the second addition via the feedback circuit 68. In the second processing, the 17-bit partial products each of which is shifted by 2 bits, which are the outputs of the partial product selection circuits 66A to 66C obtained in the same manner as described above, and the upper 16 bits of the first processing are added. Get the result for 22 bits. The missing upper bits are code-extended data.
Of these, the lower 6 bits are stored in bits 11 to 6 of the multiplication result register 69. The upper 16 bits are included in the second addition via the feedback circuit 68.
【０１５７】同様に３回めの処理が行われる。加算結果
下位２０ビットが乗算結果レジスタ６９のビット３１〜
１２に格納される。加算結果の最上位２ビットは無視す
る。Similarly, the third processing is performed. The lower 20 bits of the addition result are bits 31 to 31 of the multiplication result register 69.
Stored in 12. The two most significant bits of the addition result are ignored.
【０１５８】積和演算の場合は、前回の結果が同時に加
算されるようにする。In the case of multiply-add operation, the previous result is added at the same time.
【０１５９】更に、前回の結果の上位ビットとの４回目
の加算を行って、４２ビットの結果を得る。１６ビット
×１６ビットの積和の結果を４２ビットで得ることによ
り、約１０００回の積和演算を繰り返してもオーバフロ
ーしないことになる。Furthermore, the fourth addition is performed with the higher-order bits of the previous result to obtain a 42-bit result. By obtaining the 16-bit × 16-bit product-sum result with 42 bits, overflow does not occur even if the product-sum calculation is repeated about 1000 times.
【０１６０】内部論理の構成上は、４０ビットの結果と
すれば、加算器が２２ビット長でよく、論理的規模を最
適化できる。In terms of the internal logic configuration, if the result is 40 bits, the adder may have a length of 22 bits, and the logical scale can be optimized.
【０１６１】図１５に、上記のワードサイズ乗算（１６
ビット×１６ビット）の演算方法を示す。FIG. 15 shows the word size multiplication (16
(Bit x 16 bits) is shown.
【０１６２】８ビット×８ビットのバイトサイズ乗算
は、上位を拡張する。符号無しの場合０拡張、符号付き
の場合符号拡張を行う。いずれの場合も、上位は全ビッ
ト”０”か全ビット”１”かのいずれかであって、ブー
スのデコードは０になる。このため、３回目の処理は行
わずに、２回の処理で済む。The 8-bit × 8-bit byte size multiplication expands the upper order. When there is no sign, 0 extension is performed, and when there is a sign, sign extension is performed. In either case, the upper bits are either all bits “0” or all bits “1”, and Booth decoding is 0. For this reason, the second process can be performed without performing the third process.
【０１６３】図４において、ＣＰＵ１から乗算器２に、
乗算を示す信号として、ＭＵＬ信号（制御信号Ｂ）、符
号付き／無しを示す信号としてＵＮＳＩＮＰ信号（制御
信号Ｂ）、バイト／ワードサイズを示す信号として、Ｂ
ＹＴＥ信号（制御信号Ｂ）、積和演算の起動信号とし
て、ＭＡＣ信号（制御信号Ｂ）、ＭＡＣＨからＣＰＵへ
のデータ転送要求信号として、ＳＴＭＡＣＨ信号（制御
信号Ｃ）、ＭＡＣＬからＣＰＵへのデータ転送要求信号
として、ＳＴＭＡＣＬ信号（制御信号Ｃ）、ＣＰＵから
ＭＡＣＨへのデータ転送要求信号として、ＬＤＭＡＣＨ
信号（制御信号Ｂ）、ＣＰＵからＭＡＣＬへのデータ転
送要求信号として、ＬＤＭＡＣＬ信号（制御信号Ｂ）、
ＭＡＣレジスタのクリア信号として、ＣＬＲＭＡＣ信号
（制御信号Ｂ）、乗数の転送信号として、ＳＴＸ信号
（制御信号Ｂ）、被乗数の転送信号として、ＳＴＹ信号
（制御信号Ｂ）、乗算結果の転送信号として、ＭＵＬＲ
Ｄ信号（制御信号Ｃ）を与える。In FIG. 4, from the CPU 1 to the multiplier 2,
A MUL signal (control signal B) as a signal indicating multiplication, a UNSINP signal (control signal B) as a signal indicating signed / unsigned, and a B / word size signal
YTE signal (control signal B), MAC signal (control signal B) as a start-up signal for sum of products operation, STMACH signal (control signal C) as a data transfer request signal from MACH to CPU, data transfer from MACL to CPU The STMACL signal (control signal C) is a request signal, and the LDMACH is a data transfer request signal from the CPU to the MACH.
Signal (control signal B), LDMACL signal (control signal B) as a data transfer request signal from CPU to MACL,
As the clear signal of the MAC register, the CLRMAC signal (control signal B), the transfer signal of the multiplier, the STX signal (control signal B), the transfer signal of the multiplicand, the STY signal (control signal B), and the transfer signal of the multiplication result, MULR
A D signal (control signal C) is given.
【０１６４】また、乗算器２からＣＰＵ１へ、演算実行
中を示す信号として、ＢＵＳＹ信号、フラグに反映すべ
きデータとして、ＶＦＬＡＧ、ＺＦＬＡＧ、ＮＦＬＡＧ
信号が与えられる。Further, the signal from the multiplier 2 to the CPU 1 is a BUSY signal as a signal indicating that the operation is being performed, and VFLAG, ZFLAG, NFLAG as data to be reflected in the flag.
A signal is given.
【０１６５】ＣＰＵ−乗算器の相互のデータ転送にＸバ
ス、Ｙバスを使用する。The X bus and the Y bus are used for mutual data transfer between the CPU and the multiplier.
【０１６６】また、ＳＹＳＣＲ１３から飽和演算の選択
を示す信号として、ＦＩＸＥＤ信号が与えられる。ま
た、テストモード信号として、ＴＥＳＴＭＯＤＥ信号が
与えられる。ＴＥＳＴＭＯＤＥ信号が活性状態になっ
て、テストモードが指示されると、乗算器は１回の処理
のみで動作を終了するようにする。Further, the FIXED signal is given from the SYSCR 13 as a signal indicating the selection of the saturation operation. Further, a TESTMODE signal is given as a test mode signal. When the TESTMODE signal becomes active and the test mode is instructed, the multiplier ends the operation in only one processing.
【０１６７】処理を短縮することによって、ＣＰＵの命
令実行ステートも短縮できる。入力データの組み合わせ
を種々変更してテストする場合に、テスト時間を短縮で
きる。加算を１回しか行わないので、テスト設計を容易
にすることができる。３回の処理を行って、加算結果が
蓄積されて、所望の動作のテストの結果を演算結果とし
て得にくくなることがない。By shortening the processing, the instruction execution state of the CPU can also be shortened. The test time can be shortened when various combinations of input data are tested. Since the addition is performed only once, the test design can be facilitated. There is no possibility that the addition result is accumulated by performing the processing three times and the result of the test of the desired operation is difficult to obtain as the operation result.
【０１６８】ＴＥＳＴＭＯＤＥ信号が非活性状態であっ
ても、ＣＰＵ乃至乗算器のテストを行うことができるこ
とは言うまでもない。ＴＥＳＴＭＯＤＥ信号は、前記の
ＣＰＵＳのようにレジスタの出力として供給することが
できる。It goes without saying that the CPU and the multiplier can be tested even when the TESTMODE signal is inactive. The TESTMODE signal can be provided as the output of a register like the CPUS described above.
【０１６９】表２０に乗算器２の内部のフラグの検出方
式およびＣＰＵ１への転送方式を示す。Table 20 shows the detection method of the flag inside the multiplier 2 and the transfer method to the CPU 1.
【０１７０】[0170]
【表２０】 [Table 20]
【０１７１】乗算器２のフラグ仕様は次のように、Ｖ
フラグおよびＮフラグ、Ｚフラグから構成されてい
る。The flag specifications of the multiplier 2 are as follows:
It is composed of a flag, an N flag, and a Z flag.
【０１７２】Ｖフラグ セット条件はＭＡＣ命令実行中にオーバフローまたはア
ンダフローが発生したときである。The V flag set condition is when an overflow or an underflow occurs during the execution of a MAC instruction.
【０１７３】クリア条件はＬＤＭＡＣまたはＣＬＲＭＡ
Ｃ命令を実行したときである。The clear condition is LDMAC or CLRMA.
This is when the C instruction is executed.
【０１７４】乗算器からＣＣＲへの転送は、ＳＴＭＡＣ
実行時に行われる。Transfer from multiplier to CCR is STMAC
It is done at run time.
【０１７５】従って、一連の連続した積和演算中に１回
でもオーバフローまたはアンダフローが発生すると、乗
算器のＶフラグはセットされた状態を保持する。ＬＤＭ
ＡＣまたはＣＬＲＭＡＣ命令を実行して、新しい一連の
積和演算の開始が判断されると、乗算器のＶフラグはク
リアされる。Therefore, if overflow or underflow occurs even once during a series of continuous product-sum operations, the V flag of the multiplier holds the set state. LDM
When the AC or CLRMAC instruction is executed to determine the start of a new series of multiply-accumulate operations, the V flag of the multiplier is cleared.
【０１７６】Ｎフラグ、Ｚフラグ ＭＵＬ命令用Ｎ、ＺフラグとＭＡＣ命令用Ｎ、Ｚフラグ
を別々に設けて出力する。N flag, Z flag The N and Z flags for the MUL instruction and the N and Z flags for the MAC instruction are separately provided and output.
【０１７７】乗算器からＣＣＲへの転送は、乗算（ＭＵ
Ｌ）命令の場合、乗算結果の転送時、ＭＡＣ命令の場合
ＳＴＭＡＣ実行時に行われる。Transfer from the multiplier to the CCR is done by multiplying (MU
In case of L) instruction, it is performed at the time of transferring the multiplication result, and in case of MAC instruction, it is performed at the time of executing STMAC.
【０１７８】なお、ＮフラグとＺフラグは、ＬＤＭＡＣ
／ＣＬＲＭＡＣによって変化しない。The N flag and the Z flag are LDMAC.
Not changed by / CLRMAC.
【０１７９】図１６にＶフラグ仕様の実現の概念図を示
し、図１７にＮフラグ、Ｚフラグ仕様の実現の概念図を
示す。FIG. 16 shows a conceptual diagram for realizing the V flag specification, and FIG. 17 shows a conceptual diagram for realizing the N flag and Z flag specifications.
【０１８０】Ｖフラグはセットリセット型のフリップフ
ロップ（ＲＳ−Ｆ／Ｆ）で構成され、一旦、オーバフロ
ーまたはアンダフローが発生すると、ＳＴＭＡＣにより
読み出すまで状態を保持する。The V flag is composed of a set-reset type flip-flop (RS-F / F), and once overflow or underflow occurs, the state is held until it is read by STMAC.
【０１８１】Ｎ、Ｖフラグはラッチ回路（Ｄ−Ｆ／Ｆ）
とマルチプレクサ（ＭＰＸ）で構成される。ＭＡＣ命令
実行時の演算結果はラッチ回路に保持され、マルチプレ
クサに与えられる。また、乗算命令実行時の演算結果
は、直接マルチプレクサに与えられる。マルチプレクサ
はＳＴＭＡＣ命令のときラッチ回路の出力を出力し、そ
れ以外のとき演算結果を直接出力する。The N and V flags are latch circuits (DF / F)
And multiplexer (MPX). The operation result at the time of executing the MAC instruction is held in the latch circuit and given to the multiplexer. Further, the operation result when the multiplication instruction is executed is directly given to the multiplexer. The multiplexer outputs the output of the latch circuit for the STMAC instruction, and otherwise outputs the operation result directly.
【０１８２】ＭＡＣ命令とその他の命令は並列して動作
する。ＭＡＣ命令のフラグを随時ＣＣＲに反映しては、
並列実行中の命令のフラグ動作と矛盾してしまう。ＭＡ
Ｃ命令のフラグを乗算器内部で保持して、ＳＴＭＡＣ命
令実行時にＣＣＲに転送するようにして、上記矛盾を回
避することができる。The MAC instruction and other instructions operate in parallel. To reflect the MAC command flag in the CCR at any time,
This conflicts with the flag operation of the instruction being executed in parallel. MA
The above inconsistency can be avoided by holding the flag of the C instruction inside the multiplier and transferring it to the CCR when executing the STMAC instruction.
【０１８３】図１８に、バススイッチ３４のブロック図
を示す。FIG. 18 shows a block diagram of the bus switch 34.
【０１８４】バススイッチ３４は、選択回路７１Ａ、７
１Ｂ、拡張回路７２Ａ、７２Ｂ、７２Ｃ、出力バッファ
７３Ａ、７３Ｂ、７３Ｃ、７３Ｄから構成される。バス
スイッチは、ＣＰＵ内部バスのＧＢ、ＤＢ、ＷＢと、乗
算器のＸバス、Ｙバスと、マイクロコンピュータの内部
バスであるＩＤＢのインタフェースを行う。The bus switch 34 includes the selection circuits 71A and 7A.
1B, expansion circuits 72A, 72B and 72C, and output buffers 73A, 73B, 73C and 73D. The bus switch interfaces GB, DB, and WB of CPU internal buses, X buses and Y buses of multipliers, and IDB which is an internal bus of a microcomputer.
【０１８５】乗算の開始時、及びＬＤＭＡＣ命令の場合
は、ＧＢ、ＤＢからＸバス、Ｙバスに入力される。Ｇ
Ｂ、ＤＢの入力は、選択回路７１Ａ、７１Ｂで選択され
る。これは汎用レジスタ及び内部バスが３２ビット構成
であるために、乗数、被乗数が８ビットまたは１６ビッ
トであるために、ＣＯＮＴ２２の制御信号Ａ及びレジス
タ制御信号Ａに基づいて、所定の部分が選択される。At the start of multiplication, and in the case of the LDMAC instruction, GB, DB are input to the X bus and Y bus. G
Inputs of B and DB are selected by selection circuits 71A and 71B. Since the general-purpose register and the internal bus have a 32-bit structure, the multiplier and the multiplicand are 8 bits or 16 bits, and therefore, a predetermined portion is selected based on the control signal A and the register control signal A of the CONT 22. It
【０１８６】選択回路７１Ａ、７１Ｂの出力は、拡張回
路７２Ａ、７２Ｂに入力される。ＣＯＮＴ２２の制御信
号Ａに基づいて、符号無しバイトサイズ乗算（ＭＵＬＸ
Ｕ．Ｂ）の場合、上位８ビットを０拡張する。また、符
号付きバイトサイズ乗算（ＭＵＬＸＳ．Ｂ）の場合、上
位８ビットを符号拡張する。ワードサイズの場合は、選
択回路７１Ａ、７１Ｂの出力をそのまま出力する。The outputs of the selection circuits 71A and 71B are input to the expansion circuits 72A and 72B. Based on the control signal A of the CONT 22, the unsigned byte size multiplication (MULX
U. In the case of B), the upper 8 bits are extended by 0. In the case of signed byte size multiplication (MULXS.B), the upper 8 bits are sign-extended. In the case of word size, the outputs of the selection circuits 71A and 71B are output as they are.
【０１８７】選択回路７１Ａ、７１Ｂの出力は出力バッ
ファ７３Ｂ、７３Ｃに入力される。ＣＯＮＴ２２の制御
信号Ａに基づいて、所定のタイミングで、拡張回路７２
Ａ、７２Ｂの出力をＸバスまたはＹバスに出力する。The outputs of the selection circuits 71A and 71B are input to the output buffers 73B and 73C. Based on the control signal A of the CONT 22, the expansion circuit 72 is set at a predetermined timing.
The outputs of A and 72B are output to the X bus or Y bus.
【０１８８】乗算の終了時、及びＳＴＭＡＣ命令の場合
は、Ｘバス、ＹバスからＷＢへの出力が行われる。Ｘバ
ス、Ｙバスの入力は拡張回路７２Ｃに入力される。これ
は、ＭＡＣＨの上位２２ビットを符号拡張する。拡張回
路７２Ｃの出力は出力バッファに入力される。ＣＯＮＴ
２２の制御信号Ｃに基づいて、所定のタイミングで、拡
張回路７２Ｃの出力をＷＢに出力する。At the end of multiplication and in the case of STMAC instruction, output from the X bus and Y bus to WB is performed. The inputs of the X bus and the Y bus are input to the expansion circuit 72C. This sign-extends the upper 22 bits of MACH. The output of the expansion circuit 72C is input to the output buffer. CONT
The output of the expansion circuit 72C is output to WB at a predetermined timing based on the control signal C of 22.
【０１８９】ＭＡＣ命令のデータリード時、ＩＤＢから
Ｘバス、Ｙバスへの入力が、それぞれ１回ずつ行われ
る。ＣＯＮＴ２２の制御信号Ａに基づいて、所定のタイ
ミングで、ＩＤＢの内容はをＸバスまたはＹバスに出力
する。また、ＩＤＢは、ＤＢＷからの出力を入力可能と
され、ＤＢＲ及びＩＲへデータを入力可能とされる。When the data of the MAC instruction is read, the input from the IDB to the X bus and the Y bus is performed once each. Based on the control signal A of the CONT 22, the content of the IDB is output to the X bus or the Y bus at a predetermined timing. Further, the IDB can input the output from the DBW and can input the data to the DBR and the IR.
【０１９０】図１９、２０に、ＭＡＣ命令の動作タイミ
ングを示す。19 and 20 show the operation timing of the MAC instruction.
【０１９１】例えば、ＭＡＣ ＠ＥＲ１＋，＠ＥＲ２＋
命令などの例である。この場合のＥＲ１を第１のアドレ
スレジスタ、ＥＲ２を第２のアドレスレジスタとする。
前記同様に、Ｔ２からＭＡＣ命令の実行が開始される。For example, MAC @ ER1 +, @ ER2 +
Examples are instructions. In this case, ER1 is the first address register and ER2 is the second address register.
Similar to the above, the execution of the MAC instruction is started from T2.
【０１９２】まず、プリフィックスコードの実行を行
い、ＰＣ３０の内容をアドレスとした命令のリードを行
い、また、ＰＣ３０の内容のインクリメントを行う。First, the prefix code is executed, the instruction having the content of the PC 30 as an address is read, and the content of the PC 30 is incremented.
【０１９３】Ｔ３のφ＃で、レジスタ制御信号Ａに基づ
いて、第１のアドレスの内容をＧＢに読み出して、ＭＡ
Ｂ３３に転送し、ＩＡＢに出力する。At φ # of T3, the content of the first address is read into GB based on the register control signal A, and MA is read.
Transfer to B33 and output to IAB.
【０１９４】Ｔ４のφで、第１のアドレスの内容をＧＢ
に読み出して、ＡＬＵ２６に入力し、インクリメントを
行う。At φ of T4, the content of the first address is GB
Read out, input to ALU 26, and increment.
【０１９５】Ｔ４のφ＃で、インクリメント結果を、Ｗ
Ｂ経由で、第１のアドレスレジスタに格納する。バスス
イッチ３４に入力した、第１のリードデータをＸバスに
出力すると共に、制御信号Ｂに含まれるＳＴＸ信号を活
性状態にし、乗算器２にこの内容を入力ラッチＸにラッ
チさせる。同時に、第２のアドレスの内容をＧＢに読み
出して、ＭＡＢに転送し、ＩＡＢに出力する。At φ # of T4, the increment result is W
Stored in the first address register via B. The first read data input to the bus switch 34 is output to the X bus, the STX signal included in the control signal B is activated, and the multiplier 2 latches the content in the input latch X. At the same time, the contents of the second address are read to GB, transferred to MAB, and output to IAB.
【０１９６】Ｔ５のφで、第２のアドレスの内容をＧＢ
に読み出して、ＡＬＵ２６に入力し、インクリメントを
行う。Ｔ５のφ＃で、インクリメント結果を、ＷＢ経由
で、第２のアドレスレジスタに格納する。バススイッチ
３４に入力した、第２のリードデータをＹバスに出力す
ると共に、制御信号Ｂに含まれるＳＴＹ信号を活性状態
にし、乗算器２にこの内容を入力ラッチＹにラッチさせ
る。ＭＡＣ信号を活性状態にして、積和演算動作の開始
を指示する。同時に、ＰＣ３０の内容をアドレスとした
命令のリードを行い、また、ＰＣ３０の内容のインクリ
メントを行う。At φ of T5, the content of the second address is GB
Read out, input to ALU 26, and increment. At φ # of T5, the increment result is stored in the second address register via WB. The second read data input to the bus switch 34 is output to the Y bus, the STY signal included in the control signal B is activated, and the multiplier 2 latches this content in the input latch Y. The MAC signal is activated to instruct the start of the product-sum operation. At the same time, an instruction with the contents of the PC 30 as an address is read, and the contents of the PC 30 are incremented.
【０１９７】Ｔ６のφで、インクリメント結果をＰＣ３
０に格納する。一方、ＢＵＳＹ信号が活性状態になる。
ＭＡＣ命令では、ＣＰＵ１は乗算器２とは並列に動作
し、ＢＵＳＹ信号を無視して、次の命令の実行を開始す
る。At φ of T6, the increment result is PC3
Store in 0. On the other hand, the BUSY signal becomes active.
In the MAC instruction, the CPU 1 operates in parallel with the multiplier 2, ignores the BUSY signal, and starts executing the next instruction.
【０１９８】ＭＡＣ命令を連続して実行した場合も、次
のＭＡＣ命令がアドレス計算を行っている間に、乗算器
の動作が終了するために、ＭＡＣ命令実行にウェイトを
挿入することはない。Even when the MAC instruction is continuously executed, the wait is not inserted in the MAC instruction execution because the operation of the multiplier ends while the next MAC instruction is performing the address calculation.
【０１９９】プリフィックスコードを付した命令コード
とすることにより、特開平−５１９８１号公報に記載さ
れているように、互換性を保持しつつ命令セットを拡張
することができる。また、乗算器動作中に、次の積和演
算を行った場合、命令フェッチとデータのアクセスを行
うことができるから、命令長が長くなっても実行時間を
低下させることがない。積和演算を連続的に高速に実行
することができる。By using an instruction code with a prefix code, it is possible to expand the instruction set while maintaining compatibility, as described in JP-A-51981. Further, when the next multiply-accumulate operation is performed during the operation of the multiplier, the instruction fetch and the data access can be performed, so that the execution time is not reduced even if the instruction length becomes long. The multiply-accumulate operation can be continuously executed at high speed.
【０２００】乗算器２は、演算終了時点で、ＳＹＳＣＲ
１３のＭＡＣＳビットを参照して、オーバフローが発生
していれば、ＭＡＣレジスタの内容を、上限（Ｈ’７Ｆ
ＦＦＦＦＦＦ）または下限（Ｈ’８０００００００）に
固定する。At the end of the calculation, the multiplier 2 receives the SYSCR
If an overflow has occurred by referring to the MACS bit of No. 13, the contents of the MAC register are set to the upper limit (H'7F
FFFFFF) or the lower limit (H'80000000).
【０２０１】図２１、２２に、ＳＴＭＡＣ、ＬＤＭＡＣ
命令の動作タイミングを示す。21 and 22, STMAC and LDMAC are shown.
The operation timing of the instruction is shown.
【０２０２】例えば、ＳＴＭＡＣ ＭＡＣＨ，ＥＲ２命
令などの例である。前記同様に、Ｔ２からＳＴＭＡＣ命
令の実行が開始される。Examples are STMAC MACH and ER2 instructions. Similar to the above, the execution of the STMAC instruction is started from T2.
【０２０３】まず、ＢＵＳＹ信号の状態をサンプリング
する。ＢＵＳＹ信号が活性状態であれば、ウェイト状態
になる。First, the state of the BUSY signal is sampled. If the BUSY signal is active, the wait state is entered.
【０２０４】Ｔ２のφ＃でＰＣの内容がＧＢに読み出さ
れ、ＭＡＢ３３に入力されて、ＩＡＢに出力される。ま
た、ＩＮＣ２７に入力されて、インクリメント動作が開
始される。At φ # of T2, the contents of the PC are read into GB, input into MAB33, and output to IAB. Further, it is input to the INC 27 and the increment operation is started.
【０２０５】ＣＰＵ内部のクロックがロウレベルで固定
され、ＣＰＵの動作を停止する。直前にＭＡＣ命令を実
行した場合、ＢＵＳＹ信号は３ステートの期間活性状態
であり、ＳＴＭＡＣ命令も３ステートウェイト状態にな
る。The clock inside the CPU is fixed at the low level, and the operation of the CPU is stopped. When the MAC instruction is executed immediately before, the BUSY signal remains active during the 3-state period, and the STMAC instruction also enters the 3-state wait state.
【０２０６】Ｔ５でＢＵＳＹ信号が非活性状態になる
と、Ｔ６からクロックの動作が開始される。When the BUSY signal becomes inactive at T5, the clock operation starts at T6.
【０２０７】Ｔ６のφで、インクリメント結果がＷＢに
出力され、ＰＣ３０に格納される。ＳＴＭＡＣＨまたは
ＳＴＭＡＣＬ信号が活性状態になって、ＭＡＣレジスタ
の読み出しが指示される。ＭＡＣレジスタの内容がＸバ
ス、Ｙバスに出力される。特に制限はされないものの、
Ｘバスが上位、Ｙバスが下位の内容とされる。At φ of T6, the increment result is output to WB and stored in the PC 30. The STMACH or STMACL signal becomes active, and the reading of the MAC register is instructed. The contents of the MAC register are output to the X bus and Y bus. Although not particularly limited,
The X bus has a higher rank and the Y bus has a lower rank.
【０２０８】Ｔ６のφ＃で、Ｘバス、Ｙバスの内容がＷ
Ｂに出力されて、指定されたレジスタ（ＳＴＭＡＣ Ｍ
ＡＣＨ，ＥＲ２の場合は、ＥＲ２）に格納される。同時
に、乗算器のフラグの内容がＣＣＲのＮ、Ｚ、Ｖフラグ
に格納される。At φ # of T6, the contents of the X bus and Y bus are W
B is output to the designated register (STMAC M
In the case of ACH and ER2, it is stored in ER2). At the same time, the contents of the multiplier flag are stored in the N, Z, V flags of the CCR.
【０２０９】また、ＬＤＭＡＣ ＥＲ１，ＭＡＣＬ命令
などの例である。Further, it is an example of the LDMAC ER1 and MACL instructions.
【０２１０】Ｔ８からＬＤＭＡＣ命令の実行が開始され
る。Execution of the LDMAC instruction starts at T8.
【０２１１】Ｔ９のφで、指定されたレジスタ（ＬＤＭ
ＡＣ ＥＲ１，ＭＡＣＬの場合は、ＥＲ１）の内容が読
み出される。この内容がＸバス、Ｙバスに出力される。At φ of T9, the designated register (LDM
In the case of AC ER1, MACL, the contents of ER1) are read. This content is output to the X bus and the Y bus.
【０２１２】Ｔ９のφ＃で、ＬＤＭＡＣＨまたはＬＤＭ
ＡＣＬ信号が活性状態になる。ＰＣ３０の内容がＧＢ経
由で、ＭＡＢ３３とＩＮＣ２７に入力される。With φ # of T9, LDMACH or LDM
The ACL signal becomes active. The content of the PC 30 is input to the MAB 33 and the INC 27 via GB.
【０２１３】Ｔ１０のφで、インクリメントされた結果
がＷＢ経由で、ＰＣ３０に格納される。また、Ｘバス、
Ｙバスの内容がＭＡＣレジスタに格納される。At φ of T10, the incremented result is stored in the PC 30 via the WB. Also, X bus,
The contents of the Y bus are stored in the MAC register.
【０２１４】前記同様に、ＢＵＳＹ信号が活性状態の場
合は、ＬＤＭＡＣ命令も活性状態になるようにしてもよ
い。Similarly to the above, when the BUSY signal is active, the LDMAC instruction may also be active.
【０２１５】ＣＬＲＭＡＣ命令は、概略ＬＤＭＡＣ命令
と同様の動作で、ＬＤＭＡＣ命令のＬＤＭＡＣＨ、Ｌ信
号と同じタイミングで、ＣＬＲＭＡＣ信号を活性状態に
するようにすればよい。The CLRMAC instruction is similar to the general LDMAC instruction, and the CLRMAC signal may be activated at the same timing as the LDMACH and L signals of the LDMAC instruction.
【０２１６】図２３、２４に、乗算器を用いた乗算命令
のタイミング図を示す。23 and 24 are timing charts of multiplication instructions using a multiplier.
【０２１７】なお、ＣＯＮＴ２２の部分に、内部のステ
ートマシンのステップの番号を記載した。これは、基本
的には、ＣＯＮＴ２２の出力のフィードバック信号で形
成される。また、制御信号ＣＰＵＳを用いて、乗算器を
使用するか使用しないかを選択する。例えば、ＭＵＬＸ
Ｕ．Ｗ Ｒ１，ＥＲ０などのバイトサイズ・符号無し乗
算の例である。前記同様に、Ｔ２から実行を開始する。The step number of the internal state machine is described in the CONT22 part. This is basically formed by the feedback signal at the output of CONT 22. Further, the control signal CPUS is used to select whether or not the multiplier is used. For example, MULX
U. This is an example of byte size / unsigned multiplication such as WR1, ER0. Similar to the above, the execution is started from T2.
【０２１８】命令が解読されると、まず、Ｔ２のφ＃
で、レジスタ制御信号Ａによって、汎用レジスタの読み
だしを指示する。読出された結果は、ＧＢ、ＤＢおよび
バススイッチ３４を介して、Ｘバス、Ｙバスに出力され
る。When the instruction is decoded, first, φ # of T2
Then, the register control signal A instructs the reading of the general purpose register. The read result is output to the X bus and the Y bus via the GB, DB and bus switch 34.
【０２１９】制御信号Ｂに含まれるＳＴＸ、ＳＴＹ信号
に基づいて、Ｘバス、Ｙバスの内容は、Ｔ３のφで乗算
器の入力ラッチにラッチされる。また、同時に、制御信
号Ｂに含まれるＭＵＬ信号によって、乗算器に乗算を指
示する。ＣＯＮＴ２２から、バイト／ワードの選択、符
号付／符号無の選択、乗算／積和の選択を上記制御信号
によって指示する。Based on the STX and STY signals included in the control signal B, the contents of the X bus and the Y bus are latched by the input latch of the multiplier at φ of T3. At the same time, the MUL signal included in the control signal B instructs the multiplier to perform multiplication. From the CONT 22, byte / word selection, signed / unsigned selection, and multiplication / sum of products selection are instructed by the control signal.
【０２２０】乗算器は、Ｔ３のφ＃で、ＢＵＳＹ信号を
与える。また、マルチプレクサやデコーダを動作させ
る。Ｔ４のφで、１回目の加算を行う。Ｔ４のφで部分
積を乗算結果レジスタとフィードバックラッチに格納す
る。これを３回繰り返す。ＢＵＳＹ信号が活性状態にな
ったことに呼応して、ＣＰＵはウェイト状態になる。The multiplier provides the BUSY signal at φ # of T3. It also operates the multiplexer and decoder. At φ of T4, the first addition is performed. The partial product is stored in the multiplication result register and the feedback latch by φ of T4. Repeat this 3 times. In response to the activation of the BUSY signal, the CPU enters the wait state.
【０２２１】Ｔ５のφでＢＵＳＹが非活性状態になっ
て、ＣＰＵは動作を再開し、Ｔ６のφで、制御信号Ｃに
含まれる、ＭＵＬＲＤ信号を活性状態にして、乗算結果
レジスタのリードを指示する。乗算結果レジスタの内容
は、Ｘバス、Ｙバスおよびバススイッチ３４を経由し
て、Ｔ６のφ＃でＷＢを経由して、レジスタ制御信号Ｃ
によって指定されるレジスタに格納される。同時に、乗
算の結果フラグがＣＣＲ３１に格納される。At φ of T5, BUSY becomes inactive, and the CPU restarts the operation. At φ of T6, the MULRD signal included in the control signal C is activated and the reading of the multiplication result register is instructed. To do. The contents of the multiplication result register are stored in the register control signal C via the X bus, the Y bus and the bus switch 34, and via WB at φ # of T6.
Stored in the register specified by. At the same time, the multiplication result flag is stored in the CCR 31.
【０２２２】前記の通り、乗算命令はＢＵＳＹ信号によ
って、クロックが停止し、ウェイト状態となる。バイト
サイズ符号無し乗算命令（ＭＵＬＸＵ．Ｂ Ｒ０Ｌ，Ｒ
１など）は１ウェイトが挿入され、３ステートで実行さ
れる。ワードサイズ符号無し乗算命令（ＭＵＬＸＵ．Ｗ
Ｒ０，ＥＲ１など）は２ウェイトが挿入され、４ステ
ートで実行される。なお、符号付き乗算の場合は、それ
ぞれ、プリフィックスコードの実行が付加される。As described above, the clock of the multiplication instruction is stopped by the BUSY signal and enters the wait state. Byte size unsigned multiplication instruction (MULXU.B R0L, R
1) is inserted with 1 wait and executed in 3 states. Word size unsigned multiply instruction (MULXU.W
2 waits are inserted in R0, ER1, etc.), and execution is performed in 4 states. In addition, in the case of signed multiplication, execution of a prefix code is added to each.
【０２２３】ＢＵＳＹ信号によって、演算実行の終了を
判定することにより、制御回路（ＣＯＮＴ２２）の論理
を縮小することができる。The logic of the control circuit (CONT22) can be reduced by judging the end of the execution of the operation by the BUSY signal.
【０２２４】ＴＥＳＴＭＯＤＥ信号が活性状態になっ
て、テストモードを指示された場合には、乗算器は１ス
テップの動作のみを行い、ＢＵＳＹ信号は非活性状態を
保持する。ＣＰＵは１ステートで処理を終了する。When the TESTMODE signal is activated and the test mode is instructed, the multiplier performs only one step operation, and the BUSY signal maintains the inactive state. The CPU ends the process in one state.
【０２２５】図２５、２６に、乗算器を用いない乗算命
令のタイミング図を示す。乗算器を用いない乗算は、特
に制限はされないものの、除算と類似のシーケンスで行
うようにする。25 and 26 are timing diagrams of a multiplication instruction that does not use a multiplier. The multiplication without using the multiplier is performed in a sequence similar to the division, though not particularly limited.
【０２２６】命令が解読されると、まず、汎用レジスタ
の読みだしを指示する。読出された結果は、符号判定を
行う。符号付／符号無の選択に対応して、符号判定を行
い、除数は符号反転し、負数にする。そのほかは正数に
する。When the instruction is decoded, first, the reading of the general purpose register is instructed. The read result is subjected to code determination. Corresponding to the selection of signed / unsigned, sign determination is performed, and the divisor is sign-inverted to a negative number. Others are positive numbers.
【０２２７】被乗数を上位、下位は０にして１ビットず
つシフトし、シフトした結果によって、下位側に乗数を
加算するかを決める。その結果に対して、さらにシフト
を行い、シフトした結果によって、下位側に乗数を加算
を行っていく。これを８または１６回繰返して、乗算結
果の絶対値を得る。例えば、ＭＵＬＸＵ．Ｂ Ｒ１Ｌ，
Ｒ０などのバイトサイズ・符号無し乗算の例である。前
記同様に、Ｔ２から除算命令の実行が開始される。前記
のような、所定の処理を行った後、Ｔ５から部分乗算を
行う。The multiplicand is set to 0 for the upper side and 0 for the lower side, and the shift is performed bit by bit, and it is determined whether the multiplier is added to the lower side depending on the result of the shift. The result is further shifted, and a multiplier is added to the lower side according to the result of the shift. This is repeated 8 or 16 times to obtain the absolute value of the multiplication result. For example, MULXU. B R1L,
This is an example of byte-size / unsigned multiplication such as R0. Similarly to the above, the execution of the division instruction is started from T2. After performing the predetermined processing as described above, the partial multiplication is performed from T5.
【０２２８】部分乗算は、左シフト処理と加算で構成さ
れる。前回の加算と次回のシフト処理を同一のＡＬＵ処
理で行うようにする。The partial multiplication is composed of left shift processing and addition. The previous addition and the next shift processing are performed by the same ALU processing.
【０２２９】Ｔ５のφ１に同期して、指定されたレジス
タ（ディスティネーションレジスタＲｄ）から被乗数を
読み込み、シフト処理を行う。シフト処理の結果（部分
積）がφ＃に同期してＷＢを経由して、Ｒｄにライトさ
れる。また、シフトアウトされたキャリが内部で保持さ
れる。In synchronization with φ1 of T5, the multiplicand is read from the designated register (destination register Rd) and shift processing is performed. The result (partial product) of the shift processing is written to Rd via WB in synchronization with φ #. In addition, the carrier that has been shifted out is held inside.
【０２３０】Ｔ６のφ１に同期して、Ｒｄから部分積を
読み込み、部分乗算処理を行う。前回のキャリが”１”
である場合、部分積の下位８ビットに乗数を加算し、１
６ビットでシフト処理を行い、最下位ビットは”０”と
する。前記以外の場合、部分積に１６ビットでシフト処
理を行い、最下位ビットは”０”とする。かかる結果が
φ＃に同期してＷＢを経由して、Ｒｄにライトされる。
また、シフトアウトされたキャリが内部で保持される。
この動作を７回繰り返す。A partial product is read from Rd in synchronization with φ1 of T6, and a partial multiplication process is performed. Last carry is "1"
, The multiplier is added to the lower 8 bits of the partial product, and 1
Shift processing is performed with 6 bits, and the least significant bit is set to "0". In cases other than the above, the partial product is subjected to shift processing with 16 bits and the least significant bit is set to "0". The result is written to Rd via WB in synchronization with φ #.
In addition, the carrier that has been shifted out is held inside.
This operation is repeated 7 times.
【０２３１】Ｔ１３では、上記同様の判定を行い、前回
のキャリが”１”である場合、部分積の下位８ビットに
乗数を加算する。前記以外の場合、部分積を保持する。
１６ビットの積が得られる。かかる結果がφ＃に同期し
てＷＢを経由して、Ｒｄにライトされる。符号付きの場
合は、Ｔ１４で符号処理を行う。また、ワードサイズの
場合は、部分乗算処理が８回追加される。At T13, the same determination as above is performed, and if the previous carry is "1", the multiplier is added to the lower 8 bits of the partial product. Otherwise, the partial product is retained.
A 16-bit product is obtained. The result is written to Rd via WB in synchronization with φ #. If it has a sign, the sign process is performed at T14. In the case of word size, partial multiplication processing is added eight times.
【０２３２】先に保持した符号判定結果に基づいて、積
の符号処理を行う。すなわち、乗数・被乗数の一方が正
数、他方が負数のときは、積の符号を反転する（０から
積を引く）。[0232] The sign processing of the product is performed based on the previously stored code judgment result. That is, when one of the multiplier and the multiplicand is a positive number and the other is a negative number, the sign of the product is inverted (the product is subtracted from 0).
【０２３３】図２７に、乗算命令の状態遷移図を示す。
例えば、ＭＵＬＸＵ．Ｂ Ｒ１Ｌ，Ｒ０などのバイトサ
イズ・符号無し乗算の例である。命令の実行が開始され
ると、ＣＰＵＳ信号の状態によって分岐する。FIG. 27 shows a state transition diagram of the multiplication instruction.
For example, MULXU. This is an example of byte size / unsigned multiplication such as B R1L and R0. When the execution of the instruction is started, the process branches depending on the state of the CPUS signal.
【０２３４】ＣＰＵＳ信号が活性状態であって、乗算器
の使用が許可されると、図６の動作を行う。即ち、ステ
ップ１で、指定されたレジスタの内容を、ＧＢ、ＤＢを
経由して、Ｘ、Ｙバスに出力して、乗算器に供給する。
ＢＵＳＹ信号の状態を判定する。テストモードであれ
ば、ＢＵＳＹ信号は非活性状態であって、直ちにステッ
プ２に遷移する。When the CPUS signal is active and the use of the multiplier is permitted, the operation of FIG. 6 is performed. That is, in step 1, the contents of the designated register are output to the X and Y buses via GB and DB and supplied to the multiplier.
Determine the status of the BUSY signal. In the test mode, the BUSY signal is inactive, and the process immediately transits to step 2.
【０２３５】ＢＵＳＹ信号が活性状態であると、ＷＡＩ
Ｔ状態に遷移する。ＢＵＳＹ信号は非活性状態になると
ステップ２に遷移する。When the BUSY signal is active, WAI
Transition to the T state. When the BUSY signal becomes inactive, the transition to step 2 is made.
【０２３６】ステップ２では、Ｘ、Ｙバスの内容をＷＢ
を経由して、指定されたレジスタにライトする。例え
ば、乗算器のフラグの内容をＣＣＲ３１に格納する。次
の命令の実行を開始する。At step 2, the contents of the X and Y buses are changed to WB.
Write to the specified register via. For example, the content of the flag of the multiplier is stored in the CCR 31. Start executing the next instruction.
【０２３７】ＣＰＵＳ信号が非活性状態であって、乗算
器の使用が禁止されると、図２５、２６の動作を行う。
即ち、ステップ１、２でデータアライメントなどを行っ
た後、ステップ３から、部分乗算処理を行う。ステップ
３では、ＧＢ上位に被乗数を出力し、これをシフトす
る。When the CPUS signal is inactive and use of the multiplier is prohibited, the operations of FIGS. 25 and 26 are performed.
That is, after performing data alignment in steps 1 and 2, partial multiplication processing is performed from step 3. In step 3, the multiplicand is output to the upper part of GB and is shifted.
【０２３８】ステップ４では、ＧＢに部分積を、ＤＢ下
位に乗数を出力し、ＡＬＵ２６で加算を行う。前のステ
ップでシフトアウトしたビットが”１”であれば、加算
した結果が選択され、シフトアウトしたビットが”０”
であれば、ＧＢの内容が選択され、シフトを行う。これ
をステップ１０まで繰り返す。In step 4, the partial product is output to GB and the multiplier is output to the lower part of DB, and the ALU 26 performs addition. If the bit shifted out in the previous step is "1", the added result is selected and the bit shifted out is "0".
If so, the contents of GB are selected and the shift is performed. This is repeated until step 10.
【０２３９】ステップ１１では、ＧＢに部分積を、ＤＢ
下位に乗数を出力し、ＡＬＵ２６で加算を行う。前のス
テップでシフトアウトしたビットが”１”であれば、加
算した結果が選択され、シフトアウトしたビットが”
０”であれば、ＧＢの内容が選択される。シフトは行わ
ない。In step 11, the partial product is stored in GB and DB
The multiplier is output to the lower order, and the ALU 26 performs addition. If the bit shifted out in the previous step is "1", the addition result is selected and the bit shifted out is "1".
If it is 0 ", the content of GB is selected. No shift is performed.
【０２４０】ステップ１２で、命令のリードを行う。例
えば、積を検査して、ＣＣＲに反映する。次の命令の実
行を開始する。At step 12, the instruction is read. For example, the product is inspected and reflected in the CCR. Start executing the next instruction.
【０２４１】図２５、２６に、除算命令のタイミング図
を示している。例えば、ＤＩＶＸＵ．Ｂ Ｒ１Ｌ，Ｒ０
などのバイトサイズ・符号無し除算の例である。前記同
様に、Ｔ２から除算命令の実行が開始される。除数の符
号反転などの、所定の処理を行った後、Ｔ５から部分除
算を行う。部分除算は、左シフト処理と減算で構成され
る。前回の減算と次回のシフト処理を同一のＡＬＵ処理
で行うようにする。25 and 26 are timing diagrams of the division instruction. For example, DIVXU. B R1L, R0
It is an example of byte size and unsigned division. Similarly to the above, the execution of the division instruction is started from T2. After performing a predetermined process such as inversion of the sign of the divisor, partial division is performed from T5. Partial division consists of left shift processing and subtraction. The previous subtraction process and the next shift process are performed by the same ALU process.
【０２４２】Ｔ５のφ１に同期して、指定されたレジス
タ（ディスティネーションレジスタＲｄ）から被除数を
読み込み、シフト処理を行う。シフト処理の結果（部分
剰余）がφ＃に同期してＷＢを経由して、Ｒｄにライト
される。また、シフトアウトされたキャリが内部で保持
される。In synchronization with φ1 of T5, the dividend is read from the designated register (destination register Rd) and shift processing is performed. The result (partial remainder) of the shift processing is written to Rd via WB in synchronization with φ #. In addition, the carrier that has been shifted out is held inside.
【０２４３】Ｔ６のφ１に同期して、Ｒｄから部分剰余
を読み込み、部分除算処理を行う。前回のキャリが”
１”である場合、または、部分剰余の上位８ビットが除
数以上である場合、部分剰余の上位８ビットから除数を
減算（除数の符号反転を行っている場合、除数の反転を
加算）し、１６ビットでシフト処理を行い、最下位ビッ
トは”１”とする。前記以外の場合、部分剰余に１６ビ
ットでシフト処理を行い、最下位ビットは”０”とす
る。かかる結果がφ＃に同期してＷＢを経由して、Ｒｄ
にライトされる。また、シフトアウトされたキャリが内
部で保持される。この動作を７回繰り返す。In synchronization with φ1 of T6, the partial remainder is read from Rd and the partial division process is performed. The last carry was
If it is 1 "or if the upper 8 bits of the partial remainder is greater than or equal to the divisor, the divisor is subtracted from the upper 8 bits of the partial remainder (if the sign of the divisor is inverted, the inversion of the divisor is added), The shift processing is performed with 16 bits, and the least significant bit is set to “1.” In the other cases, the shift processing is performed with 16 bits to the partial remainder and the least significant bit is set to “0”. Rd synchronously via WB
Is written to. In addition, the carrier that has been shifted out is held inside. This operation is repeated 7 times.
【０２４４】Ｔ１３では、上記同様の判定を行い、前回
のキャリが”１”である場合、または、部分剰余の上位
８ビットが除数以上である場合、部分剰余の上位８ビッ
トから除数を減算し、下位８ビットでシフト処理を行
い、最下位ビットは”１”とする。前記以外の場合、部
分剰余に下位８ビットでシフト処理を行い、最下位ビッ
トは”０”とする。いずれの場合も、ビット７の値は失
われる。上位８ビットに剰余、下位８ビットに商が得ら
れる。かかる結果がφ＃に同期してＷＢを経由して、Ｒ
ｄにライトされる。At T13, a determination similar to the above is made, and if the previous carry is "1" or if the upper 8 bits of the partial remainder is greater than or equal to the divisor, the divisor is subtracted from the upper 8 bits of the partial remainder. , The lower 8 bits are shifted, and the least significant bit is set to "1". In cases other than the above, the partial remainder is subjected to shift processing with the lower 8 bits, and the least significant bit is set to "0". In either case, the value of bit 7 is lost. The remainder is obtained in the upper 8 bits and the quotient is obtained in the lower 8 bits. This result is synchronized with φ #, passes through WB, and
Write to d.
【０２４５】符号付きの場合は、Ｔ１４で符号処理を行
う。また、ワードサイズの場合は、部分除算処理が８回
追加される。In the case of a code, the code processing is performed at T14. In the case of word size, partial division processing is added eight times.
【０２４６】図２８に、ＡＬＵ２６の概略ブロック図を
示す。ＡＬＵ２６は、算術論理演算回路７６と、選択回
路７７、シフト回路７８、制御回路７９から構成され
る。乗除算に直接関係のない部分は省略している。FIG. 28 shows a schematic block diagram of the ALU 26. The ALU 26 includes an arithmetic logic operation circuit 76, a selection circuit 77, a shift circuit 78, and a control circuit 79. Parts not directly related to multiplication and division are omitted.
【０２４７】算術論理演算回路７６は、ＧＢとＤＢの内
容を入力して、加算、減算、論理積、論理和、排他的論
理和などの演算を行い、結果を出力する。選択回路７７
は、算術論理演算回路の出力と、ＧＢの内容を入力し
て、いずれかを選択して出力する。シフト回路７８は、
選択回路７７の出力を入力して、シフト処理を行う。The arithmetic logic operation circuit 76 inputs the contents of GB and DB, performs addition, subtraction, logical product, logical sum, exclusive OR, etc., and outputs the result. Selection circuit 77
Inputs the output of the arithmetic logic operation circuit and the contents of GB, selects one and outputs it. The shift circuit 78 is
The output of the selection circuit 77 is input and shift processing is performed.
【０２４８】選択回路７７、シフト回路７８は制御回路
７９によって制御される。制御回路７９は、ＣＯＮＴ２
２の与える制御信号と算術論理演算回路７６とシフト回
路７８の出力によって、選択回路７７の選択とシフト回
路７８のシフト入力を制御する。制御回路７９が、前記
の部分乗算、部分除算の判定を行う。条件が成立してい
れば、算術論理演算回路７６の出力を選択し、除算の場
合、１をシフト回路に入力する。条件が不成立であれ
ば、ＧＢの入力を選択し、除算の場合、０をシフト回路
に入力する。乗算の場合のシフト回路の入力は、０とさ
れる。The selection circuit 77 and the shift circuit 78 are controlled by the control circuit 79. The control circuit 79 is CONT2
The selection of the selection circuit 77 and the shift input of the shift circuit 78 are controlled by the control signal given by 2 and the outputs of the arithmetic logic operation circuit 76 and the shift circuit 78. The control circuit 79 determines the above-mentioned partial multiplication and partial division. If the condition is satisfied, the output of the arithmetic logic operation circuit 76 is selected, and in the case of division, 1 is input to the shift circuit. If the condition is not satisfied, the input of GB is selected, and in the case of division, 0 is input to the shift circuit. The input of the shift circuit in the case of multiplication is set to 0.
【０２４９】除算の部分除算と乗算の部分乗算の処理の
シーケンス、及びＡＬＵ２６の回路構成を共通化する。
除算と乗算を共通化して、ＣＯＮＴ２２の論理規模を縮
小できる。The processing sequence of partial division of division and partial multiplication of multiplication and the circuit configuration of the ALU 26 are made common.
The logical scale of the CONT 22 can be reduced by sharing division and multiplication.
【０２５０】これにより、乗算器を持たないＣＰＵを容
易に提供することができる。乗算器を持つＣＰＵにおい
て不必要な乗算器を用いない乗算の論理を除算と共通化
して、論理規模の増加を最低限にすることができる。This makes it possible to easily provide a CPU having no multiplier. In a CPU having a multiplier, the multiplication logic that does not use an unnecessary multiplier can be shared with division, and the increase in logic scale can be minimized.
【０２５１】また、ＣＰＵＳによって、乗算器を用いな
い選択を可能にすることによって、テスト性を向上する
ことができる。テスト時に、乗算器を用いるか用いない
かを選択することに両方の論理をテストの対象にするこ
とができる。Further, the testability can be improved by allowing the selection without using the multiplier by the CPUS. At the time of testing, both logics can be tested by choosing whether to use the multiplier or not.
【０２５２】複数命令の待避／復帰命令の命令コードは
表１６の通りである。Table 16 shows the instruction code of the save / restore instruction of a plurality of instructions.
【０２５３】最初に使用するレジスタ番号が、命令コー
ド中に指定される。例えば、昭和５年３月（株）日立製
作所発行『Ｈ８／５００シリーズプログラミングマニュ
アル』に記載の複数命令の待避／復帰命令のように任意
のレジスタの組合わせを指定するのではなく、連続した
レジスタ番号の固定の組合わせとし、２、３、４本の固
定の組合わせとしている。命令コードも、レジスタ本数
に応じて３種類を用意している。The register number used first is specified in the instruction code. For example, instead of designating an arbitrary register combination like the multiple instruction save / restore instruction described in "H8 / 500 Series Programming Manual" issued by Hitachi, Ltd. in March 1952, it is not necessary to specify consecutive register A fixed combination of numbers is used, and a fixed combination of 2, 3, and 4 is used. Three types of instruction codes are prepared according to the number of registers.
【０２５４】複数命令の待避命令は、待避するレジスタ
の本数に対応して、 ＳＴＭ（ＥＲｌ−ＥＲｌ＋１），＠−ＳＰ ＳＴＭ（ＥＲｍ−ＥＲｍ＋２），＠−ＳＰ ＳＴＭ（ＥＲｎ−ＥＲｎ＋３），＠−ＳＰ の３種類を有する。ｌ＝０、２、４、６であり、ｍ、ｎ
＝０、４である。指定した汎用レジスタをスタックに待
避する。例えば、ＥＲ０とＥＲ１をスタックに待避する
場合は、 ＳＴＭ（ＥＲ０−ＥＲ１），＠−ＳＰ を用いる。ＥＲ０、ＥＲ１の順番でスタックにライトさ
れ、スタックポインタ（ＥＲ７）は＋８される。命令コ
ード中のレジスタ指定部は、最初に待避されるレジスタ
番号にしてある。The saving instruction of a plurality of instructions corresponds to the number of registers to be saved, STM (ER1-ERl + 1), @-SP STM (ERm-ERm + 2), @-SP STM (ERn-ERn + 3), @-SP. There are three types. l = 0, 2, 4, 6, and m, n
= 0 and 4. Save the specified general-purpose register on the stack. For example, when saving ER0 and ER1 on the stack, STM (ER0-ER1), @ -SP is used. The stack pointer (ER7) is incremented by 8 by writing to the stack in the order of ER0 and ER1. The register designation part in the instruction code is the register number saved first.
【０２５５】図２９、３０に複数レジスタの待避命令の
実行シーケンスを示す。例えば、ＳＴＭ．Ｌ ＥＲ０−
ＥＲ１，＠−ＳＰなどの２本の汎用レジスタを待避する
例である。レジスタ指定フィールドはＢ’０００である
（Ｂ’は２進数を示す）。29 and 30 show the execution sequence of the save instruction of a plurality of registers. For example, STM. L ER0-
This is an example of saving two general-purpose registers such as ER1 and @ -SP. The register designation field is B'000 (B 'indicates a binary number).
【０２５６】前記同様に、Ｔ２から除算命令の実行が開
始される。特に制限はされないものの、命令コードの第
１ワードはプリフィックスコードであり、次の命令コー
ドの動作を指定し、ＰＣをインクリメントするほかの動
作は行わない。Similarly to the above, the execution of the division instruction is started from T2. Although not particularly limited, the first word of the instruction code is a prefix code, specifies the operation of the next instruction code, and does not perform other operations of incrementing the PC.
【０２５７】第２ワードの命令コードは、ＰＵＳＨ命令
と共通にされる。The instruction code of the second word is shared with the PUSH instruction.
【０２５８】Ｔ４のφで、ＳＰの内容をＧＢに読み出
し、ＡＬＵ２６に入力する。ＡＬＵ２６では−４の演算
を行う。なお、前記の通り、実行前のＳＰはスタックの
先頭アドレスを示しているとする。At φ of T4, the contents of SP are read into GB and input to ALU 26. The ALU 26 calculates -4. As described above, the SP before execution indicates the top address of the stack.
【０２５９】Ｔ４のφ＃で演算結果がＷＢとＧＢに出力
される。ＷＢからＳＰに書き込まれ、ＧＢからＭＡＢ３
３に格納される。ＭＡＢ３３の内容がＩＡＢに出力され
る。また、第１の制御信号ＢとＲＳＥＬ２（＝Ｂ’００
０）とによって、待避されるレジスタが選択され、レジ
スタ制御信号Ｂが生成される。At φ # of T4, the operation result is output to WB and GB. Written from WB to SP, GB to MAB3
3 is stored. The contents of MAB 33 are output to IAB. Further, the first control signal B and RSEL2 (= B'00
0), the register to be saved is selected, and the register control signal B is generated.
【０２６０】Ｔ５のφで、選択されたレジスタ（ＥＲ
０）の内容がＤＢ経由で、ＤＢＷ２４に転送される。At φ of T5, the selected register (ER
The contents of 0) are transferred to the DBW 24 via the DB.
【０２６１】Ｔ５のφ＃で、転送されたデータ（ＥＲ０
の内容）の上位１６ビット（Ｅレジスタの内容）が内部
データバスに出力される。また、ＭＡＢ３３のインクリ
メント機能によって、ＩＡＢの出力値を＋２とする。At φ # of T5, the transferred data (ER0
Upper 16 bits (contents of E) (contents of E register) are output to the internal data bus. Further, the output value of IAB is set to +2 by the increment function of MAB33.
【０２６２】Ｔ６のφで、更に、ＳＰの内容をＧＢに読
み出し、ＡＬＵ２６に入力する。ＡＬＵ２６では−４の
演算を行う。At φ of T6, the contents of SP are further read to GB and input to ALU 26. The ALU 26 calculates -4.
【０２６３】Ｔ６のφ＃で、ＤＢＷ２４に転送されたデ
ータの下位１６ビット（Ｒレジスタの内容）が内部デー
タバスに出力される。ＡＬＵ２６の演算結果がＷＢとＧ
Ｂに出力される。ＷＢからＳＰに書き込まれ、ＧＢから
ＭＡＢに格納される。ＭＡＢ３３の内容がＩＡＢに出力
される。また、第２の制御信号ＢによってＲＳＥＬのビ
ット０が反転される。第１の制御信号とＲＳＥＬ２（＝
Ｂ’００１）とによって、待避されるレジスタが選択さ
れ、レジスタ制御信号Ｂが生成される。At φ # of T6, the lower 16 bits of the data transferred to DBW 24 (contents of R register) are output to the internal data bus. The calculation result of the ALU 26 is WB and G
Output to B. Written from WB to SP and stored from GB to MAB. The contents of MAB 33 are output to IAB. Further, the second control signal B inverts bit 0 of RSEL. The first control signal and RSEL2 (=
B'001) selects the register to be saved, and the register control signal B is generated.
【０２６４】Ｔ７のφで、選択されたレジスタ（ＥＲ
１）の内容がＤＢ経由で、ＤＢＷ２４に転送される。At φ of T7, the selected register (ER
The contents of 1) are transferred to the DBW 24 via the DB.
【０２６５】Ｔ７のφ＃で、転送されたデータ（ＥＲ１
の内容）の上位１６ビット（Ｅレジスタの内容）が内部
データバスに出力される。また、ＭＡＢ３３のインクリ
メント機能によって、ＩＡＢの出力値を＋２とする。At φ # of T7, the transferred data (ER1
Upper 16 bits (contents of E) (contents of E register) are output to the internal data bus. Further, the output value of IAB is set to +2 by the increment function of MAB33.
【０２６６】Ｔ８のφ＃で、ＤＢＷ２４に転送されたデ
ータの下位１６ビット（Ｒレジスタの内容）が内部デー
タバスに出力される。At φ # of T8, the lower 16 bits (contents of the R register) of the data transferred to DBW 24 are output to the internal data bus.
【０２６７】Ｔ８のφ＃以降で、前記同様に、次の次の
命令の読み出しと、ＰＣ３０のインクリメント（＋２）
を行う。After φ # of T8, the next next instruction is read and the PC 30 is incremented (+2) in the same manner as above.
I do.
【０２６８】レジスタ３本を指定した場合は、実行ステ
ート数が２ステート長くなり、ＳＰのデクリメント（−
４）と、ＲＳＥＬのビット１が反転される。ＲＳＥＬ
は、レジスタ指定フィールドが０００の場合、０１０と
され、汎用レジスタＥＲ２が選択される。ライト動作が
２回行われる。When three registers are designated, the number of execution states becomes two states longer, and the SP decrement (-
4), bit 1 of RSEL is inverted. RSEL
Is 010 when the register designation field is 000, and the general register ER2 is selected. The write operation is performed twice.
【０２６９】レジスタ４本を指定した場合は、更に、実
行ステート数が２ステート長くなり、ＳＰのデクリメン
ト（−４）と、ＲＳＥＬのビット１とビット０が反転さ
れる。ＲＳＥＬは、レジスタ指定フィールドが０００の
場合、０１１とされ、汎用レジスタＥＲ２３が選択され
る。ライト動作が２回行われる。When four registers are designated, the number of execution states is further increased by two states, and the SP decrement (-4) and RSEL bit 1 and bit 0 are inverted. When the register designation field is 000, RSEL is set to 011 and the general-purpose register ER23 is selected. The write operation is performed twice.
【０２７０】レジスタ番号の下位ビットが固定であるの
で、これを命令処理の実行に従って、変更させることが
容易である。例えば、２本のレジスタを待避する場合、
命令コード上のレジスタ指定フィールドの下位ビットは
０であるので、１回めのレジスタ指定は、レジスタ指定
フィールドの値に従い、２回のレジスタ指定は、ＣＯＮ
Ｔ２２の制御に従って、レジスタ指定フィールドの下位
１ビットを１に変更して、行うようにする。Since the lower bit of the register number is fixed, it is easy to change it according to the execution of instruction processing. For example, when saving two registers,
Since the lower bit of the register designation field on the instruction code is 0, the first register designation follows the value of the register designation field and the second register designation is CON.
Under the control of T22, the lower 1 bit of the register designation field is changed to 1 so as to be performed.
【０２７１】一方、ＰＵＳＨ命令はレジスタ１本の待避
であり、前記の２回目の待避動作を行わないようにさ
れ、実行動作の共通化を図っている。On the other hand, the PUSH instruction saves one register, and the second save operation is not performed so that the execution operation is shared.
【０２７２】図３１、３２に複数レジスタの復帰命令の
実行シーケンスを示す。例えば、ＬＤＭ．Ｌ ＠ＥＲ７
＋，ＥＲ０−ＥＲ１などの２本の汎用レジスタを待避す
る例である。レジスタ指定フィールドは００１である。31 and 32 show an execution sequence of a restore instruction for a plurality of registers. For example, LDM. L @ ER7
In this example, two general-purpose registers such as + and ER0-ER1 are saved. The register designation field is 001.
【０２７３】図３３、３４に、ＲＳＥＬ２入力制御回路
の具体的な構成、およびその動作説明を示す。この制御
回路は、アンド回路７５Ａ、７５Ｂ、オア回路８０Ａ、
８０Ｂから構成される。33 and 34 show a specific structure of the RSEL2 input control circuit and an explanation of its operation. This control circuit includes AND circuits 75A and 75B, an OR circuit 80A,
It is composed of 80B.
【０２７４】ビット２には、オペコードのレジスタ指定
フィールドのビット２がそのまま入力される。ビット
１、０には、オアゲートとアンドゲートを介して入力さ
れる。オアゲートの他方の入力はＳＴＭ制御信号１、０
であり、アンドゲートの他方の入力はＬＤＭ制御信号
１、０の反転とされる。ＳＴＭ制御信号１、０およびＬ
ＤＭ制御信号１、０は、ＣＯＮＴ２２の出力である制御
信号Ｂに含まれる。Bit 2 of the register designation field of the operation code is directly input to bit 2. Bits 1 and 0 are input via an OR gate and an AND gate. The other input of the OR gate is the STM control signal 1, 0
The other input of the AND gate is the inversion of the LDM control signals 1 and 0. STM control signals 1, 0 and L
The DM control signals 1 and 0 are included in the control signal B which is the output of the CONT 22.
【０２７５】ＳＴＭ制御信号が活性状態になると、当該
ＲＳＥＬビットは１になる。また、ＬＤＭ制御信号が活
性状態になると、当該ＲＳＥＬビットは０になる。ＳＴ
Ｍ、ＬＤＭ命令と指定したレジスタ本数に従って、ＳＴ
Ｍ制御信号、ＬＤＭ制御信号が生成される。When the STM control signal becomes active, the RSEL bit becomes 1. When the LDM control signal becomes active, the RSEL bit becomes 0. ST
ST according to the M and LDM instructions and the specified number of registers
The M control signal and the LDM control signal are generated.
【０２７６】これにより、レジスタ選択回路をそのほか
の命令と共通化することができる。共通化によって、物
理的規模の増加を抑止できる。As a result, the register selection circuit can be shared with other instructions. The commonality can prevent an increase in physical scale.
【０２７７】図３５、３６に、Ｃ言語で書かれた関数
と、これをＣＰＵの命令に変換したリストの概略を示
す。このリストには、オフセット（相対アドレス）、命
令コード、Ｃラベル、Ｃソース及びアセンブラ命令の各
項目が示されている。35 and 36 show the outline of a function written in the C language and a list obtained by converting the function into a CPU instruction. Each item of offset (relative address), instruction code, C label, C source, and assembler instruction is shown in this list.
【０２７８】Ｃ言語からＣＰＵの命令へのコンパイルに
ついては、例えば、平成４年９月（株）日立製作所発行
『Ｈ８／３００シリーズＣコンパイラ』に記載されてい
る。引数を汎用レジスタＥＲ０、ＥＲ１に設定しておく
ことができる。Compiling from C language to CPU instructions is described in, for example, "H8 / 300 series C compiler" issued by Hitachi, Ltd. in September 1992. The argument can be set in the general-purpose registers ER0 and ER1.
【０２７９】関数Ｐｒｏｃ１では、引数をレジスタ渡し
とし、これをＥＲ０に割り当てている。関数内の処理
で、ＥＲ２、３、４、６を使用するため、関数処理の先
頭で、 ＳＴＭ （ＥＲ２−ＥＲ３），＠−ＳＰ ＳＴＭ （ＥＲ４−ＥＲ６），＠−ＳＰ を実行して、関数の最後で、 ＬＤＭ ＠ＳＰ＋，（ＥＲ４−ＥＲ６） ＬＤＭ ＠ＳＰ＋，（ＥＲ２−ＥＲ３） を実行して、サブルーチンからリターン（ＲＴＳ）して
いる。In the function Proc1, the argument is passed by register and is assigned to ER0. Since ER2, 3, 4, and 6 are used in the processing within the function, STM (ER2-ER3), @ -SP STM (ER4-ER6), @ -SP is executed at the beginning of the function processing, and the function At the end of, the LDM @ SP +, (ER4-ER6) LDM @ SP +, (ER2-ER3) is executed, and the subroutine returns (RTS).
【０２８０】ＥＲ０、ＥＲ１は引数領域のため、関数内
では使用せず、内容の待避／復帰も行わない。Since ER0 and ER1 are argument areas, they are not used in the function and the contents are not saved / restored.
【０２８１】また、この関数内で呼び出される関数Ｐｒ
ｏｃ３は、引数をレジスタ渡しとし、これをＥＲ０に割
り当てている。関数内の処理で、ＥＲ５を使用するた
め、関数処理の先頭で、１レジスタの待避 ＰＵＳＨ．Ｌ ＥＲ５ を実行して、関数の最後で、 ＰＯＰ．Ｌ ＥＲ５ を実行して、サブルーチンからリターン（ＲＴＳ）して
いる。Also, the function Pr called in this function
In oc3, the argument is passed by register and is assigned to ER0. Since ER5 is used in the processing within the function, the saving of one register PUSH. Run L ER5 and at the end of the function, POP. L ER5 is executed and the subroutine returns (RTS).
【０２８２】スタックポインタはＥＲ７と兼用であるか
ら、ＥＲ７を待避／復帰することは意味がない。従っ
て、タスク切替えを行う場合に使用可能なすべてのレジ
スタを待避する場合には、 ＳＴＭ ＠ＳＰ＋，（ＥＲ０−ＥＲ３） ＳＴＭ ＠ＳＰ＋，（ＥＲ４−ＥＲ６） の２命令を用いる。ＥＲ０からＥＲ６の順番でスタック
に待避される。同様に、復帰する場合には、 ＬＤＭ ＠ＳＰ＋，（ＥＲ４−ＥＲ６） ＬＤＭ ＠ＳＰ＋，（ＥＲ０−ＥＲ３） の２命令を用いる。ＥＲ６からＥＲ０の順番でスタック
から復帰される。Since the stack pointer is also used as ER7, it is meaningless to save / restore ER7. Therefore, in order to save all the registers that can be used when task switching is performed, two instructions of STM @ SP +, (ER0-ER3) STM @ SP +, (ER4-ER6) are used. It is saved on the stack in the order of ER0 to ER6. Similarly, when returning, two instructions of LDM @ SP +, (ER4-ER6) LDM @ SP +, (ER0-ER3) are used. The stack is restored in the order of ER6 to ER0.
【０２８３】前記のように任意の組合わせを指定できな
いが、予め、レジスタの割当てを行っておくことによ
り、実質的な制約にはなりにくい。７本のレジスタを待
避／復帰する場合に２命令を用いることになるが、全体
的な実行ステート数やプログラム容量に対しては影響が
小さい。少なくとも、１本のレジスタずつの待避／復帰
命令を用いるより効果がある。後者の場合、４バイト×
７、５ステート×７であるのに対して、前者では、４バ
イト×２、９＋１１ステートで実行できる。少なくと
も、命令リードのためのリードサイクルや、アドレス計
算のための内部動作の分を短縮して、高速化を図ること
ができる。As described above, an arbitrary combination cannot be specified, but by allocating registers in advance, it is difficult to become a substantial restriction. Two instructions are used to save / restore the seven registers, but this has little effect on the total number of execution states and program capacity. At least, it is more effective than using the save / restore instruction for each register. In the latter case, 4 bytes x
In the former case, execution is possible in 4 bytes × 2, 9 + 11 states, while it is 7,5 states × 7. At least, the read cycle for the instruction read and the internal operation for the address calculation can be shortened to increase the speed.
【０２８４】前記Ｃ言語で書かれたプログラムのよう
に、関数乃至サブルーチンを多く用いるプログラムの高
速化を実現することができる。It is possible to speed up a program that uses many functions or subroutines, such as a program written in the C language.
【０２８５】また、上記のような関数乃至サブルーチン
の場合のほかに、割り込み処理ルーチンにおいても、同
様のレジスタの待避／復帰を行う必要がある。マイクロ
コンピュータが機器制御などを行う場合には、割り込み
処理については、割り込みのイベントが発生してから、
実際の割り込み処理を実行するまでの時間を短縮するこ
とによって、リアルタイム制御性を向上することができ
る。複数レジスタの待避を高速に実行可能にすることに
より、かかるリアルタイム制御性の向上に効果がある。In addition to the functions and subroutines as described above, it is necessary to save / restore the registers in the interrupt processing routine as well. When the microcomputer performs device control etc., regarding interrupt processing, after the event of the interrupt occurs,
Real-time controllability can be improved by shortening the time until the actual interrupt processing is executed. By making it possible to save multiple registers at high speed, it is effective to improve such real-time controllability.
【０２８６】また、固定の組合わせにし、各命令の実行
ステート数を固定にすることにより、内部の条件分岐を
行うことをなくし、内部論理を簡潔にし、論理規模を縮
小できる。マイクロプログラムによらず、ワイアードロ
ジックなどでも容易に実現できる。マイクロプログラム
によらず、ワイアードロジックなどとすることにより、
論理回路の高速化に寄与することができる。特に、Ｃ言
語など関数乃至サブルーチンを多く用いるプログラムを
高速に実行することができる。By using a fixed combination and fixing the number of execution states of each instruction, it is possible to eliminate internal conditional branching, simplify the internal logic, and reduce the logic scale. It can be easily realized by wired logic or the like without depending on the microprogram. By using wired logic etc. regardless of the micro program,
This can contribute to speeding up of the logic circuit. In particular, a program that uses many functions or subroutines such as C language can be executed at high speed.
【０２８７】図３７、３８に、割込み例外処理のシーケ
ンスを示す。37 and 38 show the sequence of interrupt exception handling.
【０２８８】図３９に、例外処理の状態遷移図を示す。FIG. 39 shows a state transition diagram of exception handling.
【０２８９】前記同様に、Ｔ２から割り込み例外処理の
実行が開始される。プリフェッチした命令はキャンセル
され、図示されない割り込み要求信号に呼応して、ＣＯ
ＮＴ２２の入力が切り替えられる。Similarly to the above, the execution of the interrupt exception handling is started from T2. The prefetched instruction is canceled, and in response to an interrupt request signal (not shown), the CO
The input of NT22 is switched.
【０２９０】ステップ１の動作として、ＰＣ３０のデク
リメントを行う。Ｔ２のφ＃で、ＰＣ３０の内容を読み
出して、ＧＢ経由で、ＩＮＣ２７でデクリメント（−
４）を行う。これはプリフェッチをキャンセルしたこと
に対応して、待避すべきＰＣ３０の値を算出する。As an operation of step 1, the PC 30 is decremented. The content of the PC 30 is read at φ # of T2, and the decrement (-
Perform 4). This calculates the value of the PC 30 to be saved in response to the cancellation of the prefetch.
【０２９１】Ｔ３のφで、デクリメントした結果を、Ｗ
Ｂ経由で一旦ＰＣ３０に格納する。The result of decrementing with φ of T3 is W
It is temporarily stored in the PC 30 via B.
【０２９２】ステップ２で、ＳＰをデクリメントし、こ
の内容をアドレスとして、ＰＣ３０の内容をデータとし
て、ライト動作を行う。即ち、Ｔ３のφで、同時に、Ｓ
Ｐの内容を読み出して、ＧＢ経由でＡＬＵ２６でデクリ
メント（−２）を行う。At step 2, SP is decremented, and the write operation is performed with the contents as the address and the contents of the PC 30 as the data. That is, at φ of T3, at the same time, S
The contents of P are read out, and the ALU 26 decrements (-2) via GB.
【０２９３】Ｔ３のφ＃で、デクリメントした結果を、
ＷＢ経由でＳＰに格納するとともに、ＧＢ経由でＭＡＢ
３３に転送し、ＩＡＢに出力させる。The result of decrementing with φ # of T3 is
Store in SP via WB and MAB via GB
33, and output to IAB.
【０２９４】Ｔ４のφで、ＰＣ３０の内容をＤＢ経由で
ＤＢＷ２４に転送する。ＤＢＷ２４の内容は、Ｔ４のφ
＃から、内部データバスに出力される。At φ of T4, the contents of the PC 30 are transferred to the DBW 24 via the DB. The content of DBW24 is T4 φ
Output from # to the internal data bus.
【０２９５】ステップ３で、ＳＰをデクリメントし、こ
の内容をアドレスとして、ＰＣ３０の上位８ビットとＣ
ＣＲ３１の内容をデータとして、ライト動作を行う。In step 3, SP is decremented, and the contents are used as an address and the upper 8 bits of the PC 30 and C
A write operation is performed using the contents of CR31 as data.
【０２９６】Ｔ４のφで、同時に、ＳＰの内容を読み出
して、ＧＢ経由でＡＬＵ２６でデクリメント（−２）を
行う。At φ of T4, at the same time, the contents of SP are read out, and the ALU 26 decrements (-2) via GB.
【０２９７】Ｔ４のφ＃で、デクリメントした結果を、
ＷＢ経由でＳＰに格納するとともに、ＧＢ経由でＭＡＢ
３３に転送し、ＩＡＢに出力させる。ＤＢＷ２４に保持
したＰＣ３０の内容下位１６ビットを内部データバスに
出力する。The result of decrementing with φ # of T4 is
Store in SP via WB and MAB via GB
33, and output to IAB. The lower 16 bits of the contents of the PC 30 held in the DBW 24 are output to the internal data bus.
【０２９８】Ｔ５のφで、ＣＣＲ３１の内容をＤＢ経由
でＤＢＷ２４に転送する。Ｔ４で格納したＰＣ３０の上
位８ビットは保持される。ＤＢＷ２４の内容は、Ｔ５の
φ＃から、内部データバスに出力される。At φ of T5, the contents of CCR 31 are transferred to DBW 24 via DB. The upper 8 bits of the PC 30 stored at T4 are retained. The content of DBW24 is output to the internal data bus from φ # of T5.
【０２９９】ＩＮＴＭ１信号が非活性状態であれば、ス
テップ４に遷移する。ＩＮＴＭ１信号が活性状態であれ
ば、ステップ１２に遷移し、ＳＰをデクリメントし、こ
の内容をアドレスとして、ＥＸＲの内容をデータとし
て、ライト動作を行う。If the INTM1 signal is in the inactive state, the process proceeds to step 4. If the INTM1 signal is in the active state, the process proceeds to step 12, the SP is decremented, and the write operation is performed by using the contents as an address and the contents of EXR as data.
【０３００】Ｔ５のφで、ＳＰの内容を読み出して、Ｇ
Ｂ経由でＡＬＵ２７でデクリメント（−２）を行う。At φ of T5, the contents of SP are read and G
Decrement (-2) with ALU 27 via B.
【０３０１】Ｔ５のφ＃で、デクリメントした結果を、
ＷＢ経由でＳＰに格納する。The result of decrementing with φ # of T5 is
Store in SP via WB.
【０３０２】Ｔ６のφで、ＥＸＲの内容をＤＢ経由でＤ
ＢＷ２４に転送する。Ｔ６のφ＃から、内部データバス
に出力される。At φ of T6, the content of EXR is D via DB
Transfer to BW24. Output from φ # of T6 to the internal data bus.
【０３０３】ステップ４で、ベクタアドレスの内容をリ
ードする。At step 4, the contents of the vector address are read.
【０３０４】Ｔ５のφ＃で、同時に、ＶＡＧの内容をＧ
Ｂ経由でＭＡＢ３３に転送し、ＩＡＢに出力させる。Ｖ
ＡＧには、図示されない、割り込みコントローラから与
えられるベクタ番号に基づいて、ベクタアドレスを生成
する。At φ # of T5, the contents of VAG are simultaneously changed to G
It transfers to MAB33 via B and makes it output to IAB. V
A vector address is generated in the AG based on a vector number given by an interrupt controller (not shown).
【０３０５】ステップ５で、ベクタアドレスのリード動
作の終了を待つ。At step 5, the completion of the read operation of the vector address is awaited.
【０３０６】ステップ６で、ＤＢＲ２５に格納した、ベ
クタアドレスの内容をアドレスとして、命令のリードを
行う。ＤＢＲ２５の内容をインクリメントし、ＰＣ３０
に格納する。At step 6, the instruction is read using the contents of the vector address stored in the DBR 25 as an address. PC30 increments the contents of DBR25
To be stored.
【０３０７】Ｔ８のφ＃で、ＤＢＲ２５に格納したベク
タアドレスのリード内容（分岐先の先頭アドレス）をＧ
Ｂ経由で、ＭＡＢ３３に転送し、ＩＡＢに出力させ、Ａ
ＬＵ２６でインクリメント（＋２）する。At φ # of T8, the read contents of the vector address (the start address of the branch destination) stored in the DBR 25 are set to G
Transfer to MAB33 via B and let it output to IAB.
The LU 26 increments (+2).
【０３０８】Ｔ９のφで、インクリメントした結果を、
ＷＢ経由でＰＣ３０に格納する。The result of incrementing φ of T9 is
Stored in PC 30 via WB.
【０３０９】ステップ７で、ＰＣ３０の内容をアドレス
として、命令のリードを行い、ＰＣ３０のインクリメン
トを行う。At step 7, the instruction is read by using the content of the PC 30 as an address and the PC 30 is incremented.
【０３１０】Ｔ９のφ＃で、ＰＣ３０の内容（分岐先の
先頭アドレス）をＧＢ経由で、ＭＡＢ３３に転送し、Ｉ
ＡＢに出力させ、ＡＬＵ２６でインクリメント（＋２）
する。リードした命令をＩＲ２１に格納する。At φ # of T9, the contents of the PC 30 (head address of branch destination) are transferred to the MAB 33 via GB, and I
Output to AB and increment by ALU26 (+2)
To do. The read instruction is stored in IR21.
【０３１１】Ｔ１０のφで、インクリメントした結果
を、ＷＢ経由でＰＣ３０に格納する。The result of incrementing by φ of T10 is stored in the PC 30 via the WB.
【０３１２】次の命令の実行を開始させる。Initiate execution of the next instruction.
【０３１３】制御信号ＩＮＴＭ１に従って、ステップ１
２を行うか、行わないかが選択され、スタックを２回行
うか、３回行うかが選択される。スタックを２回行う場
合には、ＰＣとＣＣＲ３１のみが待避される。ＳＰは−
４となる。上記Ｔ５の動作に相当する部分（ステップ１
２）が実行されない。３回行う場合には、ＰＣ３０とＣ
ＣＲ３１及びＥＸＲが待避される。ＳＰは−６となる。Step 1 according to the control signal INTM1
2 is selected or not selected, and stacking is performed twice or three times. When stacking twice, only the PC and CCR 31 are saved. SP is-
It becomes 4. The part corresponding to the above T5 operation (step 1
2) is not executed. PC30 and C when performing three times
CR31 and EXR are saved. SP becomes -6.
【０３１４】なお、ステップ１単位の動作が複数ステー
トにまたがっているのは、１つのＣＯＮＴ２２の入力に
対応して、複数の異なるタイミングの制御信号Ａ、Ｂ、
Ｃ及びレジスタ選択信号Ａ、Ｂ、Ｃが生成されるのに対
応する。The operation in units of step 1 spans a plurality of states because a plurality of control signals A and B at different timings are provided corresponding to the input of one CONT 22.
Corresponds to C and register select signals A, B, C being generated.
【０３１５】図４０、４１に、例外処理後のスタックの
状態を示す。図４１はノーマルモードを示し、図４２は
アドバンストモードを示している。40 and 41 show the state of the stack after exception processing. 41 shows the normal mode, and FIG. 42 shows the advanced mode.
【０３１６】図４２に、ＲＴＥ命令の実行シーケンスを
示す。FIG. 42 shows the execution sequence of the RTE instruction.
【０３１７】図４３に、例外処理の状態遷移図を示す。FIG. 43 shows a state transition diagram of exception handling.
【０３１８】前記同様に、Ｔ２からＲＴＥ命令の実行が
開始される。Similarly to the above, the execution of the RTE instruction is started from T2.
【０３１９】ステップ１の動作として、ＳＰの内容をア
ドレスとして、スタックのリードを行う。Ｔ２のφ＃
で、ＳＰの内容を読み出して、ＧＢ経由で、ＭＡＢ３３
に転送し、ＩＡＢに出力させる。As the operation of step 1, the stack is read by using the contents of SP as an address. Φ of T2
Then, the contents of SP are read and MAB33 is sent via GB.
And output to IAB.
【０３２０】Ｔ３のφで、ＳＰの内容を読み出して、Ｇ
Ｂ経由で、ＡＬＵ２７でインクリメント（＋２）する。
ＩＡＢのアドレスでスタックをリードする。Ｔ３のφ＃
で、リードした内容をＤＢＲ２５に格納する。At φ of T3, the contents of SP are read and G
Via B, the ALU 27 increments (+2).
Read the stack at the IAB address. Φ # of T3
Then, the read content is stored in the DBR 25.
【０３２１】ＩＮＴＭ１信号が非活性状態であれば、ス
テップ２に遷移する。ＩＮＴＭ１信号が活性状態であれ
ば、ステップ１０に遷移し、リードした結果をＥＸＲに
格納する。ＳＰをインクリメントし、この内容でリード
を行う。If the INTM1 signal is in the inactive state, the process proceeds to step 2. If the INTM1 signal is active, the process proceeds to step 10 and the read result is stored in EXR. SP is incremented, and the contents are read.
【０３２２】Ｔ３のφ＃で、同時に、インクリメントし
た結果を、ＷＢ経由でＳＰに格納する。また、ＧＢを経
由して、ＭＡＢ３３に転送し、ＩＡＢに出力させる。At φ # of T3, at the same time, the incremented result is stored in SP via WB. In addition, the data is transferred to the MAB 33 via the GB and is output to the IAB.
【０３２３】Ｔ４のφで、ＤＢＲ２５の内容をＧＢに読
み出し、これをＡＬＵ２７に入力する。Ｔ４のφ＃で、
ＡＬＵ２７はＧＢから入力した内容をそのまま、ＷＢに
出力し、ＥＸＲに格納する。At φ of T4, the content of DBR25 is read out to GB and this is input to ALU27. With φ # of T4,
The ALU 27 outputs the content input from the GB as it is to the WB and stores it in EXR.
【０３２４】ステップ２で、リードした結果をＣＣＲ３
１に格納する。ＭＡＢ３３に格納した内容を、ＭＡＢ３
３でインクリメントさせる。この内容でリードを行う。
なお、ＭＡＢ３３のインクリメント機能は、特開平４−
３３３１５３号公報などに記載されている。In step 2, the read result is CCR3
Store in 1. The contents stored in MAB33 are changed to MAB3
Increment by 3. Read with this content.
The increment function of the MAB 33 is disclosed in
It is described in Japanese Patent No. 333153 and the like.
【０３２５】Ｔ５のφで、ＤＢＲ２５の内容をＧＢに読
み出し、これをＡＬＵ２７に入力する。Ｔ５のφ＃で、
ＡＬＵ２７はＧＢから入力した内容をそのまま、ＷＢに
出力し、ＣＣＲ３１に格納する。At φ of T5, the content of DBR25 is read out to GB, and this is input to ALU27. With φ # of T5,
The ALU 27 outputs the content input from the GB as it is to the WB and stores it in the CCR 31.
【０３２６】ステップ３で、ＳＰの内容をインクリメン
ト（＋４）する。At step 3, the contents of SP are incremented (+4).
【０３２７】Ｔ６のφで、ＳＰの内容を読み出して、Ｇ
Ｂ経由で、ＡＬＵ２６でインクリメント（＋４）する。At φ of T6, the contents of SP are read and G
Via B, the ALU 26 increments (+4).
【０３２８】Ｔ６のφ＃で、インクリメントした結果
を、ＷＢ経由でＳＰに格納する。The result of incrementing with φ # of T6 is stored in SP via WB.
【０３２９】ステップ４で、ＤＢＲ２５に格納した、ス
タックから復帰したＰＣ３０の内容をアドレスとして、
命令のリードを行う。ＤＢＲ２５の内容をインクリメン
トし、ＰＣ３０に格納する。At step 4, the contents of the PC 30 stored in the DBR 25 and returned from the stack are used as addresses.
Read the instruction. The contents of the DBR 25 are incremented and stored in the PC 30.
【０３３０】Ｔ６のφ＃で、同時に、ＤＢＲ２５に格納
したベクタアドレスのリード内容（分岐先の先頭アドレ
ス）をＧＢ経由で、ＭＡＢに転送し、ＩＡＢに出力さ
せ、ＡＬＵでインクリメント（＋２）する。At φ # of T6, at the same time, the read contents of the vector address stored in the DBR 25 (head address of branch destination) are transferred to the MAB via the GB, output to the IAB, and incremented (+2) in the ALU.
【０３３１】Ｔ７のφで、インクリメントした結果を、
ＷＢ経由でＰＣ３０に格納する。The result of incrementing with φ of T7 is
Stored in PC 30 via WB.
【０３３２】ステップ５で、ＰＣ３０の内容をアドレス
として、命令のリードを行い、ＰＣ３０のインクリメン
トを行う。At step 5, the instruction is read by using the content of the PC 30 as an address and the PC 30 is incremented.
【０３３３】Ｔ７のφ＃で、ＰＣ３０の内容（分岐先の
先頭アドレス）をＧＢ経由で、ＭＡＢ３３に転送し、Ｉ
ＡＢに出力させ、ＡＬＵ２６でインクリメント（＋２）
する。リードした命令をＩＲに格納する。At φ # of T7, the contents of PC30 (start address of branch destination) are transferred to MAB33 via GB, and I
Output to AB and increment by ALU26 (+2)
To do. The read instruction is stored in IR.
【０３３４】Ｔ８のφで、インクリメントした結果を、
ＷＢ経由でＰＣ３０に格納する。次の命令の実行を開始
させる。The result of incrementing with φ of T8 is
Stored in PC 30 via WB. Start execution of the next instruction.
【０３３５】例えば、ＩＮＴＭ１信号が０レベルの場合
には、前記従来ＣＰＵ（例えば、前記平成５年６月
（株）日立製作所発行『Ｈ８／３００Ｈシリーズプログ
ラミングマニュアル』に記載のＣＰＵ）と同一のスタッ
クの構造とされる。命令コードが共通であることと相俟
って、従来ＣＰＵによって書かれたプログラムをそのま
ま実行することができる。For example, when the INTM1 signal is at 0 level, the same stack as that of the conventional CPU (for example, the CPU described in "H8 / 300H Series Programming Manual" issued by Hitachi, Ltd. in June 1993) The structure of Coupled with the common instruction code, a program written by a conventional CPU can be executed as it is.
【０３３６】新たな、コンディションコードや割込みマ
スクビットやトレースビットなどを追加する場合には、
これに対応したプログラムを作成することになるから、
スタックの構造が異なっても実質的な問題はない。割込
みマスクビットを追加するなどして、使い勝手を向上す
ることができる。When a new condition code, interrupt mask bit, trace bit, etc. are added,
Since a program corresponding to this will be created,
There is no practical problem even if the stack structure is different. The usability can be improved by adding an interrupt mask bit.
【０３３７】なお、前記の通りＩＮＴＭ１ビットがＳＹ
ＳＣＲに存在し、このビットの状態がＩＮＴＭ１信号に
反映されるようになっている。リセット後に、かかるＳ
ＹＳＣＲの設定を行うことにより、ＥＸＲを使用するか
しないかが選択される。As mentioned above, the INTM1 bit is SY.
It exists in the SCR, and the state of this bit is reflected in the INTM1 signal. S after reset
Whether or not EXR is used is selected by setting YSCR.
【０３３８】図４４にＣＯＮＴ２２の一部の論理を示
す。このＣＯＮＴ２２は、アンド回路８６Ａ〜８６Ｄに
よって構成される。FIG. 44 shows a part of the logic of the CONT 22. The CONT 22 is composed of AND circuits 86A to 86D.
【０３３９】ＥＸＲを使用しない、すなわち、ＩＮＴＭ
１ビットを”０”にクリアすると、ＥＸＲのビットは全
て”０”とみなされ、設定値は、無視されるようにされ
る。EXR is not used, that is, INTM
When 1 bit is cleared to "0", all bits of EXR are regarded as "0" and the set value is ignored.
【０３４０】次に、図４におけるエミュレーション用イ
ンタフェース３９に含まれる制御レジスタ４１の構成を
示す。この制御レジスタ４１は、以下説明するように、
（１）ＡＳＥコントロールレジスタ Ｄ （ＡＳＥＣＲ
Ｄ）、（２）ブレークコントロールレジスタ Ａ Ｂ
（ＢＲＣＲＡ、Ｂ）、（３）ブレークアドレスレジスタ
Ａ、Ｂ（ＢＡＲＡ、Ｂ）、（４）ブレークアドレスマス
クレジスタ Ａ、Ｂ（ＢＡＭＲＡ、Ｂ）、および（５）
ＡＳＥ専用スタックレジスタ（ＢＲＫＳＴＫＲ）から構
成されている。Next, the configuration of the control register 41 included in the emulation interface 39 in FIG. 4 will be shown. This control register 41, as described below,
(1) ASE control register D (ASECR
D), (2) Break control register A B
(BRCRA, B), (3) break address registers A, B (BARA, B), (4) break address mask registers A, B (BAMRA, B), and (5)
It is composed of an ASE dedicated stack register (BRKSTKR).
【０３４１】図４５に、（１）ＡＳＥコントロールレジ
スタ Ｄ （ＡＳＥＣＲＤ）の構成を示す。このレジス
タは８ビットリード／ライト可能なレジスタで、シング
ルステップの設定、ＲＴＢ命令実行後の割込制御、多重
ブレークの許可禁止、ウインドウ機能を指定する。各ビ
ットの内容を表２１乃至表２４に示す。FIG. 45 shows the structure of (1) ASE control register D (ASECRD). This register is an 8-bit readable / writable register that specifies single step settings, interrupt control after RTB instruction execution, multiple break enable / disable, and window function. The contents of each bit are shown in Tables 21 to 24.
【０３４２】[0342]
【表２１】 [Table 21]
【０３４３】[0343]
【表２２】 [Table 22]
【０３４４】[0344]
【表２３】 [Table 23]
【０３４５】[0345]
【表２４】 [Table 24]
【０３４６】図４６に、（２）ブレークコントロールレ
ジスタ Ａ Ｂ（ＢＲＣＲＡ、Ｂ）の構成を示す。この
レジスタは、（ａ）ＢＲＣＲＡ、（ｂ）ＢＲＣＲＢから
なり、各々は８ビットのリード／ライトが可能なレジス
タで、それぞれＰＣブレークのチャネルＡ、Ｂの制御を
行う。各ビットの内容を表２５乃至表２８に示す。FIG. 46 shows the configuration of (2) break control register AB (BRCRA, B). This register is composed of (a) BRCRA and (b) BRCRB, each of which is an 8-bit readable / writable register and controls channels A and B of the PC break, respectively. The contents of each bit are shown in Tables 25 to 28.
【０３４７】[0347]
【表２５】 [Table 25]
【０３４８】[0348]
【表２６】 [Table 26]
【０３４９】[0349]
【表２７】 [Table 27]
【０３５０】[0350]
【表２８】 [Table 28]
【０３５１】図４７に、（３）ブレークアドレスレジス
タ Ａ、Ｂ（ＢＡＲＡ、Ｂ）の構成を示す。このレジス
タは、（ａ）ＢＡＲＡ、（ｂ）ＢＡＲＢからなり、各々
は３２ビットのリード／ライトが可能なレジスタで、そ
れぞれＰＣブレークのチャネルＡ、Ｂのアドレスを指定
する。３２ビットのレジスタをバイトサイズに分割し
て、ＢＡＲＲ、Ｅ、Ｈ、Ｌと表記される場合もある。最
上位のＢＡＲＲはリザーブされている。リードすると不
定値が読み出される。ライトは無効である。FIG. 47 shows the configuration of (3) break address registers A and B (BARA, B). This register is composed of (a) BARA and (b) BARB, each of which is a 32-bit readable / writable register and specifies the addresses of channels A and B of the PC break, respectively. A 32-bit register may be divided into byte sizes and may be represented as BARR, E, H, and L. The highest BARR is reserved. When read, an undefined value is read. Light is disabled.
【０３５２】図４８に、（４）ブレークアドレスマスク
レジスタ Ａ、Ｂ（ＢＡＭＲＡ、Ｂ）の構成を示す。こ
のレジスタは、（ａ）ＢＡＭＲＡ、（ｂ）ＢＡＭＲＢか
らなり、各々は３２ビットのリード／ライトが可能なレ
ジスタで、それぞれＰＣブレークのチャネルＡ、Ｂのア
ドレス比較のマスクを行うビットを指定する。ＢＡＭＲ
のビットを”１”にセットすると、このビットに対応す
るアドレスのビットは、アドレス比較対象から除外され
る。３２ビットのレジスタをバイトサイズに分割して、
ＢＡＭＲＲ、Ｅ、Ｈ、Ｌと表記される場合もある。最上
位のＢＡＲＲはリザーブされている。リードすると不定
値が読み出される。ライトは無効である。FIG. 48 shows the configuration of (4) break address mask registers A and B (BAMRA, B). This register is composed of (a) BAMRA and (b) BAMRB, each of which is a 32-bit readable / writable register and specifies a bit for masking the address comparison of channels A and B of the PC break. BAMR
When the bit of is set to "1", the bit of the address corresponding to this bit is excluded from the address comparison target. Divide 32-bit register into byte size,
It may be expressed as BAMRR, E, H, and L. The highest BARR is reserved. When read, an undefined value is read. Light is disabled.
【０３５３】図４９に、（５）ＡＳＥ専用スタックレジ
スタ（ＢＲＫＳＴＫＲ）の構成を示す。このレジスタ
は、６バイト（４８ビット）のリード／ライトが可能な
レジスタで、ユーザモード⇔ブレークモードの遷移時
に、スタック領域として使用する。ユーザのＳＰは使用
せず、保持される。スタックされるリソースおよびスタ
ックの構造は、ＭＣＵ動作モード（ノーマルモード／ア
ドバンストモード）および、制御レジスタの設定（ＳＹ
ＳＣＲのＩＮＴＭ１ビット）によって相違される。表２
９にこのレジスタの使用方法を示す。FIG. 49 shows the configuration of (5) ASE dedicated stack register (BRKSTKR). This register is a 6-byte (48-bit) readable / writable register and is used as a stack area at the transition between user mode and break mode. The user's SP is not used and is retained. The resources to be stacked and the structure of the stack are as follows: MCU operation mode (normal mode / advanced mode) and control register setting (SY
It depends on INTM1 bit of SCR). Table 2
9 shows how to use this register.
【０３５４】[0354]
【表２９】 [Table 29]
【０３５５】エミュレーション用ソフトウェアの実行状
態への遷移（ブレーク）時には、固定アドレスのブレー
クスタックレジスタを使用するようにする。ブレーク例
外処理や、ブレークからのリターン命令時には、ユーザ
のスタックポインタ（ＥＲ７）を使用せず、固定的なス
タックアドレスを生成する。かかるスタックアドレスの
生成はＥＭＬＳＰ２９による。At the time of transition (break) to the execution state of the emulation software, the break stack register having a fixed address is used. A fixed stack address is generated without using the user's stack pointer (ER7) during break exception processing or a return instruction from a break. The EMLSP 29 generates the stack address.
【０３５６】図５０に、ＥＭＬＳＰ２９の構成を示す。
このＥＭＬＳＰ２９は、クロックトバッファで構成され
る。FIG. 50 shows the structure of the EMLSP 29.
The EMLSP 29 is composed of a clocked buffer.
【０３５７】かかるクロックトバッファの内、ビット２
３〜１０は１固定、ビット５、４、０は０固定、ビット
９〜６は、外部からの指定を入力する。また、ビット
３、２、１はＣＯＮＴ２２の制御信号を入力する。ＣＭ
ＯＳ回路で構成する場合、必要に応じて論理反転を用い
ればよい。クロックトバッファの出力はＧＢに接続され
ている。また制御信号ｍは、ＣＯＮＴの制御信号とクロ
ック（φ＃）の論理積信号である。Bit 2 of the clocked buffer
3 to 10 are fixed to 1, bits 5, 4 and 0 are fixed to 0, and bits 9 to 6 are designated by an external input. Bits 3, 2, and 1 input the control signal of CONT22. CM
When the OS circuit is used, logical inversion may be used if necessary. The output of the clocked buffer is connected to GB. The control signal m is a logical product signal of the CONT control signal and the clock (φ #).
【０３５８】通常のレジスタ回路が、データを保持する
ためのラッチ回路を持たなければならないが、ＥＭＬＳ
Ｐ２９は、これを持たず、小型化を図っている。A normal register circuit must have a latch circuit for holding data, but EMLS
The P29 does not have this and is downsized.
【０３５９】従って、ブレークスタックレジスタの先頭
アドレスは、Ｂ’００００００であって、６４ｋバイト
単位で１６通りのアドレスを選択可能とされる。マイク
ロコンピュータの内部Ｉ／Ｏレジスタの配置によって、
アドレスを変更できる。Therefore, the start address of the break stack register is B'000000, and 16 addresses can be selected in units of 64 kbytes. Depending on the arrangement of internal I / O registers of the microcomputer,
You can change the address.
【０３６０】ブレーク例外処理の実行シーケンスは、図
３７、３８と同様であり、そこでのＳＰ（ＥＲ７）の読
み出しに代わって、ＥＭＬＳＰ２９を読み出すようにす
る。The execution sequence of the break exception processing is similar to that of FIGS. 37 and 38, and the EMLSP 29 is read instead of reading the SP (ER7) there.
【０３６１】この場合、最初（Ｔ３のφ）は下位アドレ
スをＢ’０００１１０として、デクリメントした内容の
Ｂ’０００１００がスタックのアドレスとされる。In this case, at the beginning (φ of T3), the lower address is B'000110, and the decremented content B'000100 is the address of the stack.
【０３６２】２回目（Ｔ４のφ）は下位アドレスをＢ’
０００１００として、デクリメントした内容のＢ’００
００１０がスタックのアドレスとされる。The second time (φ of T4) sets the lower address to B '.
B'00 with decremented contents as 000100
0010 is set as the address of the stack.
【０３６３】３回目（Ｔ５のφ）は下位アドレスをＢ’
００００１０として、デクリメントした内容のＢ’００
００００がスタックのアドレスとされる。３回目は、Ｉ
ＮＴＭ信号が活性状態のときに有効である。読み出され
るビット２、１は、ＣＯＮＴ２２の制御信号によって選
択する。The third time (φ of T5) sets the lower address to B '.
B'00 with decremented contents as 000010
0000 is set as the stack address. The third time is I
This is valid when the NTM signal is active. The bits 2 and 1 to be read are selected by the control signal of the CONT 22.
【０３６４】リターン命令の実行シーケンスは、図４２
と同様であり、ＳＰ（ＥＲ７）の読み出しに代わって、
ＥＭＬＳＰ２９を読み出すようにする。The execution sequence of the return instruction is shown in FIG.
Is similar to, but instead of reading SP (ER7),
The EMLSP 29 is read out.
【０３６５】最初（Ｔ２のφ＃）はＩＮＴＭ１信号によ
って異なり、ＩＮＴＭ１信号が非活性状態であれば、下
位アドレスをＢ’００００１０として、ＩＮＴＭ１信号
が活性状態であれば、下位アドレスをＢ’００００００
として、読み出す。これらがスタックのアドレスとな
る。At the beginning (φ # of T2) depends on the INTM1 signal, if the INTM1 signal is inactive, the lower address is B'000010, and if the INTM1 signal is active, the lower address is B'000000.
Read as. These are the stack addresses.
【０３６６】２回目（Ｔ３のφ）は、ＩＮＴＭ１信号が
活性状態である場合に有効であり、下位アドレスをＢ’
００００１０として、デクリメントした結果をアドレス
としてリードを行う。The second time (φ of T3) is effective when the INTM1 signal is in the active state, and the lower address is B '.
As 000010, the decremented result is used as an address for reading.
【０３６７】３回目はＭＡＢ３３のインクリメントによ
ってアドレスを生成し、ＥＭＬＳＰ２９は使用しない。The third time, the address is generated by the increment of MAB33, and EMLSP29 is not used.
【０３６８】これにより、固定的な出力回路として論理
規模を縮小できる。ユーザに公開されない資源による論
理規模の増大を最小限にすることができる。With this, the logic scale can be reduced as a fixed output circuit. It is possible to minimize the increase in the logical scale due to the resources not exposed to the user.
【０３６９】図５１に、ブレーク例外処理の実行タイミ
ングを示す。実行シーケンスは図３７、３８の例外処理
タイミングと同様である。FIG. 51 shows the execution timing of break exception handling. The execution sequence is the same as the exception processing timing shown in FIGS.
【０３７０】前記同様に、Ｔ２から割り込み例外処理の
実行が開始される。プリフェッチした命令はキャンセル
され、図示されないブレーク要求信号に呼応して、ＣＯ
ＮＴ２２の入力が切り替えられる。Similarly to the above, the execution of the interrupt exception handling is started from T2. The prefetched instruction is canceled, and in response to a break request signal (not shown), the CO
The input of NT22 is switched.
【０３７１】Ｔ３のバス動作が行われない期間に、ブレ
ークモードを示す信号ＢＲＫＡＫ＃が活性状態になる。During the period in which the bus operation of T3 is not performed, the signal BRKAK # indicating the break mode is activated.
【０３７２】図５２に、ブレーク制御論理の回路構成を
示す。この回路は、アンド回路８１Ａ乃至８１Ｇ、オア
回路８２Ａ乃至８２Ｄ、フリップフロップ８３から構成
されている。FIG. 52 shows the circuit configuration of the break control logic. This circuit includes AND circuits 81A to 81G, OR circuits 82A to 82D, and a flip-flop 83.
【０３７３】ＣＰＵに対するブレーク要求は、３要因が
存在する。第１はＢＲＫ端子による要求である。第２は
アドレス比較Ａによる要求であり、これは、ＢＲＫＣＲ
のＢＩＥＡビットによって許可される。第３はアドレス
比較Ｂによる要求であり、これは、ＢＲＫＣＲのＢＩＥ
Ｂビットによって許可される。なお、かかるアドレス比
較は、前記の通り、（ＣＡ２３・ＡＲ２３＋¬ＣＡ２３
・¬ＡＲ２３＋ＡＭＲ２３）・…・（ＣＡｎ・ＡＲｎ＋
¬ＣＡｎ・¬ＡＲｎ＋ＡＭＲｎ）・…・（ＣＡ０・ＡＲ
０＋¬ＣＡ０・¬ＡＲ０＋ＡＭＲ０）と表現される。
（¬は論理反転を示す）。The break request to the CPU has three factors. The first is a request by the BRK terminal. The second is a request by address comparison A, which is BRKCR.
BIEA bit of. The third is a request by address comparison B, which is the BIE of BRKCR.
Permitted by the B bit. In addition, as described above, the address comparison is performed as follows.
· ¬AR23 + AMR23) ··· · (CAn · ARn +
-CAn-ARn + AMRn) ...- (CA0-AR
0 + ¬CA0 · AR0 + AMR0).
(¬ indicates logical inversion).
【０３７４】これらの論理和信号が、ブレーク要求とし
て、ＣＰＵに与えられる。These OR signals are given to the CPU as a break request.
【０３７５】ブレークモードでは、ＭＢＩＥビットの状
態によってＢＲＫ端子によるブレーク要求の許可禁止が
選択される。即ち、ブレークモードでＭＢＩＥビット
が”０”にクリアされている場合は、ブレーク要求が抑
止される。アドレス比較によるブレーク要求は、ブレー
クモードで禁止される。In the break mode, permission or prohibition of the break request by the BRK terminal is selected depending on the state of the MBIE bit. That is, when the MBIE bit is cleared to "0" in break mode, the break request is suppressed. A break request by address comparison is prohibited in break mode.
【０３７６】また、ＭＢＩＥビットは、フリップフロッ
プで構成され、ＢＲＫＡＫ信号の反転信号で”０”にク
リアされる。かかるフリップフロップの入力は、所定の
データバスのビットであって、クロックは、ブレークモ
ード信号とアドレスデコード信号とライト信号の論理積
信号とされる。かかるアドレスデコード信号は、ＣＰＵ
の出力するアドレスがＢＲＫＣＲの存在するアドレスに
なったとき、活性状態とされる。即ち、ブレークモード
でのみライト可能とされる。The MBIE bit is composed of a flip-flop and is cleared to "0" by an inverted signal of the BRKAK signal. The input of such a flip-flop is a bit of a predetermined data bus, and the clock is a logical product signal of a break mode signal, an address decode signal and a write signal. The address decode signal is sent to the CPU
When the address output by is the address in which BRKCR exists, it is activated. That is, writing is possible only in break mode.
【０３７７】即ち、ブレークモードに遷移した直後は、
ブレーク要求がが禁止状態であって、不所望のブレーク
の多重例外処理（スタックした内容の破壊）が禁止され
る。また、ＢＲＫＣＲのＳＳＴＰビットと、ＢＲＫＡＫ
信号の反転信号との論理積が、シングルステップブレー
ク要求として、ＣＰＵに与えられる。That is, immediately after the transition to the break mode,
The break request is in the disabled state, and the multiple exception handling (destroy of the stacked contents) of the undesired break is prohibited. Also, the SSTP bit of BRKCR and BRKAK
The logical product of the signal and the inverted signal is given to the CPU as a single step break request.
【０３７８】シングルステップブレーク要求と、ＲＴＢ
命令実行信号との論理積信号と、ブレーク要求が、ＣＰ
Ｕ内部で、ＣＰＵブレーク例外処理要求として認識され
る。これらの例外処理の内容は共通とされる。Single step break request and RTB
The AND signal with the instruction execution signal and the break request
Within the U, it is recognized as a CPU break exception handling request. The contents of these exception processes are common.
【０３７９】ＣＰＵはＲＴＢ命令実行時には、かかるシ
ングルステップブレーク要求を無視する。The CPU ignores the single step break request when executing the RTB instruction.
【０３８０】上記実施例によれば、以下の作用効果を得
るものである。According to the above embodiment, the following operational effects are obtained.
【０３８１】（１）既存の命令セットと互換性を維持し
つつ、乗算器を内蔵することに当っては、ポストインク
リメントレジスタ間接のアドレッシングモードのみをサ
ポートすることによって、アドレッシングモードの増加
を最小限にして、かつ処理性能を低下させずに積和演算
を実行可能にすることができる。また、アドレスレジス
タの補正をレジスタ間演算命令で行い、これを１ステー
トで実行することができ、アドレッシングの柔軟性を向
上することができる。さらに、積和演算をＣＰＵの内部
動作（ポストインクリメントのアドレス計算）と並行に
行うことによって、実行ステート数の短縮を行うことが
できる。(1) In incorporating a multiplier while maintaining compatibility with the existing instruction set, by supporting only the post-increment register indirect addressing mode, the increase in addressing modes is minimized. In addition, the product-sum operation can be executed without deteriorating the processing performance. Further, the address register can be corrected by an inter-register operation instruction, and this can be executed in one state, so that addressing flexibility can be improved. Furthermore, the number of execution states can be shortened by performing the sum-of-products operation in parallel with the internal operation of the CPU (post-increment address calculation).
【０３８２】（２）乗算器を利用して乗算命令を実行す
ることにあたっては、乗算の結果（積、フラグ）を直接
汎用レジスタ、ＣＣＲに格納するようにして、直ちに結
果を利用できるようにし、実質的な乗算の実行速度を向
上することができる。また、積和演算の結果（ＭＡＣ）
をリード（ＳＴＭＡＣ）すると同時に、乗算器内部で保
持したフラグをＣＣＲに格納することによって、積和演
算結果の利用や判定を容易に行うことができ、使い勝手
を向上することができる。(2) When executing a multiply instruction using a multiplier, the result of multiplication (product, flag) is directly stored in a general-purpose register, CCR, so that the result can be used immediately. The execution speed of the multiplication can be substantially improved. Also, the result of the product-sum operation (MAC)
Is read (STMAC), and at the same time, the flag held inside the multiplier is stored in the CCR, so that the product-sum operation result can be easily used and judged, and the usability can be improved.
【０３８３】（３）乗算器を取外し可能にすることによ
って、乗算器を取外した場合は、積和演算をサポートし
ないことによって、容易に下位ＣＰＵを実現し、論理的
・物理的規模を縮小し、製造費用を低減した別のマイク
ロコンピュータを容易に開発することができる。また、
汎用的な乗算命令を、乗算器によらずにサポートするこ
とによって、かかる別のマイクロコンピュータにおける
使い勝手の低下を防止できる。さらに、乗算器によらな
い乗算命令を除算と同一のシーケンスで実行するように
して、乗算器を持つマイクロコンピュータにおいても冗
長な論理を最低限にすることができる。(3) By making the multiplier removable, if the multiplier is removed, the lower CPU can be easily realized by not supporting the product-sum operation, and the logical and physical scale can be reduced. , Another microcomputer with reduced manufacturing cost can be easily developed. Also,
By supporting a general-purpose multiply instruction without using a multiplier, it is possible to prevent the usability of such another microcomputer from being degraded. Further, by executing the multiplication instruction that does not depend on the multiplier in the same sequence as the division, redundant logic can be minimized even in the microcomputer having the multiplier.
【０３８４】また、乗算器使用するか使用しないかの制
御信号を与えて制御することによって、テスト性を向上
したり、エミュレータを共通化したりすることができ
る。全体的な開発効率を向上することができる。さらに
また、乗算器を削除し、小型化したＣＰＵを用いて、マ
イクロコンピュータを構成することによって、半導体集
積回路の論理規模・物理的規模を縮小して、製造費用の
縮小を図ることができる。Further, by giving a control signal to control whether the multiplier is used or not used, the testability can be improved and the emulator can be made common. Overall development efficiency can be improved. Furthermore, by constructing a microcomputer by using a miniaturized CPU by removing the multiplier, the logical scale and physical scale of the semiconductor integrated circuit can be reduced, and the manufacturing cost can be reduced.
【０３８５】（４）乗算器とＣＰＵを一体に構成して、
乗算器・ＣＰＵ間の配線を短縮して、物理的規模を縮小
する。また、高速化に寄与することができる。(4) The multiplier and the CPU are integrally formed,
The physical scale is reduced by shortening the wiring between the multiplier and the CPU. It can also contribute to speeding up.
【０３８６】（５）乗算器のテストモードを設定して、
このときの乗算器の処理を１ステップのみにすることに
よって、論理規模の増加を最低限にして、テストの容易
性を向上することができる。テストステップを短縮する
ことができる。(5) Set the test mode of the multiplier,
By making the processing of the multiplier at this time only one step, the increase in logic scale can be minimized and the easiness of test can be improved. The test step can be shortened.
【０３８７】（６）内部動作のパイプラインに対応し
て、入出力タイミングの異なるレジスタ選択回路を複数
持つことにより、実質的に１命令／１ステート実行を行
うことができる。(6) Corresponding to the pipeline of the internal operation, by having a plurality of register selection circuits having different input / output timings, it is possible to substantially execute one instruction / one state.
【０３８８】（７）複数レジスタの退避／復帰命令を持
ち、この組み合せを固定的にすることによって、論理規
模の縮小を図ることができる。レジスタの本数の異なる
命令を複数命令サポートすることによって、使い勝手の
低下を防ぐことができる。また、複数レジスタの退避／
復帰命令を関数（サブルーチン）の入り口／出口で実行
することによって、Ｃ言語などで記述された場合のよう
に、関数の使用頻度が高い場合に、処理速度を特に向上
することができる。さらに、割り込み例外処理ルーチン
の先頭で複数レジスタの退避を用いることにより、リア
ルタイム性の向上を図ることができる。(7) Having a save / restore instruction for a plurality of registers and fixing this combination makes it possible to reduce the logical scale. By supporting a plurality of instructions having different numbers of registers, it is possible to prevent a reduction in usability. Also, save multiple registers /
By executing the return instruction at the entry / exit of the function (subroutine), the processing speed can be particularly improved when the function is frequently used, such as when written in C language. Furthermore, by using the saving of a plurality of registers at the beginning of the interrupt exception handling routine, it is possible to improve the real-time property.
【０３８９】（８）ＥＸＲの有効／無効を切り換えるこ
とで、互換性を維持することと、機能拡張とを両立する
ことができる。ＥＸＲを無効とし、例外処理において退
避／復帰を行わないようにすることで、スタックの節約
と、割込み応答時間の高速化に寄与することができる。
また、互換性を維持する。さらに、ＥＸＲを有効とする
ことで、割り込みマスクレベルを拡張したり、トレース
機能を追加したりして、使い勝手を向上することができ
る。(8) By switching the validity / invalidity of EXR, compatibility can be maintained and function expansion can be achieved at the same time. By disabling EXR and not performing save / restore in exception processing, it is possible to contribute to saving stack and speeding up interrupt response time.
It also maintains compatibility. Further, by enabling EXR, it is possible to improve the usability by expanding the interrupt mask level and adding a trace function.
【０３９０】（９）エミュレータ用の固定的なスタック
ポインタを持つことによって、ユーザプログラムとエミ
ュレーションプログラムの遷移時に、ユーザーのスタッ
クポインタとは独立して、固定的なアドレスに対して退
避および復帰が行われるから、エミュレータのソフトウ
ェア、ハードウェアの開発を容易にすることができる。(9) By having a fixed stack pointer for the emulator, it is possible to save and restore to a fixed address independently of the user's stack pointer at the time of transition between the user program and the emulation program. Therefore, the emulator software and hardware can be easily developed.
【０３９１】また、エミュレータ用のスタックポインタ
を固定的にすることによって、ユーザに公開しない資源
を最小限の論理的・物理的規模にすることができる。ユ
ーザプログラムからエミュレーションプログラムへの遷
移（ブレーク）を多重に行うことを禁止することを可能
にすることによって、不所望のスタックの内容の破壊を
防止することができる。Further, by fixing the stack pointer for the emulator, the resources not disclosed to the user can be minimized in logical and physical scale. By making it possible to prohibit multiple transitions (breaks) from the user program to the emulation program, it is possible to prevent undesired destruction of the stack contents.
【０３９２】以上本発明者等によってなされた発明を実
施例に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能である。実施例を相互に組み
合せて使用することもできる。The invention made by the inventors of the present invention is not limited to the embodiments, and various modifications can be made without departing from the spirit of the invention. The embodiments can also be used in combination with one another.
【０３９３】例えば、ＣＰＵの命令セットやレジスタ構
成は変更可能である。内部バス幅なども変更可能であ
る。但し、命令の大部分の命令コード長より、小さいバ
ス幅でないことが望ましい。For example, the instruction set and register configuration of the CPU can be changed. The width of the internal bus can also be changed. However, it is desirable that the bus width is not smaller than the instruction code length of most of the instructions.
【０３９４】また、乗算器の内部構成なども種々変更可
能である。１６ビット×６ビットを３回繰り返すのでは
なく、１６ビット×４ビットを４下位繰り返すようにし
てもよい。命令実行ステートと論理的規模に鑑みて選択
すればよい。The internal structure of the multiplier can be changed in various ways. Instead of repeating 16 bits × 6 bits three times, 16 bits × 4 bits may be repeated four lower levels. It may be selected in consideration of the instruction execution state and the logical scale.
【０３９５】さらに、飽和演算の指定、乗算器あり／な
しの指定、テストモードの指定方法が種々変更可能であ
ることは言うまでもない。Further, it goes without saying that the specification method of the saturation operation, the specification of the presence / absence of the multiplier, and the specification method of the test mode can be variously changed.
【０３９６】さらにまた、乗算器に限らず除算器を内蔵
するものであっても良い。Furthermore, not only the multiplier but also a divider may be built in.
【０３９７】また、互換性を維持すべき対象は、前記例
に限定されない。一般的に、ＣＰＵの例外処理時に、コ
ントロールレジスタの内容を待避することは行われてお
り、そのほかのＣＰＵについても、本発明を適用して、
互換性を維持しつつ、コントロールレジスタの機能を拡
張することができる。Further, the object for which compatibility is to be maintained is not limited to the above example. Generally, the contents of the control register are saved at the time of exception processing by the CPU, and the present invention can be applied to other CPUs as well.
The function of the control register can be expanded while maintaining compatibility.
【０３９８】さらに、シングルチップマイクロコンピュ
ータのその他の機能ブロックについても何等制約されな
い。Furthermore, there are no restrictions on other functional blocks of the single-chip microcomputer.
【０３９９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、その他の
データ処理装置にも適用可能であり、本発明は少なくと
も、複数の動作モードを選択して動作するデータ処理装
置に適用することができる。In the above description, the case where the invention made by the present inventor is mainly applied to the single-chip microcomputer which is the field of use which is the background of the invention has been described, but the present invention is not limited to this and other data processing. The present invention is also applicable to a device, and at least the present invention can be applied to a data processing device that operates by selecting a plurality of operation modes.
【０４００】[0400]
【発明の効果】本題において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by the typical one of the inventions disclosed in the present subject matter will be briefly described as follows.
【０４０１】（１）乗算器をＣＰＵに内蔵することによ
って、アドレッシングモードの増加を最小限にして、か
つ処理性能を低下させずに積和演算を実行可能にするこ
とができる。乗算器による乗算の結果を汎用レジスタＣ
ＣＲに反映させ、かかる結果を直ちに利用可能にして、
処理速度を高速にすることができる。(1) By incorporating the multiplier in the CPU, it is possible to minimize the increase in the addressing mode and to execute the product-sum operation without lowering the processing performance. The result of multiplication by the multiplier is stored in the general-purpose register C.
Reflect it in CR and make those results available immediately,
The processing speed can be increased.
【０４０２】（２）乗算器を取外し可能に（独立して）
設けることによって、乗算器を取外した場合は、積和演
算をサポートしないことによって、容易に下位ＣＰＵを
実現し、論理的・物理的規模を縮小し、製造費用の低減
に寄与することができる。(2) Multiplier can be removed (independently)
By providing the multiplier, when the multiplier is removed, it is possible to easily realize the lower CPU by not supporting the product-sum operation, reduce the logical / physical scale, and contribute to the reduction of the manufacturing cost.
【０４０３】（３）複数レジスタの退避／復帰命令を持
ち、この組み合せを固定的にすることによって、論理規
模の縮小を図ることができ、また、高速化を図ることが
できる。(3) By having a save / restore instruction for a plurality of registers and fixing this combination, the logical scale can be reduced and the speed can be increased.
【０４０４】（４）コントロールレジスタの有効／無効
を切り換えることで、スタックの節約と、割込み応答時
間の高速化に寄与することができるとともに、互換性を
維持することができる。(4) By switching the control register between valid and invalid, it is possible to contribute to saving the stack and speeding up the interrupt response time, while maintaining compatibility.
【０４０５】（５）エミュレータ専用の固定スタックポ
インタを持つことにより、エミュレータをサポートする
ことができ、また、論理規模の増加を最低限にして、エ
ミュレータの設計を容易にすることができ、さらにエミ
ュレータ専用スタックポインタの一部のアドレスを、Ｃ
ＰＵ外部から与えるようにして、スタックレジスタをリ
ロケータブルにし、マイクロコンピュータのアドレス配
置などに容易に対応することができる。(5) By having a fixed stack pointer dedicated to the emulator, the emulator can be supported, and the increase in logic scale can be minimized to facilitate emulator design. The address of a part of the dedicated stack pointer is changed to C
By giving the stack register from outside the PU, the stack register can be relocatable and the address arrangement of the microcomputer can be easily dealt with.
【図１】本発明の実施例によるマイクロコンピュータの
構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a microcomputer according to an embodiment of the present invention.
【図２】本実施例のマイクロコンピュータのシステムコ
ントロールレジスタの構成図であるFIG. 2 is a configuration diagram of a system control register of the microcomputer of the present embodiment.
【図３】本実施例のマイクロコンピュータに用いられる
ＣＰＵの命令フォーマットの構成図である。FIG. 3 is a configuration diagram of an instruction format of a CPU used in the microcomputer of this embodiment.
【図４】本実施例のマイクロコンピュータに用いられる
ＣＰＵと乗算器を示すブロック図である。FIG. 4 is a block diagram showing a CPU and a multiplier used in the microcomputer of this embodiment.
【図５】本実施例のマイクロコンピュータにおける制御
レジスタの１ビットの構成図である。FIG. 5 is a configuration diagram of 1 bit of a control register in the microcomputer of the present embodiment.
【図６】本実施例のマイクロコンピュータにおける制御
信号の設定方法の一例を示すブロックである。FIG. 6 is a block diagram showing an example of a method of setting a control signal in the microcomputer of this embodiment.
【図７】本実施例のマイクロコンピュータにおける制御
信号の設定方法の一例を示す概略図である。FIG. 7 is a schematic diagram showing an example of a control signal setting method in the microcomputer of the present embodiment.
【図８】本実施例のマイクロコンピュータに用いられる
ＣＰＵのレジスタの構成図である。FIG. 8 is a configuration diagram of a register of a CPU used in the microcomputer of this embodiment.
【図９】本実施例のマイクロコンピュータに用いられる
ＣＰＵのレジスタの構成図である。FIG. 9 is a configuration diagram of a register of a CPU used in the microcomputer of the present embodiment.
【図１０】本実施例のマイクロコンピュータに用いられ
るＣＰＵのレジスタの使用方法を説明するフロック図で
ある。FIG. 10 is a flock diagram illustrating a method of using a register of a CPU used in the microcomputer of this embodiment.
【図１１】本実施例のマイクロコンピュータに用いられ
るＣＰＵのレジスタのスタックの状態の説明図である。FIG. 11 is an explanatory diagram of a state of a register stack of a CPU used in the microcomputer of this embodiment.
【図１２】本実施例のマイクロコンピュータに用いられ
るＣＰＵの基本動作のタイミング図である。FIG. 12 is a timing chart of the basic operation of the CPU used in the microcomputer of this embodiment.
【図１３】本実施例のマイクロコンピュータに用いられ
るＣＰＵの基本動作のタイミング図である。FIG. 13 is a timing chart of the basic operation of the CPU used in the microcomputer of this embodiment.
【図１４】本実施例のマイクロコンピュータに用いられ
る乗算器の構成を示すブロック図である。FIG. 14 is a block diagram showing the configuration of a multiplier used in the microcomputer of this embodiment.
【図１５】本実施例のマイクロコンピュータに用いられ
る乗算器による演算方法の説明図である。FIG. 15 is an explanatory diagram of a calculation method by a multiplier used in the microcomputer of this embodiment.
【図１６】本実施例のマイクロコンピュータに用いられ
る乗算器のフラグの実現方法の説明図である。FIG. 16 is an explanatory diagram of a method of realizing a flag of a multiplier used in the microcomputer of this embodiment.
【図１７】本実施例のマイクロコンピュータに用いられ
る乗算器のフラグの実現方法の説明図である。FIG. 17 is an explanatory diagram of a method of realizing a flag of a multiplier used in the microcomputer of this embodiment.
【図１８】本実施例のマイクロコンピュータに用いられ
るバススイッチの構成を示すブロック図である。FIG. 18 is a block diagram showing the configuration of a bus switch used in the microcomputer of this embodiment.
【図１９】本実施例のマイクロコンピュータにおけるＭ
ＡＣ命令の動作のタイミング図である。FIG. 19 shows an M in the microcomputer of this embodiment.
FIG. 7 is a timing diagram of the operation of an AC instruction.
【図２０】図１９に連続する動作のタイミング図であ
る。FIG. 20 is a timing chart of the operations subsequent to FIG.
【図２１】本実施例のマイクロコンピュータにおけるＳ
ＴＭＡＣ命令およびＬＤＭＡＣ命令の動作のタイミング
図である。FIG. 21 shows S in the microcomputer of the present embodiment.
FIG. 7 is a timing diagram of the operation of the TMAC instruction and the LDMAC instruction.
【図２２】図２１に連続する動作のタイミング図であ
る。FIG. 22 is a timing chart of the operations subsequent to FIG. 21.
【図２３】本実施例のマイクロコンピュータにおいて乗
算器を用いた場合の乗算命令の動作のタイミング図であ
る。FIG. 23 is a timing chart of the operation of a multiplication instruction when a multiplier is used in the microcomputer of this embodiment.
【図２４】図１９に連続する動作のタイミング図であ
る。FIG. 24 is a timing chart of the operations subsequent to FIG.
【図２５】本実施例のマイクロコンピュータにおいて乗
算器を用いない場合の乗算命令の動作のタイミング図で
ある。FIG. 25 is a timing chart of the operation of a multiplication instruction when no multiplier is used in the microcomputer of this embodiment.
【図２６】図２５に連続する動作のタイミング図であ
る。FIG. 26 is a timing chart of the operations subsequent to FIG. 25.
【図２７】本実施例のマイクロコンピュータにおける乗
算命令の状態遷移図である。FIG. 27 is a state transition diagram of a multiplication instruction in the microcomputer of the present embodiment.
【図２８】本実施例のマイクロコンピュータに用いられ
る演算器の構成を示すブロック図である。FIG. 28 is a block diagram showing the configuration of an arithmetic unit used in the microcomputer of this embodiment.
【図２９】本実施例のマイクロコンピュータにおける複
数レジスタの退避命令の実行シーケンス図である。FIG. 29 is an execution sequence diagram of save instructions for a plurality of registers in the microcomputer of the present embodiment.
【図３０】図２９に連続する動作のタイミング図であ
る。FIG. 30 is a timing chart of the operations subsequent to FIG. 29.
【図３１】本実施例のマイクロコンピュータにおける複
数レジスタの復帰命令の実行シーケンス図である。FIG. 31 is an execution sequence diagram of a restore instruction for a plurality of registers in the microcomputer of this embodiment.
【図３２】図３１に連続する動作のタイミング図であ
る。FIG. 32 is a timing chart of the operations subsequent to FIG. 31.
【図３３】本実施例のマイクロコンピュータにおけるＲ
ＳＥＬ２入力制御回路の構成を示すブロック図である。FIG. 33 shows R in the microcomputer of the present embodiment.
It is a block diagram which shows the structure of a SEL2 input control circuit.
【図３４】図３３の動作の説明図である。FIG. 34 is an explanatory diagram of the operation of FIG. 33.
【図３５】本実施例のマイクロコンピュータに適用され
るＣ言語による変換リストの概略例である。FIG. 35 is a schematic example of a conversion list in C language applied to the microcomputer of this embodiment.
【図３６】本実施例のマイクロコンピュータに適用され
るＣ言語による変換リストの概略例である。FIG. 36 is a schematic example of a conversion list in C language applied to the microcomputer of this embodiment.
【図３７】本実施例のマイクロコンピュータにおける割
込例外処理の実行シーケンス図である。FIG. 37 is an execution sequence diagram of interrupt exception handling in the microcomputer of this embodiment.
【図３８】図３７に連続する動作のタイミング図であ
る。FIG. 38 is a timing chart of the operations subsequent to FIG. 37.
【図３９】本実施例のマイクロコンピュータにおける例
外処理の状態遷移図である。FIG. 39 is a state transition diagram of exception processing in the microcomputer of the present embodiment.
【図４０】本実施例のマイクロコンピュータにおける例
外処理後のスタックの状態の説明図である。FIG. 40 is an explanatory diagram of a state of the stack after exception processing in the microcomputer of the present embodiment.
【図４１】本実施例のマイクロコンピュータにおける例
外処理後のスタックの状態の説明図である。FIG. 41 is an explanatory diagram of the state of the stack after exception processing in the microcomputer of this embodiment.
【図４２】本実施例のマイクロコンピュータにおけるＲ
ＴＥ命令の実行シーケンス図である。FIG. 42 shows R in the microcomputer of the present embodiment.
It is an execution sequence diagram of a TE instruction.
【図４３】本実施例のマイクロコンピュータにおける例
外処理の状態遷移図である。FIG. 43 is a state transition diagram of exception processing in the microcomputer of the present embodiment.
【図４４】本実施例のマイクロコンピュータにおける制
御回路の構成の説明図である。FIG. 44 is an explanatory diagram of a configuration of a control circuit in the microcomputer of the present embodiment.
【図４５】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。FIG. 45 is a configuration diagram of a control register in the microcomputer of the present embodiment.
【図４６】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。FIG. 46 is a configuration diagram of a control register in the microcomputer of the present embodiment.
【図４７】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。FIG. 47 is a configuration diagram of a control register in the microcomputer of the present embodiment.
【図４８】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。FIG. 48 is a configuration diagram of a control register in the microcomputer of the present embodiment.
【図４９】本実施例のマイクロコンピュータにおける制
御レジスタの構成図である。FIG. 49 is a configuration diagram of a control register in the microcomputer of the present embodiment.
【図５０】本実施例のマイクロコンピュータにおけるエ
ミュレーションスタックポインタの構成の説明図であ
る。FIG. 50 is an explanatory diagram of a configuration of an emulation stack pointer in the microcomputer of this embodiment.
【図５１】本実施例のマイクロコンピュータにおけるブ
レーク割込みシーケンスの実行タイミング図である。FIG. 51 is an execution timing chart of a break interrupt sequence in the microcomputer of the present embodiment.
【図５２】本実施例のマイクロコンピュータにおけるブ
レーク制御処理の回路構成図である。52 is a circuit configuration diagram of break control processing in the microcomputer of the present embodiment. FIG.
１…ＣＰＵ、２…乗算器、３…システムコントローラ
（ＳＹＳＣ）、４…割込コントローラ（ＩＮＴ）、５…
ＲＯＭ、６…ＲＡＭ、９…シリアルコミュニケーション
インターフェース（ＳＣＩ）、１３…システムコントロ
ールレジスタ（ＳＹＳＣＲ）、１４…制御レジスタ（Ｃ
ＰＵＣＲ）、２１…命令レジスタ（ＩＲ）、２２…命令
デコーダ・制御回路（ＣＯＮＴ）、２３…レジスタセレ
クタ（ＲＳＥＬ）、２４…ライトデータバッファ（ＤＢ
Ｗ）、２５…リードデータバッファ（ＤＢＲ）、２６、
２７…演算器、２９…エミュレータスタックポインタ
（ＥＭＬＳＰ）、３０…プログラムカウンタ（ＰＣ）、
３１…コンディションレジスタ（ＣＣＲ）、３２…拡張
レジスタ（ＥＸＲ）、３３…アドレスバッファ（ＭＡ
Ｂ）、３４…バススイッチ、３８…エミュレーション用
プロセッサ、３９…エミュレーション用インタフェー
ス、４４…インタフェースケーブル、４８…エミュレー
ションメモリ、４９…ブレーク制御回路、５０…リアル
タイムトレース回路、５８…ＣＭＯＳインバータ回路、
６５Ａ〜６５Ｃ…デコーダ、６６Ａ〜６６Ｃ、７１Ａ、
７１Ｂ、７７…選択回路、６７…加算器、７２Ａ〜７２
Ｃ…拡張回路、７６…算術論理演算回路、７８…シフト
回路、７９…制御回路、７５Ａ、７５Ｂ、８１Ａ〜８１
Ｇ、８６Ａ〜８６Ｄ…アンド回路、８０Ａ、８０Ｂ、８
２Ａ〜８２Ｄ…オア回路、８３…フリップフロップ。1 ... CPU, 2 ... Multiplier, 3 ... System controller (SYSC), 4 ... Interrupt controller (INT), 5 ...
ROM, 6 ... RAM, 9 ... Serial communication interface (SCI), 13 ... System control register (SYSCR), 14 ... Control register (C
PUCR), 21 ... Instruction register (IR), 22 ... Instruction decoder / control circuit (CONT), 23 ... Register selector (RSEL), 24 ... Write data buffer (DB)
W), 25 ... Read data buffer (DBR), 26,
27 ... Arithmetic unit, 29 ... Emulator stack pointer (EMLSP), 30 ... Program counter (PC),
31 ... Condition register (CCR), 32 ... Extension register (EXR), 33 ... Address buffer (MA
B), 34 ... Bus switch, 38 ... Emulation processor, 39 ... Emulation interface, 44 ... Interface cable, 48 ... Emulation memory, 49 ... Break control circuit, 50 ... Real-time trace circuit, 58 ... CMOS inverter circuit,
65A-65C ... Decoder, 66A-66C, 71A,
71B, 77 ... Selection circuit, 67 ... Adder, 72A to 72
C ... Expansion circuit, 76 ... Arithmetic logic operation circuit, 78 ... Shift circuit, 79 ... Control circuit, 75A, 75B, 81A to 81
G, 86A to 86D ... AND circuit, 80A, 80B, 8
2A to 82D ... OR circuit, 83 ... Flip-flop.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶原 久志 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 宇枝 晋 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hisashi Kajiwara 3-2-1, Sachimachi Hitachi City, Ibaraki Prefecture Hitachi Engineering Co., Ltd. (72) Inventor Shin Ueda 3-2, Saiwaicho, Hitachi City No. 1 within Hitachi Engineering Co., Ltd.
Claims (18)
置であって、前記命令を実行する実行手段を制御する制
御手段と乗算手段を設け、前記制御手段と乗算手段とが
並列動作する第１の命令とともに、前記乗算手段が動作
する第２の命令を有することを特徴とするデータ処理装
置。1. A data processing device for sequentially executing predetermined instructions, comprising control means and multiplication means for controlling execution means for executing the instructions, wherein the control means and multiplication means operate in parallel. And a second instruction for operating the multiplying means, in addition to the instruction of 1.
いることを特徴とする請求項２に記載のデータ処理装
置。2. The data processing device according to claim 2, wherein the second instruction is synchronized with the first instruction.
に、前記第２の命令は乗算命令であることを特徴とする
請求項１または２に記載のデータ処理装置。3. The data processing apparatus according to claim 1, wherein the first instruction is a product-sum instruction and the second instruction is a multiplication instruction.
ていることを特徴とする請求項１乃至３のいずれか１項
に記載のデータ処理装置。4. The data processing apparatus according to claim 1, wherein the multiplying unit is built in the control unit.
て設けられていることを特徴とする請求項１乃至３のい
ずれか１項に記載のデータ処理装置。5. The data processing apparatus according to claim 1, wherein the multiplication unit is provided independently of the control unit.
とを特徴とする請求項５に記載のデータ処理装置。6. The data processing apparatus according to claim 5, wherein the control means has a multiplication function.
できる手段を有することを特徴とする請求項１乃至６の
いずれか１項に記載のデータ処理装置。7. The data processing apparatus according to claim 1, further comprising a unit capable of designating valid / invalid of an operation of the multiplying unit.
できる手段をテストモードで設定することを特徴とする
請求項７に記載のデータ処理装置。8. The data processing apparatus according to claim 7, wherein means for designating validity / invalidity of the operation of the multiplying means is set in a test mode.
できる手段をエミュレーションモードで設定することを
特徴とする請求項７に記載のデータ処理装置。9. The data processing apparatus according to claim 7, wherein means for designating valid / invalid of the operation of the multiplying means is set in an emulation mode.
定できる手段がレジスタからなり、このレジスタはエミ
ュレータに搭載されて、エミュレータの指定に基づいて
設定することを特徴とする請求項９に記載のデータ処理
装置。10. The means for designating validity / invalidity of the operation of the multiplying means comprises a register, and the register is mounted on an emulator and is set based on the designation of the emulator. Data processing equipment.
を指定する手段を有することを特徴とする請求項を１乃
至１０に記載のデータ処理装置。11. A data processing apparatus according to claim 1, further comprising means for designating execution of one-step operation of said multiplication means.
を指定する手段をテストモードで設定することを特徴と
する請求項１１に記載のデータ処理装置。12. The data processing apparatus according to claim 11, wherein the means for designating the execution of the one-step operation of the multiplying means is set in a test mode.
装置であって、前記命令を実行する実行手段を制御する
制御手段に指定可能な複数のレジスタの組み合わせを固
定にし、複数のレジスタの退避／復帰命令を有すること
を特徴とするデータ処理装置。13. A data processing device for sequentially executing a predetermined instruction, wherein a combination of a plurality of registers which can be designated by a control means for controlling an execution means for executing the instruction is fixed, and saving / saving of the plurality of registers is performed. A data processing device having a return instruction.
装置であって、前記命令を実行する実行手段を制御する
制御手段に搭載されるコントロールレジスタの有効／無
効を切り換える手段を有することを特徴とするデータ処
理装置。14. A data processing device for sequentially executing predetermined instructions, comprising means for switching between valid / invalid of a control register mounted in control means for controlling execution means for executing the instructions. Data processing device.
は、例外処理の遷移時、例外処理からの復帰時に、前記
コントロールレジスタの待避／復帰を行い、前記コント
ロールレジスタの無効時には、例外処理の遷移時、例外
処理からの復帰時に、前記コントロールレジスタの待避
／復帰を行わないことを特徴とする請求項１４に記載の
データ処理装置。15. The control register is saved / restored when the control register is valid, at the time of transition of exception processing and at the time of returning from the exception processing, and when the control register is invalid, at the time of transition of exception processing, exception processing. 15. The data processing device according to claim 14, wherein the saving / restoring of the control register is not performed at the time of restoration from.
は、このコントロールレジスタの設定値が有効であり、
前記コントロールレジスタの無効時には、このコントロ
ールレジスタの設定値が無視されることを特徴とする請
求項１５に記載のデータ処理装置。16. The setting value of the control register is valid when the control register is valid,
16. The data processing device according to claim 15, wherein the set value of the control register is ignored when the control register is invalid.
装置であって、前記命令を実行する実行手段を制御する
制御手段の搭載される固定的なスタックレジスタを設
け、エミュレーションプログラムへの遷移時、エミュレ
ーションプログラムからの復帰時に、前記固定的なスタ
ックレジスタを用いて、ユーザが使用するスタックポイ
ンタを無視あるいは保持する手段を有することを特徴と
するデータ処理装置。17. A data processing device for sequentially executing a predetermined instruction, wherein a fixed stack register equipped with a control means for controlling an execution means for executing the instruction is provided, and a transition to an emulation program is performed. A data processing device comprising means for ignoring or holding a stack pointer used by a user by using the fixed stack register when returning from an emulation program.
状態での、エミュレーション遷移割り込みを禁止する手
段を有することを特徴とする請求項１７に記載のデータ
処理装置18. The data processing apparatus according to claim 17, further comprising means for prohibiting an emulation transition interrupt in the emulation program execution state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7060797A JPH08263290A (en) | 1995-03-20 | 1995-03-20 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7060797A JPH08263290A (en) | 1995-03-20 | 1995-03-20 | Data processor |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004161157A Division JP2004295914A (en) | 2004-05-31 | 2004-05-31 | Data processor |
| JP2004213952A Division JP3759742B2 (en) | 2004-07-22 | 2004-07-22 | Data processing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263290A true JPH08263290A (en) | 1996-10-11 |
Family
ID=13152672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7060797A Withdrawn JPH08263290A (en) | 1995-03-20 | 1995-03-20 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263290A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6745320B1 (en) | 1999-04-30 | 2004-06-01 | Renesas Technology Corp. | Data processing apparatus |
| US7376819B2 (en) | 2002-06-28 | 2008-05-20 | Renesas Technology Corp. | Data processor with selectable word length |
-
1995
- 1995-03-20 JP JP7060797A patent/JPH08263290A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6745320B1 (en) | 1999-04-30 | 2004-06-01 | Renesas Technology Corp. | Data processing apparatus |
| US7376819B2 (en) | 2002-06-28 | 2008-05-20 | Renesas Technology Corp. | Data processor with selectable word length |
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