JPH08249275A - Data for high-speed data transfer between lsi - Google Patents

Abstract

PURPOSE: To operate with a clock frequency of higher speed by means or the same CMOS process. CONSTITUTION: In a system consisting of first and second LSIs 1 and 2 and a clock supply circuit 3 supplying a clock for these LSIs 1 and 2, signal transfer from first LSI 1 to second LSI 2 is executed by the synchronizing transfer of the latency of 1.5-clock and that from second LSI 2 to first LSI 1 is executed by the synchronizing transfer of the latency of 1.5 clock. In a system where the synchronizing transfer of the signal between LSIs 1 and 2 determines the upper limit of the frequency of a system clock, the upper limit of the frequency of the system clock can be improved to be 1.5-fold through the use of this method.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＬＳＩ間における高速デ
−タ転送方法にかかり、特に２つのＬＳＩ間において
１．５クロックのレイテンシィ（ここで、レイテンシィ
とは第１のＬＳＩが起動をかけてから第２のＬＳＩが該
起動を受けるまでの時間を言う）でデータ転送すること
により、高速なデータ転送を可能にしたＬＳＩ間におけ
る高速データ転送方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed data transfer method between LSIs, and in particular, a latency of 1.5 clocks between two LSIs (where latency means that the first LSI starts up). The present invention relates to a high-speed data transfer method between LSIs that enables high-speed data transfer by performing data transfer in a time period from when the second LSI receives the activation).

【０００２】[0002]

【従来の技術】従来技術としては、ＬＳＩの遅延時間に
関して、１９９０年９月 株式会社日立製作所半導体事
業部発行「ＨＧ６２Ｓ／Ｇシリ−ズデザインマニュア
ル」の６２ぺ−ジに記載のごとく、ＣＭＯＳ ＬＳＩの
遅延時間は「使用条件（環境温度、電源電圧の変動）あ
るいはＬＳＩ製造上のバラツキ、計算値自体の誤差など
を考慮に入れる必要がある」ことが知られている。2. Description of the Related Art As a conventional technique, regarding the delay time of an LSI, as described on page 62 of "HG62S / G Series Design Manual" issued by Hitachi Ltd., Semiconductor Division, September 1990, a CMOS LSI is described. It is known that the delay time of "is required to take into account the operating conditions (environmental temperature, fluctuation of power supply voltage), variations in LSI manufacturing, errors in calculated values themselves, etc."

【０００３】又、上記マニュアル１５７から２２５ぺ−
ジに記載のごとく、「入出力バッファの遅延時間は内部
ゲ−トの遅延時間に比べ２から１０倍のレンジで大き
い」ことが知られている。Also, from the above manuals 157 to 225,
It is known that "the delay time of the input / output buffer is large in the range of 2 to 10 times the delay time of the internal gate" as described in the above.

【０００４】さらに、１９９４年２月 ＩＮＴＥＬ Ｃ
ＯＲＰＯＲＡＴＩＯＮ発行「ＩｎｔｅｌＤＸ４ Ｐｒｏ
ｃｅｓｓｏｒ Ｄａｔａ Ｂｏｏｋ」の７−３ぺ−ジに
記載のごとく、ＩｎｔｅｌＤＸ４（登録商標）では、Ｌ
ＳＩ内部のクロックの１／２以下の周波数でＬＳＩ外部
の信号の同期をとっている。この技術は、ＬＳＩの性能
を上げる為に、遅延時間の小さい内部ゲ−トはできるだ
け高速のクロックで動作させ、ＬＳＩ外部の信号に対し
ては、内部クロックを分周したクロックを用いて入出力
バッファの遅延を補っている。Further, in February 1994, INTEL C
Published by ORPORATION "Intel DX4 Pro
As described on page 7-3 of "Processor Data Book", in Intel DX4 (registered trademark), L
Signals external to the LSI are synchronized at a frequency of 1/2 or less of the clock inside the SI. In this technique, in order to improve the performance of the LSI, the internal gate with a small delay time is operated with the clock as fast as possible, and the signal outside the LSI is input / output using the clock obtained by dividing the internal clock. It compensates for the buffer delay.

【０００５】しかし、ＬＳＩ外部のクロックが低下する
と、高速で動作するＬＳＩ内部の論理の性能を十分発揮
できないことがある。この状態をＬＳＩ内部に比べ、Ｌ
ＳＩ外部のスル−プットが少ないという。これを補う
為、ＩｎｔｅｌＤＸ４（登録商標）では、ＬＳＩ内にキ
ャッシュメモリを持ち、外部とのデ−タアクセスを少な
くし、ＬＳＩ内部のスル−プットを保っている。又、こ
れを補う他の手法として、ＬＳＩ内部のデ−タ幅より、
ＬＳＩ外部のデ−タ幅を大きくし、ＬＳＩ外部のスル−
プットを大きくする手法も存在する。しかし、ＬＳＩ内
にキャッシュメモリを持つことでチップサイズが大きく
なり、コストが増したり、デ−タ幅を大きくすることで
ピン数が増すため、チップサイズ大による、コスト高、
ＬＳＩケ−ス代の増加を招いている。また、ＬＳＩの論
理によっては、キャッシュメモリを持てない物も存在す
る。However, if the clock outside the LSI is lowered, the performance of the logic inside the LSI operating at high speed may not be sufficiently exhibited. Compare this state to the inside of the LSI
There is little throughput outside SI. To compensate for this, the Intel DX4 (registered trademark) has a cache memory in the LSI to reduce data access to the outside and maintain the output inside the LSI. As another method of compensating for this, from the data width inside the LSI,
Increase the data width outside the LSI to increase the throughput outside the LSI.
There are also methods to increase the put. However, having a cache memory in the LSI increases the chip size, which increases the cost and increases the data width to increase the number of pins.
This has led to an increase in LSI case costs. In addition, depending on the logic of the LSI, there are some which cannot have a cache memory.

【０００６】次に、図３と図４を用いて、従来技術によ
るＬＳＩ間のデータ転送について、具体的に説明する。
図３は従来のＬＳＩ間におけるデータ転送を示すブロッ
ク図であり、図４は図３に示す従来例の動作の一例を示
すタイムチャートである。Next, data transfer between LSIs according to the conventional technique will be specifically described with reference to FIGS. 3 and 4.
FIG. 3 is a block diagram showing data transfer between conventional LSIs, and FIG. 4 is a time chart showing an example of the operation of the conventional example shown in FIG.

【０００７】図３において、１１は第１のＬＳＩ、１２
は第２のＬＳＩ、１３は水晶発振器である。第１、第２
のＬＳＩ１１，１２は共に水晶発振器１３から出力され
るクロック信号ＸＴＬＣＬＫ−Ｎをクロック入力とし、
第１、第２のＬＳＩ１，ＬＳＩ２ともクロック信号ＸＴ
ＬＣＬＫ−Ｎの立上りでその内部の状態が変化する。In FIG. 3, 11 is a first LSI and 12
Is a second LSI, and 13 is a crystal oscillator. First, second
The LSIs 11 and 12 both use the clock signal XTLCLK-N output from the crystal oscillator 13 as a clock input,
The clock signal XT is applied to both the first and second LSI1 and LSI2.
The internal state of LCLK-N changes at the rising edge of LCLK-N.

【０００８】図４に示すように、第１のＬＳＩ１１が出
力する３種類の信号（ＢＳ−Ｎ，ＲＥＡＤ−Ｎ，ＡＤ３
１〜００−Ｐ）は、クロック信号ＸＴＬＣＬＫ−Ｎの立
上りに対し最小０ｎｓｅｃ，最大１クロック以内（即
ち、１クロック以内）に変化する。As shown in FIG. 4, three types of signals (BS-N, READ-N, AD3) output from the first LSI 11 are used.
1 to 00-P) changes to 0 nsec at the minimum and 1 clock at the maximum (that is, 1 clock or less) with respect to the rise of the clock signal XTLCLK-N.

【０００９】同様に、第２のＬＳＩ１２が出力する２種
類の種類の（ＲＥＤＹ−Ｎ，ＡＤ３１〜００−Ｐ）もク
ロック信号ＸＴＬＣＬＫ−Ｎの立上りに対し最小０ｎｓ
ｅｃ，最大１クロック以内（即ち、１クロック以内）に
変化する必要がある。Similarly, the two types of (REDY-N, AD31 to 00-P) output by the second LSI 12 have a minimum of 0 ns with respect to the rising edge of the clock signal XTLCLK-N.
ec, it is necessary to change within a maximum of 1 clock (that is, within 1 clock).

【００１０】すなわち、クロック信号ＸＴＬＣＬＫ−Ｎ
の周波数が１００ＭＨｚのとき、第１のＬＳＩ１１と第
２のＬＳＩ１２はクロック信号ＸＴＬＣＬＫ−Ｎの立ち
上がりに対して、１クロック以内に各信号を出力しなけ
ればならない。That is, the clock signal XTLCLK-N
When the frequency is 100 MHz, the first LSI 11 and the second LSI 12 must output each signal within one clock with respect to the rising edge of the clock signal XTLCLK-N.

【００１１】[0011]

【発明が解決しようとする課題】しかし、前記したよう
に、ＬＳＩの遅延時間は使用条件、ＬＳＩ製造上のばら
つき等で変化する。１クロックのレイテンシィで１デ−
タを転送するには、遅延時間は１クロック以内でなけれ
ばならない。However, as described above, the delay time of the LSI changes depending on the use conditions, variations in the LSI manufacturing, and the like. 1-delay with 1-clock latency
To transfer the data, the delay time must be within 1 clock.

【００１２】たとえば、外部クロックが１００ＭＨｚの
場合、１クロックのレイテンシィでデ−タ転送しようと
すると、ＬＳＩ間のクロックスキュ−、フリップフロッ
プのセットアップタイムも含めて、入出力バッファの遅
延時間は最大１０ｎｓｅｃ以下にする必要がある。遅延
時間を最大１０ｎｓｅｃ以下にするのは、０．８μｍの
プロセスのＣＭＯＳでは、不可能である。For example, if the external clock is 100 MHz and the data is transferred with a latency of 1 clock, the delay time of the input / output buffer including the clock skew between the LSIs and the setup time of the flip-flop is maximum. It should be 10 nsec or less. It is impossible to set the maximum delay time to 10 nsec or less in the CMOS having a process of 0.8 μm.

【００１３】これに対して、たとえば外部クロック２ク
ロック分でデ−タ転送する場合は（２クロックのレイテ
ンシィでデ−タ転送する場合）、ＬＳＩ間のクロックス
キュ−、フリップフロップのセットアップタイムも含め
て、入出力バッファの遅延時間を、最大２０ｎｓ、最小
１０ｎｓとする必要がある。０．８μｍのプロセスのＣ
ＭＯＳでは、最大２０ｎｓとすることは可能であるが、
最大２０ｎｓｅｃを守りつつＬＳＩの使用条件、ＬＳＩ
の製造上のばらつきを含めて、最小時間１０ｎｓ以上を
保証することは難しい。On the other hand, for example, when data is transferred with two external clocks (when data is transferred with a latency of two clocks), clock skew between LSIs and setup time of flip-flops are also required. Including, it is necessary to set the delay time of the input / output buffer to a maximum of 20 ns and a minimum of 10 ns. 0.8 μm process C
With MOS, it is possible to have a maximum of 20 ns,
Use conditions of LSI while protecting maximum 20 nsec, LSI
It is difficult to guarantee the minimum time of 10 ns or more, including the manufacturing variation of

【００１４】そこで本発明は、上記した従来技術の問題
点に鑑み成されたもので、ＬＳＩ−ＬＳＩ間の同期転送
において、入出力で生じるディレ−を１クロック以内に
収めることなく、かつ２クロック以上とすることなく、
信号が確定したタイミングで捕らえるように構成し、Ｌ
ＳＩの外部クロックを落すことなく、ＬＳＩ−ＬＳＩ間
のデータ転送を行うものである。さらに、具体的に言え
ば、ＬＳＩ間のクロックスキュ−、フリップフロップの
セットアップタイムも含めて、入出力バッファの遅延時
間を、最大時間と最小時間の双方において保証すること
が可能なＬＳＩ間における高速データ転送方法を提供す
ることにある。Therefore, the present invention has been made in view of the above-mentioned problems of the prior art. In synchronous transfer between LSIs, the delay caused by input / output is kept within 1 clock and 2 clocks are kept. Without doing the above,
It is configured so that the signal can be captured at a fixed timing, and L
Data transfer between LSIs is performed without dropping the external clock of SI. More specifically, high-speed between LSIs that can guarantee the delay time of the input / output buffer, including the clock skew between LSIs and the setup time of flip-flops, both in the maximum time and the minimum time. It is to provide a data transfer method.

【００１５】[0015]

【課題を解決するための手段】本発明のＬＳＩ間におけ
る高速デ−タ転送方法は、第１のＬＳＩと第２のＬＳＩ
とこれらのＬＳＩにクロックを供給するクロック供給回
路から成るシステムに適用されるものであり、特に第１
のＬＳＩから第２のＬＳＩへのデータ転送を１．５クロ
ックのレイテンシィの同期転送で行い、第２のＬＳＩか
ら第１のＬＳＩへのデータ転送を１．５クロックのレイ
テンシィの同期転送で行うことを特徴としている。A high-speed data transfer method between LSIs according to the present invention includes a first LSI and a second LSI.
And a clock supply circuit for supplying a clock to these LSIs, particularly the first
The data transfer from the second LSI to the second LSI is performed by the 1.5-clock latency synchronous transfer, and the data transfer from the second LSI to the first LSI is the 1.5-clock latency synchronous transfer. It is characterized by doing.

【００１６】さらに、本発明のＬＳＩ間における高速デ
−タ転送方法は、前記クロック供給回路が供給するクロ
ックの位相が第１のＬＳＩと第２のＬＳＩで逆相である
ことを特徴としている。Further, the high-speed data transfer method between LSIs of the present invention is characterized in that the phases of the clocks supplied by the clock supply circuit are opposite to each other between the first LSI and the second LSI.

【００１７】[0017]

【作用】本発明によれば、クロックデユ−ティが５０％
で、前述した１００ＭＨｚのクロックの場合、１．５ク
ロックのレイテンシィの同期転送を行うためには、ＬＳ
Ｉ間のクロックスキュ−、フリップフロップのセットア
ップタイムを含めて、入出力バッファの遅延時間を、最
大１５ｎｓｅｃ、最小５ｎｓｅｃとする必要がある。
０．８μｍのプロセスのＣＭＯＳでは、最大１５ｎｓｅ
ｃにすることは、十分注意した設計をすれば可能であ
る。又、最小値を５ｎｓｅｃとすることも、可能であ
る。これにより、ＬＳＩ間のクロックスキュ−、フリッ
プフロップのセットアップタイムも含めて、入出力バッ
ファの遅延時間を、最大時間と最小時間の双方において
保証することが可能なＬＳＩ間における高速データ転送
方法を提供するができる。According to the present invention, the clock duty is 50%.
In the case of the 100 MHz clock described above, in order to perform the latency transfer of 1.5 clocks, the LS
Including the clock skew between I and the setup time of the flip-flop, the delay time of the input / output buffer needs to be 15 nsec at the maximum and 5 nsec at the minimum.
In CMOS of 0.8 μm process, maximum 15 nse
Setting to c is possible if the design is performed with sufficient care. It is also possible to set the minimum value to 5 nsec. This provides a high-speed data transfer method between LSIs that can guarantee the delay time of the input / output buffer, including the clock skew between LSIs and the setup time of flip-flops, in both the maximum time and the minimum time. You can do it.

【００１８】さらに、クロックの立上りで内部の状態を
変化させる２つのＬＳＩの間で同期転送を行うとき、２
つのＬＳＩのクロックを逆相にし、各ＬＳＩが出力する
信号の遅延時間をクロック周期の０．５倍以上にコント
ロ−ルすることで、同期転送可能な遅延時間を１．５倍
にできる。言い換えると、同じ遅延時間のプロセスのＬ
ＳＩを用いても、本発明を使用することで、ＬＳＩの外
部クロックを１．５倍にすることができる。Furthermore, when performing synchronous transfer between two LSIs whose internal states are changed at the rising edge of the clock, 2
By setting the clocks of one LSI to be in opposite phases and controlling the delay time of the signal output from each LSI to be 0.5 times or more of the clock cycle, the delay time capable of synchronous transfer can be increased to 1.5 times. In other words, L of processes with the same delay time
Even if SI is used, the external clock of the LSI can be multiplied by 1.5 by using the present invention.

【００１９】[0019]

【実施例】図１は本発明の一実施例を示すブロック図で
あり、図２は図１に示す実施例の動作の一例を示すタイ
ムチャートである。図１において、１は第１のＬＳＩ、
２は第２のＬＳＩ、３は水晶発振器（図中、ＸＴＬと示
す）、４は非反転型クロックドライバ、５は反転型クロ
ックドライバである。水晶発振器３は、図２に示すよう
なクロック信号ＸＴＬＣＬＫ−Ｎを出力する。非反転型
クロックドライバ４はクロック信号ＸＴＬＣＬＫ−Ｎを
入力とし、図２に示すように、９０度位相のずれたクロ
ック信号ＳＹＳＣＬＫ１−Ｎを出力する。反転型クロッ
クドライバ５はクロック信号ＸＴＬＣＬＫ−Ｎを入力と
し、図２に示すように、クロック信号ＳＹＳＣＬＫ１−
Ｎと逆相の関係にあるクロック信号ＳＹＳＣＬＫ２−Ｎ
を出力する。第１のＬＳＩ１はＳＹＳＣＬＫ１−Ｎをク
ロック入力とし、第２のＬＳＩ２はＳＹＳＣＬＫ２−Ｎ
をクロック入力とする。第１のＬＳＩ１は第２のＬＳＩ
２に対して、起動信号ＢＳ−Ｎとリ−ド／ライトを示す
信号ＲＥＡＤ−Ｎを出力する。信号ＲＥＡＤ−Ｎは、
“Ｌ”のときリ−ド（デ−タがＬＳＩ２からＬＳＩ１へ
流れる）を示し、“Ｈ”のときライト（デ−タがＬＳＩ
１からＬＳＩ２へ流れる）を示す。また、第１のＬＳＩ
１と第２のＬＳＩ２間に設けられているバスＡＤ３１〜
００−Ｐは、アドレス・デ−タ用マルチプレックスバス
である。さらに、第２のＬＳＩ２は第１のＬＳＩ１に対
して信号ＲＥＤＹ−Ｎを出力する。この信号ＲＥＤＹ−
Ｎは、第２のＬＳＩ２が第１のＬＳＩ１に出力する終了
信号であり、“Ｌ”の時終了を示す。リ−ドに対する終
了の場合は、終了信号ＲＥＤＹ−Ｎが“Ｌ”のとき、バ
スＡＤ３１〜００−Ｐにリ−ドデ−タが出力されたこと
を意味する。1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a time chart showing an example of the operation of the embodiment shown in FIG. In FIG. 1, 1 is the first LSI,
Reference numeral 2 is a second LSI, 3 is a crystal oscillator (shown as XTL in the drawing), 4 is a non-inverting clock driver, and 5 is an inverting clock driver. The crystal oscillator 3 outputs a clock signal XTLCLK-N as shown in FIG. The non-inverting clock driver 4 receives the clock signal XTLCLK-N as an input, and outputs the clock signals SYSCLK1-N that are 90 degrees out of phase with each other, as shown in FIG. The inverting clock driver 5 receives the clock signal XTLCLK-N and receives the clock signal SYSCLK1- as shown in FIG.
A clock signal SYSCLK2-N having a phase opposite to that of N
Is output. The first LSI 1 receives SYSCLK1-N as a clock input, and the second LSI 2 receives SYSCLK2-N.
Is the clock input. The first LSI 1 is the second LSI
2, a start signal BS-N and a signal READ-N indicating read / write are output. The signal READ-N is
When "L", a read (data flows from LSI2 to LSI1) is shown, and when "H", a write (data is LSI)
Flow from 1 to LSI2). Also, the first LSI
Buses AD31 to AD31 provided between the first and second LSIs 2
00-P is a multiplex bus for address data. Further, the second LSI 2 outputs the signal REDY-N to the first LSI 1. This signal REDY-
N is an end signal output from the second LSI 2 to the first LSI 1, and indicates an end when it is "L". In the case of the end for the read, it means that the read data is output to the buses AD31 to 00-P when the end signal REDY-N is "L".

【００２０】前記したように、図２は本実施例の動作を
説明するためのタイムチャ−トであり、特に第１のＬＳ
Ｉ１が第２のＬＳＩ２にデ−タリ−ドを行った場合を示
す図である。第１のＬＳＩ１はクロック信号ＳＹＳＣＬ
Ｋ１−Ｎの立上りを機に内部の状態が変化し、第２のＬ
ＳＩ２はＳＹＳＣＬＫ２−Ｎの立上りを機に内部の状態
が変化する。いま、クロック信号ＳＹＳＣＬＫ１−Ｎの
立ち上がりにおいて（時刻ｔ１）、第１のＬＳＩ１の内
部状態が変化し、第２のＬＳＩ２に対して起動信号ＢＳ
−Ｎを出力し、第２のＬＳＩ２に起動をかけたとする。
このとき、起動信号ＢＳ−Ｎは、図２に示すように、第
１のＬＳＩ１のクロック入力ＳＹＳＣＬＫ１−Ｎが立ち
上がってから０．５〜１．５クロック経過する間に反転
して“Ｌ”（起動信号有効）となる。この関係を、図
中、ＢＳ−Ｎ（ｍｉｎ）とＢＳ−Ｎ（ｍａｘ）で示す
（但し、ここで、０．５クロックと１．５クロックちょ
うどのタイミングで反転して“Ｌ”となることは除
く）。即ち、第１のＬＳＩ１が出力する起動信号ＢＳ−
Ｎは最少（ｍｉｎ）でもクロック信号ＳＹＳＣＬＫ１−
Ｎが立上がってから０．５クロックの間は変化しない。
また、最大（ｍａｘ）でもクロック信号ＳＹＳＣＬＫ１
−Ｎが立上がってから１．５クロック後には変化し終わ
っている。よって、第２のＬＳＩ２は、時刻ｔ１から
１．５クロック経過した時点におけるＳＹＳＣＬＫ２−
Ｎの立ち上がりのタイミング（時刻ｔ２）で、第１のＬ
ＳＩ１からの３種類の信号ＢＳ−Ｎ，ＲＥＡＤ−Ｎ，Ａ
Ｄ３１〜００を検出する。時刻ｔ１から０．５クロック
経過した時点において、クロック信号ＳＹＳＣＬＫ２−
Ｎの立ち上がりのタイミングとなるが、この時点では、
第２のＬＳＩ２が３種類の信号ＢＳ−Ｎ，ＲＥＡＤ−
Ｎ，ＡＤ３１〜００を検出することはない。 さらに、
図２から明らかなように、起動信号ＢＳ−Ｎが“Ｌ”の
時、リ−ド／ライトを示す信号ＲＥＡＤ−Ｎが“Ｈ”か
ら“Ｌ”（リード）に変化し、かつバスＡＤ３１〜００
−Ｐを介してアドレスが出力されている。なお、信号Ｒ
ＥＡＤ−Ｎ及びバスＡＤ３１〜００−Ｐについても、起
動信号ＢＳ−Ｎ（ｍｉｎ）とＢＳ−Ｎ（ｍａｘ）にそれ
ぞれ対応する、信号ＲＥＡＤ−Ｎ（ｍｉｎ）とＲＥＡＤ
−Ｎ（ｍａｘ）、及びバスＡＤ３１〜００−Ｐ（ｍｉ
ｎ）とＡＤ３１〜００−Ｐ（ｍａｘ）を図２に示す。As described above, FIG. 2 is a time chart for explaining the operation of this embodiment, and particularly the first LS.
FIG. 11 is a diagram showing a case where I1 performs data reading on the second LSI2. The first LSI 1 is a clock signal SYSCL
The internal state changes at the rise of K1-N, and the second L
The internal state of SI2 changes at the rising edge of SYSCLK2-N. Now, at the rising edge of the clock signal SYSCLK1-N (time t1), the internal state of the first LSI 1 changes, and the activation signal BS is sent to the second LSI 2.
It is assumed that -N is output and the second LSI 2 is activated.
At this time, as shown in FIG. 2, the activation signal BS-N is inverted to "L" (0.5 to 1.5 clocks after the clock input SYSCLK1-N of the first LSI 1 rises). The start signal is valid). This relationship is shown by BS-N (min) and BS-N (max) in the figure (however, here, it is inverted to 0.5 at the timing of 0.5 clock and just at 1.5 clock). Except). That is, the start signal BS- output from the first LSI 1
Even if N is the minimum (min), the clock signal SYSCLK1-
It does not change for 0.5 clocks after N rises.
Further, even at the maximum (max), the clock signal SYSCLK1
-It has finished changing 1.5 clocks after N rises. Therefore, the second LSI 2 receives the SYSCLK2- at the time point when 1.5 clocks have passed from the time t1.
At the rising edge of N (time t2), the first L
Three kinds of signals BS-N, READ-N, A from SI1
D31 to 00 are detected. When 0.5 clocks have elapsed from the time t1, the clock signal SYSCLK2-
It is the rising timing of N, but at this point,
The second LSI 2 has three types of signals BS-N, READ-
N, AD31 to 00 are not detected. further,
As is apparent from FIG. 2, when the activation signal BS-N is "L", the signal READ-N indicating read / write changes from "H" to "L" (read) and the buses AD31 to AD31. 00
The address is output via -P. The signal R
Also for the EAD-N and the buses AD31 to 00-P, the signals READ-N (min) and READ corresponding to the start signals BS-N (min) and BS-N (max), respectively.
-N (max), and buses AD31 to 00-P (mi
n) and AD31-00-P (max) are shown in FIG.

【００２１】バスＡＤ３１〜００−Ｐを介して、第１の
ＬＳＩ１から第２のＬＳＩ２に対してアドレスの送出が
終了すると（時刻ｔ３，ｔ３′）、終了信号ＲＥＤＹ−
Ｎは時刻４においてクロック信号ＳＹＳＣＬＫ２−Ｎが
立ち上がってから０．５〜１．５クロック経過する間に
反転して“Ｌ”（有効）となる。この関係を、図中、Ｒ
ＥＤＹ−Ｎ（ｍｉｎ）とＲＥＤＹ−Ｎ（ｍａｘ）で示す
（但し、ここで、時刻ｔ４から０．５クロックと１．５
クロックちょうどのタイミングで反転して“Ｌ”となる
ことは除く）。終了信号ＲＥＤＹ−Ｎが“Ｌ”となる時
点において、バスＡＤ３１〜００を介して、第２のＬＳ
Ｉ２から第１のＬＳＩ１へリードデータが出力される。When the transmission of the address from the first LSI 1 to the second LSI 2 is completed via the buses AD31 to 00-P (time t3, t3 '), the end signal REDY-.
N is inverted to become "L" (valid) during 0.5 to 1.5 clocks after the clock signal SYSCLK2-N rises at time 4. This relationship is represented by R in the figure.
It is indicated by EDY-N (min) and REDY-N (max) (however, from time t4, 0.5 clock and 1.5
Except that it is inverted to "L" at the exact timing of the clock). At the time when the end signal REDY-N becomes “L”, the second LS is transmitted via the buses AD31 to 00.
Read data is output from I2 to the first LSI 1.

【００２２】第１のＬＳＩ１は、時刻ｔ４から０．５ク
ロック後のＳＹＳＣＬＫ１−Ｎ（７）の立上りでは、終
了信号ＲＥＤＹ−Ｎが“Ｌ”であることを検出できず、
時刻ｔ４から１．５クロック後の時刻ｔ５において確実
に“Ｌ”を検出し、バスＡＤ３１〜００−Ｐに出力され
たリ−ドデ−タを読み取ることができる。The first LSI 1 cannot detect that the end signal REDY-N is "L" at the rising edge of SYSCLK1-N (7) 0.5 clocks after the time t4.
At time t5, which is 1.5 clocks after time t4, "L" can be surely detected, and the read data output to the buses AD31 to 00-P can be read.

【００２３】たとえば、クロック信号ＸＴＬＣＬＫ−Ｎ
の周波数が１００ＭＨｚのとき、Ｌ第１のＬＳＩ１と第
２のＬＳＩ２は、クロック信号ＳＹＳＣＬＫ１−Ｎとク
ロック信号ＳＹＳＣＬＫ２−Ｎに対し、その立ち上がり
から５ｎｓｅｃから１５ｎｓｅｃのタイミングで各信号
を出力する必要がある。For example, the clock signal XTLCLK-N
When the frequency is 100 MHz, the L first LSI 1 and the second LSI 2 need to output the respective signals with respect to the clock signal SYSCLK1-N and the clock signal SYSCLK2-N at a timing of 5 nsec to 15 nsec from the rising edge thereof. .

【００２４】以上に説明した実施例では、第１のＬＳＩ
１と第２のＬＳＩ２に逆相のクロックを供給した場合を
述べたが、クロックは同相のままで、第１のＬＳＩ１は
クロックの立上りを（又は立ち下がり）、第２のＬＳＩ
２はクロックの立下がりを（又は立ち上がり）、それぞ
れＬＳＩの状態変化の機会としても、同様の効果を得る
ことができる。In the embodiment described above, the first LSI
The case where the clocks of opposite phases are supplied to the first and second LSIs 2 has been described, but the clocks remain in the same phase and the first LSI 1 rises (or falls) the clock and the second LSI
In the case of 2, the falling edge (or rising edge) of the clock is used as an opportunity to change the state of each LSI, and the same effect can be obtained.

【００２５】さらに、以上に説明した実施例では、第１
のＬＳＩ１と第２のＬＳＩ２のクロック入力を逆相（１
８０度位相変化）としたが、第１のＬＳＩ１と第２のＬ
ＳＩ２の入出力ゲ−トの遅延時間が等しくない場合は、
ＰＬＬ内蔵型クロックドライバを用い、２つのＬＳＩの
クロックを最適の位相差に調整してシステムを構築する
こともできる。この場合には、２つのＬＳＩ間における
レイテンシィが１．５クロックに限定されることなく、
ＰＬＬ内蔵型クロックドライバの設定に応じて、任意の
値に設定する事ができる。Further, in the embodiment described above, the first
The clock inputs of the LSI1 and the second LSI2 of
80 degree phase change), but the first LSI 1 and the second L
If the delay time of SI2 input / output gate is not equal,
It is also possible to use a PLL built-in clock driver to adjust the clocks of the two LSIs to an optimum phase difference to construct a system. In this case, the latency between the two LSIs is not limited to 1.5 clocks,
It can be set to an arbitrary value according to the setting of the PLL built-in clock driver.

【００２６】[0026]

【発明の効果】本発明によれば、ＬＳＩ間のクロックス
キュ−、フリップフロップのセットアップタイムも含め
て、入出力バッファの遅延時間を、最大時間と最小時間
の双方において保証することが可能なＬＳＩ間における
高速データ転送方法を提供するができる。According to the present invention, it is possible to guarantee the delay time of the input / output buffer including the clock skew between the LSIs and the setup time of the flip-flops in both the maximum time and the minimum time. It is possible to provide a high-speed data transfer method between the two.

【００２７】また、本発明によれば、クロックのデュ−
テが５０％ならば、従来技術に比べＬＳＩの状態変化の
タイミングからＬＳＩの出力する信号の最大遅延時間を
１．５倍にすることができる。Further, according to the present invention, the clock du
When the TE is 50%, the maximum delay time of the signal output from the LSI can be increased by 1.5 times from the timing of the state change of the LSI as compared with the conventional technique.

【００２８】また、第１のＬＳＩと第２のＬＳＩ間の信
号の同期転送がシステムクロックの周波数の上限を決定
しているシステムにおいて、本発明を用いることで、シ
ステムクロックの周波数の上限を１．５倍まで向上する
ことができる。例えば、出力バッファの最大遅延時間が
１５ｎｓｅｃのＬＳＩを使用した場合、従来技術（１ク
ロックのレイテンシィ）では６６ＭＨｚでしか動作でき
ないが、本発明を用いることにより１００ＭＨｚまで動
作可能になる。Further, by using the present invention in a system in which the synchronous transfer of signals between the first LSI and the second LSI determines the upper limit of the frequency of the system clock, the upper limit of the frequency of the system clock is set to 1. It can be improved up to 5 times. For example, when an LSI having a maximum delay time of 15 nsec of the output buffer is used, the conventional technique (latency of 1 clock) can operate only at 66 MHz, but by using the present invention, it is possible to operate up to 100 MHz.

【００２９】一般的には、ＬＳＩの状態変化のタイミン
グに対して、ＬＳＩの出力する信号の最大遅延時間はＬ
ＳＩのプロセスで決まる。したがって、同じプロセスの
ＬＳＩでも、本発明を用いることで、１．５倍のクロッ
クで動作可能になる。Generally, the maximum delay time of the signal output from the LSI is L with respect to the timing of the state change of the LSI.
Determined by SI process. Therefore, even LSIs having the same process can operate with a clock 1.5 times higher by using the present invention.

【００３０】又、最小遅延時間が０．５クロック以上で
あるため、ＬＳＩ内部がクロックの立上りで動作するＬ
ＳＩはＬＳＩの外部インタフェ−スとしてはクロックの
立下がりで動作すると考えればよく、ＬＳＩ内部がクロ
ックの立下がりで動作するＬＳＩは、ＬＳＩの外部イン
ターフェイスとしては立上りで動作すると考えればよ
い。Further, since the minimum delay time is 0.5 clocks or more, the inside of the LSI operates at the rising edge of the clock L.
It can be considered that the SI operates as the external interface of the LSI at the falling edge of the clock, and the LSI whose inside of the LSI operates at the falling edge of the clock operates as the external interface of the LSI at the rising edge.

【図面の簡単な説明】[Brief description of drawings]

【図１】図１は本発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】図２は図１に示す実施例の動作の一例を示すタ
イムチャート。FIG. 2 is a time chart showing an example of the operation of the embodiment shown in FIG.

【図３】図３は従来技術によるＬＳＩ間におけるデータ
転送機構を示すブロック図。FIG. 3 is a block diagram showing a data transfer mechanism between LSIs according to a conventional technique.

【図４】図４は図３に示す従来例の動作の一例を示すタ
イムチャート。FIG. 4 is a time chart showing an example of the operation of the conventional example shown in FIG.

【符号の説明】[Explanation of symbols]

１…第１のＬＳＩ、２…第２のＬＳＩ、３…水晶発振
器、４…非反転型クロックドライバ、５…反転型クロッ
クドライバ、ＸＴＬＣＬＫ−Ｎ，ＳＹＳＣＬＫ１−Ｎ，
ＳＹＳＣＬＫ２−Ｎ…クロック信号、ＢＳ−Ｎ…起動信
号、ＲＥＡＤ−Ｎ…リード／ライトを示す信号、ＡＤ３
１〜００−Ｐ…バス、終了信号…ＲＥＤＹ−Ｎ。1 ... 1st LSI, 2 ... 2nd LSI, 3 ... Crystal oscillator, 4 ... Non-inversion type clock driver, 5 ... Inversion type clock driver, XTLCLK-N, SYSCLK1-N,
SYSCLK2-N ... Clock signal, BS-N ... Activation signal, READ-N ... Signal indicating read / write, AD3
1-00-P ... Bus, end signal ... REDY-N.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井手 淳也 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Junya Ide 1 Ikegami, Haruoka-cho, Owariasahi-shi, Aichi Stock Company Hitachi Office Systems Division

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 第１のＬＳＩと第２のＬＳＩとこれらの
ＬＳＩにクロックを供給するクロック供給回路から成る
システムにおいて、 第１のＬＳＩから第２のＬＳＩへのデータ転送を１．５
クロックのレイテンシィの同期転送で行い、第２のＬＳ
Ｉから第１のＬＳＩへのデータ転送を１．５クロックの
レイテンシィの同期転送で行うことを特徴とするＬＳＩ
間における高速デ−タ転送方法。1. A system comprising a first LSI, a second LSI, and a clock supply circuit for supplying a clock to these LSIs, wherein data transfer from the first LSI to the second LSI is 1.5.
The second LS is performed by synchronous transfer of clock latency.
An LSI characterized in that data transfer from I to the first LSI is performed by a synchronous transfer with a latency of 1.5 clocks.
High-speed data transfer method between the two. 【請求項２】 前記クロック供給回路が供給するクロッ
クの位相が第１のＬＳＩと第２のＬＳＩで逆相であるこ
とを特徴とする請求項１記載のＬＳＩ間における高速デ
ータ転送方法。2. The high-speed data transfer method between LSIs according to claim 1, wherein the phases of the clocks supplied by the clock supply circuit are opposite phases in the first LSI and the second LSI.