JPH08249267A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】 【目的】 メディアデータの周期的な高速転送に適した
ＤＭＡコントローラを提供する。 【構成】 始動信号１１５がアサートされる毎に１ブロ
ック転送の実行を制御するようにアドレスを順次生成し
かつ１ブロック転送の実行が終了する毎に待機要求信号
１１４をアサートするためのアドレス生成部１と、１ブ
ロック転送の実行に要する時間より長い周期で反復要求
信号１１１をアサートするためのタイマ部２と、開始要
求信号１１２がアサートされた場合にタイマ部２の計時
動作を起動しかつアドレス生成部１への始動信号１１５
をアサートするための制御部１０とをＤＭＡコントロー
ラ２００に内蔵させる。制御部１０は、アドレス生成部
１が待機要求信号１１４をアサートした後に、かつ停止
要求信号１１３がアサートされる前にタイマ部２が反復
要求信号１１１をアサートした場合にも、タイマ部２の
計時動作を起動しかつ始動信号１１５をアサートする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムでメデ
ィアデータを取り扱うＤＭＡコントローラに関するもの
である。

【０００２】

【従来の技術】近年、計算機システムが普及するに従っ
て、音声や動画などのメディアデータを取り扱うといっ
たマルチメディア処理の必要性が高まってきた。このよ
うなマルチメディア処理は単純なデータ転送の繰り返し
処理でありかつ高速性が要求されるため、中央処理装置
（ＣＰＵ）の負担が大きいプログラムＩＯ制御方式（Ｐ
ＩＯ制御方式）ではなくて、ダイレクト・メモリ・アク
セス制御方式（ＤＭＡ制御方式）が採用される。

【０００３】ＣＰＵ、主記憶、入力デバイス、出力デバ
イス及びＤＭＡコントローラを備えた従来の計算機シス
テムにおいて入力デバイスと主記憶との間、主記憶と出
力デバイスとの間、主記憶の異なる領域間、又は入力デ
バイスと出力デバイスとの間のメディアデータの周期的
な高速転送を実行する場合、タイマからＣＰＵへの周期
的な割り込みにより割り込み処理プログラムを起動し、
該割り込み処理プログラムでＤＭＡコントローラの動作
を制御することとしていた。具体的には、第１のステッ
プで、ＣＰＵは、ＤＭＡコントローラの転送元アドレス
レジスタ、転送先アドレスレジスタ及び転送サイズレジ
スタに１ブロック転送のための適切な値を設定する。第
２のステップでは、タイマからＣＰＵへの割り込みによ
り、割り込み処理プログラムが起動される。この割り込
み処理プログラムの実行により、ＣＰＵからＤＭＡコン
トローラへ１ブロック転送の開始要求が発せられる。第
３のステップでは、この転送開始要求に応答して、ＤＭ
Ａコントローラが１ブロック転送の実行を制御する。１
ブロック転送の実行が終了すると、その旨がＤＭＡコン
トローラからＣＰＵへ通知される。メディアデータの転
送を継続する場合には、上記第２のステップ以降の処理
が繰り返される。

【０００４】

【発明が解決しようとする課題】上記のような従来の構
成は、ＣＰＵへの周期的な割り込みにより割り込み処理
プログラムを起動し、該割り込み処理プログラムでＤＭ
Ａコントローラの動作を制御することによりメディアデ
ータの周期的な転送を実現していたので、次のような問
題を有していた。

【０００５】第１に、ＣＰＵにＤＭＡコントローラの動
作を制御するための周期的割り込み処理プログラムが必
要である。そのため、プログラムのサイズが大きくな
る。

【０００６】第２に、ＣＰＵに周期的に割り込みが発生
し、そのつど割り込み処理プログラムを実行するのでＣ
ＰＵの負担が増大する。

【０００７】第３に、ＣＰＵの高いリアルタイム性が要
求され、計算機システムのコストが高くなる。メディア
データを取り扱う場合にはデータの連続性を保つことが
重要であり、ＣＰＵに割り込みが発生してからＤＭＡコ
ントローラを起動するまでの処理時間を一定時間以下に
する必要がある。そのため、ＣＰＵの高いリアルタイム
性を実現するためのソフトウェア、ハードウェアが要求
される。

【０００８】第４に、周期の異なる複数のメディアを同
時に取り扱う場合には、より高いリアルタイム性がＣＰ
Ｕに要求される。この場合には、それぞれのメディアの
取り扱い周期の最小公倍数の周期でＣＰＵに同時割り込
みが発生し、どのメディアに対応する転送を行なうかを
割り込み処理プログラムで判断する必要が生じる。その
ため、ＣＰＵの負担はさらに増大する。

【０００９】本発明の目的は、上記諸問題に鑑み、メデ
ィアデータの周期的な高速転送に適したＤＭＡコントロ
ーラを提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ブロック転送の再起動を制御するための
タイマ部を内蔵したＤＭＡコントローラの構成を採用し
たものである。

【００１１】具体的には、本発明のＤＭＡコントローラ
は、始動信号がアサートされる毎に１ブロック転送の実
行を制御しかつ１ブロック転送の実行が終了する毎に待
機要求信号をアサートするための第１の手段と、該第１
の手段の制御による１ブロック転送の実行に要する時間
より長い周期で反復要求信号をアサートするための第２
の手段と、開始要求信号がアサートされた場合又は前記
第１の手段が待機要求信号をアサートした後にかつ停止
要求信号がアサートされる前に前記第２の手段が反復要
求信号をアサートした場合には前記第２の手段の計時動
作を起動しかつ前記第１の手段への始動信号をアサート
するための第３の手段とを備えた構成を採用したもので
ある。

【００１２】

【作用】本発明のＤＭＡコントローラによれば、第３の
手段は、転送停止モードと、転送実行モードと、待機モ
ードとの３つの内部状態を有する。開始要求信号がアサ
ートされると、第３の手段は、転送停止モードから転送
実行モードへ遷移して、第２の手段の計時動作を起動し
かつ第１の手段への始動信号をアサートする。第１の手
段は、始動信号のアサートを受けて、１ブロック転送の
実行を制御し、該１ブロック転送の終了時点で待機要求
信号をアサートする。このとき、第３の手段は、待機要
求信号のアサートを受けて、転送実行モードから待機モ
ードへ遷移する。第２の手段は第１の手段の制御による
１ブロック転送の実行に要する時間より長い周期で反復
要求信号をアサートするようになっており、待機モード
において停止要求信号がアサートされる前に第２の手段
から反復要求信号がアサートされると、第３の手段は、
待機モードから転送実行モードへ遷移して、第２の手段
の計時動作を再起動し、かつ次のブロック転送が実行さ
れるように第１の手段への始動信号を再びアサートす
る。つまり、ＣＰＵの介在なしにブロック転送が自動的
に再起動される。

【００１３】

【実施例】図１は、本発明の実施例に係るＤＭＡコント
ローラを備えた計算機システムの概略構成を示してい
る。図１において、２００は本発明の実施例に係るＤＭ
Ａコントローラ、２０１はＣＰＵ、２０２は主記憶、２
０３は出力デバイス、２０４は入力デバイス、３はこれ
らの回路ブロック間を結ぶシステムバスである。システ
ムバス３は、アドレスバス及びデータバスを備えてい
る。

【００１４】ＤＭＡコントローラ２００は、入力デバイ
ス２０４と主記憶２０２との間のＤＭＡ転送を実行する
第１の転送モードと、主記憶２０２と出力デバイス２０
３との間のＤＭＡ転送を実行する第２の転送モードと、
主記憶２０２の異なる領域間のＤＭＡ転送を実行する第
３の転送モードと、入力デバイス２０４と出力デバイス
２０３との間のＤＭＡ転送を実行する第４の転送モード
とを有するものである。転送サイズは、１ワード（４バ
イト）を単位とするものとする。ＤＭＡコントローラ２
００は、後述するように複数の制御レジスタを内蔵した
プログラマブルな回路ブロックであって、制御レジスタ
を特定するためのアドレスと、該アドレスによって特定
された制御レジスタに書き込むべきデータ（制御情報）
とが、ＣＰＵ２０１からシステムバス３を介してＰＩＯ
制御方式で供給される。入力デバイス２０４及び出力デ
バイス２０３にも同様のＰＩＯ制御方式が採用される。

【００１５】ＤＭＡコントローラ２００の内部構成を図
２に示す。図２において、１はブロック転送の実行を制
御するようにアドレスを順次生成するためのアドレス生
成部、２はブロック転送の再起動を制御するためのタイ
マ部、１０はＤＭＡコントローラ２００の内部全体動作
を制御するための制御部、１１はデータを一時的に保持
するためのデータバッファ、１２はシステムバス３との
インターフェースとして機能するバスインターフェース
である。バスインターフェース１２とデータバッファ１
１とアドレス生成部１とタイマ部２との間には内部デー
タバス１００が、バスインターフェース１２とアドレス
生成部１との間には内部アドレスバス１０１がそれぞれ
設けられている。タイマ部２は、設定された分周数デー
タを保持するための分周数レジスタ５０と、クロックを
計数するためのカウンタ５１と、カウンタ５１の計数値
と分周数レジスタ５０の保持データとを比較するための
比較器５２とを備えており、内部データバス１００が分
周数レジスタ５０に接続されている。１１０はカウンタ
リセット信号、１１１は反復要求信号、１１２は開始要
求信号、１１３は停止要求信号、１１４は待機要求信
号、１１５は始動信号である。タイマ部２の比較器５２
は、カウンタ５１の計数値と分周数レジスタ５０の保持
データとが一致した時に反復要求信号１１１をアサート
する。

【００１６】アドレス生成部１の内部構成を図３に示
す。図３において、１３は設定された転送サイズを保持
するための転送サイズレジスタ、１４は設定された転送
先アドレスを保持するための転送先アドレスレジスタ、
１５は設定された転送元アドレスを保持するための転送
元アドレスレジスタである。これらのレジスタ１３，１
４，１５の設定データは、内部データバス１００を通じ
て供給されるようになっている。１６は、待機要求信号
１１４を出力するための比較器である。２０、２１、２
２は、それぞれ転送サイズ、転送先アドレス、転送元ア
ドレスの更新中の値を保持するためのレジスタである。
２３、２４、２５、２６はマルチプレクサ、２７は入力
値から１を減ずるデクリメンタ、２８、２９は入力値に
４を加算するインクリメンタである。比較器１６は、転
送サイズの更新中の値（レジスタ２０の出力）が０にな
った時に待機要求信号１１４をアサートする。マルチプ
レクサ２６は、転送先アドレスの更新中の値（レジスタ
２１の出力）と転送元アドレスの更新中の値（レジスタ
２２の出力）とを切り替えて内部アドレスバス１０１へ
出力するものである。

【００１７】図４は、図２中の制御部１０の状態遷移図
である。制御部１０は、３つの内部状態Ｔ０，Ｔ１，Ｔ
２を持っている。Ｔ０は転送停止モード、Ｔ１は転送実
行モード、Ｔ２は待機モードをそれぞれ示している。各
種制御レジスタの初期設定の後にＣＰＵ２０１からの制
御情報に応じてバスインターフェース１２から開始要求
信号１１２がアサートされると、制御部１０の内部状態
はＴ０（初期状態）からＴ１へ遷移し、該制御部１０か
らカウンタリセット信号１１０と始動信号１１５とがア
サートされる。これにより、タイマ部２の計時動作が開
始すると同時に、アドレス生成部１による１ブロックの
転送制御が開始する。１ブロックの転送終了に伴ってア
ドレス生成部１から待機要求信号１１４がアサートされ
ると、制御部１０の内部状態はＴ１からＴ２へ遷移す
る。この待機モードの内部状態Ｔ２でＣＰＵ２０１から
の制御情報に応じてバスインターフェース１２から停止
要求信号１１３がアサートされると、制御部１０の内部
状態はＴ２からＴ０へ遷移し、ブロック転送動作が完了
する。一方、タイマ部２はアドレス生成部１の制御によ
る１ブロック転送の実行に要する時間より長い周期で反
復要求信号１１１をアサートするようになっており、待
機モードの内部状態Ｔ２でタイマ部２から反復要求信号
１１１がアサートされると、制御部１０の内部状態はＴ
２からＴ１へ遷移し、該制御部１０からカウンタリセッ
ト信号１１０と始動信号１１５とがアサートされる。こ
れにより、タイマ部２の計時動作が再開すると同時に、
アドレス生成部１による次ブロックの転送制御が開始す
る。

【００１８】図５はＤＭＡコントローラ２００の全体動
作を示し、同図中のＳ１〜Ｓ７は各ステップに付した符
号である。図５中のブロック転送ステップＳ４の詳細を
図６に示す。

【００１９】図１の計算機システムで音声を再生する場
合について、図５及び図６を参照しながら具体的に説明
する。音声データは入力デバイス２０４から入力され、
出力デバイス２０３に音声データを供給することによっ
て音声が再生されるものとする。ＤＭＡコントローラ２
００の転送モードとして、前記第４の転送モードが選択
される。ＤＭＡコントローラ２００の転送サイズレジス
タ１３、転送先アドレスレジスタ１４、転送元アドレス
レジスタ１５及び分周数レジスタ５０には、それぞれ固
有のアドレスが割り当てられている。同様に転送制御用
のアドレスもＤＭＡコントローラ２００に割り当てられ
ており、このアドレスにＣＰＵ２０１が転送開始要求用
の値又は転送停止要求用の値を書き込むことでＤＭＡコ
ントローラ２００の動作を制御する。さらに、入力デバ
イス２０４の音声データ供給の開始・停止及び出力デバ
イス２０３の音声再生の開始・停止にも、それぞれアド
レスと制御用の値とが割り当てられている。

【００２０】図５中のステップＳ１では、ＤＭＡコント
ローラ２００の転送元アドレスレジスタ１５、転送先ア
ドレスレジスタ１４、転送サイズレジスタ１３及び分周
数レジスタ５０の初期設定を実行する。この際、制御部
１０の内部状態は転送停止モードＴ０である。例えば、
転送元アドレスレジスタ１５の初期設定の際には、ＣＰ
Ｕ２０１は、ＰＩＯ制御方式に従って、入力デバイス２
０４が音声データを格納しているブロックの先頭アドレ
スをシステムバス３のデータバスに、転送元アドレスレ
ジスタ１５に割り当てられたアドレスをシステムバス３
のアドレスバスにそれぞれ出力して、システムバス３上
に書き込みトランザクションを起こす。バスインターフ
ェース１２は、システムバス３のアドレスバスの内容を
見て、転送元アドレスレジスタ１５にシステムバス３の
データバスの値を格納する。転送先アドレスレジスタ１
４、転送サイズレジスタ１３及び分周数レジスタ５０の
初期設定も、同様のＰＩＯ制御方式に従って実行され
る。なお、分周数レジスタ５０には、アドレス生成部１
の制御による１ブロック転送の実行に要する時間より長
い音声再生周期をカウンタ５１のクロック周期で除して
得られた値が分周数データとして設定される。

【００２１】ステップＳ２では、ＤＭＡコントローラ２
００は、ＣＰＵ２０１からの転送開始要求があるまで何
もしないで待つ。ＣＰＵ２０１は、転送制御用に割り当
てられたアドレスに転送開始要求用の値を書き込むこと
でＤＭＡコントローラ２００に転送の開始を要求する。
それと同時に、入力デバイス２０４の音声供給制御に割
り当てられたアドレスに供給開始要求用の値を書き込む
ことで入力デバイス２０４に音声データの供給を開始さ
せ、かつ出力デバイス２０３の音声再生制御に割り当て
られたアドレスに再生開始要求用の値を書き込むことで
出力デバイス２０３に音声の再生を開始させる。ＤＭＡ
コントローラ２００のバスインターフェース１２は、転
送開始要求であることを認識すると、制御部１０への開
始要求信号１１２をアサートする。開始要求信号１１２
がアサートされると、制御部１０は内部状態を転送停止
モードＴ０から転送実行モードＴ１にする。

【００２２】ステップＳ３では、制御部１０はカウンタ
リセット信号１１０のアサートによりカウンタ５１を０
にリセットしてタイマ部２の計時動作を起動する。タイ
マ部２では、クロックによりカウンタ５１が自動的にイ
ンクリメントされ、比較器５２がカウンタ５１の計数値
と分周数レジスタ５０の保持データとを比較する。

【００２３】ステップＳ４では、制御部１０は始動信号
１１５のアサートによりアドレス生成部１に１ブロック
の転送制御を開始させる。これにより、ＤＭＡコントロ
ーラ２００の制御下で、転送元アドレスから転送先アド
レスへの転送サイズ分のデータ転送が実行される。アド
レス生成部１は、後述するように、１ブロック転送の終
了時点で待機要求信号１１４をアサートする。この待機
要求信号１１４のアサートにより、制御部１０は内部状
態を転送実行モードＴ１から待機モードＴ２にする。

【００２４】ステップＳ５では、制御部１０はバスイン
ターフェース１２からの停止要求信号１１３のアサート
の有無を調べる。ＣＰＵ２０１は、ＤＭＡ転送を停止さ
せる場合には、転送制御用に割り当てられたアドレスに
転送停止要求用の値を書き込むことでＤＭＡコントロー
ラ２００に転送の停止を要求する。バスインターフェー
ス１２は、転送停止要求であることを認識すると、制御
部１０への停止要求信号１１３をアサートする。停止要
求信号１１３がアサートされると、制御部１０は内部状
態を待機モードＴ２から転送停止モードＴ０にしてステ
ップＳ６へ進み、カウンタリセット信号１１０のアサー
トにより計時動作中のタイマ部２のカウンタ５１を０に
リセットしたうえで、転送制御を終了する。この場合、
ＤＭＡコントローラ２００の動作は終了となる。

【００２５】停止要求信号１１３のアサートがない場合
には、待機モードＴ２のままステップＳ５からステップ
Ｓ７へ進み、制御部１０がタイマ部２からの反復要求信
号１１１のアサートの有無を調べる。反復要求信号１１
１のアサートがない場合には、待機モードＴ２のままス
テップＳ５へ戻って、停止要求信号１１３又は反復要求
信号１１１がアサートされるまで待つ。タイマ部２の比
較器５２は、カウンタ５１の計数値と分周数レジスタ５
０の保持データとが一致した時に反復要求信号１１１を
アサートする。反復要求信号１１１がアサートされる
と、制御部１０は内部状態を待機モードＴ２から転送実
行モードＴ１にしてステップＳ３へ戻る。したがって、
タイマ部２が再起動されたうえ、自動的に次ブロックの
転送制御が開始する。

【００２６】次に、図５中のブロック転送ステップＳ４
におけるアドレス生成部１（図３参照）の内部動作を、
図６を参照しながら詳細に説明する。図６中のＳ１１〜
Ｓ１５は各ステップに付した符号である。

【００２７】ステップＳ１１では、制御部１０からの始
動信号１１５のアサートに応答して、マルチプレクサ２
３，２４，２５を介して転送サイズレジスタ１３、転送
先アドレスレジスタ１４及び転送元アドレスレジスタ１
５の保持データをそれぞれレジスタ２０，２１，２２に
格納する。

【００２８】ステップＳ１２では、比較器１６がレジス
タ２０の保持値（転送サイズの更新中の値）と０とを比
較する。レジスタ２０の保持値が０になった時には、比
較器１６は待機要求信号１１４をアサートする。そし
て、１ブロックの転送制御を終了する。

【００２９】レジスタ２０の保持値が０でない場合に
は、ステップＳ１２からステップＳ１３へ進み、バスイ
ンターフェース１２がレジスタ２２の保持値（転送元ア
ドレスの更新中の値）をシステムバス３のアドレスバス
に出力して、読み込みトランザクションを起こす。読み
込んだデータは、データバッファ１１に格納される。

【００３０】ステップＳ１４では、バスインターフェー
ス１２がレジスタ２１の保持値（転送先アドレスの更新
中の値）をシステムバス３のアドレスバスに、データバ
ッファ１１のデータをシステムバス３のデータバスにそ
れぞれ出力して、書き込みトランザクションを起こす。

【００３１】ステップＳ１５では、デクリメンタ２７と
マルチプレクサ２３とを用いてレジスタ２０の保持値か
ら１を減ずる。これと同時に、インクリメンタ２８とマ
ルチプレクサ２４とを用いてレジスタ２１の保持値に４
を加え、インクリメンタ２９とマルチプレクサ２５とを
用いてレジスタ２２の保持値に４を加える。そして、ス
テップＳ１２に戻る。

【００３２】以上のステップＳ１１〜Ｓ１５の動作によ
り、入力デバイス２０４から出力デバイス２０３への１
ブロックの音声データのＤＭＡ転送が遂行される。次ブ
ロックの転送の際にはステップＳ１１において転送サイ
ズレジスタ１３、転送先アドレスレジスタ１４及び転送
元アドレスレジスタ１５の保持データがそれぞれレジス
タ２０，２１，２２に再度格納されるので、同じ転送元
アドレスから同じ転送先アドレスへの同じ転送サイズ分
のデータ転送が実行される。

【００３３】以上のとおり、本実施例によれば、ＣＰＵ
２０１がＤＭＡコントローラ２００に転送開始要求を与
えた後はＤＭＡコントローラ２００に内蔵されたタイマ
部２がブロック転送を自動的に再起動する構成を採用し
たので、ＣＰＵ２０１に負担をかけずにメディアデータ
の周期的な高速転送を実行することができる。しかも、
分周数レジスタ５０とカウンタ５１と比較器５２とを備
えたタイマ部２という特別なハードウェアでブロック転
送の再起動を高速制御することとしたので、メディアデ
ータの連続性を容易にかつ低コストで保つことができ
る。また、周期の異なる複数のメディアを同時に取り扱
う場合には、本実施例に係るＤＭＡコントローラをメデ
ィアの数だけ用意し、それぞれのメディアの取り扱い周
期に応じた分周数データを各ＤＭＡコントローラの分周
数レジスタに設定すればよい。これにより、ＣＰＵに負
担をかけずに、複数のメディアデータの各々の周期的な
高速転送を同時に実行することができる。

【００３４】なお、上記の具体例では入力デバイス２０
４と出力デバイス２０３との間のＤＭＡ転送に係る第４
の転送モードのみを説明したが、本実施例のＤＭＡコン
トローラ２００によれば、前記第１〜第３の転送モード
でも同様に、ＣＰＵ２０１に負担をかけずにメディアデ
ータの周期的な高速転送を実行することができる。

【００３５】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、ブロック転送の再起動を制御するためのタイマ部を
内蔵したＤＭＡコントローラの構成を採用し、ＣＰＵの
介在なしにブロック転送が自動的に再起動されるように
したので、ＤＭＡコントローラの動作を制御するための
周期的割り込み処理プログラムをＣＰＵに設ける必要が
なく、プログラムサイズが縮小される。また、該周期的
割り込み処理プログラムをＣＰＵが実行する必要がない
ので、ＣＰＵの負担が軽減される。また、ブロック転送
の再起動を制御するための特別なハードウェアをＤＭＡ
コントローラ内に設けたので、メディアデータの連続性
を容易にかつ低コストで保つことができる。周期の異な
る複数のメディアを同時に取り扱う場合への対応も容易
である。

【００３６】したがって、本発明によれば、メディアデ
ータの周期的な高速転送に適したＤＭＡコントローラを
提供することができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るＤＭＡコントローラを備
えた計算機システムの概略構成を示すブロック図であ
る。

【図２】図１中の本発明の実施例に係るＤＭＡコントロ
ーラの内部構成を示すブロック図である。

【図３】図２中のアドレス生成部の内部構成を示すブロ
ック図である。

【図４】図２中の制御部の状態遷移図である。

【図５】図２のＤＭＡコントローラの動作を示すフロー
チャート図である。

【図６】図５中のブロック転送ステップの詳細を示すフ
ローチャート図である。

【符号の説明】

１ アドレス生成部（第１の手段） ２ タイマ部（第２の手段） ３ システムバス １０ 制御部（第３の手段） １１ データバッファ １２ バスインターフェース １３ 転送サイズレジスタ １４ 転送先アドレスレジスタ １５ 転送元アドレスレジスタ １６ 比較器 ２０，２１，２２ レジスタ ２３，２４，２５，２６ マルチプレクサ ２７ デクリメンタ ２８，２９ インクリメンタ ５０ 分周数レジスタ ５１ カウンタ ５２ 比較器 １００ 内部データバス １０１ 内部アドレスバス １１０ カウンタリセット信号 １１１ 反復要求信号 １１２ 開始要求信号 １１３ 停止要求信号 １１４ 待機要求信号 １１５ 始動信号 ２００ ＤＭＡコントローラ ２０１ ＣＰＵ ２０２ 主記憶 ２０３ 出力デバイス ２０４ 入力デバイス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 始動信号がアサートされる毎に１ブロッ
   ク転送の実行を制御し、かつ１ブロック転送の実行が終
   了する毎に待機要求信号をアサートするための第１の手
   段と、 前記第１の手段の制御による１ブロック転送の実行に要
   する時間より長い周期で反復要求信号をアサートするた
   めの第２の手段と、 開始要求信号がアサートされた場合又は前記第１の手段
   が待機要求信号をアサートした後にかつ停止要求信号が
   アサートされる前に前記第２の手段が反復要求信号をア
   サートした場合には、前記第２の手段の計時動作を起動
   しかつ前記第１の手段への始動信号をアサートするため
   の第３の手段とを備えたことを特徴とするＤＭＡコント
   ローラ。
2. 【請求項２】 請求項１記載のＤＭＡコントローラにお
   いて、 前記第１の手段は、 設定された転送元アドレスを保持するための転送元アド
   レスレジスタと、 設定された転送先アドレスを保持するための転送先アド
   レスレジスタと、 設定された転送サイズを保持するための転送サイズレジ
   スタとを備えたことを特徴とするＤＭＡコントローラ。
3. 【請求項３】 請求項１記載のＤＭＡコントローラにお
   いて、 前記第２の手段は、 設定された分周数データを保持するための分周数レジス
   タと、 クロックを計数するためのカウンタと、 前記カウンタの計数値が前記分周数レジスタの保持デー
   タと一致したときに前記反復要求信号をアサートするた
   めの比較器とを備えたことを特徴とするＤＭＡコントロ
   ーラ。