JPH08247979A - Method for measuring fault level in semiconductor and apparatus employing the method - Google Patents
Method for measuring fault level in semiconductor and apparatus employing the methodInfo
- Publication number
- JPH08247979A JPH08247979A JP5396295A JP5396295A JPH08247979A JP H08247979 A JPH08247979 A JP H08247979A JP 5396295 A JP5396295 A JP 5396295A JP 5396295 A JP5396295 A JP 5396295A JP H08247979 A JPH08247979 A JP H08247979A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- semiconductor
- capacitive element
- measuring
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明の集積回路，太陽電池，薄
膜トランジスタアレイ等の半導体装置に用いられる半導
体基板材料あるいは半導体薄膜材料中の構造欠陥に起因
する欠陥準位を検出するための測定方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a measuring method for detecting a defect level due to a structural defect in a semiconductor substrate material or a semiconductor thin film material used in a semiconductor device such as an integrated circuit, a solar cell, a thin film transistor array. .
【０００２】[0002]
【従来の技術】半導体基板あるいは半導体薄膜等の半導
体材料中の不純物や構造の乱れによる欠陥に起因する禁
制帯中の電子準位（欠陥準位）は集積回路，メモリ，太
陽電池，ディスプレイ用薄膜トランジスタアレイ等の半
導体装置の性能に大きな影響を及ぼす。従ってこれらの
欠陥準位の密度，エネルギ位置に関する情報は素子設計
上重要であり、様々な方法による測定が行われている。
このうち最も広く用いられている測定方法としてＤＬＴ
Ｓ（Deep Level Transient Spectroscopy)法がある。こ
の方法は欠陥準位へキャリアの捕獲あるいは欠陥準位か
らのキャリアの放出に伴う欠陥準位の荷電状態の変化
を、ショットキー接合ダイオード素子や金属，絶縁膜，
半導体の積層体からなる容量素子（以下ＭＩＳ容量素子
と記す）の端子間容量の変化として検出することを基本
原理とするものである。その詳細については、ジャーナ
ル オブ アプライド フィジクス（Journal of Appli
edPhysics）誌 Vol.４５，１９７４年，３０２３頁に
記載されている。2. Description of the Related Art Electronic levels (defect levels) in the forbidden band due to defects due to impurities in semiconductor materials such as semiconductor substrates or semiconductor thin films and defects due to structural disorder are thin film transistors for integrated circuits, memories, solar cells, and displays. The performance of a semiconductor device such as an array is greatly affected. Therefore, information on the density and energy position of these defect levels is important for device design, and various methods have been used for measurement.
Of these, the DLT is the most widely used measurement method.
There is an S (Deep Level Transient Spectroscopy) method. In this method, the change in the charge state of the defect level due to the trapping of carriers into the defect level or the release of carriers from the defect level is used to detect the Schottky junction diode element, metal, insulating film,
The basic principle is to detect as a change in inter-terminal capacitance of a capacitive element (hereinafter referred to as MIS capacitive element) formed of a semiconductor laminated body. For more information, see the Journal of Applied Physics.
edPhysics) Vol. 45, 1974, page 3023.
【０００３】[0003]
【発明が解決しようとする課題】上記の従来方法は素子
容量の過渡応答を容量計を用いて測定することを特徴と
する。素子の容量は、例えば、単結晶シリコン等のキャ
リア移動度が大きく、素子の誘電緩和時間が容量計の高
周波信号の発振周波数の逆数に比べて十分短い場合には
問題なく測定できる。しかし、例えば不純物を添加しな
い真性のアモルファスシリコン（以下ａ−Ｓｉと記す）
のようなキャリア移動度が小さく、高抵抗の半導体材料
の場合には、誘電緩和時間が長く通常の容量計による素
子容量の検出が困難であり、事実上このような材料には
上記の従来方法は適用できなかった。本発明の目的は、
高抵抗半導体材料の欠陥準位検出に好適な欠陥準位の測
定方法および測定装置を提供することにある。The above conventional method is characterized in that the transient response of the element capacitance is measured using a capacitance meter. The capacitance of the element can be measured without any problem when the carrier mobility of single crystal silicon or the like is large and the dielectric relaxation time of the element is sufficiently shorter than the reciprocal of the oscillation frequency of the high frequency signal of the capacitance meter. However, for example, intrinsic amorphous silicon to which impurities are not added (hereinafter referred to as a-Si)
In the case of a semiconductor material having low carrier mobility and high resistance such as, it is difficult to detect the element capacitance by a usual capacitance meter because the dielectric relaxation time is long. Was not applicable. The purpose of the present invention is to
It is an object of the present invention to provide a defect level measuring method and a measuring device suitable for detecting a defect level of a high resistance semiconductor material.
【０００４】[0004]
【課題を解決するための手段】上記目記を達成するため
に本発明では以下の手段を講じた。[Means for Solving the Problems] In order to achieve the above items, the present invention takes the following means.
【０００５】金属，絶縁膜，半導体の積層体を含む容量
素子の端子間電圧の保持率の時間変化を検出し、その検
出信号から前記半導体の禁制帯中の状態密度を算出する
ことを特徴とする半導体中の欠陥準位の測定方法を採用
した。It is characterized in that the temporal change of the holding ratio of the terminal voltage of the capacitive element including a laminated body of metal, insulating film and semiconductor is detected, and the density of states in the forbidden band of the semiconductor is calculated from the detection signal. The measuring method of the defect level in the semiconductor is adopted.
【０００６】具体的には、以下の（１）〜（４）手段を
有する測定方法を採用した。Specifically, the measuring method having the following means (1) to (4) was adopted.
【０００７】（１）金属，絶縁膜，半導体の積層体を含
む容量素子の第１の電圧を印加する手段。(1) Means for applying a first voltage to a capacitive element including a laminated body of metal, an insulating film and a semiconductor.
【０００８】（２）前記第１の電圧に引き続いて、前記
容量素子に第２の電圧を印加する手段。(2) Means for applying a second voltage to the capacitive element subsequent to the first voltage.
【０００９】（３）前記第２の電圧印加後、前記容量素
子の端子間電圧の時間変化を検出する手段。(3) Means for detecting the time change of the voltage between the terminals of the capacitor after the second voltage is applied.
【００１０】（４）前記手段により検出した前記容量素
子の端子間電圧の変化から前記半導体の禁制帯中の状態
密度を算出する手段。(4) Means for calculating the density of states in the forbidden band of the semiconductor from the change in the terminal voltage of the capacitive element detected by the means.
【００１１】また、上記手段を実行するために以下の
（１）〜（７）の機能を有する測定装置を採用した。In order to execute the above means, a measuring device having the following functions (1) to (7) is adopted.
【００１２】（１）金属，絶縁膜，半導体の積層体を含
む容量素子を形成した基板を一定温度に保つ機能を有す
る基板保持機構。(1) A substrate holding mechanism having a function of keeping a substrate on which a capacitive element including a laminated body of a metal, an insulating film and a semiconductor is formed at a constant temperature.
【００１３】（２）前記容量素子に所定の電圧を印加す
るための電圧印加機構。(2) A voltage applying mechanism for applying a predetermined voltage to the capacitive element.
【００１４】（３）前記容量素子に印加する電圧パルス
を発生する電圧発生器。(3) A voltage generator for generating a voltage pulse applied to the capacitance element.
【００１５】（４）前記電圧発生器と前記電圧印加機構
の間に接続され、前記容量素子に印加する電圧パルスを
制御するスイッチ。(4) A switch connected between the voltage generator and the voltage applying mechanism for controlling a voltage pulse applied to the capacitive element.
【００１６】（５）その入力端子が前記スイッチの一端
および前記電圧印加機構に接続されたインピーダンス変
換器。(5) An impedance converter whose input terminal is connected to one end of the switch and the voltage applying mechanism.
【００１７】（６）前記インピーダンス変換器の出力電
圧を検出する電圧検出機構。(6) A voltage detection mechanism for detecting the output voltage of the impedance converter.
【００１８】（７）前記電圧検出機構および前記電圧発
生器および前記基板保持機構および前記スイッチ等を制
御し、かつ前記出力電圧信号に所定の演算を施すための
演算処理装置。(7) An arithmetic processing unit for controlling the voltage detecting mechanism, the voltage generator, the substrate holding mechanism, the switch and the like and for performing a predetermined arithmetic operation on the output voltage signal.
【００１９】さらに、上記手段において、前記電圧プロ
ーブまたは前記インピーダンス変換器の入力インピーダ
ンスを１０11Ω以上とした。Further, in the above means, the input impedance of the voltage probe or the impedance converter is set to 10 11 Ω or more.
【００２０】[0020]
【作用】容量素子の端子間電圧の保持率の検出は電圧プ
ローブを接続することにより達成でき、容量を検出する
場合のように測定素子の誘電緩和時間による制約もない
ので、容量測定が困難な高抵抗材料の測定にも適用でき
る。The function of holding the voltage between terminals of the capacitive element can be detected by connecting a voltage probe, and there is no restriction due to the dielectric relaxation time of the measuring element as in the case of detecting the capacitance, which makes capacitance measurement difficult. It can also be applied to the measurement of high resistance materials.
【００２１】また、被測定試料として、金属，絶縁膜，
半導体の積層体を含むＭＩＳ容量素子を用いることによ
り、端子間を貫通するリーク電流を十分小さくできるの
で、リーク電流による測定精度の低下を防止できる。同
様に、１０11Ω以上の入力インピーダンスを有する電圧
プローブまたはインピーダンス変換器を用いて電圧を測
定することにより、電圧プローブを介する蓄積電荷の漏
洩を防止できるので精度の高い測定が可能になる。As the sample to be measured, a metal, an insulating film,
By using the MIS capacitor element including the stacked body of semiconductors, the leak current penetrating between the terminals can be sufficiently reduced, so that the measurement accuracy can be prevented from lowering due to the leak current. Similarly, by measuring the voltage using a voltage probe or an impedance converter having an input impedance of 10 11 Ω or more, it is possible to prevent leakage of accumulated charges via the voltage probe, so that highly accurate measurement is possible.
【００２２】本発明の各々の手段は以下のような作用を
もつ。Each means of the present invention has the following actions.
【００２３】金属，絶縁膜，半導体の積層体を含むＭＩ
Ｓ容量素子に第１の電圧を印加することにより、ＭＩＳ
素子内の絶縁膜と半導体界面付近に電子または正孔のど
ちらかのキャリアを誘起し、半導体中に存在する欠陥準
位をキャリアで充填して、半導体中に捕獲キャリアによ
る空間電荷を作り出す。MI including a laminated body of metal, insulating film and semiconductor
By applying the first voltage to the S-capacitance element, the MIS
Carriers of either electrons or holes are induced near the interface between the insulating film and the semiconductor in the device, and the defect levels existing in the semiconductor are filled with the carriers, so that space charges due to trapped carriers are created in the semiconductor.
【００２４】次に、第１の電圧に引き続いて、容量素子
に第２の電圧を印加することにより、絶縁膜と半導体界
面付近に誘起したキャリアを掃き出し、キャリアの空乏
状態を作り出す。ここでＭＩＳ容量素子の一方を電気的
に浮遊状態とすると、先に欠陥準位に捕獲されたキャリ
アが熱的に放出され、半導体中の空間電荷が減少する。
これによって半導体中の電界が変化し、ＭＩＳ容量素子
の端子間電圧の変化として現われる。これを電圧プロー
ブにより検出する。この端子間電圧の時間変化は半導体
中の欠陥準位の密度および禁制帯中でのエネルギ位置等
に関する情報を含むものであり、適切なデータ処理を施
すことによりこれらの情報を取り出すことができる。Next, a second voltage is applied to the capacitive element subsequent to the first voltage to sweep out the carriers induced near the interface between the insulating film and the semiconductor, thereby creating a carrier depletion state. Here, if one of the MIS capacitance elements is brought into an electrically floating state, the carriers previously captured by the defect level are thermally released, and the space charge in the semiconductor is reduced.
This changes the electric field in the semiconductor, which appears as a change in the voltage between the terminals of the MIS capacitance element. This is detected by a voltage probe. This time change of the voltage between terminals includes information about the density of defect levels in the semiconductor, the energy position in the forbidden band, and the like, and this information can be extracted by performing appropriate data processing.
【００２５】[0025]
【実施例】図１は本発明を実施するための測定系のブロ
ック図および測定素子の断面を示す。1 shows a block diagram of a measuring system for carrying out the present invention and a cross section of a measuring element.
【００２６】本実施例ではａ−Ｓｉ膜を含むＭＩＳ素子
についての測定例を示す。In this example, a measurement example of a MIS element including an a-Si film will be shown.
【００２７】まず、測定素子について説明する。素子は
ガラス基板１上に形成したＣｒよりなるゲート電極１
０，ゲート電極上に形成したシリコン窒化膜（ＳｉＮ）
膜２０，真性ａ−Ｓｉ膜３０，ｎ+ａ−Ｓｉ 膜３１およ
びＣｒよりなるソース電極１１とから構成されたＭＩＳ
ダイオードである。ＳｉＮ膜２０，真性ａ−Ｓｉ膜３
０，ｎ+ａ−Ｓｉ 膜３１はプラズマＣＶＤ法により基板
温度３００℃で形成した。各層の膜厚はＳｉＮ膜２０が
４００ｎｍ、真性ａ−Ｓｉ膜３０が４００ｎｍ、ｎ+ａ
−Ｓｉ 膜３１が４０ｎｍである。ゲート電極およびソ
ース電極のＣｒはスパッタ法により作製した。First, the measuring element will be described. The element is a gate electrode 1 made of Cr formed on a glass substrate 1.
0, Silicon nitride film (SiN) formed on the gate electrode
MIS composed of the film 20, the intrinsic a-Si film 30, the n + a-Si film 31, and the source electrode 11 made of Cr.
It is a diode. SiN film 20, intrinsic a-Si film 3
The 0, n + a-Si film 31 was formed at a substrate temperature of 300 ° C. by the plasma CVD method. The thickness of each layer is 400 nm for the SiN film 20, 400 nm for the intrinsic a-Si film 30, and n + a.
-Si film 31 is 40 nm. Cr for the gate electrode and the source electrode was produced by the sputtering method.
【００２８】次に、測定系について説明する。パルスジ
ェネレータＰＧからの第１の出力をＭＩＳダイオードの
ゲート電極に接続し、ゲート電圧Ｖｇを供給する。ま
た、ソース電極にはアナログスイッチＳＷを介して直流
電圧源ＤＣを接続し、直流電圧Ｖｂを供給する。アナロ
グスイッチの開閉制御信号にはパルスジェネレータＰＧ
からの第２の出力を用いた。ＭＩＳ素子の電圧は高入力
インピーダンスのバッファアンプＡＭＰにより検出し、
バッファアンプの出力をオシロスコープＯＳＣによりモ
ニタする。オシロスコープＯＳＣで取り込んだデータの
処理、パルスジェネレータＰＧおよび直流電圧源Ｖｂ等
の制御はパーソナルコンピュータＰＣにより実行した。
バッファアンプの入力インピーダンスは３×１０11Ω、
入力寄生容量は１２ｐＦであった。このように高入力抵
抗のバッファアンプを用いることによりアンプを介して
電荷のリークを十分小さくできるので、高精度の測定が
可能となる。また、入力寄生容量を小さくすることによ
り、容量の小さなＭＩＳ素子の測定が可能となる。従っ
て、入力容量はできる限り小さくすることが望ましい。Next, the measuring system will be described. The first output from the pulse generator PG is connected to the gate electrode of the MIS diode to supply the gate voltage Vg. A DC voltage source DC is connected to the source electrode via an analog switch SW to supply a DC voltage Vb. A pulse generator PG is used for the open / close control signal of the analog switch.
The second output from was used. The voltage of the MIS element is detected by the buffer amplifier AMP with high input impedance,
The output of the buffer amplifier is monitored by the oscilloscope OSC. The processing of the data captured by the oscilloscope OSC and the control of the pulse generator PG, the DC voltage source Vb, etc. were executed by the personal computer PC.
The input impedance of the buffer amplifier is 3 × 10 11 Ω,
The input parasitic capacitance was 12 pF. By using a buffer amplifier having a high input resistance in this way, the leakage of charges via the amplifier can be made sufficiently small, so that highly accurate measurement is possible. Further, by reducing the input parasitic capacitance, it becomes possible to measure a MIS element having a small capacitance. Therefore, it is desirable to make the input capacitance as small as possible.
【００２９】次に、測定の手順を図２に示す各印加電圧
のタイムチャートを用いて説明する。Next, the measurement procedure will be described with reference to the time chart of each applied voltage shown in FIG.
【００３０】まず、ｔ＝０ｓにおいて、ＶSWを０Ｖから
５Ｖに立ち上げ、アナログスイッチＳＷを閉としてソー
ス電極に直流電圧源の出力電圧Ｖｂ（１０Ｖ）を印加す
る。同時にゲート電圧Ｖｇをハイレベル（＋１５Ｖ）と
して、ＭＩＳ素子中のＳｉＮ／ａ−Ｓｉ界面に電子を蓄
積する。ゲート電圧の印加時間ton は真性ａ−Ｓｉ膜中
の欠陥準位が完全に電子により充填されるように選択す
る必要があるが、通常ton＝１０ms 以上とすれば十分で
ある。本実施例では０.１ｓ とした。この状態でのＭＩ
Ｓ素子のエネルギバンド図を図３に示す。First, at t = 0 s, V SW is raised from 0 V to 5 V, the analog switch SW is closed, and the output voltage Vb (10 V) of the DC voltage source is applied to the source electrode. At the same time, the gate voltage Vg is set to a high level (+ 15V), and electrons are accumulated at the SiN / a-Si interface in the MIS element. The application time ton of the gate voltage needs to be selected so that the defect level in the intrinsic a-Si film is completely filled with electrons, but usually ton = 10 ms or more is sufficient. In this embodiment, it is set to 0.1 s. MI in this state
The energy band diagram of the S element is shown in FIG.
【００３１】この時、ゲート絶縁膜／真性Ｓｉ膜界面で
のバンドの曲がり（表面ポテンシャル）Ψs および表面
電界Ｅs は、界面からの深さｘでの捕獲電子による空間
電荷をρｓ(ｘ)とすると、それぞれ、数１及び数２で与
えられる。ここでε0 は真空の誘電率、εs はＳｉの比
誘電率である。また、Ｗは表面の空間電荷層の厚さであ
る。At this time, the band bending (surface potential) Ψ s and the surface electric field E s at the gate insulating film / intrinsic Si film interface show the space charge due to trapped electrons at the depth x from the interface as ρs (x). Then, they are given by Equations 1 and 2, respectively. Here, ε 0 is the dielectric constant of vacuum, and ε s is the relative dielectric constant of Si. W is the thickness of the space charge layer on the surface.
【００３２】[0032]
【数１】 [Equation 1]
【００３３】[0033]
【数２】 [Equation 2]
【００３４】次に、ゲート電圧を−１０Ｖへ戻し、引き
続いてＶＳＷを０Ｖから５Ｖに立ち下げ、アナログスイ
ッチを開としてソース電極を直流電圧源ＤＣから切り離
し浮遊状態とすると、蓄積された電子はソース電極側に
掃き出される。さらにこの状態で保持すると、欠陥準位
に捕獲された電子が熱励起されて伝導帯に放出される。
これにより捕獲電子による空間電荷が減少する。空間電
荷の減少と共に界面付近でのバンド曲がりおよび内部電
界が減少するためソース電極電位Ｖs は徐々に低下す
る。この状態でＭＩＳ素子のエネルギバンド図を図４に
示す。空間電荷の減少によりバンドは図中に点線で示し
たように変化する。Next, when the gate voltage is returned to -10 V, VSW is subsequently lowered from 0 V to 5 V, the analog switch is opened, the source electrode is disconnected from the DC voltage source DC, and the floating state is generated. Swept out to the electrode side. Further, in this state, the electrons trapped in the defect level are thermally excited and emitted to the conduction band.
This reduces the space charge due to the trapped electrons. The source electrode potential V s gradually decreases because the band bending near the interface and the internal electric field decrease as the space charge decreases. An energy band diagram of the MIS element in this state is shown in FIG. The band changes as indicated by the dotted line in the figure due to the decrease in space charge.
【００３５】尚、本実施例ではゲート電極に負電圧（−
１０Ｖ）を印加した後、アナログスイッチを開とするま
でに２μｓの時間をおいている。これは、ゲート電圧パ
ルスの立ち下がり直後に発生する信号のリンギングを避
けるために設けている。In this example, a negative voltage (-
After applying 10 V), 2 μs is left before the analog switch is opened. This is provided in order to avoid ringing of the signal generated immediately after the fall of the gate voltage pulse.
【００３６】ここで重要なことは、本発明では十分入力
抵抗の大きなプローブを用いることによりゲート電極側
に誘起された負電荷は保存される。このためゲート絶縁
膜両端の電圧降下は負電圧を印加している間、一定に保
たれるという点にある。従って、ソース電極の電位変化
は全て真性ａ−Ｓｉ膜３０内の空間電荷密度の変化によ
る電位変化と考えることができるので、このソース電位
Ｖs の変化を時間軸上で測定し、以下に述べる解析によ
り欠陥準位に関する情報を得ることができる。以上のべ
た測定手順では素子の容量の測定を必要としないので、
誘電緩和時間の大きな真性ａ−Ｓｉ膜を含む系について
も精度のよい測定が可能である。What is important here is that in the present invention, the negative charge induced on the gate electrode side is preserved by using a probe having a sufficiently large input resistance. Therefore, the voltage drop across the gate insulating film is kept constant while the negative voltage is applied. Therefore, all the potential changes of the source electrode can be considered as potential changes due to changes of the space charge density in the intrinsic a-Si film 30, and thus the changes of the source potential V s are measured on the time axis and described below. Information about the defect level can be obtained by the analysis. Since the above measurement procedure does not require measurement of the element capacitance,
Accurate measurement is possible even for a system including an intrinsic a-Si film having a long dielectric relaxation time.
【００３７】次に、以上の手順により測定された信号か
ら欠陥準位分布を算出する手法について述べる。Next, a method of calculating the defect level distribution from the signal measured by the above procedure will be described.
【００３８】ゲート電圧Ｖｇをローレベルに戻した直後
(ｔ＝０＋)では、ＳｉＮ／真性Ｓｉ膜界面と深さＷ（バ
ンド曲がりがゼロとなる位置）におけるポテンシャル差
Ψwおよび電界Ｅw は電荷捕獲時のゲート絶縁膜／真性
Ｓｉ膜界面での表面ポテンシャルΨsと表面電界Ｅsに等
しい。従って時間ｔにおけるゲート／ソース間電圧Ｖ
s(ｔ)はImmediately after the gate voltage Vg is returned to the low level
At (t = 0 +), the potential difference Ψ w and the electric field E w at the SiN / intrinsic Si film interface and the depth W (the position where the band bending becomes zero) are the same at the gate insulating film / intrinsic Si film interface at the time of charge trapping. It is equal to the surface potential Ψ s and the surface electric field E s . Therefore, the gate-source voltage V at time t
s (t) is
【００３９】[0039]
【数３】 Ｖs(ｔ)＝Ψs(ｔ)＋(ｔa−Ｗ)|Ｅs(ｔ)|＋Ｖ(∞) …（数３） で与えられる。ここで、ｔa は真性ａ−Ｓｉ膜３０の膜
厚、Ｖ（∞）は定常状態でのゲート／ソース間電圧であ
る。捕獲電荷密度ρ（ｘ）はＳｉ膜のバンドギャップ内
の捕獲準位分布をＮL(Ｅ）とするとGiven by + V (∞) ... (number 3) | [number 3] V s (t) = Ψ s (t) + (t a -W) | E s (t). Here, t a is the thickness of the intrinsic a-Si film 30, V (∞) is the gate / source voltage in the steady state. The trapped charge density ρ (x) is given by the trap level distribution N L (E) in the band gap of the Si film.
【００４０】[0040]
【数４】 [Equation 4]
【００４１】となる。数１，数２，数４を数３に代入す
ると数５となる。It becomes Substituting equation 1, equation 2 and equation 4 into equation 3 yields equation 5.
【００４２】[0042]
【数５】 (Equation 5)
【００４３】ここで数５を数６のように書き換える。Here, equation 5 is rewritten as equation 6.
【００４４】[0044]
【数６】 (Equation 6)
【００４５】ここで、λ（Ｅ）は、エネルギ位置Ｅ（ｅ
Ｖ）の準位に対する空乏層幅であり深い準位ほど大きく
なる。数６の時間微分を取ると、数７が得られる。Here, λ (E) is the energy position E (e
V) is the width of the depletion layer with respect to the level, and the deeper level becomes larger. By taking the time derivative of the equation 6, the equation 7 is obtained.
【００４６】[0046]
【数７】 (Equation 7)
【００４７】よって、Ｓ（ｔ）＝ｔ ｄＶ（ｔ）／ｄｔ
なる量を定義すると、Ｓ（ｔ）は欠陥準位密度ＮL(Ｅ）
に比例することになる。ここで、真性ａ−Ｓｉ膜３０の
膜厚ｔa がλ(Ｅ)／２より大きければ数７は数８に示す
ような簡単な式に近似できる。よって、真性ａ−Ｓｉ膜
３０の膜厚ｔa はできるだけ厚くすることが望ましい。Therefore, S (t) = t dV (t) / dt
, S (t) is the defect level density N L (E)
Will be proportional to. Here, if the film thickness t a of the intrinsic a-Si film 30 is larger than λ (E) / 2, the equation 7 can be approximated to a simple equation as shown in the equation 8. Therefore, the thickness t a of the intrinsic a-Si film 30 is desirably as thick as possible.
【００４８】[0048]
【数８】 (Equation 8)
【００４９】時間ｔにおける信号強度Ｓ(ｔ)と欠陥準位
の伝導帯からのエネルギ深さＥ(eV)は数９によって関係
付けられる。The signal intensity S (t) at the time t and the energy depth E (eV) from the conduction band of the defect level are related by the equation (9).
【００５０】[0050]
【数９】 Ｅ＝ｋBＴｌｎ（ω0ｔ） …（数９） ここで、ω0 はキャリアの脱出試行頻度、ｋB はボルツ
マン定数、Ｔは測定温度である。ω0 の値は通常１０12
〜１０13（ｓ-1)の値を用いる。E = k B Tln (ω 0 t) (Equation 9) where ω 0 is the carrier escape trial frequency, k B is the Boltzmann constant, and T is the measurement temperature. The value of ω 0 is usually 10 12
Values of -10 13 (s -1 ) are used.
【００５１】従って、電圧変化を測定し、各時間におい
て数８の右辺の演算を実行することにより、その時間に
対応するエネルギ深さにおける欠陥準位の面積密Ｎ
L(Ｅ)λ(Ｅ）を求めることができる。Therefore, by measuring the voltage change and performing the operation on the right side of the equation (8) at each time, the area density N of the defect level at the energy depth corresponding to that time is calculated.
L (E) λ (E) can be obtained.
【００５２】図５は以上の手順により求めたＳｉＮ／真
性ａ−Ｓｉ界面の欠陥準位分布である。ソース電圧Ｖｂ
＝１０Ｖ，Ｖｇ(high)＝１５Ｖ，Ｖｇ(low)＝−１０Ｖ
の電圧条件で測定温度は３３０Ｋである。エネルギ深さ
はω0＝１０12 の値を用いて算出した。伝導帯下０.４
〜０.９ｅＶの範囲の欠陥準位分布が極めて明瞭に測定
できることがわかる。FIG. 5 shows the defect level distribution at the SiN / intrinsic a-Si interface obtained by the above procedure. Source voltage Vb
= 10V, Vg (high) = 15V, Vg (low) =-10V
The measurement temperature is 330 K under the voltage condition of. The energy depth was calculated using the value of ω 0 = 10 12 . Below the conduction band 0.4
It can be seen that the defect level distribution in the range of up to 0.9 eV can be measured extremely clearly.
【００５３】以上述べた実施例ではｎ+ａ−Ｓｉ 膜３１
を含むＭＩＳ素子を測定に用いたので伝導帯よりの電子
トラップに関する情報が得られたが、ｎ+ａ−Ｓｉ 膜３
１の代わりにｐ+ａ−Ｓｉ 膜を含むＭＩＳ素子を用い、
印加する電圧の極性を正負逆転することにより価電子帯
近くの正孔トラップに関する情報を得ることができる。
また、本実施例では、本発明が最も有効である真性ａ−
Ｓｉ膜を半導体層として有するＭＩＳ素子について述べ
たが、対象としては真性ａ−Ｓｉだけでなく、真性多結
晶シリコンや単結晶シリコン上に形成したＭＩＳ素子に
ついても測定可能である。本発明の方法では容量測定の
手順が不要であるので測定系を極めて簡便にすることが
できる。In the embodiment described above, the n + a-Si film 31 is used.
Since the MIS device containing the n was used for the measurement, information about electron traps from the conduction band was obtained.
A MIS device including a p + a-Si film is used instead of 1.
Information on hole traps near the valence band can be obtained by reversing the polarity of the applied voltage.
Further, in the present embodiment, the true a- in which the present invention is most effective
Although the MIS element having the Si film as the semiconductor layer has been described, not only the intrinsic a-Si but also the MIS element formed on the intrinsic polycrystalline silicon or single crystal silicon can be measured. Since the method of the present invention does not require a procedure for measuring the capacity, the measuring system can be extremely simplified.
【００５４】図６は本発明の第２の実施例であり、本発
明の方法を応用した欠陥準位分布の測定装置の構成を示
す。測定素子を表面に形成したガラス基板１を保持する
ための基板ステージ１００、およびこれを一定温度に保
つための温度制御機構１０４が外光を遮断するための暗
箱１０５内に保持されている。温度制御機構１０４は温
度コントローラ１０３に接続されている。数９からわか
るように準位のエネルギ深さを算出するためには環境温
度を用いる。従って、温度制御機構１０４および温度コ
ントローラ１０３により温度を一定に保つことで準位の
エネルギ深さを正しく評価することが可能になる。ま
た、測定素子に光が入射すると光生成されたキャリアと
欠陥準位に捕獲された逆極性のキャリアとの間で再結合
が起こりソース電圧が変化してしまい、欠陥準位分布の
正しい評価ができなくなる。よって、暗箱１０５によっ
て外光を遮断することにより欠陥準位分布を正しく評価
することが可能となる。素子の電圧は電圧を印加あるい
は検出するための測定子101により検出する。パルスジ
ェネレータＰＧからの電圧を印加する測定子には１重の
シールド構造のものを用いるが、ソース電圧を検出する
測定子には２重シールド構造のものを用い、内側のシー
ルドをバッファアンプＡＭＰに接続している。このよう
にすることにより入力容量を小さくできるので測定精度
を向上できる。バッファアンプＡＭＰとアナログスイッ
チＳＷは一枚のプリント基板１０２上に集積し小型化を
図っている。このようにすることによりバッファアンプ
ＡＭＰとアナログスイッチＳＷを測定子１０１のごく近
くに配置できるので、誘導ノイズ等の影響を受けにくく
なり測定精度が向上する。アナログスイッチＳＷの一端
には直流電圧源ＤＣを接続する。また、アナログスイッ
チＳＷの制御信号にはパルスジェネレータからの第２の
出力を用いた。バッファアンプの出力はオシロスコープ
ＯＳＣにより検出する。数８から分かるように、欠陥準
位分布を求めるためにはソース電圧の時間微分演算を行
う必要がある。よって、オシロスコープＯＳＣにはデー
タ積算機能を有するものを用い信号をＳ／Ｎ比を十分確
保することが望ましい。以上の装置全体を制御し、かつ
オシロスコープＯＳＣからのデータを処理するためにパ
ーソナルコンピュータＰＣを用いた。以上述べた測定装
置を用いることにより図５に示したような真性ａ−Ｓｉ
中の欠陥準位分布を得ることができた。FIG. 6 is a second embodiment of the present invention and shows the structure of a defect level distribution measuring apparatus to which the method of the present invention is applied. A substrate stage 100 for holding the glass substrate 1 having a measuring element formed on the surface thereof, and a temperature control mechanism 104 for keeping the glass substrate 1 at a constant temperature are held in a dark box 105 for blocking external light. The temperature control mechanism 104 is connected to the temperature controller 103. As can be seen from Equation 9, the environmental temperature is used to calculate the energy depth of the level. Therefore, by keeping the temperature constant by the temperature control mechanism 104 and the temperature controller 103, it becomes possible to correctly evaluate the energy depth of the level. Further, when light is incident on the measuring element, recombination occurs between photo-generated carriers and carriers of opposite polarity captured by the defect levels, and the source voltage changes, so that a correct evaluation of the defect level distribution can be performed. become unable. Therefore, it is possible to correctly evaluate the defect level distribution by blocking the external light by the dark box 105. The voltage of the element is detected by a probe 101 for applying or detecting the voltage. A probe with a single shield structure is used for the probe that applies the voltage from the pulse generator PG, but a probe with a double shield structure is used for the probe that detects the source voltage, and the inner shield is used as the buffer amplifier AMP. Connected. By doing so, the input capacitance can be reduced and the measurement accuracy can be improved. The buffer amplifier AMP and the analog switch SW are integrated on one printed circuit board 102 to reduce the size. By doing so, the buffer amplifier AMP and the analog switch SW can be arranged very close to the tracing stylus 101, so that they are less susceptible to the influence of inductive noise and the like, and the measurement accuracy is improved. A DC voltage source DC is connected to one end of the analog switch SW. The second output from the pulse generator was used as the control signal for the analog switch SW. The output of the buffer amplifier is detected by the oscilloscope OSC. As can be seen from the equation (8), it is necessary to perform the time differential operation of the source voltage in order to obtain the defect level distribution. Therefore, it is desirable to use an oscilloscope OSC having a data integration function to secure a sufficient S / N ratio for signals. A personal computer PC was used to control the entire apparatus described above and to process the data from the oscilloscope OSC. By using the measuring device described above, the intrinsic a-Si as shown in FIG.
The defect level distribution inside can be obtained.
【００５５】[0055]
【発明の効果】本発明によればＭＩＳ素子の端子間電圧
の時間変化を測定することにより、素子の容量測定が不
要となるので、極めて簡単な装置で、従来測定できなか
った高抵抗の半導体材料中の欠陥準位に関する情報を得
ることができる。According to the present invention, by measuring the time change of the terminal voltage of the MIS element, it becomes unnecessary to measure the capacitance of the element. Therefore, it is a very simple device and a semiconductor of high resistance which cannot be measured conventionally. It is possible to obtain information on defect levels in a material.
【図１】本発明の第１の実施例を示す回路図。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】本発明の測定に用いる印加電圧波形図。FIG. 2 is a waveform diagram of an applied voltage used in the measurement of the present invention.
【図３】本発明の測定原理の説明図。FIG. 3 is an explanatory diagram of a measurement principle of the present invention.
【図４】本発明の測定原理の説明図。FIG. 4 is an explanatory diagram of a measurement principle of the present invention.
【図５】本発明の方法により得られたａ−Ｓｉ膜中の欠
陥準位分布図。FIG. 5 is a defect level distribution diagram in an a-Si film obtained by the method of the present invention.
【図６】本発明の第２の実施例を示す回路図。FIG. 6 is a circuit diagram showing a second embodiment of the present invention.
１…ガラス基板、１０…ゲート電極、１１…ソース電
極、２０…ＳｉＮ膜、３０…真性ａ−Ｓｉ膜、３１…ｎ
＋ａ−Ｓｉ 膜、ＰＣ…パーソナルコンピュータ、ＰＧ
…パルスジェネレータ、ＤＣ…直流電圧源、ＳＷ…アナ
ログスイッチ、ＡＭＰ…バッファアンプ、ＯＳＣ…オシ
ロスコープ。DESCRIPTION OF SYMBOLS 1 ... Glass substrate, 10 ... Gate electrode, 11 ... Source electrode, 20 ... SiN film, 30 ... Intrinsic a-Si film, 31 ... N
+ A-Si film, PC ... Personal computer, PG
... pulse generator, DC ... DC voltage source, SW ... analog switch, AMP ... buffer amplifier, OSC ... oscilloscope.
Claims (5)
素子の端子間電圧の保持率の時間変化を検出し、その検
出信号から前記半導体の禁制帯中の状態密度を算出する
ことを特徴とする半導体中の欠陥準位の測定方法。1. A method of detecting a temporal change of a holding ratio of a terminal voltage of a capacitive element including a stacked body of a metal, an insulating film and a semiconductor, and calculating a density of states in a forbidden band of the semiconductor from the detected signal. A method for measuring a defect level in a characteristic semiconductor.
体中の欠陥準位の測定方法。 （１）金属，絶縁膜，半導体の積層体を含む容量素子に
第１の電圧を印加する手段。 （２）前記第１の電圧に引き続いて、前記容量素子に第
２の電圧を印加する手段。 （３）前記第２の電圧印加後、前記容量素子の端子間電
圧の時間変化を検出する手段。 （４）前記手段により検出した前記容量素子の端子間電
圧の変化から前記半導体の禁制帯中の状態密度を算出す
る手段。2. A method for measuring a defect level in a semiconductor, which comprises the following means. (1) Means for applying a first voltage to a capacitive element including a laminated body of metal, an insulating film, and a semiconductor. (2) Means for applying a second voltage to the capacitive element subsequent to the first voltage. (3) Means for detecting the time change of the voltage between the terminals of the capacitive element after applying the second voltage. (4) Means for calculating the density of states in the forbidden band of the semiconductor from the change in the terminal voltage of the capacitive element detected by the means.
体中の欠陥準位の測定装置。 （１）金属，絶縁膜，半導体の積層体を含む容量素子を
形成した基板を一定温度に保つ機能を有する基板保持機
構。 （２）前記容量素子に所定の電圧を印加するための電圧
印加機構。 （３）前記容量素子に印加する電圧パルスを発生する電
圧発生器。 （４）前記電圧発生器と前記電圧印加機構の間に接続さ
れ、前記容量素子に印加する電圧パルスを制御するスイ
ッチ。 （５）その入力端子が前記スイッチの一端および前記電
圧印加機構に接続されたインピーダンス変換器。 （６）前記インピーダンス変換器の出力電圧を検出する
電圧検出機構。 （７）前記電圧検出機構および前記電圧発生器および前
記基板保持機構および前記スイッチ等を制御し、かつ前
記出力電圧信号に所定の演算を施すための演算処理装
置。3. An apparatus for measuring a defect level in a semiconductor, comprising the following means. (1) A substrate holding mechanism having a function of maintaining a constant temperature of a substrate on which a capacitive element including a stacked body of metal, an insulating film, and a semiconductor is formed. (2) A voltage applying mechanism for applying a predetermined voltage to the capacitive element. (3) A voltage generator that generates a voltage pulse applied to the capacitive element. (4) A switch that is connected between the voltage generator and the voltage applying mechanism and controls a voltage pulse applied to the capacitive element. (5) An impedance converter whose input terminal is connected to one end of the switch and the voltage applying mechanism. (6) A voltage detection mechanism that detects the output voltage of the impedance converter. (7) An arithmetic processing unit for controlling the voltage detection mechanism, the voltage generator, the substrate holding mechanism, the switch, and the like, and for performing a predetermined arithmetic operation on the output voltage signal.
力インピーダンスは１０11Ω以上である半導体中の欠陥
準位の測定方法。4. The method for measuring a defect level in a semiconductor according to claim 2, wherein the input impedance of the voltage probe is 10 11 Ω or more.
換器の入力インピーダンスは1011Ω以上である半導体中
の欠陥準位の測定装置。5. The device for measuring a defect level in a semiconductor according to claim 3, wherein the input impedance of the impedance converter is 10 11 Ω or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5396295A JPH08247979A (en) | 1995-03-14 | 1995-03-14 | Method for measuring fault level in semiconductor and apparatus employing the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5396295A JPH08247979A (en) | 1995-03-14 | 1995-03-14 | Method for measuring fault level in semiconductor and apparatus employing the method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08247979A true JPH08247979A (en) | 1996-09-27 |
Family
ID=12957317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5396295A Pending JPH08247979A (en) | 1995-03-14 | 1995-03-14 | Method for measuring fault level in semiconductor and apparatus employing the method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08247979A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8766260B2 (en) | 2011-06-17 | 2014-07-01 | Panasonic Corporation | Thin-film transistor and method for manufacturing thin-film transistor |
-
1995
- 1995-03-14 JP JP5396295A patent/JPH08247979A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8766260B2 (en) | 2011-06-17 | 2014-07-01 | Panasonic Corporation | Thin-film transistor and method for manufacturing thin-film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4812756A (en) | Contactless technique for semicondutor wafer testing | |
| Hill et al. | A single-frequency approximation for interface-state density determination | |
| US6011404A (en) | System and method for determining near--surface lifetimes and the tunneling field of a dielectric in a semiconductor | |
| US6037797A (en) | Measurement of the interface trap charge in an oxide semiconductor layer interface | |
| Ahrenkiel et al. | Comparison of techniques for measuring carrier lifetime in thin-film and multicrystalline photovoltaic materials | |
| Garverick et al. | An MOS device for AC measurement of surface impedance with application to moisture monitoring | |
| US3943442A (en) | Method and apparatus for measurement of trap density and energy distribution in dielectric films | |
| JPS5818782B2 (en) | measuring device | |
| Fujieda et al. | High sensitivity readout of 2D a-Si image sensors | |
| Kerr | Effect of temperature and bias on glass-silicon interfaces | |
| Heath et al. | Capacitance Spectroscopy of Thin‐Film Solar Cells | |
| JPH08247979A (en) | Method for measuring fault level in semiconductor and apparatus employing the method | |
| Greve et al. | Interpretation of capacitance‐voltage characteristics of polycrystalline silicon thin‐film transistors | |
| JP2609728B2 (en) | MIS interface evaluation method and apparatus | |
| JPH11186350A (en) | Recombination life time measuring method for minority carriers of semiconductor | |
| Behrends et al. | Recombination and transport in microcrystalline pin solar cells studied with pulsed electrically detected magnetic resonance | |
| Baussens et al. | Noise spectroscopy study of methylammonium lead tribromide single-crystal detectors: Gamma-ray spectroscopy applications | |
| US6812729B2 (en) | System and method for characterizing the quality of the interface between a silicon and a gate insulator in a MOS device | |
| Bronuzzi et al. | Principle and modelling of Transient Current Technique for interface traps characterization in monolithic pixel detectors obtained by CMOS-compatible wafer bonding | |
| Engst et al. | Bulk lifetime characterization of corona charged silicon wafers with high resistivity by means of microwave detected photoconductivity | |
| Schroen | Failure analysis of surface inversion | |
| Eray et al. | Evaluation of the gap state distribution in a-Si: H by SCLC measurements | |
| Cristoloveanu | Electrical characterization techniques for silicon on insulator materials and devices | |
| JP2977172B2 (en) | Method for measuring semiconductor characteristics | |
| Stacey et al. | Using surface charge analysis to characterize the radiation response of Si/SiO/sub 2/structures |