JPH08241991A - Fabrication of semiconductor device - Google Patents
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- JPH08241991A JPH08241991A JP6876695A JP6876695A JPH08241991A JP H08241991 A JPH08241991 A JP H08241991A JP 6876695 A JP6876695 A JP 6876695A JP 6876695 A JP6876695 A JP 6876695A JP H08241991 A JPH08241991 A JP H08241991A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関するものであり、特にゲート酸化膜とシリコ
ン基板のチャネル領域に導入されるしきい値電圧調整用
の不純物のイオン注入工程に特徴をもつ半導体装置の製
造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a MOS type semiconductor device, and is particularly characterized by an ion implantation process of impurities for threshold voltage adjustment introduced into a gate oxide film and a channel region of a silicon substrate. The present invention relates to a method of manufacturing a semiconductor device having a.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタのしきい値電圧を調
整するために、シリコン基板のチャネル領域に不純物イ
オンを注入してチャネルドープ層を形成する。そのチャ
ネルドープ層を形成する方法として、シリコン基板表面
に犠牲酸化膜を形成し、その犠牲酸化膜を通して基板表
面にイオン注入を行なう方法がある。この方法ではチャ
ネルドープ層を形成した後、犠牲酸化膜を除去し、再び
シリコン基板表面にゲート酸化膜を形成する。しかし、
ゲート酸化膜形成時の酸化工程で熱による不純物拡散が
起こり、チャネルドープ層が広がる。素子が微細化され
てサブハーフミクロンと称される微細な素子やそれより
もさらに微細な素子になると、チャネルドープ層が広が
ることによりオフリーク電流など所望のトランジスタ特
性を得ることが困難になってくる。2. Description of the Related Art In order to adjust the threshold voltage of a MOS transistor, impurity ions are implanted into a channel region of a silicon substrate to form a channel dope layer. As a method of forming the channel dope layer, there is a method of forming a sacrificial oxide film on the surface of the silicon substrate and performing ion implantation on the substrate surface through the sacrificial oxide film. In this method, after forming the channel dope layer, the sacrificial oxide film is removed and the gate oxide film is formed again on the surface of the silicon substrate. But,
Impurity diffusion due to heat occurs in the oxidation step when forming the gate oxide film, and the channel dope layer expands. When the device is miniaturized into a fine device called sub-half micron or a device finer than that, it becomes difficult to obtain desired transistor characteristics such as off-leak current because the channel dope layer expands. .
【０００３】そこで、その問題を解決する方法として、
ゲート酸化膜を形成した後、ゲート酸化膜を通してイオ
ン注入を行ない、基板表面にチャネルドープ層を形成す
ることが行なわれるようになってきている。その方法に
よればチャネルドープがゲート酸化の後に行なわれるた
め、ゲート酸化時の熱による不純物拡散の問題は解決す
ることができ、所望の浅いチャネルドープ層を形成する
ことができる。Therefore, as a method for solving the problem,
After forming the gate oxide film, ion implantation is performed through the gate oxide film to form a channel dope layer on the substrate surface. According to this method, since channel doping is performed after gate oxidation, the problem of impurity diffusion due to heat during gate oxidation can be solved, and a desired shallow channel dope layer can be formed.
【０００４】しかし、素子の微細化とともにゲート酸化
膜も薄くなってきており、ゲート酸化膜を通して基板の
チャネル領域に不純物をイオン注入すると、酸化膜の信
頼性に問題が生じてくる。ゲート酸化膜が厚い場合には
ゲート酸化膜上でのリソグラフィー工程やチャネルドー
プ用のイオン注入工程の影響は少なく、問題にはならな
かったが、微細化にともなってゲート酸化膜が薄膜化さ
れてくると、ゲート酸化膜の耐圧の低下、ＴＤＤＢ（Ti
me Dependent Dielectric Breakdown）寿命の劣化など
の影響が大きくなり、半導体装置の信頼性の低下が免れ
なくなってくる。However, the gate oxide film is becoming thinner with the miniaturization of the element, and when impurities are ion-implanted into the channel region of the substrate through the gate oxide film, the reliability of the oxide film becomes a problem. When the gate oxide film was thick, the effect of the lithography process on the gate oxide film and the ion implantation process for channel doping was small, which was not a problem, but the gate oxide film was thinned with miniaturization. Comes down, the breakdown voltage of the gate oxide film decreases, and TDDB (Ti
me Dependent Dielectric Breakdown) The deterioration of the life of semiconductor devices will increase, and the reliability of semiconductor devices will inevitably decline.
【０００５】チャネル領域への不純物イオン注入をゲー
ト酸化膜を通して行なう方法で、ゲート酸化膜の信頼性
の低下を抑える方法として、ゲート酸化膜上にポリシリ
コン膜を堆積した後、そのポリシリコン膜及びゲート酸
化膜を通して基板表面にイオン注入を行なう方法（特開
平２−１１１０３２号公報参照）や、ゲート酸化膜上に
アモルファスシリコン膜を堆積した後、そのアモルファ
スシリコン膜とゲート酸化膜を通してイオン注入を行な
う方法（電子情報通信学会技術報告SDM94-43(1994-07)
pp61-66 参照）などが提案されている。A method of implanting impurity ions into a channel region through a gate oxide film is a method of suppressing a decrease in reliability of the gate oxide film. After depositing a polysilicon film on the gate oxide film, the polysilicon film and A method of implanting ions into the surface of the substrate through the gate oxide film (see Japanese Patent Laid-Open No. 2-111032), or depositing an amorphous silicon film on the gate oxide film, and then performing ion implantation through the amorphous silicon film and the gate oxide film. Method (IEICE Technical Report SDM94-43 (1994-07)
pp61-66) are proposed.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、ゲート酸化
膜形成後にゲート酸化膜を通して基板表面にチャネルド
ープ層形成のためのイオン注入を行なう工程を含む半導
体装置の製造方法において、上記に提案された方法とは
別の方法によりゲート酸化膜の信頼性の低下を防ぐこと
を目的とするものである。SUMMARY OF THE INVENTION The present invention has been proposed above in a method of manufacturing a semiconductor device including a step of performing ion implantation for forming a channel dope layer on the surface of the substrate through the gate oxide film after forming the gate oxide film. The purpose is to prevent the reliability of the gate oxide film from being lowered by a method different from the above method.
【０００７】[0007]
【課題を解決するための手段】本発明は、シリコン基板
にゲート酸化膜を形成した後、そのゲート酸化膜上にチ
ャネル領域に開口をもつレジストパターンを形成し、そ
のレジストパターンをマスクとしてシリコン基板のチャ
ネル領域にゲート酸化膜を通してしきい値電圧調整用の
イオン注入を行なう工程を含む半導体装置の製造方法に
おいて、そのイオン注入後に、ゲート酸化膜の表面部分
をエッチングにより除去したり、ゲート酸化膜を再酸化
したり、ゲート酸化膜を窒化処理し、その後再酸化した
り、又はゲート酸化膜を亜酸化窒素雰囲気中で酸窒化処
理したりする工程を含んでいる。According to the present invention, after forming a gate oxide film on a silicon substrate, a resist pattern having an opening in a channel region is formed on the gate oxide film, and the silicon substrate is formed using the resist pattern as a mask. In a method of manufacturing a semiconductor device including a step of implanting ions for adjusting a threshold voltage into a channel region of a gate oxide film through a gate oxide film, after the ion implantation, a surface portion of the gate oxide film is removed by etching, Of the gate oxide film, nitriding the gate oxide film, and then reoxidizing the film, or oxynitriding the gate oxide film in a nitrous oxide atmosphere.
【０００８】[0008]
【作用】ゲート酸化膜は、チャネル領域にイオン注入を
行なうマスクとするためのレジストパターンを形成する
リソグラフィー工程、そのイオン注入工程、及びイオン
注入後にレジストを除去し、ゲート酸化膜表面を洗浄す
る工程などによりダメージを受ける。本発明でイオン注
入後に追加した工程は、ゲート酸化膜をそれらのダメー
ジから回復させ、しかも基板に注入された不純物のプロ
ファイルが広がるのも抑えることにより、ゲート酸化膜
の信頼性を高め、かつ浅いチャネルドープ層を形成して
オフリーク電流など所望のトランジスタ特性を得ること
を可能にする。With respect to the gate oxide film, a lithography step of forming a resist pattern for use as a mask for ion implantation in the channel region, the ion implantation step, and a step of removing the resist after the ion implantation and cleaning the surface of the gate oxide film. Damaged by etc. The step added after the ion implantation in the present invention improves the reliability of the gate oxide film by reducing the damage of the gate oxide film from those damages and suppressing the spread of the profile of the impurities implanted into the substrate, and making it shallow. A channel dope layer can be formed to obtain desired transistor characteristics such as off-leakage current.
【０００９】[0009]
（実施例１）請求項１，２を適用した実施例として、Ｐ
ＭＯＳキャパシタを作成した例を図１（Ａ）から（Ｄ）
を参照して説明する。なお、図１（Ｂ），（Ｃ）は、素
子領域の基板表面部分を拡大して示したものである。 （Ａ）すでに、Ｎウエル１が形成され、素子分離用フィ
ールド酸化膜２が形成されたシリコン基板を９００℃で
パイロジェニック酸化法（水素を燃焼させて水分を作る
加湿酸化法）により酸化して膜厚が約１０ｎｍのゲート
酸化膜３を形成する。(Example 1) As an example in which claims 1 and 2 are applied, P
An example of forming a MOS capacitor is shown in FIGS.
Will be described with reference to. 1B and 1C are enlarged views of the substrate surface portion of the element region. (A) The silicon substrate on which the N well 1 is already formed and the element isolation field oxide film 2 is already formed is oxidized at 900 ° C. by a pyrogenic oxidation method (humidification oxidation method of burning hydrogen to produce water). A gate oxide film 3 having a film thickness of about 10 nm is formed.
【００１０】その後、リソグラフィーにより少なくとも
チャネル領域に開口をもつレジストパターン４を形成す
る。レジストパターン４とフィールド酸化膜２によって
チャネル領域へのイオン注入用のマスクを形成する。レ
ジストパターン４とフィールド酸化膜２をマスクとし
て、ゲート酸化膜３を通して基板にボロンを１５ＫｅＶ
で４.２×１０12／ｃｍ2注入する。その後、レジスト４
をアッシングにより除去し、シリコン基板の洗浄を行な
う。After that, a resist pattern 4 having an opening at least in the channel region is formed by lithography. A mask for ion implantation into the channel region is formed by the resist pattern 4 and the field oxide film 2. Using the resist pattern 4 and the field oxide film 2 as a mask, boron of 15 KeV is applied to the substrate through the gate oxide film 3.
At 4.2 × 10 12 / cm 2 . Then resist 4
Are removed by ashing, and the silicon substrate is washed.
【００１１】（Ｂ）洗浄工程後のゲート酸化膜３には、
その表面及び膜中にダメージ部分５が存在している。 （Ｃ）次に、３０℃に加温された沸酸：水＝１：２００
の希沸酸によりゲート酸化膜３の表面の約１ｎｍの厚さ
部分６をエッチング除去する。このときのエッチング量
のばらつきをエリプソメトリにより評価したところ、ウ
エハ面内で０.５ｎｍであった。 （Ｄ）その後、ＣＶＤ法によりポリシリコン膜７を約３
５０ｎｍの厚さに堆積する。(B) The gate oxide film 3 after the cleaning step has
Damaged parts 5 are present on the surface and in the film. (C) Next, hydrofluoric acid heated to 30 ° C.:water=1:200
The portion 6 having a thickness of about 1 nm on the surface of the gate oxide film 3 is removed by etching with dilute hydrofluoric acid. When the variation in the etching amount at this time was evaluated by ellipsometry, it was 0.5 nm within the wafer surface. (D) After that, the polysilicon film 7 is deposited to about 3 by the CVD method.
Deposit to a thickness of 50 nm.
【００１２】このように形成したＰＭＯＳキャパシタの
特性を、図１（Ｃ）のゲート酸化膜表面のエッチング除
去を含まない従来の方法により形成したキャパシタと比
較した結果を図２に示す。図２（Ａ）は従来の方法によ
り作成したＭＯＳキャパシタの耐圧ヒストグラムであ
り、酸化膜の膜厚を実施例と等しくするために９ｎｍと
した。図２（Ｂ）は図１の実施例により作成したＭＯＳ
キャパシタの耐圧ヒストグラムであり、その酸化膜３の
膜厚も９ｎｍである。図２中で、横軸ＢＶ／ｃｍは絶縁
破壊に到る電界、縦軸 Yield は歩留まり、Ｓは面積、
Ａ，Ｂ，Ｃモードは耐圧分布で分類されるモードで、Ａ
モードは酸化膜中のピンホールに起因したモード、Ｂモ
ードは酸化膜中の電気的に弱い欠陥に起因したモード、
Ｃモードは酸化膜中の真性絶縁膜破壊によるモードであ
る。図２（Ａ）と（Ｂ）を比較すると、本発明によりイ
オン注入後に酸化膜の表面を除去することにより、酸化
膜の耐圧分布が均一化していることが分かる。The characteristics of the thus formed PMOS capacitor are compared with those of the capacitor formed by the conventional method which does not include the etching removal of the gate oxide film surface of FIG. 1C, and the result is shown in FIG. FIG. 2A is a withstand voltage histogram of a MOS capacitor produced by a conventional method, and the thickness of the oxide film was set to 9 nm in order to make it equal to that of the example. FIG. 2B shows a MOS produced by the embodiment of FIG.
It is a withstand voltage histogram of a capacitor, and the film thickness of its oxide film 3 is also 9 nm. In FIG. 2, the horizontal axis BV / cm is the electric field leading to dielectric breakdown, the vertical axis Yield is the yield, S is the area,
A, B, and C modes are modes classified by breakdown voltage distribution.
The mode is a mode caused by a pinhole in the oxide film, the B mode is a mode caused by an electrically weak defect in the oxide film,
The C mode is a mode due to the breakdown of the intrinsic insulating film in the oxide film. Comparing FIGS. 2A and 2B, it can be seen that the withstand voltage distribution of the oxide film is made uniform by removing the surface of the oxide film after ion implantation according to the present invention.
【００１３】図３は定電流ＴＤＤＢ測定による酸化膜の
信頼性を示す図であり、●のデータは従来の方法により
形成した酸化膜であり、表面のエッチングを含まないも
のである。△のデータは図１（Ａ）〜（Ｄ）で説明した
実施例１の結果である。図３中で、ＱｂｄはＴＤＤＢ測
定において酸化膜の絶縁破壊に到るまでに酸化膜に注入
された電荷量、Ｆ(t)は累積故障率そである。Ln(-Ln(1-
F))はワイブルプロットで、信頼性を議論するうえでよ
く用いられる寿命分布モデルにワイブル分布があり、Ln
(-Ln(1-F))の目盛でプロットするとデータが一直線に近
い形で並ぶ。●のデータと△のデータとを比較すると、
実施例１の製造方法により製造することにより酸化膜の
信頼性が改善されることが明らかである。FIG. 3 is a diagram showing the reliability of the oxide film by the constant current TDDB measurement. The data of ● is the oxide film formed by the conventional method and does not include the etching of the surface. The data of Δ are the results of Example 1 described in FIGS. 1 (A) to 1 (D). In FIG. 3, Qbd is the amount of charge injected into the oxide film before the dielectric breakdown of the oxide film in TDDB measurement, and F (t) is the cumulative failure rate. Ln (-Ln (1-
(F)) is a Weibull plot, which has a Weibull distribution as a lifetime distribution model that is often used to discuss reliability.
When plotted on the scale of (-Ln (1-F)), the data are arranged in a straight line. Comparing the data of ● and the data of △,
It is apparent that the reliability of the oxide film is improved by the manufacturing method of the first embodiment.
【００１４】（実施例２）請求項３を適用してＰＭＯＳ
キャパシタを作成した例を説明する。実施例１と同様
に、酸化膜３を形成し、ボロンイオン注入の後、レジス
ト４を除去し、洗浄工程を行なう。その後、酸化膜表面
のエッチングは行なわず、ＲＴＡ（rapid thermal anne
aling：短時間熱処理）装置により、Ｏ2１０％、Ｎ2９
０％のドライ酸素雰囲気中、９５０℃で１０秒間のドラ
イ酸化処理を施す。(Embodiment 2) Applying claim 3, the PMOS
An example of forming a capacitor will be described. Similar to the first embodiment, the oxide film 3 is formed, boron ions are implanted, the resist 4 is removed, and a cleaning process is performed. After that, the surface of the oxide film is not etched, and RTA (rapid thermal annealing) is performed.
aling: short-time heat treatment) equipment, O 2 10%, N 2 9
A dry oxidation treatment is performed at 950 ° C. for 10 seconds in a 0% dry oxygen atmosphere.
【００１５】この再酸化により、ＳＩＭＳ分析（二次イ
オン質量分析）からはチャネルドープされたボロンの分
布は殆ど変わらず、熱による拡散が起こっていないこと
が確認された。また、エリプソメトリによる測定から酸
化膜の成長も殆どみられなかった。その後、実施例１と
同様にＭＯＳキャパシタを作成した結果、実施例１と同
様の結果が得られた。この方法により作成した酸化膜を
ゲート酸化膜とするＰＭＯＳトランジスタを作成してし
きい値電圧を測定したが、この実施例の再酸化工程の有
無にかかわらずしきい値電圧Ｖｔｈの変動はみられなか
った。By this reoxidation, it was confirmed from SIMS analysis (secondary ion mass spectrometry) that the distribution of channel-doped boron was almost unchanged, and that thermal diffusion did not occur. Further, the measurement by ellipsometry showed almost no growth of the oxide film. After that, as a result of forming a MOS capacitor in the same manner as in Example 1, the same result as in Example 1 was obtained. A PMOS transistor having an oxide film formed by this method as a gate oxide film was formed and the threshold voltage was measured. The threshold voltage Vth did not change regardless of the presence or absence of the reoxidation step in this embodiment. There wasn't.
【００１６】上記のＲＴＡ装置によるドライ酸化に代え
て、酸化炉を用いるファーネス酸化によりＯ2１０％、
Ｎ2９０％のドライ酸素雰囲気中で酸化温度８００℃、
酸化時間５分でドライ酸化を施しても同様の結果が得ら
れた。Instead of dry oxidation by the above RTA apparatus, furnace oxidation using an oxidation furnace was used to obtain O 2 10%,
Oxidation temperature 800 ° C in dry oxygen atmosphere of N 2 90%,
Similar results were obtained even when dry oxidation was performed with an oxidation time of 5 minutes.
【００１７】（実施例３）請求項４の本発明を適用して
ＰＭＯＳキャパシタを作成した例を説明する。実施例１
と同様に酸化膜３を形成し、ボロンイオン注入の後、レ
ジスト４を除去し、洗浄工程を行なう。その後、ＲＴＡ
装置によりＮＨ3雰囲気中、９００℃で３０秒間窒化処
理を行なった後、ドライ酸化雰囲気中、１０００℃で１
０秒間酸化処理を行なう。この再酸化窒化処理により、
図１（Ｅ）に示される、シリコン基板と酸化膜３との界
面８の不安定な結合手が、窒素原子と結合して安定な結
合を形成すると考えられる。(Embodiment 3) An example in which a PMOS capacitor is formed by applying the present invention of claim 4 will be described. Example 1
Similarly to the above, the oxide film 3 is formed, and after the boron ion implantation, the resist 4 is removed and a cleaning step is performed. Then RTA
After nitriding treatment at 900 ° C for 30 seconds in an NH 3 atmosphere by using an apparatus, the nitriding treatment is performed at 1000 ° C in a dry oxidizing atmosphere for 1 second.
Oxidation treatment is performed for 0 seconds. By this re-oxynitriding treatment,
It is considered that the unstable bond at the interface 8 between the silicon substrate and the oxide film 3 shown in FIG. 1 (E) bonds with the nitrogen atom to form a stable bond.
【００１８】このようにして得られた再酸化窒化酸化膜
を用いて実施例１と同様にＭＯＳキャパシタを作成した
結果、耐圧分布が改善されたのは勿論のこと、酸化膜の
信頼性は図３に□の記号で示されるデータのように、実
施例１（△）よりも向上した。A MOS capacitor was manufactured in the same manner as in Example 1 using the re-oxidized oxynitride film thus obtained. As a result, the breakdown voltage distribution was improved, and the reliability of the oxide film was The data shown by the symbol □ in 3 are improved as compared with Example 1 (Δ).
【００１９】（実施例４）請求項５の本発明を適用して
ＰＭＯＳキャパシタを作成した例を説明する。実施例１
と同様に酸化膜３を形成し、ボロンイオン注入の後、レ
ジスト４を除去し、洗浄工程を行なう。その後、ＲＴＡ
装置により亜酸化窒素（Ｎ2Ｏ）雰囲気中、１０００℃
で１０秒間酸窒化処理を行なう。その後、実施例１と同
様にＭＯＳキャパシタを作成した結果、耐圧分布が改善
されたのは勿論のこと、酸化膜の信頼性は実施例１より
向上した。(Embodiment 4) An example in which a PMOS capacitor is formed by applying the present invention of claim 5 will be described. Example 1
Similarly to the above, the oxide film 3 is formed, and after the boron ion implantation, the resist 4 is removed and a cleaning step is performed. Then RTA
1000 ℃ in nitrous oxide (N 2 O) atmosphere
And perform oxynitriding treatment for 10 seconds. After that, as a result of forming a MOS capacitor in the same manner as in Example 1, not only the breakdown voltage distribution was improved, but also the reliability of the oxide film was improved as compared with Example 1.
【００２０】実施例はＭＯＳキャパシタの作成に本発明
を適用した例を挙げているが、本発明はＭＯＳトランジ
スタのチャネルドーププロセスにおけるゲート酸化膜の
信頼性向上を目的としたものであり、ＭＯＳトランジス
タのチャネルドーププロセスのみに限定されず、他の用
途の絶縁膜の信頼性を向上させるためにも適用できる。In the embodiments, the present invention is applied to the production of MOS capacitors, but the present invention is intended to improve the reliability of the gate oxide film in the channel doping process of MOS transistors. The present invention is not limited to the above channel doping process and can be applied to improve the reliability of the insulating film for other purposes.
【００２１】[0021]
【発明の効果】ゲート酸化膜を形成した後、ゲート酸化
膜を通して基板にチャネルドープ用のイオン注入を施す
と、そのイオン注入によるダメージと、またゲート酸化
膜表面の洗浄、特に一般によく用いられているアンモニ
アと過酸化水素による洗浄によりダメージが発生してい
る。ダメージを受けて荒れたゲート酸化膜表面部分を除
去することにより、ゲート酸化膜の信頼性を改善するこ
とができる。また、酸化膜表面のレジストによる重金属
汚染があったとしてもエッチングによりその重金属も除
去することができる。エッチングにより酸化膜表面を除
去する工程をウエットエッチングで行なう場合は、ドラ
イエッチングに比べて酸化膜へのダメージや表面荒れが
少なく、特にエッチャントとして希沸酸を用いる場合に
はさらにダメージや表面荒れを少なくすることができ
る。またエッチャント自体の清浄度が高く、不純物汚染
を防止するためにも有利である。EFFECT OF THE INVENTION When a gate oxide film is formed and then a substrate is ion-implanted for channel doping through the gate oxide film, damage due to the ion implantation and cleaning of the surface of the gate oxide film, which is commonly used in general. Damage caused by cleaning with ammonia and hydrogen peroxide. The reliability of the gate oxide film can be improved by removing the damaged and roughened surface portion of the gate oxide film. Further, even if there is heavy metal contamination by the resist on the oxide film surface, the heavy metal can be removed by etching. When the step of removing the oxide film surface by etching is performed by wet etching, there is less damage to the oxide film and surface roughness compared to dry etching. Particularly when dilute hydrofluoric acid is used as an etchant, damage and surface roughness are further reduced. Can be reduced. In addition, the etchant itself has a high degree of cleanliness, which is advantageous for preventing impurity contamination.
【００２２】酸化膜表面は洗浄、レジスト除去、イオン
注入などの工程を経ることにより酸化膜中にはイオン注
入でＳｉ−Ｏ結合が切断されたダングリングボンドがで
きたり、不安定なＳｉ−Ｏ結合が発生すると考えられる
が、請求項３の本発明の再酸化を施すことにより、これ
らの未結合手を酸化により終端化して安定な結合とする
ことができ、酸化膜の信頼性が向上する。請求項４では
再酸化の前に窒化処理を施しているので、シリコン基板
とＳｉＯ2界面に存在するダングリングボンドや不安定
なＳｉ−Ｏ結合を窒素原子で新たに結合させ、より安定
な構造に変える作用があるため、さらに酸化膜の信頼性
を高めることができる。請求項５では酸化膜にＮ2Ｏ中
で酸窒化処理を施す。請求項４と同様の作用をもつが、
請求項４よりも工程数が少なくなり、それだけ熱履歴が
少なくなって不純物拡散を抑えるのに有利である。ま
た、Ｎ2Ｏ雰囲気を用いることによりＮＨ3雰囲気による
窒化とは異なり、水素が酸化膜中に混入することがない
ので、しきい値電圧の経時変化も抑えられる。The oxide film surface is subjected to steps such as cleaning, resist removal, and ion implantation, so that dangling bonds in which Si-O bonds are broken by ion implantation are formed in the oxide film, and unstable Si-O is formed. It is considered that a bond is generated, but by performing the reoxidation of the present invention of claim 3, it is possible to terminate these unbonded hands by oxidation to form a stable bond, and improve the reliability of the oxide film. . In claim 4, since the nitriding treatment is performed before the reoxidation, a dangling bond or an unstable Si—O bond existing at the interface between the silicon substrate and SiO 2 is newly bonded by a nitrogen atom to provide a more stable structure. The reliability of the oxide film can be further improved because of the effect of changing to. In claim 5, the oxide film is subjected to oxynitriding treatment in N 2 O. It has the same effect as in claim 4, but
The number of steps is smaller than that in the fourth aspect, and the heat history is reduced accordingly, which is advantageous in suppressing impurity diffusion. Further, by using the N 2 O atmosphere, unlike the nitriding in the NH 3 atmosphere, hydrogen is not mixed in the oxide film, so that the change of the threshold voltage with time can be suppressed.
【図１】一実施例を示す工程断面図である。FIG. 1 is a process sectional view showing an example.
【図２】従来の方法と一実施例の方法による耐圧ヒスト
グラムを比較する図であり、（Ａ）の従来の方法による
結果、（Ｂ）は第１の実施例による結果である。2A and 2B are diagrams for comparing withstand voltage histograms by the conventional method and the method of the first embodiment. FIG. 2A is a result by the conventional method and FIG. 2B is a result by the first embodiment.
【図３】従来の方法と本発明による方法の定電流ＴＤＤ
Ｂ測定による酸化膜の信頼性を比較する図である。FIG. 3 Constant current TDD of the conventional method and the method according to the invention
It is a figure which compares the reliability of the oxide film by B measurement.
１ Ｎウエル ３ ゲート酸化膜 ４ レジストパターン ５ ダメージ部分 ６ エッチングされる酸化膜表面部分 ７ ポリシリコン膜 ８ 基板と酸化膜との界面で安定な結合が形成され
る部分1 N-well 3 Gate oxide film 4 Resist pattern 5 Damaged part 6 Oxide film surface part to be etched 7 Polysilicon film 8 Part where stable bond is formed at the interface between substrate and oxide film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/336
Claims (5)
後、そのゲート酸化膜上にチャネル領域に開口をもつレ
ジストパターンを形成し、そのレジストパターンをマス
クとしてシリコン基板のチャネル領域にゲート酸化膜を
通してしきい値電圧調整用のイオン注入を行なう工程を
含む半導体装置の製造方法において、 前記イオン注入後に、ゲート酸化膜の表面部分を除去す
るエッチング工程を含むことを特徴とする半導体装置の
製造方法。1. A gate oxide film is formed on a silicon substrate, a resist pattern having an opening in a channel region is formed on the gate oxide film, and the gate oxide film is passed through the channel region of the silicon substrate using the resist pattern as a mask. A method of manufacturing a semiconductor device including a step of implanting ions for adjusting a threshold voltage, which comprises an etching step of removing a surface portion of a gate oxide film after the ion implantation.
グにより行なう請求項１に記載の半導体装置の製造方
法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the etching step is performed by wet etching.
後、そのゲート酸化膜上にチャネル領域に開口をもつレ
ジストパターンを形成し、そのレジストパターンをマス
クとしてシリコン基板のチャネル領域にゲート酸化膜を
通してしきい値電圧調整用のイオン注入を行なう工程を
含む半導体装置の製造方法において、 前記イオン注入後に、ゲート酸化膜を再酸化する工程を
含むことを特徴とする半導体装置の製造方法。3. A gate oxide film is formed on a silicon substrate, a resist pattern having an opening in a channel region is formed on the gate oxide film, and the gate oxide film is passed through the channel region of the silicon substrate using the resist pattern as a mask. A method of manufacturing a semiconductor device including a step of performing ion implantation for adjusting a threshold voltage, comprising a step of re-oxidizing a gate oxide film after the ion implantation.
後、そのゲート酸化膜上にチャネル領域に開口をもつレ
ジストパターンを形成し、そのレジストパターンをマス
クとしてシリコン基板のチャネル領域にゲート酸化膜を
通してしきい値電圧調整用のイオン注入を行なう工程を
含む半導体装置の製造方法において、 前記イオン注入後に、ゲート酸化膜を窒化処理し、その
後再酸化する工程を含むことを特徴とする半導体装置の
製造方法。4. A gate oxide film is formed on a silicon substrate, a resist pattern having an opening in a channel region is formed on the gate oxide film, and the gate oxide film is passed through the channel region of the silicon substrate using the resist pattern as a mask. A method of manufacturing a semiconductor device including a step of implanting ions for adjusting a threshold voltage, the method including the step of nitriding a gate oxide film after the ion implantation and then re-oxidizing the gate oxide film. Method.
後、そのゲート酸化膜上にチャネル領域に開口をもつレ
ジストパターンを形成し、そのレジストパターンをマス
クとしてシリコン基板のチャネル領域にゲート酸化膜を
通してしきい値電圧調整用のイオン注入を行なう工程を
含む半導体装置の製造方法において、 前記イオン注入後に、ゲート酸化膜を亜酸化窒素雰囲気
中で酸窒化処理する工程を含むことを特徴とする半導体
装置の製造方法。5. A gate oxide film is formed on a silicon substrate, a resist pattern having an opening in a channel region is formed on the gate oxide film, and the gate oxide film is passed through the channel region of the silicon substrate using the resist pattern as a mask. A method of manufacturing a semiconductor device including a step of performing ion implantation for adjusting a threshold voltage, including a step of oxynitriding a gate oxide film in a nitrous oxide atmosphere after the ion implantation. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6876695A JPH08241991A (en) | 1995-03-01 | 1995-03-01 | Fabrication of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6876695A JPH08241991A (en) | 1995-03-01 | 1995-03-01 | Fabrication of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241991A true JPH08241991A (en) | 1996-09-17 |
Family
ID=13383194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6876695A Pending JPH08241991A (en) | 1995-03-01 | 1995-03-01 | Fabrication of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08241991A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007500941A (en) * | 2003-07-31 | 2007-01-18 | エフエスアイ インターナショナル インコーポレイテッド | Controlled growth of highly uniform oxide layers, especially ultrathin layers |
| JP2011014333A (en) * | 2009-07-01 | 2011-01-20 | Ricoh Co Ltd | Ion implantation method |
-
1995
- 1995-03-01 JP JP6876695A patent/JPH08241991A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007500941A (en) * | 2003-07-31 | 2007-01-18 | エフエスアイ インターナショナル インコーポレイテッド | Controlled growth of highly uniform oxide layers, especially ultrathin layers |
| JP2011014333A (en) * | 2009-07-01 | 2011-01-20 | Ricoh Co Ltd | Ion implantation method |
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