JPH08241926A - Automatic wiring apparatus of lsi - Google Patents

Automatic wiring apparatus of lsi

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JPH08241926A
JPH08241926A JP7045493A JP4549395A JPH08241926A JP H08241926 A JPH08241926 A JP H08241926A JP 7045493 A JP7045493 A JP 7045493A JP 4549395 A JP4549395 A JP 4549395A JP H08241926 A JPH08241926 A JP H08241926A
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JP
Japan
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wiring
channel
parasitic capacitance
cell
route
Prior art date
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Pending
Application number
JP7045493A
Other languages
Japanese (ja)
Inventor
Masahiro Kawakita
北 真 裕 川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7045493A priority Critical patent/JPH08241926A/en
Publication of JPH08241926A publication Critical patent/JPH08241926A/en
Pending legal-status Critical Current

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  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

PURPOSE: To obtain an automatic wiring apparatus which can decide a wiring route so as to reduce the estimation value of a layout area to a minimum while a restriction condition is being satisfied by a method wherein the parasitic capacitance of an interconnection inside a functional cell in a low-order hierarchy and that of an intercell interconnection are computed. CONSTITUTION: As an automatic designing and processing operation, e.g. three functional cells 8 are arranged on a substrate 7, a channel 9 is set, and a wiring treatment is executed. In this case, intercell interconnections 10 which connect the functional cells 8 are set in advance. Then, patterns for the intercell interconnections are extracted, and a channel which is made to pass interconnections on the functional cells 8 is added. In this case, the channel is decided within a range which does not exceed the capacitance of the channel which is passed on the cells. In succession, a channel is added in such a way that the interconnection parasitic capacitance of interconnection patterns inside a cell to which a restriction condition has been added can be computed precisely. Then, on a wiring channel graph, an approximate wiring route is decided so as to reduce the estimation value of a layout to a minimum. Lastly, by utilizing an approximately wired result, a detailed wiring pattern which satisfies a design rule is created.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＬＳＩの自動配線装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI automatic wiring device.

【０００２】[0002]

【従来の技術】ＬＳＩ開発においては、従来、高集積
化、換言すれば、チップサイズの最小化が最も重要視さ
れてきた。自動配線装置の開発においてもそのチップサ
イズの問題が第一に考慮された。このチップサイズの最
小化を考慮したものとしては、木下善彦、永原 出、石
井 真らによる設計自動化 ３７−２論文「ブロック上
通過配線処理手法」（文献１）等に記載されたものがあ
る。2. Description of the Related Art In LSI development, high integration, in other words, minimization of chip size has been the most important point. Even in the development of automatic wiring equipment, the problem of its chip size was considered first. Considering the minimization of the chip size, there is one described in Yoshitaka Kinoshita, Izumi Nagahara, Makoto Ishii, et al.

【０００３】これは、既にレイアウトが作成済みの下位
階層の機能セル上に配線を通過させることで、下位階層
の機能セル上の領域を配線領域として利用し、チップサ
イズの小形化を図るようにしているものである。This is because the wiring is passed over the function cells of the lower hierarchy, the layout of which has already been created, and the area on the function cells of the lower hierarchy is used as the wiring area so that the chip size can be reduced. It is what

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、この文
献１の手法では、下位階層の機能セル内の配線と同機能
セル上を通過する配線とによって形成される寄生容量が
動作の高速化を妨げるという問題があった。However, in the method of this document 1, the parasitic capacitance formed by the wiring in the functional cell of the lower hierarchy and the wiring passing over the functional cell impedes the speeding up of the operation. There was a problem.

【０００５】電子機器の高性能化に伴いＬＳＩの高速動
作への要求が高まっているため、これは無視できない問
題である。This is a problem that cannot be ignored because the demand for high-speed operation of LSIs is increasing with the improvement in performance of electronic devices.

【０００６】なお、配線の寄生容量値が予め与えられた
範囲を越えないように経路を決定する手法として、回路
の動作特性に影響を与えるネット同士の場合に対処し
た、Umakanta Choudhury,Alberto Sangiovanni-Vincent
elliらによる1990 IEEE 論文“CONSTRAINT-BASED CHANN
EL ROUTING FOR ANALOG AND MIXED ANALOG/DIGITAL CIR
CUITS"（以下、文献２という。) や“Enrico Malavasi,
Umakanta Choudhury,Alberto Sangiovanni-Vincentell
i”らによる1990 IEEE 論文“A Routing Methodology f
or Analog Integrated Circuits”（以下、文献３とい
う。）に記載されているものがあるが、これらは配線が
下位階層の機能セル上を通過する場合については対処し
ておらず、配線終了後の検証により、予想外の寄生容量
値を示していることが判明する場合があった。Umakanta Choudhury, Alberto Sangiovanni- Vincent
elli et al., 1990 IEEE paper “CONSTRAINT-BASED CHANN
EL ROUTING FOR ANALOG AND MIXED ANALOG / DIGITAL CIR
CUITS "(hereinafter referred to as Reference 2) and" Enrico Malavasi,
Umakanta Choudhury, Alberto Sangiovanni-Vincentell
i ”et al. 1990 IEEE paper“ A Routing Methodology f
or Analog Integrated Circuits ”(hereinafter referred to as Reference 3), but these do not deal with the case where the wiring passes over the functional cell in the lower hierarchy, and the verification after the wiring is completed. In some cases, it was found that the parasitic capacitance value was unexpected.

【０００７】また、特に文献３の手法は、詳細な経路探
索を行うため、大規模なデータを処理しなければなら
ず、多くの処理時間を必要とし実用的ではないという問
題がある。Further, in particular, the method of Document 3 has a problem that it has to process a large amount of data in order to perform a detailed route search, requires a lot of processing time, and is not practical.

【０００８】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはセル間配
線が下位階層の機能セル上を通過する構造を得るにあた
ってセル間配線とセル内配線とによって形成される寄生
容量を抑制することができるＬＳＩの自動配線装置を提
供することにある。The present invention has been made in view of the above problems of the prior art. An object of the present invention is to obtain the structure in which the inter-cell wiring passes over the functional cell of the lower hierarchy and the inter-cell wiring and the intra-cell wiring. An object of the present invention is to provide an LSI automatic wiring device capable of suppressing parasitic capacitance formed by wiring.

【０００９】また、本発明は極力簡単な経路探索でその
寄生容量の抑制を図ることができるようにすることを目
的とする。Another object of the present invention is to make it possible to suppress the parasitic capacitance by a simple route search.

【００１０】具体的には、本発明は、交差や平行距離に
制約条件が付加された下位階層の機能セルの配線と、こ
のセル上に追加されたチャネルを通過する配線との寄生
容量値を許容制限値以下に抑えることができるＬＳＩの
自動配線装置を提供することにある。Specifically, according to the present invention, the parasitic capacitance values of the wiring of the functional cell in the lower hierarchy in which the constraint condition is added to the intersection and the parallel distance and the wiring passing through the channel added to this cell are calculated. An object of the present invention is to provide an automatic wiring device for an LSI, which can be kept below an allowable limit value.

【００１１】そして、本発明では、その配線寄生容量の
制約条件を設計者が対話形式で任意に設定することがで
きるＬＳＩの自動配線装置を提供することをも目的とし
ている。Another object of the present invention is to provide an automatic wiring device for an LSI, in which a designer can interactively set the constraint condition of the wiring parasitic capacitance.

【００１２】さらに、本発明は、その検証の結果に基づ
いて経路の修正を行う際に役立つチャネル通過に伴う寄
生容量値をディスプレイ上に表示することができるＬＳ
Ｉの自動配線装置を提供するを目的とする。Furthermore, the present invention can display on the display the parasitic capacitance value associated with channel passage which is useful in correcting the path based on the result of the verification.
It is an object of the present invention to provide an automatic wiring device of I.

【００１３】[0013]

【課題を解決するための手段】本発明のＬＳＩの自動配
線装置は、既に詳細なレイアウトパターンが作成済みで
ある下位階層の機能セルを配置したレイアウト結果に対
して、該機能セル間の配線について概略配線経路の探索
を行う際に必要な配線チャネルグラフを作成する手段
と、前記下位階層の機能セル上を前記セル間配線が通過
できる領域を探索し新たに配線チャネルを追加作成する
手段と、前記下位階層の機能セル内の配線と前記セル間
配線との寄生容量を計算する手段と、前記セル内配線に
対し付加された配線寄生容量に関する制約条件を満足
し、かつレイアウト面積の見積り値が最小となるように
前記概略配線経路を決定する手段と、その結果を利用し
て前記セル間配線について詳細配線パターンを作成する
手段とを含むことを特徴としている。According to the LSI automatic wiring device of the present invention, wiring between functional cells is performed with respect to a layout result in which functional cells in a lower hierarchy for which detailed layout patterns have already been created are arranged. Means for creating a wiring channel graph required when performing a search for a rough wiring path; and means for additionally creating a wiring channel by searching a region in which the inter-cell wiring can pass on the functional cells of the lower hierarchy, Means for calculating the parasitic capacitance between the wiring in the functional cell of the lower hierarchy and the inter-cell wiring, and satisfying the constraint condition regarding the wiring parasitic capacitance added to the wiring in the cell, and the estimated value of the layout area is It is characterized by including means for deciding the general wiring route so as to minimize it, and means for utilizing the result to create a detailed wiring pattern for the inter-cell wiring. It is set to.

【００１４】また、配線チャネルの追加作成手段は、配
線寄生容量に関する制約条件の付加された配線が、配線
チャネルグラフのエッジで代表される領域に含まれる場
合は、その領域を更に複数に分割し、配線寄生容量が正
確に計算できるようにチャネルを追加する手段を有する
構成とすることができる。Further, when the wiring to which the constraint condition regarding the wiring parasitic capacitance is added is included in the area represented by the edge of the wiring channel graph, the additional wiring channel creating means further divides the area into a plurality of areas. It is possible to adopt a configuration having means for adding a channel so that the wiring parasitic capacitance can be accurately calculated.

【００１５】寄生容量計算手段は、その計算値が、配線
チャネルグラフのエッジ単位で参照できるデータ構造を
有し、対話型エディタコマンドで指定された配線チャネ
ルグラフ上の概略経路が、配線寄生容量の制約条件を満
足するか否かの検証を可能とする手段を有する構成とす
ることができる。The parasitic capacitance calculation means has a data structure in which the calculated value can be referred to for each edge of the wiring channel graph, and the rough path on the wiring channel graph designated by the interactive editor command is the wiring parasitic capacitance. It is possible to adopt a configuration having means for enabling verification of whether or not the constraint condition is satisfied.

【００１６】さらに、寄生容量検証手段は、対話型エデ
ィタコマンドで指定された配線チャネルグラフ上の概略
配線経路が、配線寄生容量の制約条件を満足しない場
合、当該寄生容量が付加されるチャネルとその容量値と
をディスプレイ上に表示し、経路修正に有効な情報を設
計者に提供する手段を有することが望ましい。Further, the parasitic capacitance verification means, when the rough wiring route on the wiring channel graph specified by the interactive editor command does not satisfy the constraint condition of the wiring parasitic capacitance, the channel to which the parasitic capacitance is added and its It is desirable to have a means for displaying the capacitance value and on the display and providing the designer with useful information for route modification.

【００１７】[0017]

【作用】本発明によれば、配線寄生容量の制限値に関す
る制約条件を満足し、かつ既にレイアウト済みの下位階
層の機能セル上に配線を通過させ、レイアウト面積の見
積り値が最小になる配線経路を自動的に決定できる。こ
れにより、回路特性の劣化を設計許容範囲内に抑えるこ
とができ、かつチップ面積の最小化も実現することがで
きる。According to the present invention, a wiring path that satisfies the constraint condition regarding the limit value of the wiring parasitic capacitance and allows the wiring to pass over the function cells of the lower hierarchy which has already been laid out and has the minimum estimated value of the layout area. Can be determined automatically. As a result, the deterioration of the circuit characteristics can be suppressed within the design allowable range, and the chip area can be minimized.

【００１８】また、配線チャネルグラフを利用した配線
寄生容量値の表示をディスプレイ上に出力することによ
り、設計者は配線パターンの修正が容易に行え、対話型
エディタにより入力された概略配線経路が寄生容量制約
を満足するか否かの検証も高速に可能となる。Further, by outputting the display of the wiring parasitic capacitance value using the wiring channel graph on the display, the designer can easily correct the wiring pattern, and the rough wiring route input by the interactive editor is parasitic. It is also possible to quickly verify whether or not the capacity constraint is satisfied.

【００１９】[0019]

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明のＬＳＩ自動設計装置のハ
ードウエア構成を示すものである。この図において、デ
ータ処理装置１はＣＰＵに相当するものであって、この
データ処理装置１にはキーボード２、マウス３、グラフ
ィックディスプレイ４からなるユーザインタフェース用
の機器と、処理に必要なデータベースが格納された記憶
装置５と、設計処理の結果であるマスクパターンデータ
を出力する記憶装置６とが接続される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a hardware configuration of an LSI automatic designing apparatus according to the present invention. In the figure, the data processing device 1 corresponds to a CPU, and the data processing device 1 stores a user interface device including a keyboard 2, a mouse 3 and a graphic display 4 and a database required for processing. The storage device 5 that is created is connected to the storage device 6 that outputs the mask pattern data that is the result of the design process.

【００２０】図２は図１に示すデータ処理装置１によっ
て実行される自動設計処理の流れを示している。まず、
ＳＴ１において、データベース５に格納されている機能
セル配置結果を参照して、概略配線経路の探索に用いる
配線チャネルグラフを作成する。図３（ａ）はその配線
チャネルグラフの一例を示すもので、同図において、７
は基板である。この基板７上には３個の機能セル８が配
置され、各機能セル８の形状に応じたチャネル９が設定
されている。これは、例として図３（ｂ）に示すような
配線処理を行う場合を予定したものである。１０はその
機能セル８同士を結ぶセル間配線である。FIG. 2 shows the flow of automatic design processing executed by the data processing apparatus 1 shown in FIG. First,
In ST1, the wiring channel graph used for searching the rough wiring route is created by referring to the result of the functional cell arrangement stored in the database 5. FIG. 3A shows an example of the wiring channel graph. In FIG.
Is the substrate. Three functional cells 8 are arranged on the substrate 7, and a channel 9 is set according to the shape of each functional cell 8. This is a case where the wiring process as shown in FIG. 3B is planned as an example. Reference numeral 10 is an inter-cell wiring that connects the functional cells 8 to each other.

【００２１】次に、ＳＴ２において、既に詳細レイアウ
トが終了した下位階層機能セルのレイアウト結果を参照
して、セル内配線のパターンを抽出し、このセル内配線
パターンに応じて機能セル上を配線が通過するためのチ
ャネルを追加する。このチャネルを通過可能な配線本数
（チャネル容量）を求め、概略配線を行う際には、セル
上通過チャネルの容量を越えない範囲で経路を決定する
必要がある。Next, in ST2, the pattern of the in-cell wiring is extracted with reference to the layout result of the lower-layer functional cell whose detailed layout has already been completed, and wiring is performed on the functional cell according to this in-cell wiring pattern. Add a channel to pass through. When the number of wires (channel capacity) that can pass through this channel is obtained and rough wiring is performed, it is necessary to determine a route within a range that does not exceed the capacity of the passing channel on the cell.

【００２２】例えば、下位階層の機能セルにおけるＡｌ
配線を、Ｘ方向：第一層目、Ｙ方向：第二層目で、機能
セル上を通過するＡｌ配線の層を第二層目で行うという
デザインルールをとった場合の例を、図４に示す。同図
（ａ）において、１２は素子であって、各素子１２はそ
れぞれその各端部にコンタクト１３が設けられている。
素子１２のコンタクト１３はＸ方向の第一層配線１４と
これらを結ぶＹ方向の第二層配線１５とにより接続され
る。このとき、図４（ｂ）からも明らかなように、セル
間第二層配線１１はセル内第二層配線１５と交差しない
ようにその通過位置が決定される。For example, Al in the functional cell in the lower hierarchy
FIG. 4 shows an example of a case where the wiring is arranged in the X direction: the first layer, the Y direction: the second layer, and the Al wiring layer passing over the functional cells is formed in the second layer. Shown in. In FIG. 3A, reference numeral 12 is an element, and each element 12 is provided with a contact 13 at each end thereof.
The contact 13 of the element 12 is connected by a first layer wiring 14 in the X direction and a second layer wiring 15 in the Y direction connecting them. At this time, as is clear from FIG. 4B, the passing position of the inter-cell second layer wiring 11 is determined so as not to intersect the intra-cell second layer wiring 15.

【００２３】また、ＸＹルール（縦横ルール）を採用せ
ずに、機能セル上を第２層目で行った場合の例を図５に
示す。この場合、セル内第二層配線１５はＸ、Ｙ両方向
に延び、セル間第二層配線１１もＸ、Ｙ両方向に延び
る。そして、セル間第二層配線１１はセル内第二層配線
１５と交差しないようにその通過位置が決定され、セル
間第二層配線１１はデザインルールエラーを発生させな
いという条件を満足するものとなる。FIG. 5 shows an example in which the functional cell is formed on the second layer without adopting the XY rule (vertical / horizontal rule). In this case, the in-cell second layer wiring 15 extends in both X and Y directions, and the inter-cell second layer wiring 11 also extends in both X and Y directions. Then, the passing position of the inter-cell second layer wiring 11 is determined so as not to intersect the intra-cell second layer wiring 15, and the inter-cell second layer wiring 11 satisfies the condition that a design rule error does not occur. Become.

【００２４】続いて、ＳＴ３において、更に、配線寄生
容量の制約条件が付加されたセル内の配線パターンが、
配線チャネルグラフのエッジで代表される領域に含まれ
る場合は、その領域を更に複数に分割し、配線パターン
同士の配線寄生容量が正確に計算できるようにチャネル
を追加する。Subsequently, in ST3, the wiring pattern in the cell to which the constraint condition of the wiring parasitic capacitance is further added,
When included in the area represented by the edge of the wiring channel graph, the area is further divided into a plurality of channels, and channels are added so that the wiring parasitic capacitance between the wiring patterns can be accurately calculated.

【００２５】ここで、多層配線を行う場合は、図７に示
すような各種ケースが発生する。１６は第一層、１７は
第二層、１８は寄生容量を示す。同図（ａ）はセル内配
線１４同士が第一層１６において平行に配置される場合
であり、同図（ｂ）はセル内あるいはセル間配線１１，
１５同士が第二層１７において、平行に配置される場合
であり、同図（ｃ）は異なる配線層１６，１７の配線１
４と配線１１（１５）とが平行に配置される場合であ
る。また、同図（ｄ）は異なる配線層１６，１７の配線
１４と配線１１（１５）とが重なる場合であり、同図
（ｅ）は交差する場合である。各場合において寄生容量
１８は発生しており、これらの各種状況に応じて下位階
層の機能セル８上を配線が通過するためのチャネルを追
加作成するものである。Here, when multi-layer wiring is performed, various cases as shown in FIG. 7 occur. Reference numeral 16 is a first layer, 17 is a second layer, and 18 is a parasitic capacitance. In the figure, (a) shows the case where the intra-cell wirings 14 are arranged in parallel in the first layer 16, and (b) shows the intra-cell or inter-cell wiring 11,
This is a case where 15 parts are arranged in parallel in the second layer 17, and FIG. 3C shows the wiring 1 of different wiring layers 16 and 17.
4 and the wiring 11 (15) are arranged in parallel. Further, FIG. 6D shows a case where the wiring 14 and the wiring 11 (15) of different wiring layers 16 and 17 overlap each other, and FIG. In each case, the parasitic capacitance 18 is generated, and a channel for the wiring to pass over the functional cell 8 in the lower hierarchy is additionally created according to these various situations.

【００２６】図６はそのチャネル分割例を示しており、
同図（ａ）は、配線の重なりや交差が発生しない場合
で、配線寄生容量の制約条件が付加された配線同士は、
異なる配線層同士が平行にレイアウトされる状況のみ配
線通過を可能とし、重なりや交差を発生させない範囲で
経路を決定できる。この際、配線寄生容量の制約条件が
付加されたネットに関して、セル上通過できるチャネル
を予め作成しておき、寄生容量の制限値をオーバしない
ように概略配線経路を探索する。FIG. 6 shows an example of the channel division.
In the same figure (a), when the wirings do not overlap or intersect with each other, the wirings to which the constraint condition of the wiring parasitic capacitance is added are
Only when the different wiring layers are laid out in parallel with each other, the wiring can be passed, and the route can be determined within the range where the overlapping or the intersection does not occur. At this time, with respect to the net to which the constraint condition of the wiring parasitic capacitance is added, a channel that can pass on the cell is created in advance, and a rough wiring route is searched so as not to exceed the limit value of the parasitic capacitance.

【００２７】また図６（ｂ）は、配線の重なりや交差が
ある場合を示しており、この場合にも、配線寄生容量の
制約条件が付加されたネットに関して、セル上通過でき
るチャネルを予め作成しておき、寄生容量の制限値をオ
ーバしないように概略配線経路を探索する。なお、は
重なりや交差なしのチャネル、は重なりのみ有りのチ
ャネル、は交差のみありのチャネルである。Further, FIG. 6B shows a case where there is an overlap or an intersection of the wirings, and in this case as well, regarding the net to which the constraint condition of the wiring parasitic capacitance is added, a channel which can pass on the cell is created in advance. Then, the rough wiring route is searched so as not to exceed the limit value of the parasitic capacitance. Note that is a channel without overlap or intersection, is a channel with only overlap, and is a channel with only intersection.

【００２８】このように、概略配線、詳細配線の２段階
で配線を行う利点は、概略段階でレイアウト全体の状況
をラフに考慮することで、高品質なレイアウト結果を短
時間で作成できることにある。すなわち、配線チャネル
グラフは、配線可能な領域を簡単なグラフ構造で表現で
きるため、短時間で経路探索ができる利点を有してお
り、それを利用して回路の動作特性に影響を与えるネッ
ト同士の配線経路に対しても、レイアウト面積が最小化
できるように下位階層の機能セル上を通過させること
で、従来の手法と比べてチップサイズを縮小することが
実現できる。As described above, the advantage of performing the wiring in the two steps of the rough wiring and the detailed wiring lies in that a high quality layout result can be created in a short time by roughly considering the situation of the entire layout at the rough step. . In other words, the wiring channel graph has the advantage that routes can be searched in a short time because the wirable region can be expressed by a simple graph structure, and the nets that affect the operating characteristics of circuits can be used by using it. Even for the wiring path, the chip size can be reduced as compared with the conventional method by allowing the wiring path to pass over the functional cells in the lower hierarchy so as to minimize the layout area.

【００２９】次に、ＳＴ４で、配線寄生容量に関する情
報についてセル上配線通過のために追加したチャネル単
位で参照できるデータ構造を作成し、配線チャネルグラ
フ上で、レイアウト面積の見積り値が最小となるように
概略配線経路を決定する際に参照する。ＳＴ５での配線
経路の探索は、分岐限定法やシミュレーティッド・アニ
ーリング法を利用した手法で行うことができる。この手
法は、坪田忠直、川北真裕らによる１９９３年電子情報
通信学会秋季大会論文「分岐限定法を用いた概略配線手
法」に記載されている。Next, in ST4, a data structure that can be referred to for the wiring parasitic capacitance in units of channels added for passing on-cell wiring is created, and the estimated value of the layout area is minimized on the wiring channel graph. As described above, it is referred to when determining the rough wiring route. The search for the wiring route in ST5 can be performed by a method using a branch and bound method or a simulated annealing method. This method is described in Tadao Tsubota, Masahiro Kawakita, et al., 1993 Autumn Meeting of the Institute of Electronics, Information and Communication Engineers, "General Wiring Method Using Branch and Bound Method".

【００３０】また、ＳＴ５においては、レイアウト面積
の見積りを行う。この際には、Ｘ方向、Ｙ方向の隣接チ
ャネルグラフを作成し、各グラフの最長経路を決定しそ
の積で近似する方法を利用する。この方法は、白石洋
一、酒見淳也、福田和幸らによる社団法人 電子情報通
信学会 １９９３年７月信学技法論文「平面多種フロー
の手法に基づく概略配線アルゴリズム」に記載されてい
る。In ST5, the layout area is estimated. In this case, a method is used in which adjacent channel graphs in the X and Y directions are created, the longest path of each graph is determined, and the product is approximated. This method is described in Yoichi Shiraishi, Junya Sakami, Kazuyuki Fukuda, et al., Institute of Electronics, Information and Communication Engineers, July 1993, "Technical Wiring Algorithm Based on Planar Multi-Flow Method".

【００３１】最後に、ＳＴ６において、概略配線結果を
利用した配線の相対順番、配線層の決定を行い、レイア
ウトコンパクションを使ってデザインルールを満足する
詳細配線パターンを作成することになる。Finally, in ST6, the relative order of the wiring and the wiring layer are determined using the rough wiring result, and the detailed wiring pattern satisfying the design rule is created by using the layout compaction.

【００３２】ところで、上記実施例では設計者による配
線経路の指定はなしに全て自動で経路の決定が行われる
ようになっているが、設計者が対話型エディタを使って
入力した概略配線経路に対して、機能セル上を通過する
ことで付加される配線寄生容量を、配線チャネルグラフ
のエッジ単位でディスプレイ上に表示させるようにする
こともできる。この場合、図２に示すように、ＳＴ０１
を追加する。このようにすることで、設計者は、制約条
件を満足するか否かの検証を行うことができ、経路修正
を容易にできる情報も設計者に提供することができるこ
ととなる。データ構造の実現例及び配線寄生容量値の表
示例を図８に示す。図８（ａ）、（ｂ）に示すような配
線構造の場合、同図（ｃ）に示すようなデータ構造を取
ることができる。これによれば、チャネルａとネット１
との間に３０ｆＦ、チャネルａとネット２との間に３０
ｆＦの寄生容量が存在する。このような場合において、
図８（ｄ）に示すように、ディスプレイ上では制約条
件、寄生容量値、及びその適・不適が表示される。By the way, in the above embodiment, the route is automatically determined without the designer designating the route, but the general route route input by the designer using the interactive editor is determined. Thus, the wiring parasitic capacitance added by passing over the functional cell can be displayed on the display for each edge of the wiring channel graph. In this case, as shown in FIG.
To add. By doing so, the designer can verify whether or not the constraint condition is satisfied, and can also provide the designer with information that facilitates route correction. FIG. 8 shows an example of realizing the data structure and an example of displaying the wiring parasitic capacitance value. In the case of the wiring structure shown in FIGS. 8A and 8B, the data structure shown in FIG. 8C can be adopted. According to this, channel a and net 1
Between the channel a and the net 2 is 30 fF.
There is a parasitic capacitance of fF. In such cases,
As shown in FIG. 8D, the constraint conditions, parasitic capacitance values, and their suitability are displayed on the display.

【００３３】なお、本発明に必要な機能セルの配置結果
情報などのデータは予め与えられなければならないた
め、これらのデータは外部入出力装置（前述したキーボ
ード２、マウス３、フロッピディスクドライブ、ハード
ディスクドライブ、光ディスクドライブ等）により与え
られる。また、レイアウト完了までの一連の作業におい
て与えられる各種数値データも一時記憶装置（半導体メ
モリ等）に記憶し、それらのデータを利用して処理を行
うことが可能である。Since the data such as the placement result information of the functional cells necessary for the present invention must be given in advance, these data are external input / output devices (the above-mentioned keyboard 2, mouse 3, floppy disk drive, hard disk). Drive, optical disk drive, etc.). Further, it is possible to store various numerical data given in a series of operations until the layout is completed in a temporary storage device (semiconductor memory or the like) and perform processing using those data.

【００３４】[0034]

【発明の効果】以上説明したように本発明によれば、配
線寄生容量の制限値に関する制約条件を満足し、かつ既
にレイアウト済みの下位階層の機能セル上に配線を通過
させ、レイアウト面積の見積り値が最小になる配線経路
を自動的に決定できる。これにより、回路特性の劣化を
設計許容範囲内に抑えることができ、かつチップ面積の
最小化も実現することができる。As described above, according to the present invention, it is possible to estimate the layout area by passing the wiring over the function cell of the lower hierarchy which has already been laid out and which satisfies the constraint condition regarding the limit value of the wiring parasitic capacitance. The wiring route that minimizes the value can be automatically determined. As a result, the deterioration of the circuit characteristics can be suppressed within the design allowable range, and the chip area can be minimized.

【００３５】また、配線チャネルグラフを利用した配線
寄生容量値の表示をディスプレイ上に出力することによ
り、設計者は配線パターンの修正が容易に行え、対話型
エディタにより入力された概略配線経路が寄生容量制約
を満足するか否かの検証も高速に可能となる。Further, by outputting the display of the wiring parasitic capacitance value using the wiring channel graph on the display, the designer can easily correct the wiring pattern, and the rough wiring path input by the interactive editor is parasitic. It is also possible to quickly verify whether or not the capacity constraint is satisfied.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例に係るＬＳＩの自動配線装置
のハードウエアを示すブロック図。FIG. 1 is a block diagram showing hardware of an LSI automatic wiring device according to an embodiment of the present invention.

【図２】同装置の設計処理の流れを示すフローチャー
ト。FIG. 2 is a flowchart showing a flow of design processing of the device.

【図３】同装置の配線チャネルグラフの作成例を示す説
明図。FIG. 3 is an explanatory diagram showing an example of creating a wiring channel graph of the device.

【図４】同装置の機能セル上通過配線の作成例（ＸＹル
ールの場合）を示す説明図。FIG. 4 is an explanatory diagram showing an example (in the case of XY rules) of forming a functional cell passing wiring of the same device.

【図５】同装置の機能セル上通過配線の作成例（ＸＹル
ールを採用しない場合）を示す説明図。FIG. 5 is an explanatory diagram showing an example (when the XY rule is not adopted) of forming a functional cell passing wiring of the device.

【図６】同装置のセル上通過チャネルの分割例（配線の
重なり、交差あり及びなしの各場合）を示す説明図。FIG. 6 is an explanatory diagram showing an example of dividing an on-cell passing channel of the same device (in each case of overlapping wiring, with and without crossing).

【図７】同装置の配線寄生容量を計算する必要のある配
線同士の相互位置関係を示す説明図。FIG. 7 is an explanatory diagram showing a mutual positional relationship between wirings for which it is necessary to calculate wiring parasitic capacitance of the device.

【図８】同装置のセル上通過チャネルの配線寄生容量値
に関するデータ構造実現例とディスプレイ上への出力表
示例を示す説明図。FIG. 8 is an explanatory diagram showing a data structure implementation example regarding a wiring parasitic capacitance value of an on-cell passing channel of the device and an output display example on a display.

【符号の説明】[Explanation of symbols]

１ データ処理装置 ２ キーボード ３ マウス ４ グラフィックディスプレイ ５，６ 外部記憶装置 ＳＴ１ 配線チャネルグラフ作成処理 ＳＴ２ 配線チャネル追加作成処理 ＳＴ３ チャネル分割処理 ＳＴ４ 寄生容量計算処理 ＳＴ５ 概略配線経路決定処理 ＳＴ６ 詳細配線パターン作成処理 ＳＴ０１ 配線経路指定処理 ８ 機能セル ９ チャネル １０，１１ セル間配線 1 data processing device 2 keyboard 3 mouse 4 graphic display 5, 6 external storage device ST1 wiring channel graph creation processing ST2 wiring channel additional creation processing ST3 channel division processing ST4 parasitic capacitance calculation processing ST5 rough wiring route determination processing ST6 detailed wiring pattern creation processing ST01 Wiring routing process 8 Functional cells 9 channels 10, 11 Inter-cell wiring

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】既に詳細なレイアウトパターンが作成済み
である下位階層の機能セルを配置したレイアウト結果に
対して、該機能セル間の配線について概略配線経路の探
索を行う際に必要な配線チャネルグラフを作成する手段
と、 前記下位階層の機能セル上を前記セル外配線が通過でき
る領域を探索し新たに配線チャネルを追加作成する手段
と、 前記下位階層の機能セル内の配線と前記セル間配線との
寄生容量を計算する手段と、 前記セル内配線に対し付加された配線寄生容量に関する
制約条件を満足し、かつレイアウト面積の見積り値が最
小となるように前記概略配線経路を決定する手段と、 その結果を利用して前記セル間配線について詳細配線パ
ターンを作成する手段とを含むことを特徴とするＬＳＩ
の自動配線装置。1. A wiring channel graph required when a rough wiring route is searched for wiring between functional cells with respect to a layout result in which functional cells in a lower hierarchy for which detailed layout patterns have already been created are arranged. And a means for creating a new wiring channel by searching a region through which the out-of-cell wiring can pass on the lower-layer functional cell, and wiring in the lower-layer functional cell and the inter-cell wiring A means for calculating a parasitic capacitance of the wiring, and a means for determining the rough wiring route so that a constraint condition regarding the wiring parasitic capacitance added to the in-cell wiring is satisfied and the estimated value of the layout area is minimized. And a means for creating a detailed wiring pattern for the inter-cell wiring by utilizing the result thereof.
Automatic wiring device. 【請求項２】配線チャネルの追加作成手段は、配線寄生
容量に関する制約条件の付加された配線が、配線チャネ
ルグラフのエッジで代表される領域に含まれる場合は、
その領域を更に複数に分割し、配線寄生容量が正確に計
算できるようにチャネルを追加する手段を有することを
特徴とする請求項１記載のＬＳＩの自動配線装置。2. The additional wiring channel creating means, when the wiring to which the constraint condition regarding the wiring parasitic capacitance is added is included in the area represented by the edge of the wiring channel graph,
2. The automatic wiring device for an LSI according to claim 1, further comprising means for dividing the region into a plurality of parts and adding a channel so that the wiring parasitic capacitance can be accurately calculated. 【請求項３】寄生容量計算手段は、その計算値が、配線
チャネルグラフのエッジ単位で参照できるデータ構造を
有し、対話型エディタコマンドで指定された配線チャネ
ルグラフ上の概略経路が、配線寄生容量の制約条件を満
足するか否かの検証を可能とする手段を有することを特
徴とする請求項１、２のうちいずれか１項記載のＬＳＩ
の自動配線装置。3. The parasitic capacitance calculation means has a data structure in which the calculated value can be referred to for each edge of the wiring channel graph, and the rough path on the wiring channel graph specified by the interactive editor command is the wiring parasitic. 3. The LSI according to claim 1, further comprising means for verifying whether or not a capacity constraint condition is satisfied.
Automatic wiring device. 【請求項４】寄生容量検証手段は、対話型エディタコマ
ンドで指定された配線チャネルグラフ上の概略配線経路
が、配線寄生容量の制約条件を満足しない場合、当該寄
生容量が付加されるチャネルとその容量値とをディスプ
レイ上に表示し、経路修正に有効な情報を設計者に提供
する手段を有することを特徴とする請求項３記載のＬＳ
Ｉの配線装置。4. The parasitic capacitance verifying means, if the rough wiring route on the wiring channel graph specified by the interactive editor command does not satisfy the constraint condition of the wiring parasitic capacitance, the parasitic capacitance is added to the channel and its associated channel. 4. The LS according to claim 3, further comprising means for displaying the capacitance value and the value on a display and providing the designer with information effective for route correction.
I wiring device.
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