JPH0824165B2 - 集積回路 - Google Patents

集積回路

Info

Publication number
JPH0824165B2
JPH0824165B2 JP61278521A JP27852186A JPH0824165B2 JP H0824165 B2 JPH0824165 B2 JP H0824165B2 JP 61278521 A JP61278521 A JP 61278521A JP 27852186 A JP27852186 A JP 27852186A JP H0824165 B2 JPH0824165 B2 JP H0824165B2
Authority
JP
Japan
Prior art keywords
trench
region
substrate
conductive material
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61278521A
Other languages
English (en)
Other versions
JPS62194666A (ja
Inventor
エス.マルヒ サツトウインダー
Original Assignee
テキサス インスツルメンツ インコ−ポレイテツド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US06/801,037 external-priority patent/US4791463A/en
Application filed by テキサス インスツルメンツ インコ−ポレイテツド filed Critical テキサス インスツルメンツ インコ−ポレイテツド
Publication of JPS62194666A publication Critical patent/JPS62194666A/ja
Publication of JPH0824165B2 publication Critical patent/JPH0824165B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 この発明は集積回路製造方法の分野に関する。更に具
体的に云えば、この発明は集積回路の深くエッチされた
トレンチ内に形成された回路部品に対する接続部を形成
する方法に関する。
従来の技術及び問題点 金属−酸化物−半導体(MOS)キャパシタが、集積回
路では他のキャパシタ構造に較べて優れた性能を持つこ
とは、従来広く知られている。MOSキャパシタが優れて
いる1つの点は、キャパシタにα粒子が入射した時の電
荷の完全さである。これはダイナミック・ランダムアク
セス・メモリ(dRAM)で特に重要である。dRAMセルの記
憶キャパシタの電荷が変化すると、記憶データに誤りが
生ずる。これが1形式のソフトエラーであり、広く認識
されている問題である。MOSキャパシタは、α粒子が非
常に高い、酸化物の伝導帯まで電子を持上げる為の十分
なエネルギを電子に加えなければならない為に、ソフト
エラーが起り難い。
MOSキャパシタの最近開発された1例はトレンチ・キ
ャパシタである。このキャパシタは、基板の表面に空所
(トレンチ)をエッチングし、トレンチの側面に絶縁体
を形成し、トレンチを導電材料で埋めることによって形
成される。キャパシタの一方の極板がトレンチ内の導電
材料によって形成され、他方が基板によって形成され
る。上に述べた様なソフトエラー特性を持たせる為に
は、絶縁体によって基板から電気的に隔離された内側の
導電層に電荷を記憶しなければならない。導電層に対す
る電気的な接触は、普通の集積回路相互接続方法によ
り、トレンチの上部で行なうことが出来る。然し、導電
層に接触するより良い方法により、トレンチの上側部分
を他の目的に使うことが出来る。この1つの目的は、空
所の上側部分に通過トランジスタを形成して、それをキ
ャパシタに接続することであり、こうしてトレンチ内に
dRAMセルを形成する。1形式のトレンチdRAMセルがこの
出願の原出願の対象である。
トレンチ形セル構成の問題は、キャパシタとトランジ
スタに別々にアクセスすることが出来ないことである。
別々の部品にアクセスすることが出来ることは、トレン
チ・セルを用いる集積回路の開発及び製造の際に部品を
特徴づけるのに重要であり、回路の設計に役立つ。
また、こゝで説明する他の実施例では、トランジスタ
又はキャパシタに別々の接続が出来る様にすることによ
り、トランジスタ及びキャパシタを電気的に特徴づける
ことが容易に出来る様にする電気接続部になる。
問題点を解決する為の手段及び作用 この発明を、この発明の重要な用途であるdRAMセルを
製造する場合について説明する。こゝで説明するセルは
トランジスタ1個/キャパシタ1個のdRAMセル構造及び
アレーとなり、セル・キャパシタを含む基板のトレンチ
の側壁上にセル通過トランジスタが形成される。ワード
線及びビット線がこのトレンチの上で交差する。キャパ
シタの上にトランジスタをこの様に積重ねることによ
り、基板上とのセルの面積が極く小さくなり、セルの密
な詰込みの問題が解決される。
キャパシタの一方の極板及びトラジスタのチャンネル
及びソース領域がトレンチのバルクの側壁内に形成さ
れ、トランジスタのゲートとキャパシタの他方の極板が
両方ともトレンチ内のポリシリコンに形成されるが、ト
レンチ内部の酸化物層によって互いに隔てられている。
縦型通過トランジスタのソース領域をポリシリコンのキ
ャパシタ極板と電気的に接続することにより、信号電荷
がポリシリコンのキャパシタ極板に転送される。こゝで
説明する実施例は、キャパシタに対して別個のアクセス
が出来る様な電気接続部になる。
実 施 例 dRAMセルは、第1A図に略図で示す様にビット線及びワ
ード線に接続されたトランジスタ1個/キャパシタ1個
のセルであり、次の様に動作する。キャパシタ12が情報
ビットを表わす電荷を記憶する(例えば、記憶電荷がな
いことは、論理0を表わし、キャパシタの極板の間の5
ボルトの電圧に対応する記憶電荷は論理1を表わす)。
ゲート16に接続されたワード線14に電圧を印加して、ト
ランジスタ18をターンオンすることにより、(ビットを
読取又は新しいビットを書込む為に)情報ビットをアク
セスする。ターンオンしたトランジスタ18が読取又は書
込み動作の為にキャパシタ12をビット線20に接続する。
漏れ電流及びキャパシタ12の電荷のその他の減衰原因に
より、電荷の周期的なリフレッシュ動作が必要であり、
この為ダイナミックRAM(dRAM)と云う名前がついてい
る。
第1B図はビット線20及びワード線14を持つdRAMアレー
の一部分を示す平面図であり、好ましい実施例のセル30
が線の交点にある。ビット線20がワード線14の下を通る
ことに注意されたい。セルは線の下方の基板の中に入り
込み、最大密度のメモリとなる。特徴の最小寸法をfで
表わし、最小の整合をRで表わすと、セル面積は[2
(f+R)]である。例えば、特徴の最小寸法が1.0
ミクロンで、整合の最小の許容交差が0.25ミクロンであ
ると、セル面積は約6.25平方ミクロンである。
第2図は本願出願人の先願に係る参考例のdRAMセルの
断面図で全体を30で示す。セル30がp形エピタキシャル
層34を持つp+形シリコン基板32内に形成されていて、
n+形ポリシリコンのビット線20、ビット線絶縁窒化物
42、フィールド酸化物36、n+形ポリシリコンのワード
線14、トランジスタ18のチャンネル44、トランジスタ18
のゲート酸化物46、トランジスタ18のソースを形成する
n形拡散領域48、キャパシタ12の一方の極板を形成する
n+形ポリシリコン領域50(p+形基板32が他方の極板
及びアースを形成する)、キャパシタ12の極板の間の絶
縁体を形成する酸化物52、ワード線14をキャパシタ極板
50から分離する絶縁酸化物56、トランジスタ18のドレイ
ンを形成するn形拡散領域22、ビット線20をドレイン領
域22と接続するn形ポリシリコン領域21、及びソース48
をn+形キャパシタ極板50と接続するn形ポリシリコン
領域49を含む。トランジスタ18のゲート16は、単にワー
ド線14の内、チャンネル領域44からゲート酸化物46を横
切る部分である。第2図に示すセル30の図は、第1B図の
垂直線2−2で切った断面に対応する。キャパシタ12及
びトランジスタ18を含むトレンチの断面が四角であるこ
とは第1B図に明らかである。
セル30では、キャパシタ12の一方の極板はn+形領域
50とn形領域48であり、他方の極板は基板32とエピタキ
シャル層34である。然し、エピタキシャル層34のドーピ
ングはp+形基板32のドーピングよりずっと低く、その
為、領域48及びエピタキシャル層34のn/p形接合の静電
容量とn+形領域50/酸化物52/p形エピタキシャル層34
の静電容量は、共にn+形領域50/酸化物52/p+形基板3
2の静電容量よりずっと小さく、無視することが出来
る。更に後で説明するが、エピタキシャル層34の極板の
面積は基板32のそれに較べて小さく、その為、エピタキ
シャル層34に伴なう静電容量は更に問題にならない。こ
の為、キャパシタ12が記憶するバルクの電荷が、酸化物
52によって基板32(及びエピタキシャル34)から隔離さ
れている。断面が1ミクロン×1ミクロンで深さが6ミ
クロンのトレンチでは、キャパシタ12の極板面積は、深
さの1ミクロンがエピタキシャル層34及びビット線20と
すると、約21平方ミクロンである。p+形基板32が、ア
レー内の全てのセル30に共通のアースである。
セル30のトラジスタ18はポリシリコン・ゲートと共に
完全にバルクのシリコン内にあり、チャンネル領域44は
p形エピタキシャル層34の一部分であり、ソース領域48
(これはキャパシタ12の極板の一部分でもある)及びド
レイン領域20がエピタキシャル層34内のn形拡散部であ
り、ゲート酸化物46がp形エピタキシャル34トレンチ側
の表面に成長させられ、ゲート16はポリシリコンのワー
ド線14の一部分である。フィールド酸化物36はかなり厚
く、ビット線20の静電容量を最小限に抑える。
セル30の寸法と材料の特性は、第1の好ましい実施例
の製造方法について次に述べる所から最もよく理解され
よう。第3A図乃至第3G図がプロセスの一連の工程を示
す。
1. 抵抗率が1E−2オームcm未満の100配向のp+形シ
リコン基板32に、2E16/cm3のキャリヤ濃度でp形エピタ
キシャル層34を成長させ、その厚さは、全ての熱処理の
後、最終的なp形エピタキシャル層の厚さが2ミクロン
になる様にする。(保護酸化物37を含む)フィールド酸
化物36が標準的な処理によって形成される。1例とし
て、SWAMIプロセスを使うことが出来る(歪み逃し酸化
物を成長させ、低圧化学反応気相成長(LPCVD)によっ
て窒化物をデポジットし、窒化物−酸化物−シリコンの
パターンを定めてプラズマ・エッチングを行ない、チャ
ンネ・ストッパの為の硼素の打込みをし、2番目の歪み
逃し酸化物を成長させ、2番目の窒化物をデポジット
し、LPCVD酸化物をデジットし、LPCVD酸化物−窒化物の
プラズマ・エッチングをし、前のエッチで残っているLP
CVD酸化物のフィラメントをウェット・エッチし、フィ
ールド酸化物を熱成長させて大体平面状構造にし、窒化
物を剥がす)。どの方法を使うにしても、フィールド酸
化物36の最終的な厚さは5,000Åであり、保護酸化物37
の厚さは約200Åである。
基板32の別個の領域34にこの発明の実施例を製造す
る。一般的に、セル30を製造するのに使われるのと同じ
処理工程を用いて、この発明の実施例を作る。処理工程
が違う場合、それを第3B図に示してある。第3B図の構造
はフィールド酸化物36及び保護酸化物37を含む。周知の
方法を用いて、イオン打込みマスク63を形成してパター
ンを定める。約50キロ電子ボルトのエネルギ及び約2×
1012イオン/cm3の密度を持つ隣イオンのイオン打込みを
行ない、それを内方駆動して、n−形井戸61を形成す
る。
第3A図に戻って説明すると、2,000Åのポリシリコン2
0をLPCVDによってデポジットし、1E20/cm3のキャリア濃
度にドープし、パターンを定めてエッチングして、ビッ
ト線20を形成する。随意選択により、ポリシリコンのビ
ット線をn+形拡散ビット線に置換えてもよい。次に、
LPCVDにより、10,000Åの窒化物42をデポジットする。
第3A図参照。層42としては、デジットした窒化物及び酸
化物で構成される層を用いてもよい。
2.窒化物42のパターンを定めて、1ミクロン四方のトレ
ンチを限定する。次にパターンを定めた窒化物42を反応
性イオン・エッチング(RIE)のマスクとして使い、弗
化水素酸によってトレンチを8ミクロンの深さに掘削す
る。ウェット酸エッチを用いて、トレンチの壁からRIE
による損傷と汚染を除く。第3C図参照。RIEによって酸
化物42も一部分が除去されることに注意されたい。
第3D図のトレンチ62は若干異なる形にエッチする。ト
レンチ62はn−形井戸61の一部分を取囲む様に設計され
ている簡略側面図が第3D図に示されており、第3E図はn
−形井戸61及びトレンチ62を示す平面図である。
トレンチの壁及び底の上に酸化物52を200Åの厚さに
成長させる。その後、LPCVDによるn+形ポリシリコン
の7,000Åのデポジッションの一部分として、トレンチ
をn+形にドープしたポリシリコンで埋める。第3F図参
照。
4. 回転付着フォトレジストを用いる等により、ポリシ
リコン50を平面化し、表面では完全に、そしてトレンチ
の中に、エピタキシャル層34/基板32の界面より約3,000
Å上方までエッチする。第3G図参照。後で判るが、トレ
ンチ内に残っているポリシリコン50の頂部の位置が、大
体トランジスタ18のチャンネルの底を決定する。窒化物
層42がプラズマ・エッチによって更に侵食されるが、ま
だ少なくとも2,000Åの厚さがあることに注意された
い。
5. 酸化物52の露出部分をエッチし、このエッチングは
酸化物の1,000乃至2,000Åを過剰エッチするまで続けら
れる。この過剰エッチにより、第3H図の矢印53で示す様
に、エピタキシャル層34とポリシリコン50の間にある酸
化物52の頂部が1,000乃至2,000Åの深さに除去される。
更に、第3H図の矢印39で示す様に、エピタキシャル層34
とビット線60の間にある保護酸化物37の1,000乃至2,000
Åも除去される。事実上、この過剰エッチは、何れも1,
000乃至2,000Åの深さ及び200Åの幅を持つ2つの小さ
な環状の割れ目を形成する。一方のこの小さな割れ目が
矢印53で示す様に、ポリシリコン50の頂部を取巻き、他
方の小さな割れ目が、矢印39で示す様に、ビット線20の
境界の周りを水平に伸びる。
6. LPCVDによって500Åのポリシリコン51をデポジット
する。これは、第3H図に矢印53,39で示す小さな割れ目
が埋められる様に保証するのに十分な厚さである。第3I
図参照。
7.500Åの酸化物55を熱成長させる。これは、酸化界面
から遠く離れ過ぎている、第3H図に矢印53,39で示す小
さな割れ目の中にある部分を除いて、全部のポリシリコ
ン51を酸化するのに丁度十分な酸化である。この酸化量
が極く僅かであるがエピタキシャル層34をも消費する。
ポリシリコン51の熱酸化の高い温度により、n+形ポリ
シリコン50内のドーパントが、矢印53で示す小さな割れ
目のポリシリコンを介してエピタキシャル層34に拡散す
る。このドーパントの拡散により、エピタキシャル層34
内にn形ポリシリコン領域49及びn形領域48が形成され
る。第3J図参照。更に、ビット線20からのドーパントが
矢印39で示す小さな割れ目内のポリシリコンを通ってエ
ピタキシャル層34に同様に拡散することにより、エピタ
キシャル層34内にn形ポリシリコン領域21及びn形領域
22が形成される。第3J図参照。随意選択により、埋め戻
された割れ目領域39,53以外の領域から、調時したウエ
ット化学シリコン・エッチによって、500Åのポリシリ
コン51を除去することが出来る。この後、熱アニールを
行なって、n+形ドーパントを領域53,39に拡散するこ
とが出来る。領域53,39に形成されるn+形ポリシリコ
ン接点が埋込み横方向接点と呼ばれる。第3G図から判る
様に、埋込み横方向接点により、効率良く且つこじんま
りした形で、トレンチ・トランジスタをトレンチ・キャ
パシタ及びポリシリコンのビット線に接続することが出
来る。
8. 酸化物55をエッチングによって除き、ゲート酸化物
46と絶縁酸化物56を熱成長させる。ゲート酸化物46は25
0Åの厚さに成長させ、この為、酸化物56は、同時にn
+形にドープされたポリシリコン50の上に成長させられ
るので、幾分一層厚手になる。最後に、7,000Åのn+
形ポリシリコンをLPCVDによってデポジットし、パター
ンを定めてエッチングして、ワード線14を形成する。完
成したセルは第2図を参照されたい。ゲート16(ワード
線14の内、チャンネル44と向い合った部分)が、酸化物
56の厚さがあっても、チャンネル44の全部を制御する。
これは、トランジスタ18のソースを形成するn形領域48
が、ポリシリコン50からのドーパントをポリシリコン領
域49を介して拡散し、こうして領域49から水平方向と共
に垂直方向にエピタキシャル層34に入るからである。こ
の垂直方向の拡散は、ゲート16が全部のチャンネル44を
制御する位に及ぶ。
第3K図は別個にアクセスされるキャパシタ12の簡略側
面図である。第2図の部品と同じ参照数字を付した第3J
図の部品が、第2図の部品と同じ作用をし、対応する処
理工程の間に製造される。周知の方法を用いて接点65を
形成し、n−形井戸61に対する接点を設ける。n−形井
戸61が通過トランジスタ18のソース領域48及びドレイン
領域22の間の短絡部になる。この為、接点65が多結晶シ
リコン層2、ドレイン領域22、n−形井戸61及びソース
領域48を介してキャパシタ極板50に接続される。従っ
て、キャパシタ12の一方の極板として作用する多結晶シ
リコン領域50は、基板の表面からアクセスすることが出
来るし、基板32に対する接点を形成することが出来る。
これがキャパシタ12の他方の極板として作用する。この
為、キャパシタ12を別個に電気的に特徴づけることが出
来る。
第4A乃至第4K図は、本発明の他の好ましい実施例の製
造方法を示す。第4B乃至第4E図から明らかな通り、イオ
ン注入マスク63のパターン形状を変え、前述の実施例に
比較して狭い領域にn−井戸61形成する点を除き、好ま
しい実施例のトランジスタは第1実施例と同様のプロセ
スで製造される。図中、第3A乃至第3K図と同一の参照番
号を用いる部分は、同一であることに注意されたい。
ここで、第4K図は第3実施例である別々にアクセスさ
れるトランジスタ60の断面図を示す。
ここで周知の方法を用いて、接点65を形成して、n−
形井戸61に対する接点とする。n−形井戸61がトレンチ
62によって形成された円筒の内側でソース領域48A及び
ドレイン領域22Aの間の短絡部になる(ソース領域48A及
びドレイン領域22Aがこの円筒の内側のリングを形成す
る)。この為、接点65が多結晶シリコン領域50、ソース
領域48A、n−形井戸61、ドレイン領域22A及び多結晶シ
リコン層20を介して、円筒の外側のドレイン領域48Bに
接続される。従って、セル60のトランジスタのソース領
域22B、ゲート14及びソース領域48Bは基板の表面からア
クセスすることが出来る。更に、セル60のキャパシタは
接点65及び基板32に対する接点(図面に示してない)を
介して別個にアクセスすることが出来る。この為、セル
60のキャパシタ及びトランジスタの特性を測定すること
が出来る。
この発明のいろいろな変更として、こういう変更が単
独でも組合せてでも、キャパシタによる信号電荷の記憶
又はトランジスタのオン/オフ作用を乱されないと云う
点で、この発明の範囲内に属する。こういう変更として
次に述べることが含まれる。
トレンチの断面は、円形、矩形、任意の凸、波形で
も、或いは多重接続形(即ち多数のトレンチを含む)の
様などんな形でも便利な形にすることが出来、垂直方向
に沿って連続的に又は段階的に又はその両方で変化して
もよい。同様に、トレンチの側壁は垂直である必要はな
く、膨らみ、テーパ付き及び傾斜付きの側壁と云う様
な、処理することが出来るどんな形状でも、程度の差は
あっても作用する筈である。実際、任意の簡単に接続し
たトレンチは、好ましい実施例の平行四辺形と機能的に
同等である。最後に、トレンチの寸法(深さ、断面積、
直径等)も変えることが出来るが、実際にはプロセスの
便宜、必要な静電容量、基板の面積等の兼合いである。
勿論、必要な静電容量は、リフレッシュ時間、トランジ
スタの漏れ電流、供給電圧、ソフトエラーに対する免疫
性、キャパシタの漏れ電流等に関係する。
キャパシタの絶縁体は、酸化物、窒化物、酸化物−窒
化物、酸化物−窒化物−酸化物の様な任意の便利な材料
にすることが出来、この他の積重ねの組合せを用いても
よいし、酸化物は熱成長、LPCVD、乾式又は蒸気中の成
長等であってよい。絶縁体の厚さは、プロセスの便宜、
絶縁体の信頼性、誘電率、降伏電圧等の兼合いであり、
大幅に変えることが出来る。勿論、セル及びアレーが
(砒化ガリウム、砒化アルミニウム・ガリウム、テルル
化水銀カドミウム、ゲルマニウム、隣化インジウム等の
様な)シリコン以外の半導体材料の中に作られる場合、
キャパシタの絶縁体もそれに対応する材料にする。更
に、逆バイアス接合によって形成されるキャパシタで
は、ドーピングの分布を変えることが出来る。その選び
方は、プロセスの便宜、セルの寸法、キャパシタの性能
等の兼合いである。同様に、ポリシリコンの代りに非晶
質シリコンを使うことが出来、割れ目を形成する為のエ
ッチバックはウェット形又はドライ形(プラズマ)であ
ってよい。
トランジスタは、(ゲート酸化物の成長又はデポジッ
ションの直前に、チャンネルに浅い拡散を行なうこと等
により)閾値電圧を調節することによって、種々の閾値
電圧で動作する様に形成することが出来る。ドーピング
・レベル及びドーピング種目は、トランジスタの特性を
変える為に変更することが出来る。トラジスタのチャン
ネル長が大体トレンチの深さによって決定され、チャン
ネル幅が大まかにトレンチの周長に等しいこと、並びに
nチャンネル及びpチャンネル装置は反対にドープされ
た領域を必要とすることに注意されたい。トランジスタ
・ゲートはポリシリコン、金属、シリサイド等であって
よい。これらの全ての変更がトランジスタの性能に影響
するが、必要な読取及び書込み時間、静電容量、リフレ
ッシュ時間等を含めたセルの他の特性の点で、トランジ
スタがセルに対する通過トランジスタとして適切に作用
すれば、こういう変更も受入れることが出来る。更に、
以上説明した実施例はdRAMセルのアクセス部品の場合で
あるが、この発明はこの他の装置及び構造にも用いるこ
とが出来る。
以上説明したこの発明の実施例は、垂直方向に集積さ
れた部品を別個にアクセスする構造と方法である。
以上の説明に関連して更に下記の項を開示する。
(1) 少なくとも一部分が基板の表面より下方にある
装置と、前記基板とは反対の導電型を持っていて、少な
くとも1つの前記装置に電気的に接触するドープ領域と
を有する集積回路。
(2) (1)項に記載した集積回路に於て、各々のト
ランジスタがキャパシタに接続されたトランジスタであ
る集積回路。
(3) (2)項に記載した集積回路に於て、前記ドー
プ領域は前記キャパシタを基板の表面にある相互接続部
に接続することが出来る様にする集積回路。
(4) 基板内に形成された複数個の装置を有し、各々
の装置は、前記基板内に形成された空所の底部に形成さ
れたキャパシタと、前記空所の上側部分に形成されたト
ラジスタとで構成されており、該トランジスタが前記キ
ャパシタの一方の極板に接続され、前記基板とは反対の
導電型を持つ拡散領域が前記基板内の空所を取囲んでい
て、前記トランジスタ及びキャパシタの間の接続部から
基板の表面までの相互接続部となっている集積回路。
(5) (4)項に記載した集積回路に於て、前記トラ
ジスタが電界効果トラジスタである集積回路。
(6) (4)項に記載した集積回路に於て、前記トラ
ジスタが基板から絶縁されたキャパシタの極板に接続さ
れている集積回路。
(7) その中に空所を形成した基板と、該基板内に形
成さた複数個の装置とを有し、各々の装置は、前記基板
内に形成された空所の底部に形成されたキャパシタ、及
び空所の上側部分に形成されたトラジスタで構成されて
おり、前記トランジスタが前記キャパシタの一方の極板
に接続されており、更に、前記基板の表面と平行な水平
平面内で前記空所を取囲んでいて、前記トランジスタ及
びキャパシタの間の接続部と基板の表面の間の相互接続
部となる、前記基板とは反対の導電形の拡散領域を有す
る集積回路。
(8) その中に空所を形成した基板と、トレンチの第
1の部分の壁に形成された絶縁層と、前記第1の部分の
残りを埋めていて、前記空所の壁で前記基板と接触する
導電材料の領域と、前記基板内にあって、前記導電材料
が前記基板と接触する所で前記導電材料と接触するソー
スと、前記空所に隣接しているが前記ソースから離して
前記基板内に形成され、前記ソース及び当該ドレインの
間にチャンネル領域を形成し、該チャンネルが前記第1
の部分とは実質的に別異である前記空所の第2部分に隣
接している様なドレインと、前記チャンネル領域に隣接
して形成されているが、それから絶縁されたゲートと、
前記基板とは反対の導電型であって、前記基板の表面と
平行な水平平面内で前記空所を取囲む基板の部分の上
で、前記ソースを前記ドレインに接続する領域とを有す
る集積回路。
(9) 基板の表面より下方に形成された部品に対する
接続部を形成する方法に於て、前記基板の表面から1つ
の部品まで伸びる、前記基板とは反対の導電型を持つ前
記基板内の拡散領域を形成する工程を含む方法。
(10) 基板内に形成された複数個の装置を有し、各々
の装置は、前記基板内に形成された空所の底部に形成さ
れたキャパシタと、前記空所の上側部分に形成されたト
ラジスタとで構成されており、該トランジスタが前記キ
ャパシタの一方の極板に接続され、前記基板とは反対の
導電型を持つ、基板内の拡散領域が前記トランジスタ及
びキャパシタの間の接続部から基板の表面までの相互接
続部となっている集積回路。
(11) (10)項に記載した集積回路に於て、前記トラ
ンジスタが電界効果トランジスタである集積回路。
(12) (10)項に記載した集積回路に於て、前記トラ
ンジスタが基板から絶縁されたキャパシタの極板に接続
されている集積回路。
(13) その中に空所を形成した基板と、該基板内に形
成された複数個の装置とを有し、前記空所は基盤の表面
を平行な平面内で基盤の一部分を取り囲んでおり、各々
の装置は、前記基板内に形成された空所の底部に形成さ
れたキャパシタ、及び空所の上側部分に形成されたトラ
ンジスタで構成されており、前記トランジスタが前記キ
ャパシタの一方の極板に接続されており、更に、前記ト
ランジスタ及びキャパシタの間の接続部と基板の表面の
間の相互接続部となる、前記基板とは反対の導電形の拡
散領域を基盤の前記取囲まれた部分内に有する集積回
路。
(14) その中に空所を形成した基板を有し、該空所は
基盤の表面と平行な平面内で前記基盤の一部分を取囲ん
でおり、更に、トレンチの第1の部分の壁に形成された
絶縁層と、前記第1の部分の残りを埋めていて、前記空
所の壁で前記基板と接触する導電材料の領域と、前記基
板内にあって、前記導電材料が前記基板と接触する所で
前記導電材料と接触するソースと、前記空所に隣接して
いるが前記ソースから離して前記基板内に形成され、前
記ソース及び当該ドレインの間にチャンネル領域を形成
し、該チャンネルが前記第1の部分とは実質的に別異で
ある前記空所の第2部分に隣接している様なドレイン
と、前記チャンネル領域に隣接して形成されているが、
それから絶縁されたゲートと、前記基板とは反対の導電
型であって、前記空所によって取囲まれた基板の部分の
上で、前記ソースを前記ドレインに接続する領域とを有
する集積回路。
(15) 基板の表面より下方に形成された部品に対する
接続部を形成する方法に於て、前記基板の表面から1つ
の部品まで伸びる、前記基板とは反対の導電型を持つ前
記基板内の拡散領域を形成する工程を含む方法。
【図面の簡単な説明】
第1A図及び第1B図はdRAMセルの等価回路及びメモリ・ア
レーの局部的な形状を示す図、第2図は第1B図の線2−
2で切った参考例のdRAMセルの簡略側面断面図、第3A図
から第3K図は、この発明の1実施例のメモリ・セルを製
造する一連のプロセスの工程であり、第4A図から第4K図
は、この発明の更に別の実施例のメモリ・セルを製造す
る一連のプロセスの工程を示す図である。 主な符号の説明 61:n−形井戸 65:接点

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】集積回路であって、 少なくとも一つのトレンチを中に含む基板を有し、該ト
    レンチは基板の部分を取り囲み、該トレンチが該基板の
    トレンチ側部とトレンチ底部とで取り囲まれており、さ
    らに前記集積回路は、 前記トレンチ側部と前記トレンチ底部とを少なくとも部
    分的に覆う第1絶縁層と、 前記トレンチの内部の第1導電材と 連携するトレンチを取り囲み、実質的に前記トレンチ側
    部に沿って配置され、前記第1導電材と前記トレンチ側
    部の第1の部位にて接触している外部ソース領域と、 前記トレンチに囲まれた基板の部分の前記トレンチ側部
    に実質的に沿って配置され、対応する外部ソース領域と
    実質的に同心円状になっており、前記第1導電材と前記
    トレンチ側部に沿った第2の部位にて接触している内部
    ソース領域と、 連携するトレンチを取り囲み、実質的に前記トレンチ側
    部に沿って連携する外部ソース領域から離れて配置され
    る外部ドレイン領域であって、前記外部ソース領域と前
    記外部ドレイン領域との間で第1チャンネル領域を画定
    する前記外部ドレイン領域と、 前記トレンチに囲まれた基板の部分の前記トレンチ側部
    に実質的に沿って配置され、前記内部ソース領域から離
    れて対応する外部ドレイン領域と実質的に同心円状にな
    っている内部ドレイン領域であって、前記内部ソース領
    域と前記内部ドレイン領域との間で第2チャンネル領域
    を画定する前記内部ドレイン領域とを有し、 前記ドレイン領域と前記ソース領域とは所定の導電型で
    あり、さらに前記集積回路は、 第2導電材であって、該第2導電材と前記基板側部とで
    束縛された領域の第1導電材を包む前記トレンチ内に少
    なくとも部分的にあり、前記チャンネル領域とは前記第
    1絶縁層により隔離されることにより前記ドレイン領域
    と前記ソース領域のゲート領域を与える前記第2導電材
    と、 前記第1導電材と前記第2導電材との間の第2絶縁層
    と、 前記トレンチに共通であり、前記ドレイン領域と前記ソ
    ース領域と同じ導電型で、前記トレンチに囲まれた基板
    の部分内にあり、かつ前記トレンチの周囲の基板の一部
    の中にある井戸領域であり、前記第1導電材が前記基板
    と前記第1絶縁層とでキャパシタを形成し、前記第1導
    電材が前記ドレイン領域と、前記井戸領域と、前記チャ
    ンネル領域と、前記ソース領域とを含む回路接続からア
    クセス可能にされる井戸領域であって、試験のためにす
    べてのキャパシタにアクセスが可能である前記井戸領域
    とを有する集積回路。
  2. 【請求項2】さらに、前記ドレイン領域と接触するが前
    記基板と前記第1と第2導電材とは直接接触しない第3
    導電材をさらに有する特許請求の範囲第1項記載の集積
    回路。
  3. 【請求項3】実質的に前記第1導電材を取り囲む前記基
    板の多数キャリア濃度が前記外部ドレイン領域と外部ソ
    ース領域がある前記井戸領域の外の基板における濃度よ
    りもより高いキャリア濃度である特許請求の範囲第1項
    記載の集積回路。
  4. 【請求項4】多結晶シリコン接続を介して前記ソース領
    域が前記第1導電材と接触し、前記ドレイン領域が前記
    第3導電材と接触する特許請求の範囲第1項記載の集積
    回路。
  5. 【請求項5】さらに、前記第3導電材と前記基板との間
    にフィールド酸化層を含む特許請求の範囲第1項記載の
    集積回路。
  6. 【請求項6】集積回路であって、 少なくとも一つのトレンチを中に含む基板を有し、該ト
    レンチは基板の部分を取り囲み、該トレンチが該基板の
    トレンチ側部と基板トレンチ底部とで取り囲まれてお
    り、さらに前記集積回路は、 前記トレンチ側部と前記トレンチ底部とを少なくとも部
    分的に覆う第1絶縁層と、 前記トレンチで囲まれた基板の部分を囲む前記トレンチ
    の内部の第1導電材と、 前記トレンチと連携する多結晶シリコンの外部ソース接
    続部と、 連携するトレンチを取り囲み、実質的に前記トレンチ側
    部に沿って配置され、前記第1導電材と前記トレンチ側
    部の第1の部位にて接触している外部ソース領域と、 前記トレンチと連携した多結晶シリコン内部ソース接続
    部と、 前記トレンチに囲まれた基板の部分の前記トレンチ側部
    に実質的に沿って配置され、対応する外部ソース領域と
    実質的に同心円状となった内部ソース領域であって、前
    記トレンチの連携する多結晶シリコン内部ソース接続部
    を介して前記トレンチ側部に沿った第2部位にて前記第
    1導電材と接触する前記内部ソース領域と、 連携するトレンチを取り囲み、実質的に前記トレンチ側
    部に沿って連携する外部ソース領域から離れて配置され
    る外部ドレイン領域であって、前記外部ソース領域と前
    記外部ドレイン領域との間で第1チャンネル領域を画定
    する前記外部ドレイン領域と、 前記トレンチに囲まれた基板の部分の前記トレンチ側部
    に実質的に沿って配置され、前記内部ソース領域から離
    れて対応する外部ドレイン領域と実質的に同心円状にな
    っている内部ドレイン領域であって、前記内部ソース領
    域と前記内部ドレイン領域との間で第2チャンネル領域
    を画定する前記内部ドレイン領域とを有し、 前記ドレイン領域と前記ソース領域とは所定の導電型で
    あり、さらに前記集積回路は、 第2導電材であって、自身と前記基板側部とで束縛され
    た領域の第1導電材を含む前記トレンチ内に少なくとも
    部分的にあり、前記チャンネル領域とは前記第1絶縁層
    により隔離されることにより前記ドレイン領域と前記ソ
    ース領域のゲート領域を与える前記第2導電材と、 前記第1導電材と前記第2導電材との間の第2絶縁層
    と、 ドレインと連携する多結晶シリコンドレイン接続部と、 連携する多結晶シリコンドレイン接続部を介してドレイ
    ン領域と接触する第3導電材であって、前記基板と第1
    と第2導電材とは直接接触はしない前記第3導電材と、 前記第3導電材と前記基板との間のフィールド酸化層
    と、 前記トレンチに共通であり、前記ドレイン領域と前記ソ
    ース領域と同じ導電型で、前記トレンチに囲まれた基板
    の部分内にあり、かつ前記トレンチの周囲の基板の一部
    の中にある井戸領域であり、実質的に前記第1導電材を
    取り囲む前記基板の多数キャリア濃度が外部ドレイン領
    域と外部ソース領域がある前記井戸領域の外の基板にお
    ける濃度よりもより高いキャリア濃度であり、前記第1
    導電材が前記基板と前記第1絶縁層とでキャパシタを形
    成し、前記第1導電材が前記ドレイン領域と、前記井戸
    領域と、前記チャンネル領域と、前記ソース領域とを含
    む回路接続からアクセス可能にされる井戸領域であっ
    て、試験のためにすべてのキャパシタにアクセスが可能
    である前記井戸領域とを有する集積回路。
JP61278521A 1985-11-22 1986-11-21 集積回路 Expired - Lifetime JPH0824165B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US80103985A 1985-11-22 1985-11-22
US801039 1985-11-22
US801037 1985-11-22
US06/801,037 US4791463A (en) 1984-10-31 1985-11-22 Structure for contacting devices in three dimensional circuitry

Publications (2)

Publication Number Publication Date
JPS62194666A JPS62194666A (ja) 1987-08-27
JPH0824165B2 true JPH0824165B2 (ja) 1996-03-06

Family

ID=27122283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61278521A Expired - Lifetime JPH0824165B2 (ja) 1985-11-22 1986-11-21 集積回路

Country Status (1)

Country Link
JP (1) JPH0824165B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19718721C2 (de) * 1997-05-02 1999-10-07 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07105474B2 (ja) * 1983-09-28 1995-11-13 株式会社日立製作所 半導体メモリ

Also Published As

Publication number Publication date
JPS62194666A (ja) 1987-08-27

Similar Documents

Publication Publication Date Title
US5225697A (en) dRAM cell and method
US4824793A (en) Method of making DRAM cell with trench capacitor
US4713678A (en) dRAM cell and method
US5395786A (en) Method of making a DRAM cell with trench capacitor
US5102817A (en) Vertical DRAM cell and method
US5460994A (en) Semiconductor device having vertical conduction transistors and cylindrical cell gates
US5208657A (en) DRAM Cell with trench capacitor and vertical channel in substrate
US5065273A (en) High capacity DRAM trench capacitor and methods of fabricating same
US5214603A (en) Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors
KR100338462B1 (ko) 자기증폭다이나믹mos트랜지스터메모리셀을포함하는장치제조방법
US4791463A (en) Structure for contacting devices in three dimensional circuitry
JP2643255B2 (ja) Dramセルおよびその製作方法
US7019350B2 (en) Trench device structure with single-side buried strap and method for fabricating the same
KR100403066B1 (ko) 반도체 메모리 셀 어레이 구조물 형성 방법
US6204140B1 (en) Dynamic random access memory
US4797373A (en) Method of making dRAM cell with trench capacitor
US4939104A (en) Method for forming a buried lateral contact
EP0430404A1 (en) Method of manufacturing a capacitor for a DRAM cell
JP3737576B2 (ja) Dramセル装置
US4914739A (en) Structure for contacting devices in three dimensional circuitry
JPH04233271A (ja) メモリセル製造方法
US5034787A (en) Structure and fabrication method for a double trench memory cell device
US5027172A (en) Dynamic random access memory cell and method of making thereof
KR0151012B1 (ko) 매몰 비트라인 디램 셀 및 제조방법
US6414347B1 (en) Vertical MOSFET