JPH08241268A

JPH08241268A - 入出力制御装置

Info

Publication number: JPH08241268A
Application number: JP6682795A
Authority: JP
Inventors: Atsushi Kawai; 淳河井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-03-01
Filing date: 1995-03-01
Publication date: 1996-09-17

Abstract

(57)【要約】【目的】データ転送時のＣＰＵの処理負荷を最低限に
抑制する。【構成】入力機器とＣＰＵとのデータ転送の際、ま
ず、割り込み語数レジスタ２に対し、ＣＰＵにより入力
機器とのデータ転送を行う際のデータブロックの語数を
予め設定する。一方、入力機器はＣＰＵに転送すべきデ
ータを１語ずつ用意し、Ｉ／Ｏデータ書き込み信号とＩ
／Ｏ書き込みデータを同時にデータ格納部１に送出して
そのデータをデータ格納部１に一時的に格納する。デー
タ格納部１は入力機器から１語ずつデータを受け取る毎
にそのデータ語数を計数する。語数比較器３は、入力機
器から受け取って格納したデータ語数が予めＣＰＵによ
り設定された語数に等しくなったならば、ＣＰＵに対
し、入力割り込み要求信号を送出する。これにより、Ｃ
ＰＵは入力要求割り込み毎に、割り込み処理によってデ
ータブロックを一括して読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、指定されたワード数分
のデータ単位にプロセッサ（ＣＰＵ）に割り込みを行
う、複数ワードのデータバッファを有する入出力制御装
置に関するものである。

【０００２】

【従来の技術】一般に、コンピュータにおいては、ＣＰ
Ｕと入出力装置（Ｉ／Ｏ）との間で行われるデータ転送
を制御するための入出力制御装置が備えられている。従
来技術による入出力制御装置には、１語ずつの入力レジ
スタ及び出力レジスタを備え、１回の割り込み処理にお
いて、Ｉ／Ｏからの１語の入力、あるいはＩ／Ｏへの１
語の出力を行うものがある。また、複数語の入力ＦＩＦ
Ｏ及び出力ＦＩＦＯを備え、１回の割り込み処理におい
て、Ｉ／Ｏからの１語又は複数語の入力、あるいはＩ／
Ｏへの１語又は複数語の出力を行うものがある。更に、
所定の複数語単位にデータ転送を行うべく、ＣＰＵへの
割り込み要求の送出をその所定のデータ語数を単位とし
て行うものがある。

【０００３】

【発明が解決しようとする課題】上述した従来の技術に
は、以下のような課題があった。即ち、一般に、入出力
装置とＣＰＵ間のデータ転送は、１語単位にＣＰＵが処
理を行う必要のある場合と、任意あるいは固定長の複数
語単位にＣＰＵが処理を行う必要のある場合とがある。
また、一種の入出力装置においても、これらの両方の転
送をそれぞれの目的に応じて組み合わせて行うことが多
々ある。このような事情に対し、従来の技術では、以下
のような不具合があった。まず、１語ずつのデータ転送
を行う従来の入出力制御装置では、必ず１回の割り込み
で１語のみを処理する必要がある。このため、複数語の
データブロック単位のデータ転送を行う場合にはＣＰＵ
に対する割り込み要求が頻繁に発生し、これにより起動
される割り込み処理のほとんどが単にデータを移動する
だけの操作、即ち処理を伴わない割り込み処理となる。
これは、頻繁に割り込み処理を行うことによる処理の切
り替えが多発し、ＣＰＵの処理効率を著しく低下させる
ことになる。

【０００４】一方、１語又は複数語ずつのデータ転送を
行う入出力制御装置では、上述した不具合は緩和され
る。即ち、ＣＰＵに対する負荷が大きく、かつ優先度の
高い処理を行っているときには、ＣＰＵが割り込み要求
を受け付けられなくともＦＩＦＯに入力データあるいは
出力データを一時的に蓄えられる。このため、１回の割
り込み処理において、複数語のデータ操作を行うことで
所望の性能を達成することができる。しかしながら、Ｃ
ＰＵ負荷が大きくないとき、あるいはＣＰＵ負荷は大き
いのだけれども優先度の高い処理は少ない場合には１語
単位で割り込み処理を行うことになる。これにより、１
語ずつのみデータ転送を行う場合と同様に、ＣＰＵの処
理効率が低下する。また、この従来技術では、１回の割
り込みにおいて何語のデータ転送を行うことができるの
かを常にチェックする必要があり、このためのオーバヘ
ッドは割り込み処理内で１語のデータ転送を行う毎に発
生する。

【０００５】更に、上述した問題を回避する方法とし
て、複数語のデータバッファを持ち、入出力装置とＣＰ
Ｕ間のデータ転送に伴う割り込み処理を必ず予め定めら
れた固定長のデータブロック毎に行う入出力制御装置が
存在する。しかしながら、先に示したように、一般的な
入出力装置とＣＰＵ間のデータ転送においては、様々な
データ語数の転送が行われたり、また、様々なデータ語
数単位にＣＰＵの処理が必要とされることが多い。この
ため、このような固定長データブロック単位のデータ操
作、あるいはデータ処理を行う方式では一般性に欠ける
問題がある。

【０００６】

【課題を解決するための手段】本発明は上述した課題を
解決するため、以下の点を特徴とする。（１）複数語のデータを格納し、当該格納されているデ
ータの語数を出力可能なデータ格納部を備える。プロセ
ッサに割り込み要求を発生するデータ語数を保持する割
り込み語数レジスタを備える。データ格納部が出力する
語数と、割り込み語数レジスタが保持する語数を比較
し、両者の値が一致する場合にプロセッサに割り込み要
求を発生する語数比較器を備える。

【０００７】（２）データ格納部は、以下を備える。複
数語から成るデータメモリを備える。当該データメモリ
に書き込まれるデータの語数を計数する書き込みカウン
タを備える。当該データメモリから読み出されるデータ
の語数を計数する読み出しカウンタを備える。書き込み
カウンタの値から読み出しカウンタの値を減じる減算器
を備える。

【０００８】（３）語数比較器は、減算器の出力値及び
割り込み語数レジスタの値が一致する場合の他に、デー
タメモリの減算器の値がキャリーを出力する場合及び負
の値になる場合のいずれかの場合にもプロセッサに割り
込み要求を発生することを特徴とする。

【０００９】

【作用】

（１）入出力装置とプロセッサとのデータ転送の際、ま
ず、プロセッサは入出力制御部の割り込み語数レジスタ
に対し、入出力装置とのデータ転送を行うための割り込
み処理単位を予め設定する。この設定は、ＣＰＵデータ
バスに語数を送出し、割り込み語数セット信号を送出す
ることにより行われる。この後、入出力装置に起動がか
けられる。以下、入力装置の場合について説明する。入
力装置は、プロセッサに転送すべきデータが用意される
と、Ｉ／Ｏデータ書き込み信号とＩ／Ｏ書き込みデータ
を同時に入出力制御装置の入力制御部に出力する。これ
により、データ格納部は、入力装置からのデータを一時
的に格納する。入力装置は、１語のデータが用意される
都度この動作を繰り返す。データ格納部は入力装置から
１語ずつデータを受け取る毎にそのデータ語数を計数す
る。語数比較器は、入力装置から受け取って格納したデ
ータ語数が予めプロセッサにより設定された語数に等し
くなったならば、プロセッサに対し、入力割り込み要求
信号を送出する。この結果、プロセッサは入力要求割り
込み毎に、割り込み処理によってデータブロックを一括
して読み出す。

【００１０】（２）複数語を格納可能なＦＩＦＯ（ファ
ーストイン・ファーストアウト）方式のデータメモリに
対し、データの書き込み及び読み出しを行う際、書き込
みカウンタによりライトアドレスを計数し、読み出しカ
ウンタによりリードアドレスを計数する。そして、双方
のカウンタの値の差を減算器で算出してデータメモリ内
のデータ語数を算出する。この結果、データメモリのデ
ータの書き込みと、データの読み出しを別個に管理し、
データの書き込みと読み出しを独立に行うことができ
る。

【００１１】（３）減算器がキャリーを出力する場合及
び負の値を出力する場合に割り込み要求を出力するよう
にした結果、データメモリのオーバラン及びアンダラン
を未然に防止することができる。

【００１２】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図面は、本発明の入出力制御装置の実施例
を示し、図１〜図３は、入力制御部、図４〜図６は、出
力制御部を示す。図１及び図４に示すように、本発明の
実施例の装置においては、データ格納部１、割り込み語
数レジスタ２、語数比較器３が備えられている。また、
図２及び図５に示すように、データ格納部１は、データ
メモリ４、書き込みカウンタ５、読み出しカウンタ６を
備えている。一方、本発明の入出力装置を備えたシステ
ムの全体構成を図７に示す。まず、図７について説明す
る。

【００１３】図７において、入出力制御装置１００は、
入力機器１０２、出力機器２０２、及びＣＰＵ１０と接
続されている。これにより、入出力制御装置１００は、
入力機器１０２とＣＰＵ１０、及びＣＰＵ１０と出力機
器２０２との間のデータ転送を同時に制御する。このよ
うな入出力制御装置１００は、入力制御部１０１と出力
制御部２０１とから構成される。入力制御部１０１で
は、入力機器１０２とＣＰＵ１０とのデータ転送を制御
し、また、出力制御部２０１では、ＣＰＵ１０と出力機
器２０２とのデータ転送を制御する。

【００１４】入力機器１０２とＣＰＵ１０とのデータ転
送において、まず、ＣＰＵ１０は入力制御部１０１に対
し、入力機器１０２とのデータ転送を行うための割り込
み処理単位を予め設定する。設定はＣＰＵ１０データバ
スに語数を送出し、そして入力割り込み語数セット信号
を送出することにより行われる。割り込み処理単位は入
力機器１０２から入力制御部１０１に送られるデータ語
数で与えられる。

【００１５】この後、入力機器１０２に起動をかける。
入力機器１０２はＣＰＵ１０に転送すべきデータが用意
されると、Ｉ／Ｏデータ書き込み信号とＩ／Ｏ書き込み
データを同時に入出力制御装置１００の入力制御部１０
１に出力する。これにより、入力制御部１０１は入力機
器１０２からのデータを一時的に格納する。入力機器１
０２は１語のデータが用意される都度、この動作を繰り
返す。入力制御部１０１は入力機器１０２から１語ずつ
のデータを受け取る毎にそのデータ語数を計数する。入
力機器１０２から受け取り、図示しないメモリに格納し
たデータ語数が、予めＣＰＵ１０により設定された語数
に等しくなったならば、入力制御部１０１はＣＰＵ１０
への入力割り込み要求信号を送出する。ＣＰＵ１０は割
り込み処理において設定した語数分のデータを入力制御
部１０１から読み出す。このようにしてＣＰＵ１０は入
力要求割り込み毎に、割り込み処理にてデータブロック
を一括して読み出す。入力制御部１０１はＣＰＵ１０が
データを読み出している際に入力機器１０２からの新た
なデータを格納することも可能で、このときのデータ語
数の計数も正しく行われる。

【００１６】ＣＰＵ１０と出力機器２０２とのデータ転
送においては、まず、ＣＰＵ１０は出力制御部２０１に
対し、出力機器２０２とのデータ転送を行うための割り
込み処理単位を予め設定する。この設定は、ＣＰＵ１０
データバスに語数を送出し、そして、出力割り込み語数
セット信号を送出することにより行われる。割り込み処
理単位はＣＰＵ１０から出力制御部２０１に送るデータ
語数で与えられる。この後、出力機器２０２に起動をか
ける。起動直後は出力制御部２０１内のデータバッファ
には何もデータは書き込まれていないので、ＣＰＵ１０
はまず所定の語数のデータブロックを書き込む。これは
割り込み処理ではなく、出力機器２０２の起動処理の中
で行われる。

【００１７】一方、出力機器２０２は自身の固有のタイ
ミングで出力制御部２０１のデータバッファから１語ず
つデータを読み出す。これにより、データバッファに蓄
えられるデータ語数は減じられていく。出力機器２０２
が多くのデータを読み出し、データバッファに格納され
ているデータ語数が予め設定した割り込み単位に達した
場合には、出力制御部２０１からＣＰＵ１０に出力要求
割り込み信号が送出される。これによりＣＰＵ１０は出
力機器２０２に対するデータ書き込みが促進される。Ｃ
ＰＵ１０は割り込み処理の中で所定のデータブロックを
出力制御部２０１に１語ずつ転送する。これ以降はＣＰ
Ｕ１０は出力要求割り込みを受け付ける毎に割り込み処
理でブロックデータの転送を一括して行う。ＣＰＵ１０
が出力制御部２０１にデータの書き込みを行っている際
に出力機器２０２がデータを読み出すことは可能で、デ
ータ語数の計数は正しく行われる。

【００１８】以下、上記のように説明した機能の実現に
ついて詳細に説明する。まず、入力装置とＣＰＵ１０の
間のデータ入力動作について説明する。図１〜図３は、
図７に示す本発明の実施例の入出力制御装置１００の入
力制御部１０１を示す。図１において、入力制御部１０
１は、データ格納部１、割り込み語数レジスタ２、語数
比較器３から構成される。そして、語数比較器３は、比
較回路３１、及びオア回路３２から構成される。これら
のうち、データ格納部１は、図２に示すように、データ
メモリ４、書き込みカウンタ５、読み出しカウンタ６、
アドレス選択回路７、ＦＩＦＯ制御部８、減算器９から
構成される。また、図３は、図２に示すＦＩＦＯ制御部
８の構成を示す。図３において、ＦＩＦＯ制御部８は、
書き込み要求Ｆ／Ｆ（Ｆ／Ｆ：フリップフロップ）８
１、読み出し要求Ｆ／Ｆ８２、アンド回路８４、アンド
回路８５、及びＦＩＦＯ動作Ｆ／Ｆ８６から構成され
る。以下、図１〜図３を用いて入力機器１０２からの入
力制御動作を説明する。

【００１９】入力機器１０２が起動されていない初期状
態においては、図７の入力制御部１０１も初期状態にあ
る。この状態では、図２の書き込みカウンタ５、及び読
み出しカウンタ６の内容は“０”で、また、割り込み語
数レジスタ２の値はデータメモリ４の語数となってい
る。ＣＰＵ１０は入力機器１０２に起動をかける前に、
まず割り込み語数レジスタ２に１回の割り込み処理で読
み出すデータ語数を設定する。これは、設定する割り込
み語数の値をＣＰＵデータバスに送出し、同時に入力割
り込み語数セット信号を“１”に送出することにより実
行される。また、入力語数セット信号が送出されること
により、書き込みカウンタ５、及び読み出しカウンタ６
も“０”にリセットされる。

【００２０】この後、入力機器１０２に起動をかける。
入力機器１０２が動作を開始すると、データが入力制御
部１０１に送られてくる。Ｉ／Ｏ書き込みデータは、デ
ータメモリ４に入力される。これと同時にＩ／Ｏデータ
書き込み信号が“１”として送出され、書き込みカウン
タ５、及びＦＩＦＯ制御部８に入力される。これによ
り、書き込みカウンタ５は計数を行い、“１”だけ増加
する。書き込みカウンタ５の下位ビットはメモリ書き込
みアドレスとしてアドレス選択回路７に入力される。ま
た、ＦＩＦＯ制御部８ではＣＰＵ１０からのデータ読み
出し動作との調停が行われる。このような調停は、デー
タメモリ４に対する動作が入力機器１０２からのデータ
書き込み、あるいはＣＰＵ１０からのデータ読み出しの
どちらかしか一度に行えないために必要となるものであ
る。

【００２１】図３に示すＦＩＦＯ制御部８は、クロック
に同期して動作するため、２段に直列に接続されたＦ／
Ｆにより出力であるＦＩＦＯ書き込み信号にハザードは
生じない。ＦＩＦＯ制御部８では、Ｉ／Ｏデータ書き込
み信号、及びＣＰＵ１０読み出し信号と共に送出されて
いない状態ではＦＩＦＯ書き込み信号出力は“０”にネ
ゲートされている。この状態ではデータメモリ４は読み
出し動作を行う。アンド回路８５は、読み出し要求を優
先させた、書き込み要求、及び読み出し要求の選択回路
となっている。

【００２２】ＦＩＦＯ制御部８は、ＣＰＵ１０読み出し
信号が送出されていない場合には、Ｉ／Ｏデータ書き込
み信号の送出に対してこれを選択し、ＦＩＦＯ書き込み
信号出力を“１”に送出する。一旦ＦＩＦＯ書き込みＦ
／Ｆ出力が選択され、ＦＩＦＯ動作Ｆ／Ｆ８６が“１”
にセットされた場合、ＦＩＦＯ書き込み信号出力が送出
され、データメモリ４は書き込み動作を行う。アンド回
路８４は書き込みサイクルの保証回路で、書き込み要求
Ｆ／Ｆ８１が“１”にセットされている間は、読み出し
要求Ｆ／Ｆ８２の値にかかわらず、ＦＩＦＯ動作Ｆ／Ｆ
８６を“１”に保つために、読み出し要求Ｆ／Ｆ８２の
出力を無効化する働きをする。

【００２３】図２のアドレス選択回路７では、書き込み
カウンタ５からのライトアドレスを選択し、データメモ
リ４のメモリアドレスとして供給する。また、データメ
モリ４ではＦＩＦＯ書き込み信号出力の送出によりデー
タメモリ４への書き込み動作を行う。これにより、デー
タメモリ４、アドレス選択回路７、書き込みカウンタ
５、読み出しカウンタ６、及びＦＩＦＯ制御部８等によ
り構成されるデータ格納部１に１語のデータが書き込ま
れることになる。

【００２４】本実施例の入出力制御装置１００において
示されるデータ格納部１は、データメモリ４を巡回バッ
ファとして配置することでデータメモリ４の持つ容量よ
りもより多くの語数に対するデータバッファとして働
く。図８に、この働きを示す。初期状態では、データメ
モリ４は図８に示すデータメモリ４のアドレス空間の最
下位領域（アドレスの最小となる領域）に配置される。
図２に示す書き込みカウンタ５は、入力機器１０２から
の書き込みデータを計数すると共にデータメモリ４への
書き込みアドレスを生成する。また、図２の読み出しカ
ウンタ６は、同様にＣＰＵ１０により読み出される読み
出しデータを計数すると共にデータメモリ４への読み出
しアドレスを生成する。どちらのカウンタも、図８に示
すデータメモリ４のアドレス空間にわたる全てのアドレ
スを発生することができる。

【００２５】データの転送が始まると、書き込みカウン
タ５あるいは読み出しカウンタ６は、それぞれ計数を行
う。これにより、書き込みメモリアドレスあるいは読み
出しメモリアドレスは、アドレスを増加させていく。書
き込みメモリアドレスがデータメモリ４の最大アドレス
を越えて増加すると、桁上がりを起こし、書き込みカウ
ンタ５の上位ライトアドレスに相当する出力が“１”だ
け増加する。書き込みカウンタ５の出力のうち実際にデ
ータメモリ４に供給される下位ビット、即ちライトアド
レスは、また“０”に戻る。これにより、データメモリ
４自体はデータメモリ４のアドレス空間の上位位置（上
位ライトアドレスが１以上の位置）に再配置されること
になる。

【００２６】読み出しメモリアドレスについても同様に
データメモリ４の容量を越えるカウントがされた場合に
は、データメモリ４のアドレス空間の上位位置に再配置
される。ただし、書き込みメモリアドレスが桁上がりに
より上位位置のアドレスを発生するようになっても、読
み出しメモリアドレスはまだ元の位置のアドレスを発生
していることもあり、この場合には書き込みのためのデ
ータメモリ４と読み出しのためのデータメモリ４は、同
一のメモリでありながら別々の位置に配置された状態と
なる。これは言い換えれば、データメモリ４が１語ずつ
徐々にデータメモリ４アドレス空間内を上位方向に向か
って移動していると考えられる。このような動作により
データメモリ４はＦＩＦＯとして働く。

【００２７】書き込みデータアドレス、即ち書き込みカ
ウンタ５の値と、読み出しデータアドレス、即ち、読み
出しカウンタ６の値の差は、その時点にデータメモリ４
に格納されているデータ語数である。これは図４の減算
器９により計算される。減算器９の出力がデータメモリ
４の容量を越える場合には、まだ読み出されていないデ
ータメモリ４内のデータを上書きすることになる。従っ
て、これをオーバーランとしてその時点でＣＰＵ１０に
対して割り込み要求を送出する。また、減算器９の出力
がマイナスの場合には、未だ書き込みが行われていない
データを読み出すことになる。従って、これをアンダー
ランとしてその時点でオーバーランの場合と同様にＣＰ
Ｕ１０に対して割り込み要求を送出する。本実施例で
は、入力機器１０２に対する一回の入力操作によるデー
タ転送語数は書き込みカウンタ５あるいは読み出しカウ
ンタ６の計数範囲内としているが、この制限は本発明に
本質的に伴う制限とはならない。

【００２８】このようにして、入力機器１０２は入出力
制御部２０１内のデータ格納部１に１語ずつデータを書
き込んでいく。書き込まれたデータ語数が割り込み語数
レジスタ２に設定された語数に達した場合には、ＣＰＵ
１０入力要求割り込みが発生する。ＣＰＵ１０は割り込
み処理により設定した語数分のデータを入力制御部１０
１内のデータ格納部１から読み出す。この１ブロックの
データは１語ずつ読み出される。読み出しの途中で入力
機器１０２から新たなデータがデータ格納部１に書き込
まれることもある。

【００２９】書き込みカウンタ５及び読み出しカウンタ
６は、常にデータ格納部１のデータメモリ４の正しい先
頭位置（書き込みカウンタ５の値）、及び最後尾位置
（読み出しカウンタ６の値）を保持している。従って、
これ以降、つまり入力機器１０２とＣＰＵ１０の間の２
ブロック目以降のデータ転送も同様に、割り込み語数レ
ジスタ２に設定された語数がデータ格納部１に書き込ま
れた時点でＣＰＵ１０に割り込み要求が発生し、割り込
み処理によりデータが読み出されていく。以上が入力機
器１０２とＣＰＵ１０の間のデータ転送の説明である。

【００３０】次に、ＣＰＵ１０と出力機器２０２との間
のデータ出力動作について詳細に説明する。この動作に
ついては、データの転送方向が逆になることを除けば上
述した入力動作とほぼ同様な構成と各部の動作により実
行される。従って、同一の構成部分については同一の符
合を付して対応関係を明らかにする。

【００３１】図４〜図６は、図７に示す本発明の実施例
の入出力制御装置１００の出力制御部２０１を示す。図
４において、出力制御部２０１は、データ格納部１、割
り込み語数レジスタ２、語数比較器３から構成される。
そして、語数比較器３は、比較回路３１、及びオア回路
３２から構成される。一方、図５において、データ格納
部１は、データメモリ４、書き込みカウンタ５、読み出
しカウンタ６、アドレス選択回路７、ＦＩＦＯ制御部
８、減算器９から構成される。また、図６は、図６に示
すＦＩＦＯ制御部８の構成を示す。図６において、ＦＩ
ＦＯ制御部８は、書き込み要求Ｆ／Ｆ８１、読み出し要
求Ｆ／Ｆ８２、アンド回路８４、アンド回路８５、及び
ＦＩＦＯ動作Ｆ／Ｆ８６から構成される。以下、図４〜
図６及び図７を用いて出力機器２０２への出力制御動作
を説明する。

【００３２】出力機器２０２が起動されていなくて、か
つ、ＣＰＵ１０からの出力データが出力機器２０２に対
して何も書き込まれていない状態では、図４〜図６の出
力制御部２０１も初期状態にある。この状態では、書き
込みカウンタ５及び読み出しカウンタ６の内容は共に
“０”となっており、また、割り込み語数レジスタ２の
値も“０”となっている。ＣＰＵ１０は出力機器２０２
に起動をかける前に、割り込み語数レジスタ２のセット
を行う。設定値はＣＰＵ１０によりデータメモリ４に書
き込まれた出力データの内、未だ出力機器２０２から読
み出されていないデータ語数、即ちデータメモリ４が保
持している出力データ語数の最小値となる。つまり、デ
ータメモリ４に保持されているデータが出力機器２０２
により読み出される。そして、この設定語数にまで達し
たときにＣＰＵ１０に出力割り込み要求を行い、出力制
御部２０１に対して次の出力データの書き込みを行うこ
とをＣＰＵ１０に要求するための設定を行う。

【００３３】割り込み語数レジスタ２へのセットは、Ｃ
ＰＵ１０データバスに設定値を与え、出力割り込み語数
セット信号を“１”に送出することにより実行される。
このとき、書き込みカウンタ５及び読み出しカウンタ６
の値も“０”にクリアされる。この後、ＣＰＵ１０は出
力機器２０２に出力すべき最初のデータブロックを出力
機器２０２に書き込む。出力機器２０２に起動をかける
前にＣＰＵ１０が出力制御部２０１に書き込む最初のデ
ータブロックは、割り込み処理によらない。即ち、１語
ずつデータメモリ４にデータを書き込む。そして、ＣＰ
Ｕ１０データバスに書き込みデータを与え、ＣＰＵ１０
データ書き込み信号を“１”に送出することで実行され
る。このＣＰＵ１０データ書き込み信号は書き込みカウ
ンタ５、及びＦＩＦＯ制御部８にも入力される。これに
より、入力制御部１０１での動作と同様に、データメモ
リ４への書き込みデータ語数の計数と、データメモリ４
に対する書き込み動作、及び読み出し動作の間の競合調
停が行われる。

【００３４】図６に、図５に示すＦＩＦＯ制御部８の構
成を示す。ＦＩＦＯ制御部８は、図３の入力制御部１０
１のＦＩＦＯ制御部８と全く同じ構成である。ＣＰＵ１
０データ書き込み信号を“１”に送出して書き込み要求
を行うのがＣＰＵ１０であること、そして、Ｉ／Ｏデー
タ読み出し信号を“１”に送出して読み出し要求を行う
のが出力機器２０２であることを除いては、動作も全く
同様である。従って詳細な説明は省略する。

【００３５】図５のアドレス選択回路７では書き込みカ
ウンタ５からのライトアドレスを選択し、データメモリ
４のメモリアドレスとして供給する。また、データメモ
リ４ではＦＩＦＯ書き込み信号出力の送出によりデータ
メモリ４への書き込み動作を行う。これによりデータメ
モリ４、アドレス選択回路７、書き込みカウンタ５、読
み出しカウンタ６、及びＦＩＦＯ制御部８等から構成さ
れるデータ格納部１に１語のデータが書き込まれること
になる。入力制御部１０１の説明で示したように、本実
施例の入出力制御装置１００において示されるデータ格
納部１はデータメモリ４を巡回バッファとして配置する
ことでデータメモリ４の持つ容量よりも多くの語数に対
するデータバッファとして働く。これについては図８の
説明においてすでに述べた。出力制御部２０１において
もデータメモリ４を使用したデータ格納部１の構成は入
力制御部１０１のものと同様である。

【００３６】このようにして、出力制御部２０１に最初
のデータブロックを書き込んだ後、出力機器２０２に起
動をかける。これにより、出力機器２０２は動作を開始
する。その後、出力機器２０２は出力制御部２０１から
データを読み出す。これは、出力制御部２０１のＩ／Ｏ
データ読み出し信号を“１”として送出することにより
実行される。このＩ／Ｏデータ読み出し信号は、読み出
しカウンタ６及びＦＩＦＯ制御部８に入力される。

【００３７】読み出しカウンタ６では、１つ値を増加さ
せ、データメモリ４から１語の読み出しが行われること
を語数の計数に反映させる。また、ＦＩＦＯ制御部８で
は、ＦＩＦＯ書き込み信号出力を“０”にネゲートす
る。ＦＩＦＯ書き込み信号は通常ネゲートされているの
で、“０”の状態を保持するように回路が働くことにな
る。ＦＩＦＯ書き込み信号は、アドレス選択回路７及び
データメモリ４に供給される。アドレス選択回路７で
は、読み出しカウンタ６出力であるリードアドレスを選
択し、データメモリ４にメモリアドレスとして供給す
る。また、データメモリ４では、“０”であるＦＩＦＯ
書き込み信号が供給されることにより読み出し動作を行
う。

【００３８】データメモリ４から読み出されたＩ／Ｏ読
み出しデータは出力機器２０２に供給される。出力機器
２０２によるデータ読み出しは１語ずつ行われる。この
ようにして、出力機器２０２は必要な語数に達するまで
出力制御部２０１から随時１語ずつデータを読み出すこ
とになる。データが読み出される毎に読み出しカウンタ
６は計数を行う。そして、減算器９により書き込み語数
と読み出し語数の差が随時計算される。この値がその時
点にデータメモリ４に格納されているデータ語数とな
る。そして、このデータ語数が割り込み語数レジスタ２
に設定した値と等しくなると、ＣＰＵ１０に対し、出力
割り込み要求信号が“１”として送出される。この出力
割り込み要求信号は、比較回路３１及びオア回路３２を
経て生成される。

【００３９】ＣＰＵ１０は、出力割り込み要求を受け付
けると、割り込み処理により所定のデータ語数を出力制
御部２０１に１語ずつ書き込む。このように、２番目以
降の出力データブロックは割り込み処理にてＣＰＵ１０
から出力制御部２０１に書き込まれる。これにより、総
データをいくつかのデータブロックに分けて転送を行
う。データメモリ４の容量及び出力機器２０２に転送す
べき総データ語数は既知であるので、両者の値から１つ
のデータブロックの大きさを最適に求めることができ
る。１つのデータブロックが１回の割り込み処理にて出
力制御部２０１に書き込まれる。割り込み語数レジスタ
２に設定される語数は、このデータブロックの大きさ、
データメモリ４の容量、及び出力機器２０２のデータ読
み出し速度から計算される。

【００４０】減算器９の出力がデータメモリ４の容量を
越える場合には、まだ読み出されていないデータメモリ
４内のデータを上書きすることになるので、その直前で
オーバーランとしてＣＰＵ１０に対し、割り込み要求を
送出する。また、減算器９の出力がマイナスの場合に
は、未だ書き込みが行われていないデータを読み出そう
とする。このような読み出しが行われると、不当なデー
タを読み出すことになるので、その直前でアンダーラン
としてオーバーランと同様にＣＰＵ１０に対し、割り込
み要求を送出する。尚、本実施例では、出力機器２０２
に対する１回の出力操作によるデータ転送語数は書き込
みカウンタ５あるいは読み出しカウンタ６の計数範囲内
としているが、この制限は本発明に本質的に伴う制限と
はならない。

【００４１】また、ＣＰＵ１０が割り込み処理によって
１ブロックのデータを１語ずつ出力制御部２０１に書き
込んでいる最中に出力機器２０２からデータ格納部１の
データを読み出すこともできる。即ち、書き込みカウン
タ５及び読み出しカウンタ６は常にデータメモリ４の正
しい先頭位置（書き込みカウンタ５の値）及び最後尾
（読み出しカウンタ６の値）を保持しているので、ＣＰ
Ｕ１０から出力制御部２０１へのデータ書き込みと出力
機器２０２による出力制御部２０１からのデータ読み出
しの両方を並行して実行することが可能である。以上が
ＣＰＵ１０と出力機器２０２の間のデータ転送の説明で
ある。

【００４２】尚、本発明は以上の実施例に限定されず、
種々の変形が可能であることはいうまでもない。例え
ば、図７において、入出力制御装置１００は、入力制御
部１０１と出力制御部２０１とを一体化しているが、そ
れぞれ別体とし、入力機器１０２と出力機器２０２とに
それぞれ組み込むようにしてもよい。

【００４３】

【発明の効果】以上詳述したように、本発明の入出力制
御装置によれば、プログラムにより指定されたワード数
毎に割り込みを発生するようにしたので、ＣＰＵに対す
る割り込み処理負荷を最低限に保ちながら、プログラム
により入出力機器とＣＰＵとのデータ転送を行うことが
できる。これにより、１語のみのレジスタを用いた装置
による１語ずつの割り込み処理によるデータ転送による
ＣＰＵ負荷の増大、複数語のデータバッファを用いた装
置による１語ずつの割り込み処理によるデータ転送によ
るＣＰＵ負荷の増大、割り込み処理により複数語のデー
タ転送を行う場合の語数評価のためのＣＰＵ負荷の増
大、及び固定長の複数語のデータバッファを用いた装置
による適用制限等を解消することができる。

【図面の簡単な説明】

【図１】本発明の入出力制御装置の実施例の要部（その
１）のブロック図である。

【図２】図１のデータ格納部の詳細な構成のブロック図
である。

【図３】図２のＦＩＦＯ制御部の詳細な構成のブロック
図である。

【図４】本発明の入出力制御装置の実施例の要部（その
２）のブロック図である。

【図５】図４のデータ格納部の詳細な構成のブロック図
である。

【図６】図５のＦＩＦＯ制御部の詳細な構成のブロック
図である。

【図７】本発明の実施例の入出力制御装置の全体構成の
ブロック図である。

【図８】データメモリの使用手順の説明図である。

【符号の説明】

１データ格納部２割り込み語数レジスタ３語数比較器４データメモリ５書き込みカウンタ６読み出しカウンタ

Claims

【特許請求の範囲】

【請求項１】複数語のデータを格納し、当該格納され
ているデータの語数を出力可能なデータ格納部と、プロセッサに割り込み要求を発生するデータ語数を保持
する割り込み語数レジスタと、前記データ格納部が出力する語数と、前記割り込み語数
レジスタが保持する語数を比較し、両者の値が一致する
場合にプロセッサに割り込み要求を発生する語数比較器
とを備えたことを特徴とする入出力制御装置。
【請求項２】前記データ格納部は、複数語から成るデ
ータメモリと、当該データメモリに書き込まれるデータの語数を計数す
る書き込みカウンタと、当該データメモリから読み出されるデータの語数を計数
する読み出しカウンタと、前記書き込みカウンタの値から前記読み出しカウンタの
値を減じる減算器とを備えたことを特徴とする請求項１
記載の入出力制御装置。
【請求項３】前記語数比較器は、前記減算器の出力値
及び割り込み語数レジスタの値が一致する場合の他に、
前記減算器の値がキャリーを出力する場合及び負の値に
なる場合のいずれかの場合にもプロセッサに割り込み要
求を発生することを特徴とする請求項２記載の入出力制
御装置。