JPH08241145A - Power consumption reduction system of data processor - Google Patents

Abstract

PURPOSE: To lower the power consumption more surely and efficiently than conventional one. CONSTITUTION: This system has a keyboard 4, a switch circuit 5, a storage part 2, a processor 1 which executes a program stored in the storage part 2, a flip-flop 11 and a flip-flop 12 which can be set and reset by the processor 1, and a clock control circuit 3 which varies the frequency of a clock according to logical values of the flip-flops 11 and 12. The processor 1 sets the flip-flop 12 when the idling routine of the program in the storage part 2 is passed through and resets the flip-flop 12 when the routine is exited from. The frequency of the clock can be varied by the switch circuit 5 or even through external operation on a keyboard.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はデータ処理装置の低消費
電力化方式に関し、特にプロセッサ動作中における低消
費電力化方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for reducing power consumption of a data processing device, and more particularly to a method for reducing power consumption during processor operation.

【０００２】[0002]

【従来の技術】従来、この種の低消費電力化方式は、Ａ
Ｃ又はバッテリの電源供給を持つデータ処理装置におい
て、ある一定時間以上キーボード入力がなければディス
プレイへの電源供給を行わない方式や、バッテリの電源
供給を行うデータ処理装置の場合に、バッテリの電源供
給時のみクロックの周波数を落とす方式があった。ま
た、特開平３−５１９０２号公報に開示されているよう
に、ＣＰＵの負荷率を検出してアイドル状態かどうか判
断し、クロックの周波数を変える方式や、特開昭５９−
９５６２４号公報に開示されているように、アイドリン
グ状態を検出する回路を設け、ハードウェア割込の有無
によりＣＰＵへのクロックの周波数の切り替えを行う方
式があった。2. Description of the Related Art Conventionally, this type of low power consumption method is
In the data processing device having the power supply of C or battery, the power supply of the battery is performed in the case of the system that does not supply the power to the display unless the keyboard is input for a certain time or the data processing device that supplies the power of the battery. There was a method to reduce the clock frequency only when. Also, as disclosed in Japanese Patent Laid-Open No. 3-51902, a method of changing a clock frequency by detecting a CPU load factor to determine whether the CPU is in an idle state, or Japanese Patent Laid-Open No. 59-59-
As disclosed in Japanese Patent No. 95624, there is a system in which a circuit for detecting an idling state is provided and the frequency of a clock to the CPU is switched depending on the presence or absence of a hardware interrupt.

【０００３】[0003]

【発明が解決しようとする課題】しかし、従来の低消費
電力化方式の大部分（上記ディスプレイへの電源供給を
行わない方式、及びバッテリの電源供給時のみクロック
の周波数を落とす方式を含む）は、本来のデータ処理装
置の性能を生かすような通常動作中では何等対策が取ら
れていないため、消費電力が減らないという欠点があっ
た。また、特開平３−５１９０２号公報の方式のよう
に、ＣＰＵの負荷率を検出する手段では、アイドル状態
の負荷率を測定するという動作が必要である（結果が出
てからアイドル状態かどうかを決めようとしている）た
め、これから動作しようとしている状態はアイドル状態
かどうか判別できないという欠点があった。更に、特開
昭５９−９５６２４号公報の方式では、ハードウェア割
込の検出の必要性を前提とした検出回路を設けているた
め、ハードウェア割込を起こさないようなアイドル状態
（ハードウェア割込後の割込処理中でのアイドル状態を
含む）の場合、アイドル状態を検出することができない
という欠点があった。特に、以上のような従来の方式で
は、バッテリの電源で動作するデータ処理装置（例え
ば、ＣＭＯＳのプロセッサを用いた装置）は高速のクロ
ックでプロセッサを動作させるとバッテリの寿命を縮め
るという欠点があった。本発明の目的は、このような従
来の問題点に鑑み、従来よりも確実かつ効率的に低消費
電力化が図れるようにすることにある。However, most of the conventional low power consumption methods (including the method of not supplying power to the display and the method of reducing the clock frequency only when the power of the battery is supplied) are used. However, there is a drawback that the power consumption is not reduced because no measures are taken during the normal operation that makes the best use of the original performance of the data processing device. Further, as in the method of Japanese Patent Laid-Open No. 3-51902, the means for detecting the load factor of the CPU requires an operation of measuring the load factor in the idle state (whether the idle state has been reached after the result is obtained). Because I am trying to decide), there was a drawback that I could not determine whether the state I am trying to operate from now on is an idle state. Further, in the method disclosed in Japanese Patent Laid-Open No. 59-95624, a detection circuit is provided on the premise that it is necessary to detect a hardware interrupt, so that an idle state (hardware interrupt) that does not cause a hardware interrupt is generated. In the case of the idle state during interrupt processing after the interrupt), there is a drawback that the idle state cannot be detected. In particular, in the conventional method as described above, a data processing device (for example, a device using a CMOS processor) that operates from a battery power source has a drawback that the life of the battery is shortened when the processor is operated with a high-speed clock. It was An object of the present invention is to make sure that the power consumption can be reduced more reliably and efficiently than the conventional one in view of such problems of the conventional art.

【０００４】[0004]

【課題を解決するための手段】本発明は、プロセッサが
プログラム実行中に必ずアイドルルーチンを通ることで
アイドリング状態になることに着目し、このようなアイ
ドリング状態のときにプロセッサへ供給するクロックの
周波数を通常よりも低下させることにより、上記の目的
を達成するもので、その特徴は次のとおりである。The present invention focuses on the fact that the processor goes into an idling state by always passing through an idle routine during program execution, and the frequency of the clock supplied to the processor in such an idling state. The above-mentioned object is achieved by lowering the value than usual, and the features thereof are as follows.

【０００５】本発明の低消費電力化方式は、記憶部と、
この記憶部に内蔵されたプログラムを実行するプロセッ
サを含むデータ処理装置に於いて、プロセッサがプログ
ラムのアイドリングルーチンを実行しない場合には第１
の周波数のクロックをプロセッサへ供給する手段と、プ
ロセッサがプログラムのアイドリングルーチンを実行す
る場合には第１の周波数よりも低い第２の周波数のクロ
ックをプロセッサへ供給する手段とを備えたものであ
る。The low power consumption method of the present invention includes a storage section,
In a data processing device including a processor for executing a program stored in this storage unit, the first unit is provided if the processor does not execute an idling routine of the program.
And a means for supplying a clock of a second frequency lower than the first frequency to the processor when the processor executes the idling routine of the program. .

【０００６】また、プロセッサがプログラムのアイドリ
ングルーチン実行中でも、第１の周波数から第２の周波
数へのクロック周波数切り替えを外部から制御できる手
段、更に、プロセッサがプログラムのアイドリングルー
チンを抜け出たときにクロック周波数を第２の周波数か
ら第１の周波数へ戻す手段を備えることができる。Further, means for externally controlling the clock frequency switching from the first frequency to the second frequency even while the processor is executing the idling routine of the program, and further, the clock frequency when the processor exits the idling routine of the program. Can be provided from the second frequency back to the first frequency.

【０００７】[0007]

【作用】以上のような本発明による方式によると、アイ
ドリング状態のときにプロセッサが通常のクロック周波
数よりも低いクロック周波数で動作される。According to the method of the present invention as described above, the processor is operated at a clock frequency lower than the normal clock frequency in the idling state.

【０００８】[0008]

【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の一実施例の低消費電力方式を適
用したデータ処理装置のブロック構成図である。このデ
ータ処理装置は、プロセッサ１、プログラムを格納して
いる記憶部２、記憶部２をアクセスするためのアドレス
制御線３１、記憶部２からプログラムと制御情報の読み
出し／書き込みができるようにするためのデータバス３
２、クロック制御回路３、このクロック制御回路３から
クロックを供給しているクロック線２２、プロセッサ１
の実行により制御線２１を通してセットとリセットがで
きるフリップフロップ１１、プロセッサ１の実行により
別の制御線２７を通してセットとリセットができるフリ
ップフロップ１２、外部（例えば人手）からクロック周
波数の切り替え制御ができるようにするためのキーボー
ド４及びスイッチ回路５、キーボード４からの制御線群
２６（データ線と制御線を含む）、ＡＮＤ回路４１、Ａ
ＮＤ回路４１への入力線である信号線２３、２４、２
８、ＡＮＤ回路４１の出力線である信号線２５から構成
される。なお、信号線２３、信号線２４、及び信号線２
８がそれぞれオン状態（フリップフロップ１１、１２が
セットされている状態、スイッチをオンにした状態）の
とき信号線２５はオンとなり、後述するようにクロック
制御回路３のクロック線２２から出力されるクロックを
低周波数に落とす。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a data processing device to which a low power consumption method according to an embodiment of the present invention is applied. This data processing device has a processor 1, a storage unit 2 storing a program, an address control line 31 for accessing the storage unit 2, and a program / control information read / write from the storage unit 2. Data bus 3
2, a clock control circuit 3, a clock line 22 that supplies a clock from the clock control circuit 3, a processor 1
The flip-flop 11 which can be set and reset through the control line 21 by executing the above, the flip-flop 12 which can be set and reset through the other control line 27 by the execution of the processor 1, and the clock frequency switching control from outside (for example, manually) 4 and a switch circuit 5, a control line group 26 (including a data line and a control line) from the keyboard 4, an AND circuit 41, A
Signal lines 23, 24, 2 which are input lines to the ND circuit 41
8 and a signal line 25 which is an output line of the AND circuit 41. The signal line 23, the signal line 24, and the signal line 2
When each of 8 is in the ON state (the state in which the flip-flops 11 and 12 are set and the switch is in the ON state), the signal line 25 is turned on and is output from the clock line 22 of the clock control circuit 3 as described later. Drop the clock to a low frequency.

【０００９】図２は、図１中のクロック制御回路３の詳
細を示すブロック構成図である。このクロック制御回路
３は、クロック信号を発生する発振器５１、カウンタ５
２、カウンタ５２の入力である基本クロック７１、カウ
ンタ５２の出力である低周波クロック７２（基本クロッ
ク７１より低周波数のクロック）、これらクロック７２
とクロック７１を信号線２５によりセレクトするセレク
タ５３、このセレクタ５３の出力信号を入力としてクロ
ック線２２へ出力するドライバ６２、発振器５１からの
クロック信号を入力して基本クロック７１を出力するド
ライバ６１から構成される。基本クロック７１、低周波
クロック７２及びクロック線２２の関係に於いて、信号
線２５がオンのときクロック線２２には低周波クロック
７２が出力され、信号線２５がオフのときクロック線２
２には基本クロック７１が出力される。また、信号線２
５がオフのときカウンタ５２は基本クロック７１でリセ
ット（カウンタ値は０）され、信号線２５がオンのとき
カウンタ５２は基本クロック７１でカウントアップす
る。FIG. 2 is a block diagram showing details of the clock control circuit 3 shown in FIG. The clock control circuit 3 includes an oscillator 51 that generates a clock signal and a counter 5
2, a basic clock 71 which is an input of the counter 52, a low frequency clock 72 which is an output of the counter 52 (a clock having a lower frequency than the basic clock 71), and these clocks 72
From the selector 53 that selects the clock 71 and the clock 71 by the signal line 25, the driver 62 that outputs the output signal of the selector 53 to the clock line 22, and the driver 61 that inputs the clock signal from the oscillator 51 and outputs the basic clock 71. Composed. Regarding the relationship between the basic clock 71, the low frequency clock 72 and the clock line 22, the low frequency clock 72 is output to the clock line 22 when the signal line 25 is on, and the clock line 2 when the signal line 25 is off.
The basic clock 71 is output to 2. Also, the signal line 2
When 5 is off, the counter 52 is reset by the basic clock 71 (counter value is 0), and when the signal line 25 is on, the counter 52 counts up by the basic clock 71.

【００１０】図３は、図１中のスイッチ回路５の詳細を
示すブロック構成図である。このスイッチ回路５は、ス
イッチ９１、スイッチ９１をオンにしたとき論理値が０
になるようにグランド（ＧＮＤ）に接続された信号線９
６、スイッチ９１の出力線である信号線９７、信号線９
７がオープン状態（スイッチ９１がオフ状態）のとき論
理値が１になるように接続された終端抵抗回路９３（二
つの抵抗の一方が電源Ｖに、他方がグランドＧＮＤに接
続されている）、信号線９７をクロック線２２と同期化
して信号線２８から出力するためのフリップフロップ９
２から構成される。なお、フリップフロップ９２がセッ
トされているとき信号線２８がオフで、フリップフロッ
プ９２がリセットされているとき信号線２８がオンであ
る。FIG. 3 is a block diagram showing the details of the switch circuit 5 in FIG. This switch circuit 5 has a logical value of 0 when the switches 91 and 91 are turned on.
Signal line 9 connected to ground (GND) so that
6, a signal line 97, which is an output line of the switch 91, a signal line 9
A terminating resistor circuit 93 connected so that the logic value becomes 1 when 7 is in the open state (switch 91 is in the off state) (one of the two resistors is connected to the power supply V and the other is connected to the ground GND), Flip-flop 9 for synchronizing the signal line 97 with the clock line 22 and outputting from the signal line 28
It consists of two. The signal line 28 is off when the flip-flop 92 is set, and the signal line 28 is on when the flip-flop 92 is reset.

【００１１】図４は、プロセッサ１がクロック周波数を
変える命令を実行したとき、プロセッサ１に供給される
クロック線２２のクロックの動作を示したタイムチャー
トである。図４中の命令語ＡはコマンドＡの実行（本例
では基本クロックの周波数を４分の１に落とす設定）を
示すことを表し、命令語ＢはコマンドＢの実行（元の基
本クロックの周波数に戻す）を示すことを表している。
但し、図４のタイムチャートの例では、命令実行サイク
ルは１サイクル１クロックである。FIG. 4 is a time chart showing the operation of the clock of the clock line 22 supplied to the processor 1 when the processor 1 executes the instruction to change the clock frequency. The command word A in FIG. 4 indicates that the command A is executed (in this example, the frequency of the basic clock is reduced to 1/4), and the command word B is the command B (the frequency of the original basic clock). Return to)).
However, in the example of the time chart of FIG. 4, the instruction execution cycle is one cycle and one clock.

【００１２】図５は、プロセッサ１が記憶部２に格納さ
れているプログラムのアイドリングルーチンを実行する
ときのフローチャートである。本実施例でのアイドルル
ーチンとは、プロセッサがプログラム上ウェイト状態
（タスク処理後の状態、事象待ち状態等）にしたいとき
に通すルーチンを示している。図５に於いて、コマンド
Ａにより周波数を落とすステップ５０１、ハードウェア
割込のマスク解除するステップ５０２、ウェイト処理を
するステップ５０３、ハードウェアの割込をマスクする
ステップ５０４、事象が発生したかどうか（例えばソフ
トウェア割込）をみるステップ５０５、コマンドＢによ
り周波数を元に戻すステップ５０６、割込マスクが解除
されているときにハードウェア割込が起こったことを示
すステップ５０７から構成される。なお、ステップ５０
７はハードウェア処理を示し、ハードウェア割込が起こ
ると、割込処理中に別のハードウェア割込が起こらない
ようにハードウェアの割込のマスクが自動的に設定され
る。また、ステップ５０１、５０２、５０４、５０６は
１ステップ１命令語に対応している。FIG. 5 is a flow chart when the processor 1 executes the idling routine of the program stored in the storage unit 2. The idle routine in this embodiment refers to a routine that the processor passes through when it wants to enter a wait state (state after task processing, event wait state, etc.) in a program. In FIG. 5, step 501 for lowering the frequency by command A, step 502 for unmasking the hardware interrupt, step 503 for wait processing, step 504 for masking the hardware interrupt, and whether an event has occurred It is composed of a step 505 for checking (for example, a software interrupt), a step 506 for returning the frequency by the command B, and a step 507 for indicating that a hardware interrupt has occurred when the interrupt mask is released. Note that step 50
Reference numeral 7 denotes a hardware process. When a hardware interrupt occurs, a mask of the hardware interrupt is automatically set so that another hardware interrupt does not occur during the interrupt process. Further, steps 501, 502, 504 and 506 correspond to 1 step 1 instruction word.

【００１３】なお、図１内のフリップフロップ１２及び
図３内のフリップフロップ９２は説明を簡単にするた
め、電源投入時及びイニシャライズ時はリセットされる
（フリップフロップ１１はセットされる）ものとする。It should be noted that the flip-flop 12 in FIG. 1 and the flip-flop 92 in FIG. 3 are reset (the flip-flop 11 is set) at the time of power-on and at the time of initialization in order to simplify the explanation. .

【００１４】次に、図１に示した実施例の動作を図２、
図３、図４、図５を参照して説明する。今、図３のスイ
ッチ９１がオン状態で電源投入され、プロセッサ１が記
憶部２に格納されたプログラムをアドレス制御線３１と
データバス３２を通して読み出し、実行している。電源
投入後、プロセッサ１はコマンドＡを実行しないので信
号線２４がオフ（フリップフロップ１２がリセット状
態）になっている。このとき信号線２５がオフとなり、
図２のセレクタ５４は基本クロック７１をセレクトし、
クロック線２２には基本クロック７１が出力されてい
る。やがてプロセッサ１はアイドリングルーチンに入
り、図５の動作を実行する。ハードウェア割込又はソフ
トウェア割込が発生するとアイドリングルーチンを抜け
出し、各割込処理にあった処理をする。Next, the operation of the embodiment shown in FIG. 1 will be described with reference to FIG.
This will be described with reference to FIGS. 3, 4, and 5. Now, the switch 91 of FIG. 3 is turned on and the power is turned on, and the processor 1 reads the program stored in the storage unit 2 through the address control line 31 and the data bus 32 and executes it. Since the processor 1 does not execute the command A after the power is turned on, the signal line 24 is off (the flip-flop 12 is in the reset state). At this time, the signal line 25 is turned off,
The selector 54 of FIG. 2 selects the basic clock 71,
The basic clock 71 is output to the clock line 22. Eventually, the processor 1 enters the idling routine and executes the operation of FIG. When a hardware interrupt or a software interrupt occurs, the idling routine is exited and the processing suitable for each interrupt processing is performed.

【００１５】このアイドリングルーチン中でコマンドＡ
が実行されると、図１の制御線２７により、フリップフ
ロップ１２がセットされ、信号線２５がオンとなり、図
２のカウンタ５２がカウントを始める。そのため、信号
線２５とセレクタ５５により低周波クロック７２がセレ
クトされる。図２のクロック線２２には、図４のＰ点を
起点として低周波クロック７２が発生し、プロセッサ１
へ供給されるクロック周波数は基本クロックの周波数よ
り落ちる。従って、図５のステップ５０２、ステップ５
０３、ステップ５０４、ステップ５０５、ステップ５０
６は低周波数のクロックで実行されることになる。図５
のステップ５０６のコマンドＢが実行されると、図１の
制御信号２７によりフリップフロップ１２がリセットさ
れ、信号線２５がオフとなる。そのため、セレクタ５４
により基本クロック７１がセレクトされるため、クロッ
ク線２２には図４のＲ点を起点として基本クロック７１
が発生する。Ｒ点以降、基本クロック７１がプロセッサ
１に供給される。従って、図５のアイドルルーチンを抜
け出すときは、図１のプロセッサ１は基本クロック７１
で動作する。Command A in this idling routine
1 is executed, the flip-flop 12 is set by the control line 27 of FIG. 1, the signal line 25 is turned on, and the counter 52 of FIG. 2 starts counting. Therefore, the low frequency clock 72 is selected by the signal line 25 and the selector 55. A low-frequency clock 72 is generated on the clock line 22 of FIG. 2 starting from point P of FIG.
The clock frequency supplied to the device falls below the frequency of the base clock. Therefore, steps 502 and 5 in FIG.
03, step 504, step 505, step 50
6 will be executed with a low frequency clock. Figure 5
When the command B of step 506 is executed, the flip-flop 12 is reset by the control signal 27 of FIG. 1 and the signal line 25 is turned off. Therefore, the selector 54
Since the basic clock 71 is selected by, the basic clock 71 is set on the clock line 22 starting from point R in FIG.
Occurs. After the R point, the basic clock 71 is supplied to the processor 1. Therefore, when exiting the idle routine of FIG. 5, the processor 1 of FIG.
Works with.

【００１６】次に、プロセッサ１への供給されるクロッ
クの周波数を外部から切り替えたり、又は途中で中止す
ることができる一例を図１、図２、図３、図５、図６を
参照して説明する。Next, referring to FIGS. 1, 2, 3, 5, and 6, an example in which the frequency of the clock supplied to the processor 1 can be externally switched or interrupted midway. explain.

【００１７】図３のスイッチ９１をオフにするとフリッ
プフロップ９２はセット状態になり、信号線２８はオフ
となる。そのため、フリップフロップ１１と１２の値に
関係なく、信号線２５はオフとなり、クロック線２２に
は、図３のセレクタ５３により基本クロック７１がセレ
クトされる。従って、図１のプロセッサ１は、基本クロ
ック７１で動作する。すなわち、このスイッチの有効な
利用方法は、予め記憶部２に格納されているプログラム
によるクロックの低周波数への変更を無視したいときに
スイッチ９１をオフとすればよい。When the switch 91 shown in FIG. 3 is turned off, the flip-flop 92 is set and the signal line 28 is turned off. Therefore, the signal line 25 is turned off regardless of the values of the flip-flops 11 and 12, and the basic clock 71 is selected for the clock line 22 by the selector 53 of FIG. Therefore, the processor 1 of FIG. 1 operates with the basic clock 71. That is, the effective use of this switch is to turn off the switch 91 when it is desired to ignore the change of the clock to the low frequency by the program stored in the storage unit 2 in advance.

【００１８】次に、図１のキーボード４からのコマンド
による動作について説明する。このとき、図３のスイッ
チ９１がオン状態にして、キーボード４からのコマンド
入力の効果が働くようにしている。図１のキーボード４
からのコマンドを決めておき、フリップフロップ１１を
セット又はリセットすることができる。この場合、フリ
ップフロップ１１にセットするコマンドを「コマンド
Ｓ」、フリップフロップ１２にリセットするコマンドを
「コマンドＲ」とする。例えば、図６は、コマンド解析
をするステップ２０１、コマンドＳを実行するステップ
２０２、コマンドＲを実行するステップ２０３、その他
コマンドを実行するステップ２０４から構成され、図１
のプロセッサ１がハードウェア割込により実行できるよ
うに記憶部２にプログラムが組み込まれている。図１の
プロセッサ１が図５のアイドルルーチンを実行中、キー
ボード４からコマンドが入力されると割込が起こり、ア
イドルルーチンを抜け出し、図６のルーチンを実行す
る。今、コマンドＲが図１のキーボード４から入力され
ると、割込により図５のアイドルルーチンを抜け出し図
６のルーチンに入る。図６では、プロセッサ１がコマン
ドＲを実行すると、制御線２１によりフリップフロップ
１１がリセットされる。フリップフロップ１１がリセッ
トされるとスイッチ９１とフリップフロップ１２の値に
関係なく、信号線２５はオフとなり、クロック線２２に
は、セレクタ５３により基本クロック７１がセレクトさ
れる。従って、プロセッサ１は基本クロック７１で動作
する。Next, the operation by the command from the keyboard 4 of FIG. 1 will be described. At this time, the switch 91 of FIG. 3 is turned on so that the effect of command input from the keyboard 4 is activated. Keyboard 4 in Figure 1
It is possible to set or reset the flip-flop 11 by determining the command from In this case, the command to be set in the flip-flop 11 is “command S”, and the command to be reset in the flip-flop 12 is “command R”. For example, FIG. 6 includes a command analysis step 201, a command S execution step 202, a command R execution step 203, and another command execution step 204.
A program is installed in the storage unit 2 so that the processor 1 can be executed by a hardware interrupt. While the processor 1 of FIG. 1 is executing the idle routine of FIG. 5, when a command is input from the keyboard 4, an interrupt occurs, the idle routine is exited, and the routine of FIG. 6 is executed. Now, when the command R is input from the keyboard 4 of FIG. 1, the idle routine of FIG. 5 is exited by an interrupt and the routine of FIG. 6 is entered. In FIG. 6, when the processor 1 executes the command R, the control line 21 resets the flip-flop 11. When the flip-flop 11 is reset, the signal line 25 is turned off regardless of the values of the switch 91 and the flip-flop 12, and the basic clock 71 is selected for the clock line 22 by the selector 53. Therefore, the processor 1 operates with the basic clock 71.

【００１９】また、コマンドＳが図１のキーボード４か
ら入力されると、割込により図５のアイドルルーチンを
抜け出し図６のルーチンに入る。図６では、プロセッサ
１がコマンドＳを実行すると、制御線２１によりフリッ
プフロップ１１がセットされ、図６のルーチンの動作を
終了する。やがて、プロセッサ１が図５のアイドルルー
チンを実行すると、フリップフロップ１１がセットされ
ているため、信号線２５はオンとなり、クロック線２２
には、セレクタ５３により低周波クロック７２がセレク
トされる。従って、プロセッサ１は、基本クロックより
低い周波数で動作する。When the command S is input from the keyboard 4 shown in FIG. 1, the idle routine shown in FIG. 5 is exited by an interrupt and the routine shown in FIG. 6 is entered. In FIG. 6, when the processor 1 executes the command S, the flip-flop 11 is set by the control line 21, and the operation of the routine of FIG. 6 ends. Eventually, when the processor 1 executes the idle routine of FIG. 5, the signal line 25 is turned on and the clock line 22 is turned on because the flip-flop 11 is set.
The low frequency clock 72 is selected by the selector 53. Therefore, the processor 1 operates at a frequency lower than the basic clock.

【００２０】以上説明した中で、ハードウェアの割込を
押さえた状態で（例えばハードウェア割込処理中の状態
で１つのソフトウェアが占有する場合）、アイドルルー
チンを実行したい場合は、プログラム作成時に図５のス
テップ５０２、５０４を省略すれば良い（このときステ
ップ５０７からの割込はない）。また、ハードウェア割
込処理中の独自のプログラムの中で別のハードウェア割
込を期待する場合も、そのまま図５のサブルーチンを使
用できる。従って、ハードウェア割込処理中のプログラ
ムの中に図５のアイドルルーチンを組み込むことができ
ることは明らかである。In the above description, when it is desired to execute the idle routine while the hardware interrupt is suppressed (for example, when one software is occupied while the hardware interrupt is being processed), when the program is created, It suffices to omit steps 502 and 504 in FIG. 5 (at this time, there is no interrupt from step 507). Further, when another hardware interrupt is expected in the original program during the hardware interrupt processing, the subroutine of FIG. 5 can be used as it is. Therefore, it is obvious that the idle routine of FIG. 5 can be incorporated into the program during the hardware interrupt process.

【００２１】上記説明では、ハードウェア割込が起こっ
たとき、フリップフロップ１２を命令語でリセットする
ようにしたが、ハードウェア割込が起こったとき割込信
号により、直接フリップフロップ１２をリセットするよ
うにしても良い。また、上記の説明では、図４のタイム
チャートで１命令の実行サイクルを１サイクル１クロッ
クとしたが、１サイクル２クロック以上で動作する場合
もクロックの周波数に影響しないため、本発明に含まれ
ることは明らかである。In the above description, when the hardware interrupt occurs, the flip-flop 12 is reset by the instruction word. However, when the hardware interrupt occurs, the flip-flop 12 is directly reset by the interrupt signal. You may do it. Further, in the above description, the execution cycle of one instruction is one cycle and one clock in the time chart of FIG. 4, but the clock frequency is not affected even when operating at one cycle and two clocks or more, and therefore it is included in the present invention. That is clear.

【００２２】更に、上記の説明の中で、キーボード４か
らのコマンドを制御線群２６を介して送るようにした
が、キーボード４を特定の装置、制御線群２６を伝送路
（又は回線）と置き換え、特定の装置から伝送路を介し
て遠隔制御（コマンドの送信）できるような構成を用い
たとしても、本発明に含まれることは明らかである。Further, in the above description, the command from the keyboard 4 is sent via the control line group 26. However, the keyboard 4 is a specific device and the control line group 26 is a transmission line (or line). It is apparent that the present invention includes a configuration in which the device can be replaced and remotely controlled (command transmission) from a specific device via a transmission path.

【００２３】上記に説明したアイドルルーチンの採用は
アイドリング検出回路を設ける必要がなく、汎用性があ
る。そのため、制御プログラム、ＯＳ、アプリケション
ソフト等のプログラムの種別に関係なくアイドルルーチ
ンを独立に組み込むことができ、プログラム上で低消費
電力化の対策がとることができる。更に、プログラム上
のアイドルルーチンの必要性をプログラム作成時にプロ
グラマーが自覚できるため、プロセッサのフリーになる
時間に必ずクロック周波数を落とし低消費電力モードに
できることは明らかである。The adoption of the idle routine described above does not require the idling detection circuit and is versatile. Therefore, the idle routine can be independently incorporated regardless of the types of programs such as the control program, the OS, and the application software, and measures for reducing power consumption can be taken on the program. Further, since the programmer can be aware of the necessity of the idle routine on the program when creating the program, it is obvious that the clock frequency can be always lowered to the low power consumption mode when the processor becomes free.

【００２４】[0024]

【発明の効果】以上説明したように、本発明による低消
費電力化方式は、データ処理装置がプログラムのアイド
リングルーチンに入ると、本来の周波数より低い周波数
に落とすこととしたため、従来よりも確実かつ効率的に
低消費電力化が図れる。特に携帯用のデータ処理装置
（例えば、パーソナルコンピュータやゲーム機等）の場
合、バッテリで駆動する方式を取っているため長時間使
用可能となる。As described above, in the low power consumption method according to the present invention, when the data processing device enters the idling routine of the program, the data processing device drops to a frequency lower than the original frequency. Power consumption can be efficiently reduced. In particular, a portable data processing device (for example, a personal computer or a game machine) can be used for a long time because it is driven by a battery.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の低消費電力化方式を適用し
たデータ装置のブロック構成図である。FIG. 1 is a block configuration diagram of a data device to which a low power consumption system according to an embodiment of the present invention is applied.

【図２】図１中のクロック制御回路の詳細を示すブロッ
ク図である。FIG. 2 is a block diagram showing details of a clock control circuit in FIG.

【図３】図１中のスイッチ回路の詳細を示すブロック図
である。FIG. 3 is a block diagram showing details of a switch circuit in FIG.

【図４】本発明による方式によりアイドルルーチンが実
行され、クロック周波数が変わる場合のタイムチャート
である。FIG. 4 is a time chart when an idle routine is executed by the method according to the present invention and a clock frequency changes.

【図５】上記アイドルルーチン動作の一例を示すフロー
チャートである。FIG. 5 is a flowchart showing an example of the idle routine operation.

【図６】キーボードからのコマンドによりクロック周波
数を変えるルーチンの動作の一例を示すフローチャート
である。FIG. 6 is a flowchart showing an example of operation of a routine for changing a clock frequency by a command from a keyboard.

【符号の説明】[Explanation of symbols]

１ プロセッサ ２ 記憶部 ３ クロック制御回路 ４ キーボード ５ スイッチ回路 １１、１２、９２ フリップフロップ ２３、２４、２５、２８、９６、９７ 信号線 ２１、２６、２７ 制御線 ２２ クロック線 ３１ アドレス制御線 ３２ データバス ４１ ＡＮＤ回路 ５１ 発振器 ５２ カウンタ ５３ セレクタ ６１、６２ ドライバ ７１、７２ クロック ９１ スイッチ ９３ 終端抵抗回路 1 processor 2 memory unit 3 clock control circuit 4 keyboard 5 switch circuit 11, 12, 92 flip-flop 23, 24, 25, 28, 96, 97 signal line 21, 26, 27 control line 22 clock line 31 address control line 32 data Bus 41 AND circuit 51 Oscillator 52 Counter 53 Selector 61, 62 Driver 71, 72 Clock 91 Switch 93 Termination resistor circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 記憶部と、この記憶部に内蔵されたプロ
グラムを実行するプロセッサを含むデータ処理装置に於
いて、前記プロセッサがプログラムのアイドリングルー
チンを実行しない場合には第１の周波数のクロックを前
記プロセッサへ供給する手段と、前記プロセッサが前記
プログラムのアイドリングルーチンを実行する場合には
前記第１の周波数よりも低い第２の周波数のクロックを
前記プロセッサへ供給する手段とを備えたことを特徴と
するデータ処理装置の低消費電力化方式。1. A data processing apparatus including a storage unit and a processor for executing a program stored in the storage unit, wherein a clock of a first frequency is supplied when the processor does not execute an idling routine of the program. And a means for supplying a clock having a second frequency lower than the first frequency to the processor when the processor executes an idling routine of the program. Low power consumption method for data processing equipment. 【請求項２】 プロセッサがプログラムのアイドリング
ルーチン実行中でも、第１の周波数から第２の周波数へ
のクロック周波数切り替えを外部から制御できる手段を
有することを特徴とする請求項１記載のデータ処理装置
の低消費電力化方式。2. The data processing apparatus according to claim 1, further comprising means for externally controlling clock frequency switching from the first frequency to the second frequency even while the processor is executing the idling routine of the program. Low power consumption method. 【請求項３】 プロセッサがプログラムのアイドリング
ルーチンを抜け出たときにクロック周波数を第２の周波
数から第１の周波数へ戻す手段を有することを特徴とす
る請求項１又は２記載のデータ処理装置の低消費電力化
方式。3. The data processing apparatus according to claim 1, further comprising means for returning the clock frequency from the second frequency to the first frequency when the processor exits the idling routine of the program. Power consumption method.