JPH08240615A - 多重化電子試験プローブ - Google Patents

Abstract

(57)【要約】 【課題】本発明は、何百もの入力を数個の出力に多重化
し、高帯域幅と高信号保全性を維持するアナログ電子試
験プローブを提供し、比較的安価に製造される任意の共
通回路パッケージを受け入れるプローブ・ヘッドを可能
にする。 【解決手段】手動でテスト対象回路に接続可能であり、
複数のプローブ入力、及びプローブ出力を含むプローブ
・ヘッドを含む型式の、アナログ電子試験プローブであ
って、前記試験プローブが、前記プローブ入力の１つを
選択する選択手段を備え、前記プローブ・ヘッドが更
に、前記選択されたプローブ入力を前記プローブ出力に
電気的に接続するための、前記選択手段に応答する、多
重化手段からなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、試験対象
電子回路要素からオシロスコープや他の電子測定装置
へ、試験信号を送るための電子試験プローブに関し、よ
り詳細には、高帯域幅にわたる高い信号保全性を備える
試験信号を送るようなプローブに関する。

【０００２】

【従来の技術】電子試験プローブは通常、試験対象回路
からオシロスコープやその他の電気又は電子試験機器
へ、アナログ試験信号を送るために使用される。このよ
うな電子プローブは、試験対象回路のノード又はピン上
の電気信号を、歪ませることなく、すなわち高い信号保
全性をもって、試験機器へ送ることができなければなら
ない。さらに、試験対象回路に、如何なる電圧又は電流
をも印加してはならない。

【０００３】初期のプローブは、高インピーダンス入
力、及び試験機器の入力インピーダンスに匹敵する出力
インピーダンスとを備える、注意深く設計された受動回
路で構成されていた。このような受動プローブは、試験
対象回路から試験機器へ単に信号を送るだけのものだっ
た。

【０００４】現在の電子回路は、直流から数ギガヘルツ
までの周波数にわたり動作する。従って、種々の回路に
使用可能な試験プローブは、周波数の広帯域幅にわたっ
て、高い信号保全性をもたらすことのできるものでなけ
ればならない。従って、最新技術の試験プローブは、能
動プローブであり、すなわちトランジスタのようにプロ
ーブ電源により駆動される能動回路要素を有するプロー
ブである。このようなプローブは、容易に手動操作する
のに十分小型であるが、数千ドルもかかることもある高
性能機器である。

【０００５】アナログ信号を試験機器に送る試験プロー
ブの技術は、ディジタル試験装置技術とは区別すべきで
ある。ディジタル試験機器技術において、高い信号保全
性は、重要な目標ではない。というのは、ディジタル試
験機器は、単にディジタル信号の立ち上がり、又は立ち
下がりを検出するだけでよいからである。

【０００６】集積回路及びハイブリッド回路は共に、よ
り複雑及び小型になり、ますます小さなスペース内に密
集した、パッケージ・リードの数も膨大なものへと至
り、すなわちリードは、非常にピッチが詰まった極めて
高密度なものになっている。技術は、プラスティック・
クワッド・フラット・パック（ＰＱＦＰ）のような回路
パッケージとインターフェースするように設計された、
多数の装置を製造することにより、この要求に応じたも
のである。こうした装置は、回路パッケージ上の出力ピ
ンの密集アレイと、携帯プローブでより容易に手動で接
触することができる、より少ない密集出力アレイとの間
の相互接続をもたらす。

【０００７】他の解決策は、Ｈｅｗｌｅｔｔ Ｐａｃｋ
ａｒｄ社製のＨＰ５４３００Ａプローブ・マルチプレク
サのような、プローブ多重化ユニットである。この多重
化ユニットの背面には、複数のプローブを接続すること
ができ、出力に接続すべきプローブは、機械的なスイッ
チにより選択され得る。このユニットは、８個のプロー
ブを多重化でき、手動でプローブをリセットすることな
く、いくつかの回路ポイント間で前後の切り替えを可能
にする。このシステムは、プローブの多重性を必要とす
るので、依然として各プローブの機械的なセットアップ
を必要とし、比較的高価である。その上、このユニット
は、約２平方フィートの容積を要する３０ポンドの筐体
であり、多数の超小型電子回路の迅速なプローブには適
していない。

【０００８】前記の最新技術の電子プローブ・システム
にはすべて、多くの欠点がある。信号を手動で一度に１
つずつ測定するのは時間がかかる。さらに、相互接続方
法には、試験対象信号に重大な影響を与える可能性のあ
る、接地と信号経路の長さに不確実性を残す。さらにま
た、経路の長さが既知であっても、パッケージから、コ
ネクタ、プローブ入力ケーブル、プローブ、プローブ出
力ケーブルを経て、試験機器への長い信号経路の存在
が、それ自体で測定の不正確さを生じさせる可能性もあ
る。従って、最新技術の電子試験プローブ・システム
は、一般的な及び他の不正確さにおいて、結合誤差、オ
ーバーシュート誤差、立ち上がり誤差、タイミング誤差
にさらされる。

【０００９】

【発明が解決しようとする課題】本発明は、プローブ・
ヘッド内にマルチプレクサを有する、電子試験プローブ
を提供することにより、上記の問題を解決する。マルチ
プレクサは、プログラム可能であり、それによりユーザ
が、複数のプローブ出力の任意の１つに、多数のプロー
ブ入力の任意の１つを選択的に接続可能となる。好まし
い実施例においては、数百の入力の任意の２つを、２つ
の出力に接続することができる。マルチプレクサは、集
積回路（ＩＣ）チップ上に実装される。

【００１０】集積回路チップ上に実装されたプログラム
可能マルチプレクサの組み合わせによって、数百の入力
が、プローブ自体を手動操作することなく、プローブ出
力に交互に接続可能となり、このような操作に伴う誤差
に対する、全ての可能性を排除可能となる。集積回路上
の各接続に対して、信号と接地経路は、共に明確に規定
され短いものである。このため、信号経路の不確実性及
び長さによる不正確性はすべて排除される。

【００１１】集積回路チップは、任意のチップ数が、プ
ローブ・ヘッド内で互いにデイジー・チェイン状となり
得るように設計されているため、市販の別種のパッケー
ジを受け入れる様々なプローブ・ヘッドを、経済的に設
計及び製造することができる。本明細書において、「デ
イジー・チェイン」状とは、マルチプレクサやチップの
ような個々の構成部品の出力が、線の任意の点で、単一
の線に接続することができることを意味し、その線が、
次にこのような構成部品のすべての共通の出力を形成す
る。市販の各パッケージ用の別個の集積回路を設計し構
築することは、法外に高価となるであろう。本発明のチ
ップを用いると、ほんの数個のチップが、市販の回路パ
ッケージの大多数を受け入れることができる。

【００１２】本発明はまた、チップ内にプログラム可能
で選択可能な利得増幅器を備えている。従って、上記の
利点を依然として維持しながらも、入力及び各入力に対
する利得は共に選択可能である。

【００１３】本発明はさらに、チップ搭載の入力分圧器
を備えており、そのため上記の利点を全く損なうことな
く信号を減衰可能である。また、チップ搭載のスパーク
・ギャップ及びダイオード・クランプも備えられ、ＥＳ
Ｄ事象が、プローブ出力における高帯域幅、高信号保全
性を妨害しない。チップ搭載の回路は、ＥＳＤ装置を完
全に補償するため、ＥＳＤ装置自体もまた、プローブ出
力における高帯域幅、高信号保全性を妨害することはな
い。

【００１４】

【課題を解決するための手段】本発明は、片手で保持さ
れるように適合されたプローブ・ヘッドを含むタイプの
アナログ電子試験プローブを提供し、プローブ・ヘッド
は、試験対象回路に手動で接続可能であり、かつ複数の
プローブ入力と１つのプローブ出力とを含み、試験プロ
ーブは、プローブ入力の１つを選択する選択手段を含
み、プローブ・ヘッドはさらに、選択手段に応答して、
選択プローブ入力をプローブ出力に電気的に接続するた
めの多重化手段を含む。多重化手段が集積回路からな
り、選択手段がコンピュータを含むことが好ましい。多
重化手段が、それぞれ入力の１つに接続された複数の増
幅器と、選択入力と関連する増幅器を付勢する手段とを
含むことが好ましい。選択手段がさらに、選択入力から
出力に送る信号に対して、複数の可能な利得の１つを選
択する選択手段からなり、集積回路が、利得選択手段に
応答して、信号に選択利得を与える多数の利得手段から
なることが好ましい。試験プローブがさらに、チップ搭
載のスパーク・ギャップ、チップ搭載のダイオード・ク
ランプ、及びチップ搭載の入力分圧器ネットワークを含
み、チップの入力回路内のすべての電子構成部品が、ス
パーク・ギャップの絶縁破壊電圧にまでＥＳＤ電圧に耐
え得ることが好ましい。プローブが、複数の出力を含
み、選択手段が、どの入力をどの出力に接続すべきかを
選択する手段から成り、多重化手段が、各選択入力を対
応する１つ又は複数の選択出力に電気的に接続する手段
から成ることが好ましい。

【００１５】他の態様において、本発明は、複数のプロ
ーブ入力グループに分割された複数のプローブ入力と、
１つの出力と、複数のプローブ入力の１つを選択する選
択手段と、プローブ入力グループの１つにそれぞれ対応
する複数のマルチプレクサとを含むアナログ電子試験プ
ローブを提供し、各マルチプレクサが、複数のマルチプ
レクサ入力を含み、それぞれその対応するプローブ入力
グループ内の１つのプローブ入力に接続され、マルチプ
レクサのそれぞれが、マルチプレクサ出力を含み、選択
プローブ入力が、マルチプレクサに対応するプローブ入
力グループ内にある場合、各マルチプレクサが、選択プ
ローブ入力をその出力に電気的に接続する選択手段に応
答し、マルチプレクサ出力が、互いにデイジー・チェン
状にされ、プローブ出力に接続可能であることを特徴と
している。マルチプレクサ集積回路のそれぞれが、対応
プローブ入力グループ内の入力のいずれも選択されない
場合に、電気的には開回路とみなせる状態に、マルチプ
レクサ出力を配置する出力禁止手段を含むことが好まし
い。

【００１６】更なる態様において、本発明は、複数のプ
ローブ入力グループに分割された複数のプローブ入力
と、１つの出力と、複数のプローブ入力の１つを選択す
る選択手段と、プローブ入力グループの１つにそれぞれ
対応する複数の集積回路とを含むアナログ電子試験プロ
ーブを提供し、各集積回路が、複数の集積回路入力を含
み、それぞれその対応するプローブ入力グループ内のプ
ローブ入力に接続され、集積回路のそれぞれが、集積回
路出力を含み、選択プローブ入力が集積回路に対応する
プローブ入力グループ内にある場合、各集積回路が、選
択プローブ入力をその出力に電気的に接続する選択手段
に応答し、集積回路出力が、互いにデイジー・チェン状
にされ、プローブ出力に接続可能であることを特徴とし
ている。集積回路のそれぞれが、対応プローブ入力グル
ープ内の入力のいずれも選択されない場合に、電気的に
は開回路とみなせる状態に、集積回路出力を配置する出
力禁止手段を含むことが好ましい。

【００１７】更に他の態様において、本発明は、入出力
と、出力を電気的に開回路とみなせるようにせしめるた
めに、出力に接続された出力禁止手段とを含むアナログ
電子試験プローブを提供する。入力が、複数の入力の１
つであり、試験プローブがさらに、入力に接続され、１
つのマルチプレクサ出力を有するマルチプレクサを含
み、出力が、マルチプレクサ出力を含むか、又は代替と
して入力が複数の入力の１つであり、試験プローブがさ
らに、入力に接続され、１つの集積回路出力を有する集
積回路を含み、出力が、集積回路出力を含むことが好ま
しい。プローブがさらに、付勢手段が、出力出力禁止手
段を付勢する場合にのみ、出力が電気的に開回路とみな
せるように、出力禁止手段を付勢及び非勢するための付
勢手段を含むことが好ましい。

【００１８】尚も更なる態様において、本発明は、片手
に保持されるように適合されたプローブ・ヘッドを含む
タイプのアナログ電子試験プローブを提供し、プローブ
・ヘッドは、試験対象回路に手動で接続可能であり、１
つのプローブ入力及びプローブ出力を含み、試験プロー
ブは、それぞれ異なる利得を有する複数の利得回路と、
入力から出力に送る信号に対して、複数の可能な利得の
１つを選択する入力手段と、選択利得を表す信号を生成
する入力手段に応答するコンピュータと、選択利得をも
たらすために、入出力間の利得回路の１つを電気的に接
続する信号に応答する利得回路付勢手段とを含む。

【００１９】他の態様において、本発明は、片手に保持
されるように適合されたプローブ・ヘッドを含むタイプ
のアナログ電子試験プローブを提供し、プローブ・ヘッ
ドは、試験対象回路に手動で接続可能であり、複数のプ
ローブ入力と、１つのプローブ出力と、プローブ入力の
それぞれに関連した較正情報を格納するために、プロー
ブ・ヘッド内の記憶手段とを含んでいる。プローブが、
複数の出力を含み、プローブ出力の１つとプローブ入力
の１つとの組合せのそれぞれが、１つのプローブ・チャ
ネルを規定し、記憶手段が、プローブ・チャネルのそれ
ぞれと関連する較正情報を格納する手段を含むことが好
ましい。

【００２０】本発明は、何百もの入力を数個の出力に多
重化し、高帯域幅と高信号保全性を維持する、携帯電子
試験プローブを提供するだけでなく、また比較的安価に
製造すべきほとんど任意の共通回路パッケージとインタ
ーフェースする、プローブ・ヘッドを可能にする方法
で、この携帯電子試験プローブを提供する。さらに、本
発明は、初めて携帯アナログ・プローブとコンピュータ
間のインターフェースをもたらし、コンピュータ化と関
連した高速性と経済性への道を開いた。すなわち、一旦
プローブ・ヘッドを手動で試験対象回路に接続してしま
えば、回路内の任意のノードの試験操作は手操作を必要
としない。添付図面と関連して読んだ場合、以下の詳細
な説明から、本発明の多数の特徴、目的、及び利点が明
らかになるであろう。

【００２１】

【発明の実施の形態】図１は、本発明によるアナログ電
子試験プローブ・システム１００の好ましい実施例を示
している。本明細書において記載され、図に示される具
体的なシステムは例示的なものであることを理解された
い。すなわち、当業者が完全に理解し実施可能なよう
に、本発明の好ましい実施例を示すことを意図したもの
である。本明細書において記載され示された具体的な例
に、本発明を限定することを意図したものではない。

【００２２】本開示において、入力や出力のような２つ
の電気的要素に適用される場合の、「電気的に接続され
た」という用語は、電圧、電流、アナログ信号、ディジ
タル信号などの電気信号が、一方から他方の要素へ通過
することを意味する。これは、電気構成部品による物理
的接続と対照的なものである。例えば、入力及び出力
は、配線、増幅器、トランジスタ、抵抗、及び他の電気
的構成部品によって物理的に接続することができるが、
１つ以上の切換え又は増幅部品がＯＦＦ状態にあり得る
ので、何の信号も、入力から出力に送られることはな
い。この場合、入力及び出力は、「電気的に接続され
て」はいない。本開示において、「増幅器」とは、通常
は振幅を変えて、重大な歪みなく信号を通過させ、また
正の利得を有する増幅器のみではなく、１：１増幅器に
加え負の増幅器も含む電子回路を意味する。

【００２３】プローブ・システム１００は、１０１のよ
うな３つのＰＱＦＰプローブを含み、各ＰＱＦＰプロー
ブが、１０３のようなプローブ・ヘッドと、２本の同軸
ケーブル１１５を含んでいる。各プローブ・ヘッド１０
２、１０３、１０４は、特定数の入力１０５を含んでお
り、１４１５（図１４）のようなプローブ本体に機械的
に収容されているが、プローブ本体は、片手で容易に保
持され、特定のプラスチック・クワッド・フラット・パ
ック（ＰＱＦＰ）１４１０（図１４）に、容易に機械的
に結合されるように設計されている。プローブ入力１０
５は、特定のＰＱＦＰの入力に容易に電気的に結合され
るように設計されている。例えば、プローブ・ヘッド１
０２は、２４０ピンのＰＱＦＰと結合するように設計さ
れており、プローブ・ヘッド１０３は、２０８ピンのＰ
ＱＦＰ１４１４と結合するように設計されており、一方
プローブ・ヘッド１０４は、１６０ピンを有するＰＱＦ
Ｐに結合するように設計されている。本発明が、片手で
保持でき、手動で回路パッケージに接続できる、プロー
ブ本体１４１５内に収容されることを除いては、１０２
のようなプローブ・ヘッドの機構的設計、及びＰＱＦＰ
のピンへの入力１０５の接続方法は、本発明の一部では
なく、従って、本明細書において更には説明しない。

【００２４】例示のプローブ・システム１００はまた、
９個のプローブ先端部１０８と回路パッド１０９を備え
る、汎用単一ポイント・プローブ１０６を含んでいる。
各プローブ先端部１０８は、１００オーム同軸ケーブル
１１０を介して、パッド１０９に接続されている。汎用
プローブ１０６は、特定のプローブ・ヘッドが入手でき
ないプローブ回路に使用可能である。

【００２５】以下に詳細に記載されるように、１０３の
ようなプローブ・ヘッドとプローブ先端部１０８が、一
旦試験対象回路に接続されると、残りの試験操作は基本
的に手を必要とせず、すなわち、プローブ・ヘッドに接
続された任意のノードは、手動でプローブ・ヘッドをリ
セットすることなく試験することができる。

【００２６】プローブ・システム１００は、２つの出力
１２９と１３０を有している。同様に、プローブ・ヘッ
ド１０２ないし１０４、及びパッド１０９などのシステ
ム構成部品の多くも、プローブ・ヘッド１０３に対する
１１１と１１２、及びパッド１０９に対する１１３と１
１４のように、２つの出力を有している。各場合におい
て、一方の出力を「Ａ」出力、他方の出力を「Ｂ」出力
と呼ぶ。各プローブ・ヘッド１０２、１０３、１０４
は、その出力の一方又は両方に、その入力１０５のいず
れか１つを接続することができる。例えば、プローブ・
ヘッド１０３は、その出力１１１と１１２の一方又は両
方に、その２４０個の入力のいずれか１つを接続するこ
とができる。パッド１０９もまた、その出力１１３と１
１４の一方又は両方に、そのプローブ先端部１０８のい
ずれか１つを接続することができる。この機能は、本発
明の核心であり、以下で詳細に説明する。入力１０５又
はプローブ先端部１０８のうちの１つの選択入力から、
プローブ出力１２９と１３０のうちの１つの選択出力
に、信号を送ることのできる、システムを介する独立し
た経路の各々が、１つのチャンネルを規定する。プロー
ブ１００及びその構成要素の場合は一般に、チャンネル
の半数が「Ａ」出力１２９を通り、半数が「Ｂ」出力１
３０を通る。簡略な表記法として、以下の幾つかの例に
おいては、システムの「Ａ」出力側の電子回路又は構成
要素と呼び、或いは「Ａ」又は「Ｂ」チャンネル構成部
品としての構成部品と呼ぶ。すべての入力は、「Ａ」出
力１２９又は「Ｂ］出力のいずれかに接続することがで
きる。従って、各入力は、それに関連する「Ａ」チャン
ネル、及びそれに関連する「Ｂ」チャンネルとを有す
る。以下に述べるように、第２レベルのマルチプレクサ
１２７においては、多重利得出力段５０６及び５０８
（図５）を介して、３つの異なるチャンネルがある。こ
れらの異なる利得チャンネルが含まれる場合、各入力
は、それに関連する３つの「Ａ」チャンネルと、それに
関連する３つの「Ｂ」チャンネルを有する。

【００２７】プローブ・システム１００はまた、プロー
ブとインターフェースするように設計された、ロジック
・アナライザ１３３に適したプリント回路基板（ＰＣ
Ｂ）１２０を含んでおり、このロジック・アナライザ
は、当技術分野においては「メイン・フレーム」と呼ば
れることもある。ＰＣＢ１２０は、チャンネル選択プロ
グラマ回路１２１、較正制御回路１２２、オフセット制
御回路１２３、及びプローブ電源回路１２４を含んでお
り、これらの回路がマイクロプロセッサ１２５と、その
関連するメモリ１２６を共用している。例えば、チャン
ネル選択プログラマ１２１は、メモリ１２６とマイクロ
プロセッサ１２５を含み、そこでメモリ１２６に格納さ
れたチャンネル選択ソフトウェアが、マイクロプロセッ
サ１２５によって使用され、プローブ１００内のラッチ
をプログラムするために、プログラマ１２１にデータを
線１６０へ生じせしめる出力信号をもたらす。このラッ
チについては、以下に述べられる。マイクロプロセッサ
１２５及びメモリ１２６は、ＰＣＢ１２０上にないが、
メイン・フレーム１３３内にあり、従って点線で囲み示
されている。チャンネル選択プログラマ１２１は、マイ
クロプロセッサ１２５及びメモリ１２６と相互作用し
て、図６、７、１１、１２に示されるラッチから成るシ
フト・レジスタ６９０、１１９０に、一連のビットを出
力するようにプログラムされる、現場でプログラム可能
なゲート・アレイを含んでいることが好ましいが、詳細
は以下に述べられる。ＰＣＢ１２０上の様々な回路１２
１ないし１２６は、他の電気的要素及び相互接続を含ん
でいるが、当業者には以下の記述から明らかとなろう。

【００２８】ＰＣＢ１２０はまた、第２レベルのマルチ
プレクサ１２７を含んでいる。マルチプレクサ１２７
は、ＰＣＢ１２０上の集積回路（ＩＣ）ダイとして実装
され、その出力１２９と１３０の一方又は両方に、その
任意の８つの入力を接続することができる。さらに、プ
ローブ・システム１００は、第２レベルのマルチプレク
サ１２７、プローブ・ヘッド１０２−１０４、及びパッ
ド１０９をプログラムするためなどの、制御信号を入力
するための手段１４０を含む。好ましい実施例におい
て、手段１４０は、ダイアル１４１及びキーボード１４
２を含んでいるが、電気制御信号を生成するほとんどす
べての機構を使用することができる。好ましい実施例に
おいて、ダイアル１４１は、ロジック・アナライザ１３
３の前面に位置し、キーボードは、コンピュータ・ワー
クステーション・キーボードである。しかし、簡略化の
ために、それらは、共通の制御信号入力手段１４０上に
示されている。好ましい実施例において、チャンネル選
択プログラマ１２１と共に、幾つかのダイアル１４５
は、プローブ入力１０５、１０８の１つ、及びプローブ
出力１２９、１３０の１つを選択する選択手段１４３か
ら成っているが、チャンネル選択プログラマ１２１と共
に、１つのダイアル１４６は、前記選択入力から前記出
力へ通過する信号に対して、複数の可能な利得の１つを
選択する利得選択手段１４４から成る。

【００２９】プローブ・ヘッド１０２−１０４の出力１
１１、１１２、及びパッド１０９の出力は、標準の５０
オーム同軸ケーブル１１５を介して、第２レベルのマル
チプレクサ１２７に接続されている。第２レベルのマル
チプレクサ１２７の出力１２９、１３０は、５０オーム
・マイクロストリップ「同軸ケーブル」１４９を介し
て、オシロスコープ１５０のような試験機器に接続可能
である。制御ＰＣＢ１２０は、多心線ケーブル１６０を
介して、プローブ・ヘッド１０２−１０４、パッド１０
９、及び第２レベルのマルチプレクサ１２７に接続され
ている。多心線ケーブル１６０は、通常の電力線、デー
タ線とクロック線を含むシリアル・インターフェース、
及びその他の線を含んでいる。好ましい実施例におい
て、同軸ケーブル１１５及び配線１６０は、単一のケー
ブルに束ねられている。

【００３０】パッド１０９と第２レベルのマルチプレク
サ１２７はまた、その入力を１１８と１１９のような２
つのトリガー出力に多重化することができるが、図示さ
れる実施例において、これらは使用されない。

【００３１】本発明によるアナログ電子プローブは、図
１に示されたもの以外にも多くの形態をとることもあ
る。図示の具体的実施例は、１つのシステムにおいて、
本発明の実施上の数種の可能性を示すこと、すなわち全
体としてのプローブ・システム１００に加えて、プロー
ブ１０１、１０６、第２レベルのマルチプレクサ１２７
を示す際に、その有用性のために選定されたものであ
る。

【００３２】図２を参照すると、２０８ピンＰＱＦＰプ
ローブ１０１のセミブロック回路図が示されている。プ
ローブ１０１は、プローブ・ヘッド１０３及び同軸ケー
ブル１１５を含んでいる。プローブ・ヘッド１０３は、
メモリ２０１、４個のカスタム集積回路チップ２０２−
２０５から成る多重化手段２０７、２０８個のプローブ
入力１０５、２０９のような２０８個の入力抵抗、２１
０のような８個の出力抵抗、５０オーム・マイクロスト
リップ「同軸ケーブル」２１４と２１５、及びマイクロ
ストリップ終端抵抗２１２と２１３を含んでいる。入力
１０５は、それぞれＩＣ２０２−２０５に関連する、４
つのグループ２５３、２５４、２５５、及び２５６に分
割されている。

【００３３】メモリ２０１は、ケーブル束１６０内の配
線ケーブル２４０、好ましくはシリアル・インターフェ
ース接続を介して、較正制御回路１２２（図１）に接続
されている。集積回路チップ２０２は、ケーブル束１６
０内のケーブル２４２、また好ましくはシリアル・イン
ターフェース接続を介して、チャンネル選択プログラマ
１２１に接続されている。チップ２０２から２０５の各
々は、２４３のような回路接続を介して、次のチップに
直列に接続されている。以下に述べるように、線２４
２、及び２４３のような集積回路接続を介する、このデ
イジー・チェイン状接続は、ＩＣ内のラッチを介して連
続してデータを転送し、従ってラッチは、シフト・レジ
スタ１１９０（図１１及び図１２）を効果的に形成す
る。各プローブ入力１０５は、抵抗２０９を介して、Ｉ
Ｃ入力２３０の１つに接続する。ＩＣチップ２０２−２
０５の各々は、「Ａ」出力である２２７、２２８、２２
９、及び２３１をそれぞれ含んでおり、２３２のような
「Ｂ」出力を含んでいる。各「Ａ」出力は、抵抗２１１
を通じ、マイクロストリップ２１４を介して、プローブ
・ヘッド出力１１１に接続する。各「Ｂ」出力は、抵抗
２１０を通じ、マイクロストリップ２１５を介して、プ
ローブ・ヘッド出力１１２に接続する。各マイクロスト
リップ２１４、２１５は、それぞれ終端抵抗２１３、２
１２を介して接地に接続されている。本発明の開示にお
いて、接地は、２２０のような三角形で表示されている
ことに留意されたい。

【００３４】抵抗２０９はそれぞれ、プローブ・ヘッド
１０３のプリント回路基板に内蔵された１５０オーム抵
抗であることが好ましい。抵抗２１０、２１１、２１
２、及び２１３は、５０オームであることが好ましい。
ＩＣチップ２０２−２０５の各々は、プローブ・システ
ムの他の部分で使用される、「Ｘ」タイプのカスタムＩ
Ｃチップ、すなわちＩＣＸと区別するために、本明細書
においては「Ｙ」タイプのチップ、すなわちＩＣＹと呼
ばれるカスタム・チップである。両方のチップについて
は、以下で詳細に説明する。

【００３５】図３を参照すると、汎用プローブ１０６が
示されている。プローブ１０６は、メモリ３０１、９個
のプローブ先端部１０８、１００オーム同軸ケーブル１
１０、プローブ回路パッド１０９、及び２本の同軸ケー
ブル１１５を含んでいる。簡略化のため、１個のプロー
ブ先端部１０８と、その関連する同軸ケーブル１１０の
みが示されている。他の８個は、「２から９」と表示さ
れた括弧で示されている。各プローブ先端部１０８は、
入力信号線３０５と接地線３０６を含む入力１０５を含
んでいる。各プローブ先端部はまた、先端抵抗３１０、
反転位相整合抵抗３１１、トリマ抵抗３１２、補償コン
デンサ３１５、絶縁コンデンサ３１６、及びスパーク・
ギャップ３２０を含んでいる。回路パッド１０９は、抵
抗３３６、３３７、３３８、及び「Ｘ」タイプのカスタ
ム集積回路チップ３４０を含んでいる。

【００３６】入力３０５は、直列の抵抗３１０、３１
１、及び３１２を介して、同軸ケーブル１１０に接続さ
れている。コンデンサ３１５は、抵抗３１１と並列に接
続されている。コンデンサ３１６の片側は、抵抗３１１
と３１２の間のノード３５１に接続され、もう一方は、
接地に接続されている。スパーク・ギャップ３２０は、
抵抗３１０と３１１間のノード３５２と接地との間に配
置されている。メモリ３０１は、ケーブル３０２を介し
て、較正制御モジュール１２２に接続されている。ＩＣ
Ｘ３４０は、１８個の入力３４１を有しているが、９個
だけが使用される。ＩＣＸ３４０は、４個の出力１１
３、１１４、３４２、及び３４３を有し、先の２個はト
リガ出力、後の２個はアナログ信号出力である。同軸ケ
ーブル１１０は、プローブ先端部１０８とＩＣＸ３４０
のＩｎ１入力とを接続している。同様に、同軸ケーブル
は、他のプローブ先端部をＩＣＸ３４０の入力Ｉｎ２か
らＩｎ９に接続している。これらの入力はそれぞれ、終
端抵抗３３６を介して接地に接続されている。ＩＣ出力
３４２は、抵抗３３７を介して、同軸ケーブル１１５の
一方に接続されているが、ＩＣ出力３４３は、抵抗３４
３を介して、同軸ケーブル１１５の他方に接続されてい
る。線３４４は、ＩＣ内のシフト・レジスタ・ラッチに
向かう、プログラマ１２１からのデータ接続である。

【００３７】抵抗３１０、３１１、３１２、３３６、３
４２、及び３４３の定数は、それぞれ２００オーム、１
９．６キロオーム、１００オーム、１００オーム、５０
オーム、及び５０オームであることが好ましい。コンデ
ンサ３１５と３１６は、それぞれ２２０フェムトファラ
ド、２０ピコファラドである。スパーク・ギャップ３２
０の絶縁破壊電圧は、約３２０ボルトであることが好ま
しい。すべてのプローブ先端部構成部品は、スパーク・
ギャップ閾値電圧までの静電放電（ＥＳＤ）電圧に耐え
得る。

【００３８】図４は、第２レベルのマルチプレクサ１２
７のブロック回路図を示している。これには、ケーブル
４０２を介して、較正制御モジュール１２２（図１）に
接続される、較正データ・メモリ４０１が含まれてい
る。線４４４は、プログラマ１２１（図１）からＩＣＸ
チップ３４０内のラッチのシリアル・シフト・レジスタ
にデータを転送する、ケーブル１６０（図１）に束ねら
れたデータ線であるが、以下説明する。マルチプレクサ
１２７はまた、チップ・キャリア４２７上にある、抵抗
４３６、４３７、４３８及びＩＣＸ４４０を含んでい
る。ＩＣＸ４４０の最初の８個の入力４４１だけが使わ
れる。最初の８個の入力の各々は、ケーブル１１５の１
つに接続されている。各入力はまた、５０オームである
ことが望ましい終端抵抗４３６を介して接地に接続され
ている。チップＩＣＸ４４０は、本実施例には使用され
ない２個のトリガ出力４１３と４１４を有しており、４
３７のような５０オーム抵抗を介して、マイクロストリ
ップ「同軸ケーブル」１４９の１本にそれぞれ接続され
る、２つのアナログ出力４４２と４４３を有している。
マイクロストリップ１４９は、次にロジック・アナライ
ザ１３３のオシロスコープ入力に接続される。

【００３９】図５は、タイプ「Ｘ」の集積回路５４０の
ブロック回路図を示している。これは、２つのマルチプ
レクサ増幅器（ｍｕｘａｍｐｓ）、すなわち「Ａ」ｍｕ
ｘａｍｐ５０２と「Ｂ」ｍｕｘａｍｐ５０４、また４つ
の出力段、すなわち多重利得出力段「Ａ」５０６、トリ
ガ出力段「Ａ」５０７、多重利得出力段「Ｂ」５０８、
トリガ出力段「Ｂ」５０９とに分割することができる。
各出力段は、選択チャンネルを通過する信号に選択利得
を与えるために、利得選択手段１４４（図１）に応答す
る、多重利得手段である。ｍｕｘａｍｐ５０２は、５１
２のようなマルチプレクサ及びフィードバック増幅器回
路５１４を含むものと考えられるが、実際の回路におい
て、増幅器５１４のフィードバックは、マルチプレクサ
５１２の一部を通過するので、図６で分かるように、こ
の分割は完全には正確でない。フィードバック増幅器回
路５１４は、増幅器５１５と、増幅器の利得を決める電
圧分圧器を形成する１対の抵抗５１６と５１８を含んで
いる。

【００４０】４個の各出力段５０６−５０８は、それぞ
れその利得を決める異なった電圧分圧器を備えた、３個
のフィードバック増幅器５２４、５３４、及び５４４を
含むものと考えられる。フィードバック増幅器５２４
は、プログラム可能増幅器５２５と、抵抗５２６と５２
８から成る電圧分圧器とを含み、フィードバック増幅器
５３４は、プログラム可能増幅器５３５と、抵抗５３６
と５３８から成る電圧分圧器とを含み、フィードバック
増幅器５４４は、プログラム可能増幅器５４５と、抵抗
５４６と５４８から成る電圧分圧器とを含んでいる。さ
らに、多重利得出力段５０６及び５０８は、コンデンサ
５５２と５５４、及び抵抗５５３と５５５から成る多重
利得出力段５０６内の回路のような、ケーブル補償回路
を含んでいる。以下で明らかになるように、各増幅器５
２５、５３５、５４５は、線５７１と５７４を介して、
出力段５０６及び５０８に搬送されるシフト・レジスタ
信号を介して、プログラム機能をＯＮ／ＯＦＦできると
いる点において、プログラム可能である。出力段に接続
された長いケーブルが使用される適用例においては、ト
リガ出力段を使用しないので、ケーブル補償コンデンサ
及び抵抗を含まないということを除いては、トリガ出力
段５０７及び５０９は、多重利得出力段と同様である。
また、以下で明らかになるように、トリガ出力段は、シ
フト・レジスタ信号を使用するラッチを含まないが、そ
の代わり、それぞれ線５７４及び５７２を介して、それ
ぞれの出力段５０６及び５０８内のラッチからの信号を
利用する。

【００４１】ＩＣＸチップ５４０の１８個の入力５４１
は、チップ３４０の入力３４１、及びチップ４４０の入
力４４１に対応する。各入力は、マルチプレクサ「Ａ」
５１２の１８個の入力５２１、及びマルチプレクサ
「Ｂ」５１３の１８個の入力５３１の両方に接続されて
いる。「Ａ」マルチプレクサ５１２は、線５６４を介し
てシフト・レジスタに接続されているが、これは、プロ
グラマ１２１からデータ信号を与える、チップ３４０と
４４０の線３４４と４４４に、それぞれ対応している。
シフト・レジスタ・データ信号は、線５６５を介して、
マルチプレクサ５１２からマルチプレクサ５１３へ送ら
れ、次に線５７１及び５７３を介して、出力段５０８及
び５０６に送られる。以下に説明するように、５１２の
ような各マルチプレクサは、ケーブル５６４で受信した
信号に応じて、５１４のような対応するフィードバック
増幅器の正の入力に、その入力の１つを接続する。増幅
器５１４の出力は、抵抗５１６を介してその負の入力に
接続され、その負の入力はまた、抵抗５１８を介して接
地に接続されている。増幅器５１４の出力５２２は、増
幅器５２５、５３５、５４５の正の入力に印加される、
ＭＵＸＡＯＵＴ信号を与える。増幅器５２５、５３５、
５４５の各出力は、抵抗５２６、５３６、５４６を介し
て、それぞれ負の入力に接続されている。増幅器５２
５、５３５、５４５の負の入力はそれぞれ、抵抗５２
８、５３８、５４８を介して、それぞれ接地に接続され
ている。増幅器５２５の負の入力もまた、直列に接続さ
れたコンデンサ５５４と抵抗５５５を介して、接地に接
続され、そして直列に接続されたコンデンサ５５２と抵
抗５５３を介して、接地に接続されている。増幅器５２
５、５３５、５４５の出力は、ＩＣ５４０の「Ａ」出力
５４２に接続され、ＸＶＯＵＴＡ信号を与える。ｍｕｘ
ａｍｐ５０４及び多重利得出力段「Ｂ」５０８は、ｍｕ
ｘａｍｐ５０２及び多重利得出力段「Ｂ」５０６と同一
であり、同様に出力５４３上に信号ＸＶＯＵＴＢを与え
る。トリガ出力段「Ａ」は、増幅器５１４の出力に接続
され、ＴＲＩＧＡ出力信号を与えるが、トリガ出力段
「Ｂ」５０９は、ｍｕｘａｍｐ５０４の増幅器出力に接
続され、ＴＲＩＧＢ出力信号を与える。

【００４２】抵抗５１６、５１８、５２６、５２８、５
３６、５３８、５４６、５４８、５３５、５５５の定数
は、それぞれ１００オーム、８８オーム、１２５オー
ム、１０５オーム、１２５オーム、１０５オーム、９０
オーム、１．１キロオーム、４２０オーム、１．５キロ
オームであることが好ましい。コンデンサ５５２及び５
５４の定数は、それぞれ１ピコファラド及び６ピコファ
ラドであることが好ましい。これらの定数は、結果とし
て増幅器５１５に２．１の利得、増幅器５２５と５３５
に２．２の利得、増幅器５４５に１．１の利得をもたら
す。増幅器の利得は、例えば２ではなく２．１というよ
うに、システム１００に対する所望の最終利得よりもわ
ずかに大きく、システム内の他の部分でわずかな損失が
許されるようになっている。すなわち、利得係数２．１
を選択すると、結果としてシステム１００の最終利得
は、ほぼ２になる。

【００４３】マルチプレクサ増幅器５０２の詳細な回路
図は、図６に示されている。ｍｕｘａｍｐ５０２は、１
８個の入力５２１、トランジスタ６０４、６０６、６０
８、６１０、６１２、６１４、６２４、６２６、６２
８、ラッチＸＡ１からＸＡ１８、ダイオード６５３から
６５６、抵抗５１６、５１８、及び６６０から６６８、
コンデンサ６７０、及び出力５２２を含んでいる。この
回路内及び本開示における他の回路内のすべてのトラン
ジスタは、バイポーラＮＰＮトランジスタであることが
好ましい。トランジスタ６０８及び６２８は、９エミッ
タ・トランジスタである。ラッチＸＡ１及びＸＡ１８、
及び以下に述べる他のラッチは、本発明の実施例におい
ては、好適には約−３．０ボルトである「ｌｏｗ」すな
わち論理「０」状態、及び本発明の実施例においては、
約＋０．０ボルトである「ＨＩＧＨ」すなわち論理
「１」状態である、２つの状態のいずれかでラッチされ
る出力を有する任意の素子であってもよい。ラッチは、
回路内及びシフト・レジスタ６９０と１１９０（図１
１）内の相対的位置を示す、ＸＡ１及びＸＡ１８のよう
な名称で表記されている。「Ａ」又は「Ｂ」の前の始め
の１つ又は２つの文字は、ラッチが位置する回路を示し
ており、最初の文字が「Ｘ」である場合、ラッチはＩＣ
Ｘチップ内にあり、最初の文字が「Ｙ」である場合、ラ
ッチはＩＣＹチップ内にある。「Ａ」又は「Ｂ」の前に
他の文字が何もない場合は、ラッチはｍｕｘａｍｐ内に
ある。「Ａ」又は「Ｂ」の前に「Ｇ」がある場合は、ラ
ッチは多重利得出力回路内にあり、「Ｐ」がある場合、
ラッチはプログラム可能出力回路内にあることを意味す
る。文字「Ａ」又は「Ｂ」は、ラッチが「Ａ」チャンネ
ル又は「Ｂ」チャンネルにあることを示している。最後
の記号が、数字である場合、どのラッチが、始めの文字
によって与えられた回路位置において、同様の機能を有
する一連のラッチであるかを示している。最後の記号
が、１つ又は複数の文字である場合、「ＯＮ」（出力禁
止ＯＮ）、又は「ＯＦ」（出力禁止ＯＦＦ）、あるいは
「Ｌ」（レベル・シフト制御）のような特定の機能を有
する特定のラッチを示している。例えば、ラッチＹＡＬ
は、ＩＣＹチップの「Ａ」チャンネルｍｕｘａｍｐ内に
おける、レベル・シフト制御ラッチを示している。抵抗
６６０から６６８の定数がそれぞれ、１２５オーム、２
キロオーム、５００オーム、２．３キロオーム、１キロ
オーム、２００オーム、１．８キロオーム、２キロオー
ム、１２５キロオームであることが好ましい。コンデン
サ６７０の定数は、０．２ピコファラドであることが好
ましい。

【００４４】ｍｕｘａｍｐ５０２は、点線６８３の左側
の回路である１８：１マルチプレクサ５１２、ｍｕｘａ
ｍｐから外にマルチプレクサ５１２によって選択された
信号を駆動するフィードバック増幅器５１４、出力５２
２をバイアスする電流源回路６８８を含んでいる。図６
に示された実施例においては、増幅器５１４のフィード
バック回路は、マルチプレクサ５１２の一部であるトラ
ンジスタ６０８及び６２８を実際に通過している。マル
チプレクサ５１２は、６３０のように基本的に１８個の
増幅器であり、それぞれは、ＸＡ１のようなラッチ、６
０６のようなトランジスタ、６７４のような電流源から
成る、６３１のような付勢手段によって選択的に付勢さ
れる。各増幅器は、６８１と６８２のようなエミッタを
接続した、６０４と６０８のような、２つのトランジス
タを含んでいる。これらの接続エミッタを「エミッタ・
ペア」と呼ぶ。図示の実施例において、トランジスタ６
０８は、９−エミッタ・トランジスタであり、第１の９
個の増幅器に対する第２のトランジスタとして動作する
が、第２の９−エミッタ・トランジスタ６２８は、最後
の９個の増幅器に対する第２のトランジスタとして動作
する。差動増幅器回路、例えば入力Ｉｎ１とトランジス
タ６０８の第１エミッタ間に示された回路は、ｍｕｘａ
ｍｐ５０２内で１８回繰り返されるが、最初及び最後だ
け、すなわち入力Ｉｎ１及びＩｎ１８に対する増幅器回
路のみが示されている。以下の記述から明らかとなるよ
うに、これら増幅器回路の各々は、５０６のような多重
利得出力段内の３つの増幅器５２４、５３４、５３５に
加え、各プローブ出力１２９と１３０と共に、独立した
マルチプレクサ・チャンネルを規定する。

【００４５】Ｉｎ１入力は、トランジスタ６０４のベー
スに接続され、また陽極を接地に接続されたダイオード
６５３を介して、接地されている。この構成において、
ダイオード６５３は、入力Ｉｎ１に印加される負の過剰
電圧に対して保護する。ダイオード６５３は、入力の負
電圧が約−０．７ボルトに達するとオンし始める。正電
圧遊動に対する保護は、当技術分野では周知のように、
基本的にはダイオードである、トランジスタ６０４のコ
レクタ／ベース接合部によってもたらされる。トランジ
スタ６０４のコレクタは、接地に接続されている。

【００４６】本開示において、電圧源は、６７４のよう
に電圧を横に書き込まれた線で示されている。プローブ
電源１２４（図１）は、＋６．０ボルト、＋１．３５ボ
ルト、及び−３．０ボルトを供給する。各ＩＣチップも
また、−１．４４ボルトを生成するチップ搭載の回路を
有している。他の中間電圧は、電源１２４からの適切な
電圧を搬送する線と、中間電源が図示される回路の部分
との間の電圧を減衰させる、１つ以上のダイオードを配
置することによって、通常の方法で得られる。

【００４７】各チャンネルの独立したバイアス、すなわ
ち６８１のように、最初のトランジスタのコレクタを介
する、電源への各チャンネルの独立した接続は、隣接チ
ャンネルが、電源を介して「相互誘導」するのを防止す
る。従って、それによりチャンネルがＯＦＦになると、
絶縁がもたらされる。上記のように、トランジスタ６０
４のエミッタは、トランジスタ６０８の最初のエミッタ
に接続されている。この接続により規定されたノード６
８０は、トランジスタ６０６のコレクタに接続されてい
る。トランジスタ６０６のベースは、ラッチＸＡ１の出
力に接続されている。線５６４は、シフト・レジスタ・
データ信号をラッチＸＡ１に印加し、この信号は、線６
８６を介して次のラッチに送られる。当技術分野におい
て周知のように、ラッチを刻時するためにクロック信号
も印加される。ラッチＸＡ１はまた、マルチプレクサ内
の他のラッチとは別に、接地に対して基準化されて、ラ
ッチＸＡ１とトランジスタ６０６とから成る制御スイッ
チに対して、正確で、繰り返し可能なバイアスレバーが
生成される。トランジスタ６０６のエミッタは、抵抗６
６０を介して−３．０ボルト電源に接続されている。ラ
ッチＸＡ１がＨＩＧＨになると、トランジスタ６０６を
ＯＮにし、トランジスタ６０８の最初のエミッタを通
り、トランジスタ６０４と６０８から成る増幅器回路に
対して、電流源が供給されて、この増幅器が付勢され、
従って「Ａ」マルチプレクサ５１２のチャンネル１がＯ
Ｎになる。これにより、このチャンネルに関連する入力
を、プローブ１００の選択出力１２９又は１３０と電気
的に接続する。

【００４８】ノード６８０はまた、陰極が接地に接続さ
れたダイオード６５４を介して、接地に接続されてお
り、抵抗６６１を介して＋１．３５ボルト電源に接続さ
れている。接地に接続されたダイオード６５４と、抵抗
６６１を介する＋１．３５ボルト電源への接続との組合
せは、ノード６８０、及びノード６８０が接続するエミ
ッタ・ペア６８１と６８２を、チャンネル非接続時に制
御遮断電圧に強制し、さらにチャンネル間の結合を減少
させることに役立つ。制御遮断電圧は、約０．７５ボル
トであることが好ましく、これはラッチＸＡ１がＯＦＦ
の時、トランジスタ６０４及び６０８のベース／エミッ
タ接合を逆バイアスする。

【００４９】先に述べた方法で、トランジスタ６０８又
は６２８の対応するエミッタを介する、各マルチプレク
サ入力からの回路は、３つの利得回路５２４、５３５、
５４５の１つに加え、２つのプローブ出力１２９及び１
３０の１つと共に、マルチプレクサ入力と関連するプロ
ーブ入力１０５（図１）から、プローブの出力１２９又
は１３０へのプローブ回路経路を規定し、この経路を、
本明細書においてはチャンネルと呼ぶ。例えば、パッド
１０９（図１）のＩｎ６入力に接続されたプローブ先端
部１０８から、マルチプレクサ５１２のＩｎ６入力、ト
ランジスタ６０８の６番目のエミッタ、及び利得増幅器
５２４を介して、プローブの出力１２９に至る回路は、
プローブを通る独自の経路を規定し、この経路を、プロ
ーブ・ヘッド１０９の「Ａ１」セクションのチャンネル
６と呼ぶ。

【００５０】図６に戻ると、入力Ｉｎ１８とトランジス
タ６２８の最後のエミッタ間の回路は、ラッチＸＡ１８
が、ラッチのシフト・レジスタ内の異なる位置にあり、
従ってその機能が、その位置におけるビットにより決定
されるという点を除いては、Ｉｎ１とトランジスタ６０
６の最初のエミッタ間の回路と、構造的にも機能的にも
同一である。この後者の回路は、プローブ出力１２９と
共に、「Ａ」セクションに関連する１８番目のチャンネ
ルを規定する。同様に、他の入力Ｉｎ２からＩｎ１７
と、対応するエミッタとの間の他の回路の各々が、プロ
ーブ・チャンネルを規定する。

【００５１】トランジスタ６０８及び６２８のコレクタ
は、トランジスタ６１０のベース、抵抗６６３を介して
＋６．０ボルト電源、及び直列に接続された抵抗６６２
及びコンデンサ６７０を介して接地に接続されている。
トランジスタ６１０のコレクタは、＋２．０ボルト電源
に接続され、そのエミッタは、抵抗６６４を介して、ト
ランジスタ６１２のベース、及びｍｕｘａｍｐ出力５２
２に接続されている。トランジスタ６１２のコレクタ
は、＋１．３５電源に接続され、そのエミッタは、出力
５２２に接続されている。出力５２２はまた、抵抗５１
６を介してトランジスタ６０８及び６２８のベースに接
続されて、図５に関連して説明した、フィードバックを
もたらす。トランジスタ６０８及び６２８のベースはま
た、抵抗５７８を介して接地に、及び抵抗６６６を介し
てオフセット電圧入力６９２に接続されている。オフセ
ット電圧は、較正制御モジュール１２２（図１）から印
加され、較正目的のために、ｍｕｘａｍｐ５０２回路を
トリミングする手段を与える。

【００５２】出力５２２はまた、トランジスタ６１４の
コレクタに接続されている。トランジスタ６１４のベー
スは、−１．４４ボルト電源に接続され、そのエミッタ
は、抵抗６６５を介して−３．０ボルト電源に接続され
ている。この回路は、所望通りの動作を可能にする値
で、トランジスタ６１０及び６１２にバイアスを与え
る。

【００５３】多重利得出力段５０６の詳細な回路が、図
７に示されている。出力段５０６は、トランジスタ７１
０−７２３、ラッチＸＧＡ１−ＸＧＡ３、抵抗５２６、
５２８、５３６、５３８、５４６、５４８、５５３、５
５５、７４０−７４７、及びコンデンサ５５２と５５４
を含んでいる。抵抗７４０−７４７の定数はそれぞれ、
２０オーム、１３５オーム、２キロオーム、２キロオー
ム、２キロオーム、２．７キロオーム、２０オーム、１
００オームであることが望ましい。ほかの構成部品の定
数は、前記の通りである。

【００５４】トランジスタ７１０、７１１、７１２のベ
ースは、出力段入力５２２に接続されているが、そのコ
レクタは、＋１．３５ボルト電源に接続されている。ト
ランジスタ７１０のエミッタは、直列の抵抗７４０及び
７４６を介して、トランジスタ７１５のエミッタに接続
されている。抵抗間のノード７６０は、トランジスタ７
１６のコレクタに接続されている。トランジスタ７１１
のエミッタは、トランジスタ７１４のエミッタ、及びト
ランジスタ７１７のコレクタに接続されている。トラン
ジスタ７１２のエミッタは、トランジスタ７１３のエミ
ッタ、及びトランジスタ７１８のコレクタに接続されて
いる。トランジスタ７１３、７１４、７１５の各コレク
タは、抵抗７４５を介して＋６．０ボルト電源、及び出
力トランジスタ７２２のベースに接続されている。トラ
ンジスタ７１６−７１８のエミッタは、抵抗７４１を介
して−３．０ボルト電源に接続されている。ラッチＸＧ
Ａ１、ＸＧＡ２、ＸＧＡ３の出力は、それぞれトランジ
スタ７１６、７１７、７１８のベースに接続されてお
り、また線５７４を介して、対応するトリガ出力段内の
対応するトランジスタのベースにも接続されている。従
って、あるチャンネルが、多重利得出力段「Ａ」５０６
において選択されると常に、対応するチャンネルが、ト
リガ出力段「Ａ」５０７において選択され、多重利得出
力段「Ｂ」５０８、及びトリガ出力段「Ｂ」５０９に対
しても同様である。各ラッチは、シフト・レジスタ・デ
ータ線５７３に沿って直列に接続され、このデータ線５
７３は、最も身近ではＸＭＢ３ラッチから、最終的には
プログラマ１２１（図１）から到来し、ラッチＸＭＡ
１、ＸＭＡ２、ＸＭＡ３を通過した後、「Ｘ」チップ内
の温度バッファ回路（図示せず）のラッチに向かう。前
述のように、各ラッチはクロック入力も有し、独立に接
地されている。図６におけるラッチに関連する回路と同
様に、ＸＧＡ２／７１７などの各ラッチ／トランジスタ
は、トランジスタ７１１及び７１３から成るような、関
連する増幅器に対して電流源を与え、この電流源は、線
５２２上の信号入力が通過する増幅器５２５、５３５、
５４５（図５）のどれかを制御するラッチによって、Ｏ
Ｎ／ＯＦＦすることができる。

【００５５】３つの増幅器のエミッタ・ペア間の各ノー
ド７６０、７６１、７６２は、７４３のような抵抗を介
して、＋１．３５ボルト電源に接続され、エミッタが接
地に接続されている７２０のような、トランジスタのコ
レクタとベースに接続され、この構成において、７２０
のようなトランジスタは、ダイオードとして機能する。
この回路は、７１１、７１４のようなトランジスタのベ
ース／エミッタ接合が、ＸＧＡ２のような対応するラッ
チがＯＦＦの時、逆バイアスされることを確実にするの
で、これらのトランジスタはＯＦＦのままである。さら
に、この配置は、ＸＧＡ２のようなラッチがＯＦＦの
時、７２０のようなダイオードをＯＮにせしめて、ノー
ドを接地に接続し、それにより増幅器を介する、如何な
る信号の結合も防止される。

【００５６】トランジスタ７２２のコレクタは、＋１．
３５ボルト電源に接続され、そのエミッタは、出力５４
２に接続されている。トランジスタ７１３、７１４、７
１５の各ベースにそれぞれ接続された、ノード５４７、
５３７、５２７は、増幅器５４５、５３５、５２５（図
５）の負の入力にそれぞれ接続されたノードである。こ
れらのノードへの電圧分圧器抵抗５２６、５２８、５３
６、５３８、５４６、５４８の接続は、図５において示
され、この図に関して説明した。

【００５７】トランジスタ７２３のコレクタは、出力ノ
ード５４２に接続され、そのエミッタは、抵抗７４７を
介して−３．０ボルト電源に接続されている。このベー
スは、−１．４４ボルト電源に接続されている。この回
路は、出力トランジスタ７２２に対してバイアスを与え
る。

【００５８】上記から、多重利得出力段５０６が、出力
トランジスタ７２２を共用する、３つのプログラム可能
増幅器５２４、５２５、５２６から成ることが分かる。
例えば、プログラム可能増幅器５３５は、トランジスタ
７１１、７１４、７１７、ラッチＸＧＡ２、抵抗７４
１、７４３、ダイオード７２０、それと共に出力トラン
ジスタ７２２から成る。この増幅器５３５をフィードバ
ック増幅器５３４にするフィードバックは、抵抗５３６
及びノード５３７を介してもたらされ、増幅器５３４の
利得を決定する電圧分割は、抵抗５３６及び５３８によ
って与えられる。増幅器５３５は、ラッチＸＧＡ２を含
むシフト・レジスタに加えられたデータによりプログラ
ムされる。ラッチＸＧＡ２が論理「０」を保持する場
合、ラッチ及びプログラム可能増幅器５３５は、ＯＦＦ
となるようにプログラムされ、ラッチＸＧＡ２が論理
「１」を保持する場合、ラッチ及びプログラム可能増幅
器５３５は、ＯＮとなるようにプログラムされる。同様
に、ラッチＸＧＡ１が、増幅器７２５をＯＮ又はＯＦＦ
のいずれにするかを決定し、ラッチＸＧＡ３が、増幅器
７４５をＯＮ又はＯＦＦのいずれにするかを決定する。

【００５９】図８は、タイプ「Ｙ」集積回路チップ８０
２のブロック回路図である。これは、図２におけるＩＣ
２０２−２０５である。ＩＣＹ８０２は、「Ａ」チャン
ネルｍｕｘａｍｐ８０４、プログラム可能出力段８０
５、「Ｂ」チャンネルｍｕｘａｍｐ８０６、プログラム
可能出力段８０７を含んでいる。「Ａ」及び「Ｂ」チャ
ンネルは、そのラッチが接続される順序を除いては、同
一であり、このラッチと接続については以下で説明す
る。従って、「Ａ」チャンネルのみを詳細に記載する。
ｍｕｘａｍｐ「Ａ」８０４は、３つの１８：１ｍｕｘａ
ｍｐ８１０、８１１、８１２を含む５４：１ｍｕｘａｍ
ｐである。繰り返すと、これらの３つの各ｍｕｘａｍｐ
は、ラッチ接続の順序を除いては、同一であるので、ｍ
ｕｘａｍｐ８１０のみを詳細に説明する。ｍｕｘａｍｐ
８１０は、１８：１マルチプレクサ８２０、フィードバ
ック増幅器８２４、抵抗８５３と８５５及びコンデンサ
８５２と８５４から成るケーブル補償回路８５０として
考えられる。フィードバック増幅器８２４は、プログラ
ム可能増幅器８２５、抵抗８２６と８２８から成るフィ
ードバック及び電圧分圧器回路を含んでいる。フィード
バック増幅器８２４とケーブル補償構成部品の接続は、
図５におけるフィードバック増幅器５２４、及びその関
連するケーブル補償回路に関連して説明したのと同様で
ある。コンデンサ、及び抵抗８５２から８５４の定数
は、それぞれ１．１４ｐｆ、及び３５０オーム、６．７
ｐｆ、及び１．５キロオームである。さらに、この回路
において、抵抗８２６は６０オーム、抵抗８２８は１８
０オームであり、これは結果としてフィードバック増幅
器８２４の１．１の利得となる。

【００６０】ＩＣＹチップ８０２は、同一の２つの段、
「Ａ」段８９０及び「Ｂ」段８９１を含んでいる。チッ
プ８０２は、同じ識別子、すなわちＩｎ１、Ｉｎ２等に
よって識別される対応するプローブ入力１０５（図２）
にそれぞれ接続された、５４個の入力８４１を含む。簡
略化のために、９個の入力８４１のみを示す。対応する
プローブ入力１０５と同様に、入力８４１は、それぞれ
マルチプレクサ８２０、８２１、８２２の１つに接続さ
れる、３つのグループ８４２、８４３、８４４に分割さ
れている。各入力は、８６２のような１／１８入力分圧
器に接続されており、各分圧器は、「Ａ」ｍｕｘａｍｐ
８０４の１つの入力と、「Ｂ」ｍｕｘａｍｐ８０６の１
つの入力に接続されている。「Ａ」及び「Ｂ」多重段８
９０及び８９１の各々は、それぞれ出力８７０及び８７
５を有している。ｍｕｘａｍｐ８０４の出力８７１は、
プログラム可能出力段８０５の入力に接続され、プログ
ラム可能出力段の出力８７２は、ＩＣＹ出力信号ＹＶＯ
ＵＴＡをもたらす。同様に、出力段８０７の出力８７６
は、出力信号ＹＶＯＵＴＢをもたらす。データ信号は、
線８８０上の最初の１８：１マルチプレクサ８２０に供
給されるが、これが２０２のようにプローブ・ヘッド内
の最初のチップである場合、プログラマ１２１から送ら
れ、これがプローブ・ヘッド内の最初のＩＣＹチップで
はない場合、先行チップの最後のラッチから送られる。
データは、線８８１を介してマルチプレクサ８２０の最
後のラッチから、次のマルチプレクサ８２１の最初のラ
ッチに送られ、次に、マルチプレクサ８２１内のすべて
のラッチを通過した後、データは、線８８２を介して
「Ａ」チャンネル内の次のマルチプレクサに、次いで線
８８３上の「Ｂ」チャンネル内マルチプレクサに、そこ
から、線８８６を介して「Ｂ」チャンネル出力段８０７
に、次いで線８８７を介して「Ａ」チャンネル出力段へ
と送られる。マルチプレクサ増幅器８１０、８１１、８
１２の出力８７１、８７３、８７４は、互いにデイジー
・チェイン状であり、プログラム可能出力段８０５への
入力である共通出力８７０に接続されている。

【００６１】図９は、入力分圧器８６２の詳細な回路図
を示している。この分圧器の重要な特徴は、ＩＣＹチッ
プ８０２上にあるということであり、これにより、小さ
な領域において、多数の高インピーダンス・ネットワー
クを可能にしつつも、結合を低くする、ＩＣ形状寸法を
利用することができる。入力分圧器８６２は、入力８６
０、ＧｎｄＦ接地線９１２、ＧｎｄＳ接地線９１４、補
償コンデンサ９０２、抵抗９０４、９０６、９０８、９
１０、及びスパーク・ギャップ９２０を含んでいる。Ｇ
ｎｄＳ接地は、「センス」接地、すなわちＩＣが配置さ
れるボンディング・パッドの通常の接地であり、Ｇｎｄ
Ｆ接地は、パッドから高周波数電流を除くための特別な
電流リターン接地である。分圧器ネットワーク内の実際
の素子ではないが、分圧器が、所望通り機能するために
考慮しなけれはならない、他の容量は、図９において示
されている。これらには、チップが配置されるボンディ
ング・パッドの純出力容量である、パッド容量９３０、
入力分圧器８６２の出力８６３が接続されるｍｕｘａｍ
ｐの入力容量である、増幅器容量９４０、入力８６０と
ＧＮＤＦ接地９１２間の浮遊容量である、浮遊容量９５
１、及び入力８６０とＧｎｄＳ接地９１４間の浮遊容量
である、浮遊容量９５２が含まれる。最後の２つの容量
への線は、これらが、寄生容量であることを示すため点
線になっている。

【００６２】入力電圧分圧器ネットワークは、入力分圧
器８６２の入力８６０と出力８６３の間の直列の抵抗９
０４、９０６、９０８、加えて、出力８６３とＧｎｄＳ
接地９１４間に接続された抵抗９１０から成る。コンデ
ンサ９０２は、入力８６０とノード９０３間の抵抗９０
４と９０６に並列に接続されている。このコンデンサ
が、浮遊容量９５１、９５２、及び増幅器容量９４０を
補償する。スパーク・ギャップ９２０は、入力８６０と
ＧｎｄＦ接地９１２間に接続されている。パッド容量
は、入力８６０とＧｎｄＦ接地９１２の間で生じ、浮遊
容量９５１は、ノード９０１とＧｎｄＦ接地９１２の間
に示され、浮遊容量９５２は、ノード９０３とＧｎｄＳ
接地９１４の間に示される。増幅器容量は、出力８６３
とＧｎｄＳ接地の間に生じる。

【００６３】それぞれ、容量９０２が７０フェムトファ
ラドで、抵抗９０４、９０６、９０８、９１０が、７．
６キロオーム、３．８キロオーム、７．６キロオーム、
１．１キロオームであることが好ましい。スパーク・ギ
ャップ９２０の絶縁破壊電圧は、３２０ボルトであるこ
とが好ましい。入力分圧器８６２のすべての電子構成部
品は、スパーク・ギャップ絶縁破壊電圧にまで、及びそ
れをわずかに上回る電圧まで耐え得ることは、ＩＣＹの
重要な特徴である。好ましい実施例においては、パッド
容量９３０は、１２５フェムトファラド、浮遊容量９５
１は、２０フェムトファラド、浮遊容量９５２は、１０
フェムトファラド、及び増幅器容量９４０は、１２０フ
ェムトファラドである。

【００６４】入力分圧器回路８６２の総入力インピーダ
ンスは、４つの抵抗９０４、９０６、９０８及び９１０
の合計であり、２０．１キロオームになる。高入力イン
ピーダンスは、プローブ回路が、テスト対象回路と相互
作用するのを防止するので、アナログ・プローブにおい
て重要である。しかし、ある点において、入力分圧器抵
抗は、非常に高くなり、そのためプローブを通過する信
号が、良好な信号保全性に対してあまりにも低くなる。
さらに、非常に多くの入力が、小さい領域に存在する、
すなわち入力が非常に高密度になると、チャンネル間の
低い結合と共に、高入力インピーダンスをもたらすこと
は困難になる。百個より多い入力の各々に対する高入力
インピーダンスと、高信号保全性とを組み合わせること
が、本発明の重要な特徴である。

【００６５】図１０は、ｍｕｘａｍｐ回路におけるフィ
ードバック増幅器８２４（図１１）、及びプログラム可
能増幅器回路８０５（図１２）内の両方の部分を形成す
る、出力禁止回路１０００の詳細な回路図を示してい
る。この回路は、入力１００２、及び１００３に置かれ
る信号ＶＬＡＴＣＨＯＮ、及びＶＬＡＴＣＨＯＦＦにそ
れぞれ応答して、出力１００５上に電流ＩＯＦＦを、及
び出力１００６上に電圧ＶＯＦＦを供給する。出力禁止
回路１０００は、トランジスタ１０１０−１０１８、抵
抗１０２０、１０２９、ダイオード１０３０−１０３３
を含んでいる。トランジスタ１０１２は、２−エミッタ
・トランジスタである。入力１００３は、トランジスタ
１０１０及び１０１１のベースに接続されている。入力
１００２は、トランジスタ１０１２のベースに接続され
ている。トランジスタ１０１０及び１０１１のエミッタ
は、それぞれトランジスタ１０１２のエミッタの１つ
に、及び抵抗１０２０と１０２１を介して、−３．０ボ
ルト電源に接続されている。トランジスタ１０１２のコ
レクタは、接地に接続されている。トランジスタ１０１
０及び１０１１のコレクタは、抵抗１０２２を介して接
続されている。トランジスタ１０１０のコレクタもま
た、トランジスタ１０１３のエミッタに、及び抵抗１０
２３を介して接地に接続されているが、トランジスタ１
０１１のコレクタもまた、トランジスタ１０１４のエミ
ッタに接続されている。トランジスタ１０１３及び１０
１４のベースは、接地に接続されている。トランジスタ
１０１４のコレクタは、出力１００６に接続されてい
る。トランジスタ１０１３のコレクタは、トランジスタ
１０１７のエミッタに接続されている。トランジスタ１
０１７のベースは、抵抗１０２５を介して接地に、陰極
をコレクタに接続されたダイオード１０３３を介して、
そのコレクタに、陽極を電源に接続されたダイオード１
０３２を介して、＋１．３５ボルト電源に、及び抵抗１
０２７を介して、６．０ボルト電源に接続されている。
トランジスタ１０１７のコレクタはまた、出力１００５
に接続されている。トランジスタ１０１５のエミッタ
は、直列のダイオード１０３０と抵抗１０２４を介して
接地に接続され、ダイオードの陽極は、エミッタに接続
されている。トランジスタ１０１６のエミッタは、抵抗
１０２９を介して接地に、及び陰極が出力１００６に接
続された、ダイオード１０３１の陽極に接続されてい
る。トランジスタ１０１５及び１０１６のベースは、直
列の抵抗１０２６及び１０２８を介して、＋６．０ボル
ト電源に接続されている。抵抗１０２６と１０２８間の
ノード１０４０は、トランジスタ１０１８のベースに接
続されている。トランジスタ１０１８のエミッタは、＋
６．０ボルト電源に接続されている。トランジスタ１０
１８のエミッタは、トランジスタ１０１６のコレクタに
接続されている。抵抗１０２０−１０２９の定数がそれ
ぞれ、１．１キロオーム、５．０キロオーム、３２．５
キロオーム、３２．５キロオーム、２．０キロオーム、
９７．５キロオーム、４０．０キロオーム、６５キロオ
ーム、４０．０キロオーム、３２．５キロオームである
ことが好ましい。出力禁止回路は、出力１００６に約
０．１ボルトの電圧ＶＯＦＦを、及び出力１００５に約
０．５ミリアンペアの電流ＩＯＦＦを供給する。

【００６６】ｍｕｘａｍｐ８１０回路は、図１１におい
て示されている。この回路と図６に示すｍｕｘａｍｐ５
０２の回路との比較は、この２つの回路が、多くの態様
において同一であることを示し、従ってｍｕｘａｍｐ５
０２回路とは異なる、ｍｕｘａｍｐ８１０回路の部分に
ついてのみ、図１１を参照して説明する。図１１に示さ
れた抵抗、又は他の回路構成要素が、以下に、又は上記
の図８を参照して説明しない場合、その値及び機能は、
図６の対応する回路要素の記載において与えられた通り
である。

【００６７】回路８１０は、回路５０２と同様に、１８
個の増幅器１１３０を含んでいる。回路８１０は、ケー
ブル補償回路８５０、及びプログラム可能ＯＦＦ回路１
１１０を含んでいるという点で回路５０２と異なってい
るが、後者の回路は、図１１の左上部に点線で囲まれ
た、電流及び電圧制御回路１１１１に加えて、図１１の
左側にあるレベル・シフト回路１１１２を含んでいる。
回路８１０の全体を１ページに収めるため、また説明を
簡略化するために、回路１１１２は、図１２の１２８２
で示された、好ましい実施例における実際の回路の等価
回路である。

【００６８】プログラム可能ＯＦＦ回路１１１０は、ラ
ッチＹＡＯＮ、ＹＡＯＦ、ＹＡＬ、出力禁止回路１００
０、トランジスタ１１２０−１１２３、コンデンサ１１
２８、抵抗１１３０−１１３４、及びダイオード１１４
０を含んでいる。ラッチＹＡＯＮ、ＹＡＯＦ、及びＹＡ
Ｌは、最も直接的にはラッチＹＡ１８から、しかし最終
的にはプログラマ１２１から到来する、シリアル・デー
タ線１１５０に接続されている。ラッチＹＡＯＮ及びＹ
ＡＯＦは、ＶＬＡＴＣＨＯＮ及びＶＬＡＴＣＨＯＦＦ信
号を出力禁止回路１０００に供給する。図１０の説明に
おいて示したように、出力禁止回路１０００はまた、＋
１．３５ボルト電源、＋６．０ボルト電源、及び−３．
０ボルト電源にも接続され、出力１００５にＩＯＦＦ信
号、及び出力１００６にＶＯＦＦ信号を供給する。出力
１００６は、コンデンサ１１２８を介して接地に、及び
抵抗１１３０を介してノード１１７０に接続されてい
る。コンデンサ１１２８及び抵抗１１３０は、増幅器に
対して高周波数補償を与える。出力１００５は、トラン
ジスタ１１２０のベースに接続されている。トランジス
タ１１２０のベースは、抵抗１１３１を介して、＋６．
０ボルト電源に接続されている。トランジスタ１１２０
のコレクタは、ダイオード１１４０の陰極に接続され、
そのダイオードの陽極は、＋６．０ボルト電源に接続さ
れている。トランジスタ１１２０のエミッタは、９−エ
ミッタ・トランジスタ１１６０のコレクタに接続され
た、ノード１１７０に接続されている。ノード１１７０
はまた、トランジスタ１１２１のベースに接続されてい
るが、これは、そのＯＦＦ状態が回路１１１０によって
より密接に制御されることを除いては、図６におけるト
ランジスタ６１０と同様の機能を果たす。ラッチＹＡＬ
の出力は、トランジスタ１１２３のベースに印加される
が、これは、トランジスタ１１２３の機能が、ラッチＹ
ＡＬの状態に依存することを除いては、図６におけるト
ランジスタ６１４、及び抵抗６６５と同様の機能を、抵
抗１１３４と共に果たす。オフセット入力１１９２は、
抵抗１１３５を介して、フィードバック・ノード１１０
８に接続されている。コンデンサ１１２８の定数が０．
３ピコファラド、及び抵抗１１３０−１１３５の定数
が、５００オーム、１４キロオーム、２．０キロオー
ム、１キロオーム、２００オーム、７２０オームである
ことが好ましい。

【００６９】回路１１１０の機能は、ラッチＹＡ１、Ｙ
Ａ２、及び入力Ｉｎ１−Ｉｎ１８に関連する他のすべて
のラッチがＯＦＦの時、すなわち、マルチプレクサ８１
０の入力が選択されない時、トランジスタ１１２１及び
１１２２をＯＦＦ状態に保つことである。図２に示すよ
うな典型的な用途においては、２０２−２０５のような
複数のＩＣＹチップの、２１０のような出力は、２１５
のような簡単な５０オームマイクロストリップ上で、互
いにデイジー・チェイン状にされるので、ＯＦＦ状態の
チップ出力２１０は、ＯＮ状態の他のチップからの出力
に起因した、マイクロストリップ上の電圧に出会うこと
になる。図１１に戻り、入力８４１に関連するラッチＹ
Ａ１、ＹＡ２等がすべてＯＦＦ状態の場合、回路１１１
０を用いないと、ノード１１７０は、約＋２．５ボルト
上昇し、これが出力８７１に生じ得る何らかの電圧と組
み合わされて、トランジスタ１１２１及び１１２２をＯ
Ｎにする可能性がある。トランジスタ１１２０のベース
に印加されるＩＯＦＦ電流は、このトランジスタをＯＦ
Ｆ状態に保持して、増幅器を介して、出力８７１から及
び出力８７１へ、電流が流れないことを確実にしてい
る。トランジスタ１１２０がＯＦＦ状態になると、ノー
ド１１７０は浮動状態になる。出力禁止回路１０００に
よって生成される電圧ＶＯＦＦは、ノード１１７０を約
０．１ボルトに保持し、これは、ラッチＹＡＬがＯＮの
時、レベル・シフト回路１１１２により供給されるバイ
アスと共に、トランジスタ１１２１及び１１２２をＯＦ
Ｆ状態にし、出力８７１に生じ得る相応な電圧を保つ。
従って、ＩＯＦＦとＶＯＦＦの組合せは、結果として出
力に接続された如何なる回路に対しても、開回路とみな
せる出力８７１となる。以下で明らかとなるように、こ
の特徴により、多くのＩＣチップが、プローブ出力に対
してデイジー・チェイン状とすることが可能になり、プ
ローブ・ヘッドに配置できるチャンネル数が、ＩＣＸ及
びＩＣＹの２つのカスタムＩＣチップを利用するだけ
で、大いに増加される。

【００７０】プログラム可能出力段８０５と同時に、他
のプログラム可能出力段に対する回路の好ましい実施例
は、図１２に示されている。回路８０５は、入力８７
０、出力８７２、ラッチＹＰＡＯＮ、ＹＰＡＯＦ、ＹＰ
ＡＬ、トランジスタ１２１０−１２１９、抵抗１２２６
−１２３８、コンデンサ１２２０、及びダイオード１２
４０と１２４１を含んでいる。入力８７０は、トランジ
スタ１２１０のベースに接続されている。トランジスタ
１２１０のコレクタは、＋１．３５ボルト電源に接続さ
れているが、そのエミッタは、直列に接続された抵抗１
２２６及び１２２７を介して、トランジスタ１２１１の
エミッタに接続されている。トランジスタ１２１１のベ
ースは、出力８７２に接続されているが、そのエミッタ
は、図１１の回路におけるノード１１７０と同等であ
る、ノード１２７０に接続されている。抵抗１２２６と
１２２７間のノード１２６８は、トランジスタ１２１２
と１２１３のコレクタ、トランジスタ１２１２のベー
ス、及び抵抗１２２８を介して＋１．３５ボルト電源に
接続されている。トランジスタ１２１２のエミッタは、
接地に接続されている。トランジスタ１２１３のエミッ
タは、抵抗１２２９を介して−３．０ボルト電源に接続
されている。トランジスタ１２１３のベースは、ラッチ
ＹＰＡＯＮの出力に接続されている。

【００７１】回路８０５の左上部に点線で囲まれた、電
流及び電圧制御回路１２８１と、回路８０５の右下部に
点線で囲まれた、レベル・シフト回路１２８２とから成
る回路１２８０は、図１１におけるプログラム可能ＯＦ
Ｆ回路と同じ機能を果たす。回路１２８１は、図１１の
左上部に点線で囲まれた、回路１１１１と同一であるの
で、再度は説明しない。回路１２８２は、図１１におけ
る同等のレベル・シフト回路１１１２の実際の実施態様
を示している。トランジスタ１２１６のコレクタは、出
力８７２に接続され、そのエミッタは、抵抗１２３７を
介して−３．０ボルト電源に接続され、そのベースは、
抵抗１２３３を介して、トランジスタ１２１７のエミッ
タに接続されている。トランジスタ１２１７のコレクタ
は、接地に接続され、そのベースは、トランジスタ１２
１８のコレクタに接続され、抵抗１２３４を介して接地
に、及びダイオード１２４１の陰極に接続され、そのダ
イオードの陽極は、トランジスタ１２１８のベースに、
及び抵抗１２３５を介してトランジスタ１２１９のエミ
ッタに接続されている。トランジスタ１２１９のエミッ
タは、抵抗１２３６を介して接地に接続され、そのコレ
クタは、接地に接続されている。トランジスタ１２１９
のベースは、抵抗１２３８を介してラッチＹＰＡＬの出
力に接続されている。抵抗１２２６−１２３８の定数は
それぞれ、２０オーム、２０オーム、１．８９キロオー
ム、１２５オーム、５００オーム、１４キロオーム、
２．０５キロオーム、２５０オーム、１４キロオーム、
７キロオーム、１４キロオーム、２５０オーム、７キロ
オームであることが好ましい。コンデンサ１２２０の定
数は、０．２ピコファラドであることが好ましい。

【００７２】図６及び図１１のｍｕｘａｍｐ回路５０２
及び８１０、及び図７の多重利得出力段５０６と同様
に、プログラム可能出力段回路８０５は、基本的にエミ
ッタ・ペア、すなわち２つのトランジスタ１２１０と１
２１１のエミッタを、別のトランジスタ１２１５の手段
により与えられる、フィードバックと結合することによ
り形成される、フィードバック増幅器である。以前の図
における少し複雑な増幅器と同様に、増幅器８０５は、
エミッタ・ペア間のノード１２６８に接続された、電流
源をＯＮ又はＯＦＦにすることにより、ＯＮ／ＯＦＦに
することができる。そして、以前の回路のように、電流
源は、ラッチＹＰＡＯＮの出力により制御されている。
しかし、以前の回路とは異なり、回路８０５は、複数の
様々なラッチによって制御される、様々な電流源により
付勢可能な、複数の様々なエミッタ・ペア増幅器を含ん
でいない。その代わり、ＯＦＦ／ＯＮいずれかにできる
エミッタ・ペア増幅器が１つだけある。さらに、回路８
１０（図１１）のすべてのエミッタ・ペア増幅器がＯＦ
Ｆの場合の状態と同様に、回路８０５のエミッタ・ペア
増幅器がＯＦＦの場合、追加回路１２８０は、出力を高
インピーダンスに、外部回路に対して開回路のように見
える、電流がない状態に保つ。従って、出力段８０５
は、ＯＮ又はＯＦＦのいずれかにプログラム可能であ
り、ＯＦＦの場合は開回路とみなせる。

【００７３】図１を参照して、プローブ１００は、次の
ようにプログラムされる。プローブ・ヘッド１０２が、
プログラムされるところであると想定すると、出力１２
９及び出力１３０に接続すべき１つ又は複数の入力１０
５は、ダイアル１４５を回す、又はキーボード１４２で
情報を入力することによって選択される。入力手段１４
０は、チャンネル選択プログラマ１２１に電気信号を送
ることによって、応答するが、これは、マイクロプロセ
ッサ１２５とメモリ１２６を利用して、ケーブル１６０
にシリアル・データを出力し、プローブ・ヘッド１０２
における、回路８１０（図１１）内ＹＡ１、ＹＡ２から
ＹＡＬ、及び回路８０５内のＹＰＡＯＮ、ＹＰＡＯＦ、
ＹＰＡＬのようなすべてのラッチを介して、一連のデー
タ・ビットをシフトする。上記のように、ラッチは、全
体として、基本的にシフト・レジスタ１１９０を形成
し、また通常のシフト・レジスタのように、データは、
各クロック・パルスで、１つのラッチから次のラッチに
シフトする。データは、各プローブ・ヘッド内で、最初
のＩＣＹチップから最後まで進み、各ＩＣＹチップ内
で、第１の「Ａ」チャンネルｍｕｘａｍｐ８１０（図
８）内のラッチ１から１８まで進み、その後第１の
「Ａ」ｍｕｘａｍｐ内の３つの出力禁止ラッチＹＡＯ
Ｎ、ＹＡＯＦ、ＹＡＬに、第１の「Ｂ」チャンネルｍｕ
ｘａｍｐ８１３内の３つの出力禁止ラッチＹＡＯＮ、Ｙ
ＡＯＦ、ＹＡＬに、「Ｂ」チャンネルｍｕｘａｍｐ８１
３内のラッチ１から１８に、次いで第２の「Ａ」チャン
ネルｍｕｘａｍｐ８１１内のラッチ１から１８に進み、
その後ｍｕｘａｍｐ８１１内の３つの出力禁止ラッチ
に、第２の「Ｂ」チャンネルｍｕｘａｍｐ８１４内の３
つの出力禁止ラッチに、ｍｕｘａｍｐ８１４内のラッチ
１から１８に、第３の「Ａ」チャンネルｍｕｘａｍｐ８
１２内のラッチ１から８に、ｍｕｘａｍｐ８１２内の出
力禁止ラッチに、第３の「Ｂ」チャンネルｍｕｘａｍｐ
８１５内の出力禁止ラッチに、ｍｕｘａｍｐ８１５内の
ラッチ１から１８に、次いで「Ｂ」チャンネル・プログ
ラム可能出力段８０７内のラッチＹＰＡＯＮ、ＹＰＡＯ
Ｆ、ＹＰＡＬに、「Ａ」チャンネル・プログラム可能出
力段内のラッチＹＰＡＯＮ、ＹＰＡＯＦ、ＹＰＡＬに、
そして最後に、チップ内の温度感知バッファ（図示せ
ず）を付勢するラッチへと進む。

【００７４】例えば、プローブ・ヘッド１０２内の入力
７が、プローブ・ヘッド１０２の「Ａ」出力に接続され
るように、及びプローブ・ヘッド１０２内の入力２３９
が、「Ｂ」出力に接続されるように選択されたと仮定す
る。プローブ・ヘッド１０２内には２４０個の入力があ
り、次いで５個のＩＣＹチップとなるが、５番目のＩＣ
Ｙチップ内の５４個の入力のうちで、最初の２４個だけ
が使用される。プローブ・ヘッド内の最初のＩＣＹチッ
プの「Ａ」チャンネルにおいて、第１のマルチプレクサ
増幅器８１０（図１１）の８番目の入力に関連するラッ
チ、及び５番目のＩＣＹチップ内の「Ｂ」チャンネル
（図８）において、２番目のｍｕｘａｍｐ８１４の５番
目の入力に関連するラッチが、論理「１」を保持し、プ
ローブ・ヘッド内のすべての他の入力ラッチＹＡ１、Ｙ
Ａ２等が、論理「０」を保持するまで、プログラマ１２
１は、ラッチを介して、データをシフトする。さらに、
最初のＩＣＹチップ内の最初の「Ａ」チャンネルｍｕｘ
ａｍｐ８１０のラッチＹＡＯＮ、及びプローブ・ヘッド
１０２内の５番目のＩＣＹチップの第２の「Ｂ」チャン
ネルｍｕｘａｍｐ８１４内のラッチＹＡＯＮは、論理
「１」を保持し、プローブ・ヘッド１０２内の他のすべ
てのｍｕｘａｍｐ内の他のラッチＹＡＯＮが、論理
「０」を保持し、最初のＩＣＹチップ内の「Ａ」チャン
ネル内の最初のｍｕｘａｍｐ８１０のラッチＹＡＯＦと
ＹＡＬ、及び５番目のＩＣＹチップの「Ｂ」チャンネル
内の第２のｍｕｘａｍｐ８１４内の同じラッチは、論理
「０」を保持し、プローブ・ヘッドの他のすべてのＩＣ
Ｙチップ内の他のすべてのｍｕｘａｍｐ内の他のラッチ
ＹＡＯＦとＹＡＬは、論理「１」を保持する。さらに、
プローブ・ヘッドの最初のＩＣＹチップの「Ａ」チャン
ネル内の出力段回路８０５（図８）内、及び５番目のＩ
ＣＹチップの「Ｂ」チャンネル内のプログラム可能出力
段８０７内おいて、ラッチＹＰＡＯＮ（図１２）は論理
「１」を保持し、ラッチＹＰＡＯＦ及びＹＰＡＬは論理
「０」を保持し、５個のＩＣＹチップの他のすべてのプ
ログラム可能出力段において、ラッチＹＰＡＯＮが論理
「０」を保持し、ラッチＹＰＡＯＦ及びＹＰＡＬが論理
「１」を保持する。プローブ・ヘッド１０２において何
の入力も選択されないと、ＹＡ１、ＹＡ２等のすべての
ラッチが論理「０」を保持し、ラッチＹＡＯＮとＹＰＡ
ＯＮが論理「０」を保持し、ラッチＹＡＯＦ、ＹＡＬ、
ＹＰＡＯＦ、ＹＰＡＬが論理「１」を保持するまで、デ
ータが、シフト・レジスタを介してシフトされる。以上
によって、プローブ・ヘッド１０２の出力１１５が、高
インピーダンスになり、開回路とみなせる、電流がない
状態になる。

【００７５】各プローブ・ヘッド１０２−１０４、及び
パッド１０９は、専有のシフト・レジスタを有してお
り、従って、各プローブ・ヘッド及びパッドは、他のプ
ローブ・ヘッドから独立してプログラムすることができ
る。各プローブ・ヘッド及びパッドに対し、どの入力を
どの出力に接続するかについての選択は、入力手段１４
０で行われ、チャンネル選択プログラマ１２１は、ビッ
ト・ストリングを、ＩＣＸチップを含むパッドの場合、
シフト・レジスタ６９０に出力し、ＩＣＹチップを使用
するプローブ・ヘッドの場合、１１９０に出力し、この
ビット・ストリングは、１つ又は複数の選択入力を１つ
又は複数の選択出力と接続するよう適切に、ラッチを付
勢又は非勢して、８１０などのｍｕｘａｍｐの８７１と
いった出力、８０２などのＩＣＹチップの８７２といっ
た出力、及び１０３などのプローブ・ヘッドの１１１と
いった出力はそのままにされ、これら出力は、入力が選
択されていないので、高インピーダンスであり、外部回
路に対して開回路とみなせる、電流がない状態である。

【００７６】パッド１０９の場合、利得もまた選択され
る。パッド１０９内のＩＣＸチップ３４０をプログラム
する場合、シフト・レジスタ６９０内のラッチの順序
は、次の通りである。「Ａ」チャンネルｍｕｘａｍｐ５
０２内のラッチ１−１８、すなわち図６のラッチＸＡ１
からＸＡ１８、次に、「Ｂ」チャンネルｍｕｘａｍｐ内
のラッチ１−１８、次は、「Ｂ」チャンネル多重利得出
力段５０８内の３つのラッチ、次は、「Ａ」チャンネル
多重利得出力段５０６内のラッチＸＧＡ１、ＸＧＡ２、
ＸＧＡ３（図７）、そして、温度バッファ・ラッチ（図
示せず）である。

【００７７】すべてのプローブ・ヘッド１０２−１０
４、及びパッド１０９、又は少なくとも再プログラムを
要するものをプログラムした後、第２レベルのマルチプ
レクサ１２７がプログラムされる。再び、接続すべき１
つ又は複数の入力が選択され、各選択入力が接続すべ
き、１つ又は複数の出力も選択される。この場合、好ま
しい実施例において、１．１、２．２、又はケーブルを
伴う２．２である、３つの使用可能な利得の１つも、利
得選択手段１４６を使用して選択される。プログラマ１
２１は再び、ストリングを上記のＩＣＸチップ４４０に
与えられた順序でラッチ６９０を通過させて、第２レベ
ルのマルチプレクサ１２７内のＩＣＸチップ４４０にバ
イト・ストリングを出力し、このバイトが、ラッチを付
勢又は非勢して、各出力に対して選択された利得と共
に、１つ又は複数の選択入力を１つ又は複数の選択出力
に電気的に接続する。

【００７８】この時点で、プローブ１００は、次のいず
れかの形で電気的に接続している。入力１０５（図１）
の１つ、又はプローブ先端部１０８を、出力１２９又は
１３０の１つに、入力１０５の１つ、又はプローブ先端
部１０８を、出力１２９及び１３０の両方に、一方の入
力１０５、又はプローブ先端部１０８を、一方の出力１
２９又は１３０に、そして他方の入力１０５、又はプロ
ーブ先端部１０８を、他方の出力に接続する。広帯域幅
にわたり、高信号保全性を有して、選択入力から選択出
力に信号を送ること以上に重要なことはない。このこと
が、どのようにに生じるかをより良く理解するために、
図１、図２及び図８を参照する。入力５５（図２）が、
出力１２９（図１）にまで電気的に接続され、プローブ
・ヘッド１０３内の他の入力は選択されないものと想定
する。そうすると、プローブ・ヘッド１０３の第２のＩ
ＣＹチップ内の第１のｍｕｘａｍｐの３番目の入力は、
チップ出力８７２に信号を通し、他のすべてのｍｕｘａ
ｍｐは、高インピーダンスになり、出力増幅器８０５及
び８０７に対して開回路とみなせる、電流がない状態と
なる。従って、信号は、他のｍｕｘａｍｐの入力上の信
号の干渉を受けずに、チップ２０３の「Ａ」出力を通過
し、チップ２０３の出力「Ｂ」は、マイクロストリップ
１１２（図２）に対して、高インピーダンスで、電流の
ない開回路とみなせる。さらに、他のチップ２０２−２
０５からの他のすべての出力は、高インピーダンスで、
電流のない開回路の状態にあるので、入力５６からの信
号は、他の入力に存在する可能性もある如何なる信号の
干渉も受けずに、出力１１１上のチップから送り出され
る。さらに、出力１１２は、外部回路にとって、高イン
ピーダンス、電流のない開回路とみなせる。このように
して、あるレベルにｍｕｘａｍｐ、別のレベルにチッ
プ、そして第３のレベルにプローブ・ヘッドという、簡
単なデイジー・チェイン状接続が、効果的に使用され、
広帯域幅にわたり、高信号保全性を有して、任意の多数
のプローブ入力が、２つのプローブ出力の１つ又は両方
に電気的に接続される。

【００７９】広帯域幅、及び高信号保全性に寄与する、
本発明の他の特徴は、各チャンネルが、ユーザが望めば
何時でも、独立に、且つ自動的に較正可能であることで
ある。図１３を参照すると、較正システムが示されてい
る。これは、高精度の周知の信号源１３１０、及び較正
器１３１２を含んでいる。信号源１３１０からの信号
が、プローブ・ヘッド１０３の入力に印加され、較正器
１３１２に送られる。それぞれ較正は独立して行われる
ので、簡略化のために、１つのプローブ・ヘッド１０３
のみが示されているが、プローブ・システム１００の残
りも含まれていることを理解されたい。信号は、線１３
１４を介して、プローブ・ヘッド１００から較正器１３
１２に送られる。選択手段１４３、利得選択手段１４
４、及びチャンネル選択プログラマ１２１（図１）を含
む、プローブ・チャンネル選択手段１４７は、プローブ
・ヘッド１０３内のチャンネルを選択し、どのチャンネ
ルが選択されたかを較正器１３１２に知らせる。「プロ
ーブ・チャンネル」によっては、３つの利得選択チャン
ネル部分の１つを含む、選択入力１０５から出力１２９
及び１３０の選択された１つへの全チャンネルを意味す
る、ということを理解されたい。

【００８０】較正の方法は、図１５のフローチャートに
示されている。ステップ１５１０において、較正システ
ムは、セットアップ、ウォームアップ、そして較正さ
れ、信号源１３１０からの信号は、プローブ１００に印
加され、そして全体としてのプローブの初期総合較正が
行われる。次にステップ１５１４において、プローブ、
及びプローブヘッド識別情報（プローブＩＤ）が、まだ
格納されていなければ、メモリ２０１に格納される。こ
のＩＤには、プローブ、及びプローブ・ヘッド・シリア
ル番号、特定のプローブ及、びプローブ・ヘッド用のメ
イン・フレーム１３３のセット・アップに関する情報、
及びプローブに関する一般的な較正情報が含まれてい
る。プローブ・ヘッド１０３内の第１のチャンネルが選
択され、既知信号は、チャンネル及びキャリブレータ１
３１２に印加される。キャリブレータ１３１２は、信号
源１３１０から受信した信号と、プローブ１００から受
信した信号とを比較し、プローブ１００からの信号を、
信号源１３１０からの信号に修正する較正係数を算出
し、較正係数と共に、チャンネル識別子をプローブ・ヘ
ッド１０３内のメモリ２０１に格納する。これは、その
後、プローブ・ヘッド１０３内のすべてのチャンネルが
較正されるまで、次のチャンネルに対して繰り返され
る。次いで、プロセスは、自身のメモリを有するように
なる、次のプローブ・ヘッドで最初からやり直す。較正
の終わりには、各プローブ・ヘッド、パッド回路、及び
第２レベルのマルチプレクサ回路は、プローブ・ヘッ
ド、又はパッド回路、及び一部分であるプローブを識別
し、製造工程時に生じるごくわずかな変動さえも調整す
るために、出力の正確な修正を可能にする情報を、メモ
リに格納していることになる。

【００８１】図１６を参照すると、プローブ・ヘッド、
又はパッド回路メモリに格納された情報を使用するプロ
セスが示されている。ステップ１６１０において、プロ
ーブがその一部であるメイン・フレーム１３３の電源が
投入され、続いてプローブの電源が入る。１０３のよう
なプローブ・ヘッドは、図１４に示すように、ＰＱＦＰ
１４１４に接続することができ、あるいは１つ以上のプ
ローブ先端部１０８は、電源投入の前後いずれでも、テ
ストすべき回路ノードに接続することができる。初期化
ルーチンの一部として、較正制御回路１２２は、マイク
ロプロセッサ１２５、及びメモリ１２６内のソフトウェ
アを使用して、ステップ１６１４においてプローブを読
み取り、ステップ１６１８において、その情報を使用し
て、特定のプローブ、及び特定のプローブ・ヘッドを備
える回路を調べるためのメインフレームを適切にセット
アップするために、メインフレーム内の回路を調整し、
全体としてのプローブに対する初期較正調整を行う。ス
テップ１６２２において、使用すべき１つ又は複数のチ
ャンネルは、選択手段１４３（図１）を使用して選択さ
れる。その後、ステップ１６２６において、較正制御回
路１２２は、再びマイクロプロセッサ１２５とメモリ１
２６と関連して、特定の選択チャンネルに対して、２０
１のようなメモリ内の較正情報を読み取る。ステップ１
６３０において、この情報は、較正制御回路１２２によ
って使用されて、１１９２のようなオフセット入力に適
切な電圧を印加し、プローブ出力を修正し、１つ又は複
数の選択チャンネルに対して、プローブ１００の出力を
修正する必要に応じて、メイン・フレーム１３３内の回
路を調整する。プローブは、ここで使用準備が整う。新
たなチャンネルが選択される毎に、そのチャンネルに対
応するプローブ・オフセットは自動的に設定され、メイ
ン・フレーム回路１３３は、ステップ１６２２ないし１
６３４を介して自動的に調整され、選択チャンネルの使
用のために、プローブ１００及びメイン・フレーム１３
３が準備される。

【００８２】広帯域幅、及び高信号保全性を創出するの
に役立つ本発明の他の態様は、チップ搭載の静電放電
（ＥＳＤ）保護である。この特徴には、スパーク・ギャ
ップの絶縁破壊電圧までＥＳＤ事象に耐え得る電子部品
のみを含む、９２０のようなチップ上スパーク・ギャッ
プ、８６２のような入力回路、及びダイオード６５３と
６５５を介するようなチップ搭載のダイオード・クラン
プが含まれている。こうした技法の組合せは、結果とし
てＥＳＤ保護の経路、容量、及び他のパラメータが回路
内で明確に規定され、補償されて、広帯域幅、及び高信
号保全性を維持するＥＳＤロバスト・プローブ・システ
ム１００となる。この優れたＥＳＤ保護機能はまた、た
とえＥＳＤ事象にさらされたとしても、現場での回路
は、その広帯域幅、及び高信号保全性を保つことを意味
している。

【００８３】以上、高い信号保全性、及び帯域幅を備え
た、プログラム可能チャンネル選択をもたらし、他にも
多くの利点を有する、斬新なマルチチャンネル・アナロ
グ信号テスト・プローブを説明した。ここに本発明は完
全に開示され、当業者には、本発明の概念を逸脱するこ
となく、記載の特定の実施例の様々な使用、及び変更を
なすことが可能となることは明白である。例えば、キー
ボードやダイアルを使用して、何百というチャンネルの
任意の１つが選択でき、同時にこのようなプローブに必
要な、高帯域幅、及び高信号保全性をももたらすよう
に、アナログ信号プローブが製造可能であり、この方法
についての教示を利用して、多数の各種アナログ・プロ
ーブを設計及び製造可能であることが示された。さら
に、出力禁止回路を使用することにより、多重マルチプ
レクサＩＣ、及び多重型式のプローブ・ヘッドの簡単な
デイジー・チェイン化を可能になり、その結果、単一の
プローブ・システムに含むことのできる、ピン数、回路
の様々なタイプ等に関する、様々な各種オプションを提
供し、この特徴を使用して、本明細書に記載のプローブ
・システム以外の様々なプローブ・システムが製造可能
である。あるいは、記載の種々の構成部品、及び回路の
替わりに、同等の構成部品、及び回路も使用できる。追
加特徴を加えることも可能である。任意の数の部品も使
用することができる。従って、本発明は、記載のテスト
・プローブで呈示される、及び／又はそれが有する、各
及び全ての斬新な特徴、及び特徴の斬新な組み合わせに
まで及ぶものであると解釈されるべきである。

【００８４】以下に、本発明の実施態様を列挙する。

【００８５】１．手動でテスト対象回路に接続可能であ
り、複数のプローブ入力、及びプローブ出力を含むプロ
ーブ・ヘッドを含む型式の、アナログ電子試験プローブ
であって、前記試験プローブが、前記プローブ入力の１
つを選択する選択手段を備え、前記プローブ・ヘッドが
更に、前記選択されたプローブ入力を前記プローブ出力
に電気的に接続するための、前記選択手段に応答する、
多重化手段からなることを特徴とするアナログ電子試験
プローブ。

【００８６】２．前記多重化手段が、集積回路からなる
ことを特徴とする前項１に記載の試験プローブ。

【００８７】３．前記選択手段が、コンピュータを含む
ことを特徴とする、前項１に記載の試験プローブ。

【００８８】４．前記多重化手段が、それぞれが前記入
力の１つに接続された複数の増幅器と、前記選択入力と
関連する増幅器を付勢する手段とを含むことを特徴とす
る、前項１に記載の試験プローブ。

【００８９】５．前記選択手段が更に、前記選択入力か
ら前記出力に送る信号に対して、可能な複数の利得の１
つを選択する利得選択手段を含み、前記集積回路が、前
記選択利得を前記信号に与えるための、前記利得選択手
段に応答する、多重利得手段を含むことを特徴とする、
前項２に記載の試験プローブ。

【００９０】６．更に、チップ搭載のスパーク・ギャッ
プを含む、前項２に記載の試験プローブ。

【００９１】７．前記チップの入力回路内のすべての電
子部品が、前記スパーク・ギャップの絶縁破壊電圧まで
のＥＳＤ電圧に耐え得ることを特徴とする、前項６に記
載の試験プローブ。

【００９２】８．更に、チップ搭載のダイオード・クラ
ンプを含む、前項２に記載の試験プローブ。

【００９３】９．更に、チップ搭載の入力分圧器ネット
ワークを含む、前項２に記載の試験プローブ。

【００９４】１０．前記複数の入力が、それぞれ１０キ
ロオーム以上の入力インピーダンスを有することを特徴
とする、前項２に記載の試験プローブ。

【００９５】１１．前記各プローブ入力の各々に関連す
る較正情報を格納する、前記プローブ・ヘッド内のメモ
リ手段を更に含む、前項１に記載の試験プローブ。

【００９６】１２．前記プローブが、複数の出力を含
み、前記選択手段が、どの前記入力がどの前記出力に接
続されるべきかを選択する手段を含み、前記多重化手段
が、各選択入力を対応する１つ以上の選択出力に電気的
に接続する手段を含むことを特徴とする、前項１に記載
の試験プローブ。

【００９７】１３．前記プローブ入力の１つと、前記プ
ローブ出力の１つの各組合せが、プローブ・チャンネル
を規定し、前記電子プローブが更に、前記各プローブ・
チャンネルに関連する較正情報を格納する、前記プロー
ブ・ヘッド内のメモリ手段を含むことを特徴とする、前
項１２に記載の試験プローブ。

【００９８】１４．前記テスト対象回路が、プラスティ
ック・クワッド・フラット・パックであることを特徴と
する、前項１に記載の試験プローブ。

【００９９】１５．アナログ電子試験プローブであっ
て、複数のプローブ入力グループに分割された複数のプ
ローブ入力と、出力と、前記複数のプローブ入力の１つ
を選択する選択手段と、ぞれぞれ前記プローブ入力グル
ープの１つに対応する、複数のマルチプレクサと、から
なるアナログ電子試験プローブにおいて、前記各マルチ
プレクサが、対応するプローブ入力グループ内のプロー
ブ入力にそれぞれ接続された、複数のマルチプレクサ入
力を含み、前記各マルチプレクサが、マルチプレクサ出
力を含み、各マルチプレクサは、前記選択プローブ入力
が、前記マルチプレクサに対応するプローブ入力のグル
ープ内にある場合、前記選択プローブ入力をその出力に
電気的に接続する、前記選択手段に応答し、前記マルチ
プレクサ出力は、互いにデイジー・チェイン状にされ、
前記プローブ出力に接続可能であることを特徴とする、
アナログ電子試験プローブ。

【０１００】１６．前記各マルチプレクサ集積回路が、
対応するプローブ入力のグループ内の入力が選択されて
いない場合に、電気的に開回路とみなせる状態に、マル
チプレクサ出力を置く、出力禁止手段を含むことを特徴
とする、前項１５に記載の試験プローブ。

【０１０１】１７．前記プローブが、複数のプローブ出
力を含み、前記選択手段が、どの前記複数のプローブ入
力がどの前記プローブ出力に電気的に接続されるべきか
を選択する手段を含み、前記多重化手段が、それぞれ複
数のマルチプレクサ、及び出力を有し、それぞれ前記プ
ローブ出力の１つに対応する、複数のマルチプレクサ段
を含み、前記各マルチプレクサは、対応する段の出力
が、選択プローブ出力、又は選択プローブ出力の１つに
対応する場合、対応するプローブ入力グループ内の１つ
以上の前記各選択入力を、その１つ以上の出力に電気的
に接続する前記選択手段に応答し、前記マルチプレクサ
出力の各組が、互いにデイジー・チェイン状にされた前
記プローブ出力の１つに対応し、前記対応するプローブ
出力に電気的に接続可能であることを特徴とする、前項
１５に記載の試験プローブ。

【０１０２】１８．アナログ電子試験プローブであっ
て、複数のプローブ入力グループに分割された複数のプ
ローブ入力と、出力と、前記複数のプローブ入力の１つ
を選択する選択手段と、前記プローブ入力グループの１
つにそれぞれ対応する、複数の集積回路と、からなるア
ナログ電子試験プローブにおいて、前記各集積回路が、
対応するプローブ入力グループ内のプローブ入力にそれ
ぞれ接続された、複数の集積回路入力を含み、前記各集
積回路が、集積回路出力を含み、各集積回路は、前記選
択プローブ入力が、前記集積回路に対応するプローブ入
力グループ内にある場合、前記選択プローブ入力をその
出力に電気的に接続する、前記選択手段に応答し、前記
集積回路出力は、互いにデイジー・チェイン状にされ、
前記プローブ出力に接続可能であることを特徴とする、
アナログ電子試験プローブ。

【０１０３】１９．前記各集積回路が、対応するプロー
ブ入力のグループ内の入力が選択されていない場合、電
気的に開回路とみなせる状態に、その集積回路出力を置
く、出力禁止手段を含むことを特徴とする、前項１８に
記載の試験プローブ。

【０１０４】２０．入力、及び出力と、前記出力を電気
的に開回路とみなせるようにせしめる、前記出力に接続
された出力禁止手段とを含む、アナログ電子試験プロー
ブ。

【０１０５】２１．前記入力が、複数の入力の１つであ
り、前記試験プローブが更に、前記入力に接続され、マ
ルチプレクサ出力を有するマルチプレクサを含み、前記
出力が、前記マルチプレクサ出力からなることを特徴と
する、前項２０に記載のアナログ電子試験プローブ。

【０１０６】２２．前記入力が、複数の入力の１つであ
り、前記試験プローブが更に、前記入力に接続され、集
積回路出力を有する集積回路を含み、前記出力が、前記
集積回路出力からなることを特徴とする、前項２０に記
載のアナログ電子試験プローブ。

【０１０７】２３．前記出力禁止手段を付勢、及び非勢
させる付勢手段を更に含み、前記付勢手段が、前記出力
禁止手段を付勢させた場合、前記出力が、電気的に開回
路とみなせることを特徴とする、前項２０に記載のアナ
ログ電子試験プローブ。

【０１０８】２４．テスト対象回路に手動で接続可能で
あり、プローブ入力、及びプローブ出力を含む、プロー
ブ・ヘッドを含む型式の、アナログ電子試験プローブに
おいて、それぞれ異なる利得を有する複数の利得回路
と、前記入力から前記出力へ送る信号に対して、可能な
複数の利得の１つを選択する入力手段と、前記選択利得
を表す信号を生成するために、前記入力手段に応答する
コンピュータと、前記入力、及び出力の間の前記利得回
路の１つを電気的に接続して、前記選択利得を与えるた
めに、前記信号に応答する、利得回路付勢手段とを含
む、アナログ電子試験プローブ。

【０１０９】２５．前記各利得回路が増幅器を含むこと
を特徴とする、前項２４に記載のアナログ電子プロー
ブ。

【０１１０】２６．プローブ・ヘッドを含む型式のアナ
ログ電子試験プローブであって、前記プローブ・ヘッド
が、テスト対象回路に手動で接続可能であり、複数のプ
ローブ入力と、１つのプローブ出力と、前記各プローブ
入力に関連する較正情報を格納する、前記プローブ・ヘ
ッド内メモリ手段とを含む、アナログ電子試験プロー
ブ。

【０１１１】２７．前記プローブが、複数の出力を含
み、前記プローブ入力の１つと、前記プローブ出力の１
つの各組合せが、プローブ・チャンネルを規定し、前記
メモリ手段が、前記各プローブ・チャンネルに関連する
較正情報を格納する手段を含むことを特徴とする、前項
２６に記載の試験プローブ。

【０１１２】２８．電子回路要素を試験する方法におい
て、複数の入力、１つの出力、及び前記入力と前記出力
との間に電気的に接続されたプログラム可能マルチプレ
クサを有する、プローブ・ヘッドを与えるステップと、
前記複数の入力が、前記回路要素のノードに電気的に接
続されるように、前記プローブ・ヘッドを前記回路要素
に手動で接続するステップと、前記プローブ・ヘッドを
試験機器に接続するステップと、前記入力の１つを前記
出力に接続するように、前記マルチプレクサをプログラ
ムするステップと、前記回路要素を前記試験機器で試験
するステップとを含む、方法。

【０１１３】２９．前記試験機器がオシロスコープであ
り、前記試験するステップが、前記オシロスコープを使
用して、前記回路要素による信号出力を検査するステッ
プを含むことを特徴とする、前項２８に記載の方法。

【０１１４】

【発明の効果】本発明は上述のように構成したので、プ
ローブ・ヘッド内の集積回路チップ上に実装された、プ
ログラム可能マルチプレクサの組み合わせによって、数
百の入力が、プローブ自体を手動操作することなく、プ
ローブ出力に交互に接続可能となり、このような操作に
伴う誤差に対する、全ての可能性を排除可能となる。集
積回路上の各接続に対して、信号と接地経路は、共に明
確に規定され短いものである。このため、信号経路の不
確実性及び長さによる不正確性はすべて排除される。

【０１１５】集積回路チップは、任意のチップ数が、プ
ローブ・ヘッド内で互いにデイジー・チェイン状となり
得るように設計されているため、市販の別種のパッケー
ジを受け入れる様々なプローブ・ヘッドを、経済的に設
計及び製造することができる。

【０１１６】本発明はまた、チップ内にプログラム可能
で選択可能な利得増幅器を備えている。従って、上記の
利点を依然として維持しながらも、入力及び各入力に対
する利得は共に選択可能である。

【０１１７】本発明はさらに、チップ搭載の入力分圧器
を備えており、そのため上記の利点を全く損なうことな
く信号を減衰可能である。また、チップ搭載のスパーク
・ギャップ及びダイオード・クランプも備えられ、ＥＳ
Ｄ事象が、プローブ出力における高帯域幅、高信号保全
性を妨害しない。チップ搭載の回路は、ＥＳＤ装置を完
全に補償するため、ＥＳＤ装置自体もまた、プローブ出
力における高帯域幅、高信号保全性を妨害することはな
い、といった効果がある。

【図面の簡単な説明】

【図１】本発明による、電子プローブ・システムの好ま
しい実施例のブロック回路図である。

【図２】図１のプローブ・システムの典型的な高密度Ｐ
ＱＦＰプローブ・ヘッドのブロック回路図である。

【図３】図１のプローブ・システムの９個の汎用単一ポ
イント用のプローブ・ヘッドの部分ブロック回路図であ
る。

【図４】図１のプローブ・システムの第２レベルのマル
チプレクサのブロック回路図である。

【図５】図１のプローブ・システムにおいて使用され
る、「Ｘ」タイプ集積回路チップのブロック回路図であ
る。

【図６】図５の「Ｘ」集積回路チップにおけるマルチプ
レクサ増幅器の回路図である。

【図７】図５の「Ｘ」集積回路チップの多重利得出力段
を示す図である。

【図８】図１のプローブ・システムにおいて使用される
「Ｙ」タイプ集積回路チップをのブロック回路図であ
る。

【図９】図８の「Ｙ」集積回路チップの入力分圧器部の
回路図である。

【図１０】図８の「Ｙ」集積回路における出力禁止回路
を示す図である。

【図１１】図８の「Ｙ」集積回路チップにおけるマルチ
プレクサ増幅器の回路図である。

【図１２】図８の「Ｙ」集積回路チップのプログラム可
能出力段の回路図である。

【図１３】図１のプローブ・システムを較正するため
に、本発明による較正回路の好ましい実施例のブロック
図である。

【図１４】プローブ・ヘッドと、それをＰＱＦＰに手動
で接続する方法を示す。

【図１５】図１３の回路を使用した、較正処理のフロー
チャートである。

【図１６】図１のプローブ・システムの自動較正用処理
のフローチャートである。

【符号の説明】

100 プローブ・システム 101 プローブ・ヘッド 105,108 プローブ入力 121 チャンネル選択プログラマ回路 122 較正制御回路 123 オフセット制御回路 124 プローブ電源回路 125 マイクロプロセッサ 126 メモリ 127 第２レベルのマルチプレクサ 129,130 プローブ出力 143 選択手段 144 利得選択手段 207 多重化手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス・ラッシュ アメリカ合衆国コロラド州80919コロラ ド・スプリングス，オーク・ヴァレー・ド ライヴ・7001 (72)発明者 キース・シー・グリッグス アメリカ合衆国コロラド州80920コロラ ド・スプリングス，キット・カーソン・ 9855

Claims (1)

【特許請求の範囲】
1. 【請求項１】 手動でテスト対象回路に接続可能であ
   り、複数のプローブ入力、及びプローブ出力を含むプロ
   ーブ・ヘッドを含む型式の、アナログ電子試験プローブ
   であって、 前記試験プローブが、前記プローブ入力の１つを選択す
   る選択手段を備え、前記プローブ・ヘッドが更に、前記
   選択されたプローブ入力を前記プローブ出力に電気的に
   接続するための、前記選択手段に応答する、多重化手段
   からなることを特徴とするアナログ電子試験プローブ。