JPH08240615A - 多重化電子試験プローブ - Google Patents
多重化電子試験プローブInfo
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- JPH08240615A JPH08240615A JP7340539A JP34053995A JPH08240615A JP H08240615 A JPH08240615 A JP H08240615A JP 7340539 A JP7340539 A JP 7340539A JP 34053995 A JP34053995 A JP 34053995A JP H08240615 A JPH08240615 A JP H08240615A
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- Testing Of Individual Semiconductor Devices (AREA)
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Abstract
(57)【要約】
【課題】本発明は、何百もの入力を数個の出力に多重化
し、高帯域幅と高信号保全性を維持するアナログ電子試
験プローブを提供し、比較的安価に製造される任意の共
通回路パッケージを受け入れるプローブ・ヘッドを可能
にする。 【解決手段】手動でテスト対象回路に接続可能であり、
複数のプローブ入力、及びプローブ出力を含むプローブ
・ヘッドを含む型式の、アナログ電子試験プローブであ
って、前記試験プローブが、前記プローブ入力の1つを
選択する選択手段を備え、前記プローブ・ヘッドが更
に、前記選択されたプローブ入力を前記プローブ出力に
電気的に接続するための、前記選択手段に応答する、多
重化手段からなる。
し、高帯域幅と高信号保全性を維持するアナログ電子試
験プローブを提供し、比較的安価に製造される任意の共
通回路パッケージを受け入れるプローブ・ヘッドを可能
にする。 【解決手段】手動でテスト対象回路に接続可能であり、
複数のプローブ入力、及びプローブ出力を含むプローブ
・ヘッドを含む型式の、アナログ電子試験プローブであ
って、前記試験プローブが、前記プローブ入力の1つを
選択する選択手段を備え、前記プローブ・ヘッドが更
に、前記選択されたプローブ入力を前記プローブ出力に
電気的に接続するための、前記選択手段に応答する、多
重化手段からなる。
Description
【0001】
【発明の属する技術分野】本発明は、一般に、試験対象
電子回路要素からオシロスコープや他の電子測定装置
へ、試験信号を送るための電子試験プローブに関し、よ
り詳細には、高帯域幅にわたる高い信号保全性を備える
試験信号を送るようなプローブに関する。
電子回路要素からオシロスコープや他の電子測定装置
へ、試験信号を送るための電子試験プローブに関し、よ
り詳細には、高帯域幅にわたる高い信号保全性を備える
試験信号を送るようなプローブに関する。
【0002】
【従来の技術】電子試験プローブは通常、試験対象回路
からオシロスコープやその他の電気又は電子試験機器
へ、アナログ試験信号を送るために使用される。このよ
うな電子プローブは、試験対象回路のノード又はピン上
の電気信号を、歪ませることなく、すなわち高い信号保
全性をもって、試験機器へ送ることができなければなら
ない。さらに、試験対象回路に、如何なる電圧又は電流
をも印加してはならない。
からオシロスコープやその他の電気又は電子試験機器
へ、アナログ試験信号を送るために使用される。このよ
うな電子プローブは、試験対象回路のノード又はピン上
の電気信号を、歪ませることなく、すなわち高い信号保
全性をもって、試験機器へ送ることができなければなら
ない。さらに、試験対象回路に、如何なる電圧又は電流
をも印加してはならない。
【0003】初期のプローブは、高インピーダンス入
力、及び試験機器の入力インピーダンスに匹敵する出力
インピーダンスとを備える、注意深く設計された受動回
路で構成されていた。このような受動プローブは、試験
対象回路から試験機器へ単に信号を送るだけのものだっ
た。
力、及び試験機器の入力インピーダンスに匹敵する出力
インピーダンスとを備える、注意深く設計された受動回
路で構成されていた。このような受動プローブは、試験
対象回路から試験機器へ単に信号を送るだけのものだっ
た。
【0004】現在の電子回路は、直流から数ギガヘルツ
までの周波数にわたり動作する。従って、種々の回路に
使用可能な試験プローブは、周波数の広帯域幅にわたっ
て、高い信号保全性をもたらすことのできるものでなけ
ればならない。従って、最新技術の試験プローブは、能
動プローブであり、すなわちトランジスタのようにプロ
ーブ電源により駆動される能動回路要素を有するプロー
ブである。このようなプローブは、容易に手動操作する
のに十分小型であるが、数千ドルもかかることもある高
性能機器である。
までの周波数にわたり動作する。従って、種々の回路に
使用可能な試験プローブは、周波数の広帯域幅にわたっ
て、高い信号保全性をもたらすことのできるものでなけ
ればならない。従って、最新技術の試験プローブは、能
動プローブであり、すなわちトランジスタのようにプロ
ーブ電源により駆動される能動回路要素を有するプロー
ブである。このようなプローブは、容易に手動操作する
のに十分小型であるが、数千ドルもかかることもある高
性能機器である。
【0005】アナログ信号を試験機器に送る試験プロー
ブの技術は、ディジタル試験装置技術とは区別すべきで
ある。ディジタル試験機器技術において、高い信号保全
性は、重要な目標ではない。というのは、ディジタル試
験機器は、単にディジタル信号の立ち上がり、又は立ち
下がりを検出するだけでよいからである。
ブの技術は、ディジタル試験装置技術とは区別すべきで
ある。ディジタル試験機器技術において、高い信号保全
性は、重要な目標ではない。というのは、ディジタル試
験機器は、単にディジタル信号の立ち上がり、又は立ち
下がりを検出するだけでよいからである。
【0006】集積回路及びハイブリッド回路は共に、よ
り複雑及び小型になり、ますます小さなスペース内に密
集した、パッケージ・リードの数も膨大なものへと至
り、すなわちリードは、非常にピッチが詰まった極めて
高密度なものになっている。技術は、プラスティック・
クワッド・フラット・パック(PQFP)のような回路
パッケージとインターフェースするように設計された、
多数の装置を製造することにより、この要求に応じたも
のである。こうした装置は、回路パッケージ上の出力ピ
ンの密集アレイと、携帯プローブでより容易に手動で接
触することができる、より少ない密集出力アレイとの間
の相互接続をもたらす。
り複雑及び小型になり、ますます小さなスペース内に密
集した、パッケージ・リードの数も膨大なものへと至
り、すなわちリードは、非常にピッチが詰まった極めて
高密度なものになっている。技術は、プラスティック・
クワッド・フラット・パック(PQFP)のような回路
パッケージとインターフェースするように設計された、
多数の装置を製造することにより、この要求に応じたも
のである。こうした装置は、回路パッケージ上の出力ピ
ンの密集アレイと、携帯プローブでより容易に手動で接
触することができる、より少ない密集出力アレイとの間
の相互接続をもたらす。
【0007】他の解決策は、Hewlett Pack
ard社製のHP54300Aプローブ・マルチプレク
サのような、プローブ多重化ユニットである。この多重
化ユニットの背面には、複数のプローブを接続すること
ができ、出力に接続すべきプローブは、機械的なスイッ
チにより選択され得る。このユニットは、8個のプロー
ブを多重化でき、手動でプローブをリセットすることな
く、いくつかの回路ポイント間で前後の切り替えを可能
にする。このシステムは、プローブの多重性を必要とす
るので、依然として各プローブの機械的なセットアップ
を必要とし、比較的高価である。その上、このユニット
は、約2平方フィートの容積を要する30ポンドの筐体
であり、多数の超小型電子回路の迅速なプローブには適
していない。
ard社製のHP54300Aプローブ・マルチプレク
サのような、プローブ多重化ユニットである。この多重
化ユニットの背面には、複数のプローブを接続すること
ができ、出力に接続すべきプローブは、機械的なスイッ
チにより選択され得る。このユニットは、8個のプロー
ブを多重化でき、手動でプローブをリセットすることな
く、いくつかの回路ポイント間で前後の切り替えを可能
にする。このシステムは、プローブの多重性を必要とす
るので、依然として各プローブの機械的なセットアップ
を必要とし、比較的高価である。その上、このユニット
は、約2平方フィートの容積を要する30ポンドの筐体
であり、多数の超小型電子回路の迅速なプローブには適
していない。
【0008】前記の最新技術の電子プローブ・システム
にはすべて、多くの欠点がある。信号を手動で一度に1
つずつ測定するのは時間がかかる。さらに、相互接続方
法には、試験対象信号に重大な影響を与える可能性のあ
る、接地と信号経路の長さに不確実性を残す。さらにま
た、経路の長さが既知であっても、パッケージから、コ
ネクタ、プローブ入力ケーブル、プローブ、プローブ出
力ケーブルを経て、試験機器への長い信号経路の存在
が、それ自体で測定の不正確さを生じさせる可能性もあ
る。従って、最新技術の電子試験プローブ・システム
は、一般的な及び他の不正確さにおいて、結合誤差、オ
ーバーシュート誤差、立ち上がり誤差、タイミング誤差
にさらされる。
にはすべて、多くの欠点がある。信号を手動で一度に1
つずつ測定するのは時間がかかる。さらに、相互接続方
法には、試験対象信号に重大な影響を与える可能性のあ
る、接地と信号経路の長さに不確実性を残す。さらにま
た、経路の長さが既知であっても、パッケージから、コ
ネクタ、プローブ入力ケーブル、プローブ、プローブ出
力ケーブルを経て、試験機器への長い信号経路の存在
が、それ自体で測定の不正確さを生じさせる可能性もあ
る。従って、最新技術の電子試験プローブ・システム
は、一般的な及び他の不正確さにおいて、結合誤差、オ
ーバーシュート誤差、立ち上がり誤差、タイミング誤差
にさらされる。
【0009】
【発明が解決しようとする課題】本発明は、プローブ・
ヘッド内にマルチプレクサを有する、電子試験プローブ
を提供することにより、上記の問題を解決する。マルチ
プレクサは、プログラム可能であり、それによりユーザ
が、複数のプローブ出力の任意の1つに、多数のプロー
ブ入力の任意の1つを選択的に接続可能となる。好まし
い実施例においては、数百の入力の任意の2つを、2つ
の出力に接続することができる。マルチプレクサは、集
積回路(IC)チップ上に実装される。
ヘッド内にマルチプレクサを有する、電子試験プローブ
を提供することにより、上記の問題を解決する。マルチ
プレクサは、プログラム可能であり、それによりユーザ
が、複数のプローブ出力の任意の1つに、多数のプロー
ブ入力の任意の1つを選択的に接続可能となる。好まし
い実施例においては、数百の入力の任意の2つを、2つ
の出力に接続することができる。マルチプレクサは、集
積回路(IC)チップ上に実装される。
【0010】集積回路チップ上に実装されたプログラム
可能マルチプレクサの組み合わせによって、数百の入力
が、プローブ自体を手動操作することなく、プローブ出
力に交互に接続可能となり、このような操作に伴う誤差
に対する、全ての可能性を排除可能となる。集積回路上
の各接続に対して、信号と接地経路は、共に明確に規定
され短いものである。このため、信号経路の不確実性及
び長さによる不正確性はすべて排除される。
可能マルチプレクサの組み合わせによって、数百の入力
が、プローブ自体を手動操作することなく、プローブ出
力に交互に接続可能となり、このような操作に伴う誤差
に対する、全ての可能性を排除可能となる。集積回路上
の各接続に対して、信号と接地経路は、共に明確に規定
され短いものである。このため、信号経路の不確実性及
び長さによる不正確性はすべて排除される。
【0011】集積回路チップは、任意のチップ数が、プ
ローブ・ヘッド内で互いにデイジー・チェイン状となり
得るように設計されているため、市販の別種のパッケー
ジを受け入れる様々なプローブ・ヘッドを、経済的に設
計及び製造することができる。本明細書において、「デ
イジー・チェイン」状とは、マルチプレクサやチップの
ような個々の構成部品の出力が、線の任意の点で、単一
の線に接続することができることを意味し、その線が、
次にこのような構成部品のすべての共通の出力を形成す
る。市販の各パッケージ用の別個の集積回路を設計し構
築することは、法外に高価となるであろう。本発明のチ
ップを用いると、ほんの数個のチップが、市販の回路パ
ッケージの大多数を受け入れることができる。
ローブ・ヘッド内で互いにデイジー・チェイン状となり
得るように設計されているため、市販の別種のパッケー
ジを受け入れる様々なプローブ・ヘッドを、経済的に設
計及び製造することができる。本明細書において、「デ
イジー・チェイン」状とは、マルチプレクサやチップの
ような個々の構成部品の出力が、線の任意の点で、単一
の線に接続することができることを意味し、その線が、
次にこのような構成部品のすべての共通の出力を形成す
る。市販の各パッケージ用の別個の集積回路を設計し構
築することは、法外に高価となるであろう。本発明のチ
ップを用いると、ほんの数個のチップが、市販の回路パ
ッケージの大多数を受け入れることができる。
【0012】本発明はまた、チップ内にプログラム可能
で選択可能な利得増幅器を備えている。従って、上記の
利点を依然として維持しながらも、入力及び各入力に対
する利得は共に選択可能である。
で選択可能な利得増幅器を備えている。従って、上記の
利点を依然として維持しながらも、入力及び各入力に対
する利得は共に選択可能である。
【0013】本発明はさらに、チップ搭載の入力分圧器
を備えており、そのため上記の利点を全く損なうことな
く信号を減衰可能である。また、チップ搭載のスパーク
・ギャップ及びダイオード・クランプも備えられ、ES
D事象が、プローブ出力における高帯域幅、高信号保全
性を妨害しない。チップ搭載の回路は、ESD装置を完
全に補償するため、ESD装置自体もまた、プローブ出
力における高帯域幅、高信号保全性を妨害することはな
い。
を備えており、そのため上記の利点を全く損なうことな
く信号を減衰可能である。また、チップ搭載のスパーク
・ギャップ及びダイオード・クランプも備えられ、ES
D事象が、プローブ出力における高帯域幅、高信号保全
性を妨害しない。チップ搭載の回路は、ESD装置を完
全に補償するため、ESD装置自体もまた、プローブ出
力における高帯域幅、高信号保全性を妨害することはな
い。
【0014】
【課題を解決するための手段】本発明は、片手で保持さ
れるように適合されたプローブ・ヘッドを含むタイプの
アナログ電子試験プローブを提供し、プローブ・ヘッド
は、試験対象回路に手動で接続可能であり、かつ複数の
プローブ入力と1つのプローブ出力とを含み、試験プロ
ーブは、プローブ入力の1つを選択する選択手段を含
み、プローブ・ヘッドはさらに、選択手段に応答して、
選択プローブ入力をプローブ出力に電気的に接続するた
めの多重化手段を含む。多重化手段が集積回路からな
り、選択手段がコンピュータを含むことが好ましい。多
重化手段が、それぞれ入力の1つに接続された複数の増
幅器と、選択入力と関連する増幅器を付勢する手段とを
含むことが好ましい。選択手段がさらに、選択入力から
出力に送る信号に対して、複数の可能な利得の1つを選
択する選択手段からなり、集積回路が、利得選択手段に
応答して、信号に選択利得を与える多数の利得手段から
なることが好ましい。試験プローブがさらに、チップ搭
載のスパーク・ギャップ、チップ搭載のダイオード・ク
ランプ、及びチップ搭載の入力分圧器ネットワークを含
み、チップの入力回路内のすべての電子構成部品が、ス
パーク・ギャップの絶縁破壊電圧にまでESD電圧に耐
え得ることが好ましい。プローブが、複数の出力を含
み、選択手段が、どの入力をどの出力に接続すべきかを
選択する手段から成り、多重化手段が、各選択入力を対
応する1つ又は複数の選択出力に電気的に接続する手段
から成ることが好ましい。
れるように適合されたプローブ・ヘッドを含むタイプの
アナログ電子試験プローブを提供し、プローブ・ヘッド
は、試験対象回路に手動で接続可能であり、かつ複数の
プローブ入力と1つのプローブ出力とを含み、試験プロ
ーブは、プローブ入力の1つを選択する選択手段を含
み、プローブ・ヘッドはさらに、選択手段に応答して、
選択プローブ入力をプローブ出力に電気的に接続するた
めの多重化手段を含む。多重化手段が集積回路からな
り、選択手段がコンピュータを含むことが好ましい。多
重化手段が、それぞれ入力の1つに接続された複数の増
幅器と、選択入力と関連する増幅器を付勢する手段とを
含むことが好ましい。選択手段がさらに、選択入力から
出力に送る信号に対して、複数の可能な利得の1つを選
択する選択手段からなり、集積回路が、利得選択手段に
応答して、信号に選択利得を与える多数の利得手段から
なることが好ましい。試験プローブがさらに、チップ搭
載のスパーク・ギャップ、チップ搭載のダイオード・ク
ランプ、及びチップ搭載の入力分圧器ネットワークを含
み、チップの入力回路内のすべての電子構成部品が、ス
パーク・ギャップの絶縁破壊電圧にまでESD電圧に耐
え得ることが好ましい。プローブが、複数の出力を含
み、選択手段が、どの入力をどの出力に接続すべきかを
選択する手段から成り、多重化手段が、各選択入力を対
応する1つ又は複数の選択出力に電気的に接続する手段
から成ることが好ましい。
【0015】他の態様において、本発明は、複数のプロ
ーブ入力グループに分割された複数のプローブ入力と、
1つの出力と、複数のプローブ入力の1つを選択する選
択手段と、プローブ入力グループの1つにそれぞれ対応
する複数のマルチプレクサとを含むアナログ電子試験プ
ローブを提供し、各マルチプレクサが、複数のマルチプ
レクサ入力を含み、それぞれその対応するプローブ入力
グループ内の1つのプローブ入力に接続され、マルチプ
レクサのそれぞれが、マルチプレクサ出力を含み、選択
プローブ入力が、マルチプレクサに対応するプローブ入
力グループ内にある場合、各マルチプレクサが、選択プ
ローブ入力をその出力に電気的に接続する選択手段に応
答し、マルチプレクサ出力が、互いにデイジー・チェン
状にされ、プローブ出力に接続可能であることを特徴と
している。マルチプレクサ集積回路のそれぞれが、対応
プローブ入力グループ内の入力のいずれも選択されない
場合に、電気的には開回路とみなせる状態に、マルチプ
レクサ出力を配置する出力禁止手段を含むことが好まし
い。
ーブ入力グループに分割された複数のプローブ入力と、
1つの出力と、複数のプローブ入力の1つを選択する選
択手段と、プローブ入力グループの1つにそれぞれ対応
する複数のマルチプレクサとを含むアナログ電子試験プ
ローブを提供し、各マルチプレクサが、複数のマルチプ
レクサ入力を含み、それぞれその対応するプローブ入力
グループ内の1つのプローブ入力に接続され、マルチプ
レクサのそれぞれが、マルチプレクサ出力を含み、選択
プローブ入力が、マルチプレクサに対応するプローブ入
力グループ内にある場合、各マルチプレクサが、選択プ
ローブ入力をその出力に電気的に接続する選択手段に応
答し、マルチプレクサ出力が、互いにデイジー・チェン
状にされ、プローブ出力に接続可能であることを特徴と
している。マルチプレクサ集積回路のそれぞれが、対応
プローブ入力グループ内の入力のいずれも選択されない
場合に、電気的には開回路とみなせる状態に、マルチプ
レクサ出力を配置する出力禁止手段を含むことが好まし
い。
【0016】更なる態様において、本発明は、複数のプ
ローブ入力グループに分割された複数のプローブ入力
と、1つの出力と、複数のプローブ入力の1つを選択す
る選択手段と、プローブ入力グループの1つにそれぞれ
対応する複数の集積回路とを含むアナログ電子試験プロ
ーブを提供し、各集積回路が、複数の集積回路入力を含
み、それぞれその対応するプローブ入力グループ内のプ
ローブ入力に接続され、集積回路のそれぞれが、集積回
路出力を含み、選択プローブ入力が集積回路に対応する
プローブ入力グループ内にある場合、各集積回路が、選
択プローブ入力をその出力に電気的に接続する選択手段
に応答し、集積回路出力が、互いにデイジー・チェン状
にされ、プローブ出力に接続可能であることを特徴とし
ている。集積回路のそれぞれが、対応プローブ入力グル
ープ内の入力のいずれも選択されない場合に、電気的に
は開回路とみなせる状態に、集積回路出力を配置する出
力禁止手段を含むことが好ましい。
ローブ入力グループに分割された複数のプローブ入力
と、1つの出力と、複数のプローブ入力の1つを選択す
る選択手段と、プローブ入力グループの1つにそれぞれ
対応する複数の集積回路とを含むアナログ電子試験プロ
ーブを提供し、各集積回路が、複数の集積回路入力を含
み、それぞれその対応するプローブ入力グループ内のプ
ローブ入力に接続され、集積回路のそれぞれが、集積回
路出力を含み、選択プローブ入力が集積回路に対応する
プローブ入力グループ内にある場合、各集積回路が、選
択プローブ入力をその出力に電気的に接続する選択手段
に応答し、集積回路出力が、互いにデイジー・チェン状
にされ、プローブ出力に接続可能であることを特徴とし
ている。集積回路のそれぞれが、対応プローブ入力グル
ープ内の入力のいずれも選択されない場合に、電気的に
は開回路とみなせる状態に、集積回路出力を配置する出
力禁止手段を含むことが好ましい。
【0017】更に他の態様において、本発明は、入出力
と、出力を電気的に開回路とみなせるようにせしめるた
めに、出力に接続された出力禁止手段とを含むアナログ
電子試験プローブを提供する。入力が、複数の入力の1
つであり、試験プローブがさらに、入力に接続され、1
つのマルチプレクサ出力を有するマルチプレクサを含
み、出力が、マルチプレクサ出力を含むか、又は代替と
して入力が複数の入力の1つであり、試験プローブがさ
らに、入力に接続され、1つの集積回路出力を有する集
積回路を含み、出力が、集積回路出力を含むことが好ま
しい。プローブがさらに、付勢手段が、出力出力禁止手
段を付勢する場合にのみ、出力が電気的に開回路とみな
せるように、出力禁止手段を付勢及び非勢するための付
勢手段を含むことが好ましい。
と、出力を電気的に開回路とみなせるようにせしめるた
めに、出力に接続された出力禁止手段とを含むアナログ
電子試験プローブを提供する。入力が、複数の入力の1
つであり、試験プローブがさらに、入力に接続され、1
つのマルチプレクサ出力を有するマルチプレクサを含
み、出力が、マルチプレクサ出力を含むか、又は代替と
して入力が複数の入力の1つであり、試験プローブがさ
らに、入力に接続され、1つの集積回路出力を有する集
積回路を含み、出力が、集積回路出力を含むことが好ま
しい。プローブがさらに、付勢手段が、出力出力禁止手
段を付勢する場合にのみ、出力が電気的に開回路とみな
せるように、出力禁止手段を付勢及び非勢するための付
勢手段を含むことが好ましい。
【0018】尚も更なる態様において、本発明は、片手
に保持されるように適合されたプローブ・ヘッドを含む
タイプのアナログ電子試験プローブを提供し、プローブ
・ヘッドは、試験対象回路に手動で接続可能であり、1
つのプローブ入力及びプローブ出力を含み、試験プロー
ブは、それぞれ異なる利得を有する複数の利得回路と、
入力から出力に送る信号に対して、複数の可能な利得の
1つを選択する入力手段と、選択利得を表す信号を生成
する入力手段に応答するコンピュータと、選択利得をも
たらすために、入出力間の利得回路の1つを電気的に接
続する信号に応答する利得回路付勢手段とを含む。
に保持されるように適合されたプローブ・ヘッドを含む
タイプのアナログ電子試験プローブを提供し、プローブ
・ヘッドは、試験対象回路に手動で接続可能であり、1
つのプローブ入力及びプローブ出力を含み、試験プロー
ブは、それぞれ異なる利得を有する複数の利得回路と、
入力から出力に送る信号に対して、複数の可能な利得の
1つを選択する入力手段と、選択利得を表す信号を生成
する入力手段に応答するコンピュータと、選択利得をも
たらすために、入出力間の利得回路の1つを電気的に接
続する信号に応答する利得回路付勢手段とを含む。
【0019】他の態様において、本発明は、片手に保持
されるように適合されたプローブ・ヘッドを含むタイプ
のアナログ電子試験プローブを提供し、プローブ・ヘッ
ドは、試験対象回路に手動で接続可能であり、複数のプ
ローブ入力と、1つのプローブ出力と、プローブ入力の
それぞれに関連した較正情報を格納するために、プロー
ブ・ヘッド内の記憶手段とを含んでいる。プローブが、
複数の出力を含み、プローブ出力の1つとプローブ入力
の1つとの組合せのそれぞれが、1つのプローブ・チャ
ネルを規定し、記憶手段が、プローブ・チャネルのそれ
ぞれと関連する較正情報を格納する手段を含むことが好
ましい。
されるように適合されたプローブ・ヘッドを含むタイプ
のアナログ電子試験プローブを提供し、プローブ・ヘッ
ドは、試験対象回路に手動で接続可能であり、複数のプ
ローブ入力と、1つのプローブ出力と、プローブ入力の
それぞれに関連した較正情報を格納するために、プロー
ブ・ヘッド内の記憶手段とを含んでいる。プローブが、
複数の出力を含み、プローブ出力の1つとプローブ入力
の1つとの組合せのそれぞれが、1つのプローブ・チャ
ネルを規定し、記憶手段が、プローブ・チャネルのそれ
ぞれと関連する較正情報を格納する手段を含むことが好
ましい。
【0020】本発明は、何百もの入力を数個の出力に多
重化し、高帯域幅と高信号保全性を維持する、携帯電子
試験プローブを提供するだけでなく、また比較的安価に
製造すべきほとんど任意の共通回路パッケージとインタ
ーフェースする、プローブ・ヘッドを可能にする方法
で、この携帯電子試験プローブを提供する。さらに、本
発明は、初めて携帯アナログ・プローブとコンピュータ
間のインターフェースをもたらし、コンピュータ化と関
連した高速性と経済性への道を開いた。すなわち、一旦
プローブ・ヘッドを手動で試験対象回路に接続してしま
えば、回路内の任意のノードの試験操作は手操作を必要
としない。添付図面と関連して読んだ場合、以下の詳細
な説明から、本発明の多数の特徴、目的、及び利点が明
らかになるであろう。
重化し、高帯域幅と高信号保全性を維持する、携帯電子
試験プローブを提供するだけでなく、また比較的安価に
製造すべきほとんど任意の共通回路パッケージとインタ
ーフェースする、プローブ・ヘッドを可能にする方法
で、この携帯電子試験プローブを提供する。さらに、本
発明は、初めて携帯アナログ・プローブとコンピュータ
間のインターフェースをもたらし、コンピュータ化と関
連した高速性と経済性への道を開いた。すなわち、一旦
プローブ・ヘッドを手動で試験対象回路に接続してしま
えば、回路内の任意のノードの試験操作は手操作を必要
としない。添付図面と関連して読んだ場合、以下の詳細
な説明から、本発明の多数の特徴、目的、及び利点が明
らかになるであろう。
【0021】
【発明の実施の形態】図1は、本発明によるアナログ電
子試験プローブ・システム100の好ましい実施例を示
している。本明細書において記載され、図に示される具
体的なシステムは例示的なものであることを理解された
い。すなわち、当業者が完全に理解し実施可能なよう
に、本発明の好ましい実施例を示すことを意図したもの
である。本明細書において記載され示された具体的な例
に、本発明を限定することを意図したものではない。
子試験プローブ・システム100の好ましい実施例を示
している。本明細書において記載され、図に示される具
体的なシステムは例示的なものであることを理解された
い。すなわち、当業者が完全に理解し実施可能なよう
に、本発明の好ましい実施例を示すことを意図したもの
である。本明細書において記載され示された具体的な例
に、本発明を限定することを意図したものではない。
【0022】本開示において、入力や出力のような2つ
の電気的要素に適用される場合の、「電気的に接続され
た」という用語は、電圧、電流、アナログ信号、ディジ
タル信号などの電気信号が、一方から他方の要素へ通過
することを意味する。これは、電気構成部品による物理
的接続と対照的なものである。例えば、入力及び出力
は、配線、増幅器、トランジスタ、抵抗、及び他の電気
的構成部品によって物理的に接続することができるが、
1つ以上の切換え又は増幅部品がOFF状態にあり得る
ので、何の信号も、入力から出力に送られることはな
い。この場合、入力及び出力は、「電気的に接続され
て」はいない。本開示において、「増幅器」とは、通常
は振幅を変えて、重大な歪みなく信号を通過させ、また
正の利得を有する増幅器のみではなく、1:1増幅器に
加え負の増幅器も含む電子回路を意味する。
の電気的要素に適用される場合の、「電気的に接続され
た」という用語は、電圧、電流、アナログ信号、ディジ
タル信号などの電気信号が、一方から他方の要素へ通過
することを意味する。これは、電気構成部品による物理
的接続と対照的なものである。例えば、入力及び出力
は、配線、増幅器、トランジスタ、抵抗、及び他の電気
的構成部品によって物理的に接続することができるが、
1つ以上の切換え又は増幅部品がOFF状態にあり得る
ので、何の信号も、入力から出力に送られることはな
い。この場合、入力及び出力は、「電気的に接続され
て」はいない。本開示において、「増幅器」とは、通常
は振幅を変えて、重大な歪みなく信号を通過させ、また
正の利得を有する増幅器のみではなく、1:1増幅器に
加え負の増幅器も含む電子回路を意味する。
【0023】プローブ・システム100は、101のよ
うな3つのPQFPプローブを含み、各PQFPプロー
ブが、103のようなプローブ・ヘッドと、2本の同軸
ケーブル115を含んでいる。各プローブ・ヘッド10
2、103、104は、特定数の入力105を含んでお
り、1415(図14)のようなプローブ本体に機械的
に収容されているが、プローブ本体は、片手で容易に保
持され、特定のプラスチック・クワッド・フラット・パ
ック(PQFP)1410(図14)に、容易に機械的
に結合されるように設計されている。プローブ入力10
5は、特定のPQFPの入力に容易に電気的に結合され
るように設計されている。例えば、プローブ・ヘッド1
02は、240ピンのPQFPと結合するように設計さ
れており、プローブ・ヘッド103は、208ピンのP
QFP1414と結合するように設計されており、一方
プローブ・ヘッド104は、160ピンを有するPQF
Pに結合するように設計されている。本発明が、片手で
保持でき、手動で回路パッケージに接続できる、プロー
ブ本体1415内に収容されることを除いては、102
のようなプローブ・ヘッドの機構的設計、及びPQFP
のピンへの入力105の接続方法は、本発明の一部では
なく、従って、本明細書において更には説明しない。
うな3つのPQFPプローブを含み、各PQFPプロー
ブが、103のようなプローブ・ヘッドと、2本の同軸
ケーブル115を含んでいる。各プローブ・ヘッド10
2、103、104は、特定数の入力105を含んでお
り、1415(図14)のようなプローブ本体に機械的
に収容されているが、プローブ本体は、片手で容易に保
持され、特定のプラスチック・クワッド・フラット・パ
ック(PQFP)1410(図14)に、容易に機械的
に結合されるように設計されている。プローブ入力10
5は、特定のPQFPの入力に容易に電気的に結合され
るように設計されている。例えば、プローブ・ヘッド1
02は、240ピンのPQFPと結合するように設計さ
れており、プローブ・ヘッド103は、208ピンのP
QFP1414と結合するように設計されており、一方
プローブ・ヘッド104は、160ピンを有するPQF
Pに結合するように設計されている。本発明が、片手で
保持でき、手動で回路パッケージに接続できる、プロー
ブ本体1415内に収容されることを除いては、102
のようなプローブ・ヘッドの機構的設計、及びPQFP
のピンへの入力105の接続方法は、本発明の一部では
なく、従って、本明細書において更には説明しない。
【0024】例示のプローブ・システム100はまた、
9個のプローブ先端部108と回路パッド109を備え
る、汎用単一ポイント・プローブ106を含んでいる。
各プローブ先端部108は、100オーム同軸ケーブル
110を介して、パッド109に接続されている。汎用
プローブ106は、特定のプローブ・ヘッドが入手でき
ないプローブ回路に使用可能である。
9個のプローブ先端部108と回路パッド109を備え
る、汎用単一ポイント・プローブ106を含んでいる。
各プローブ先端部108は、100オーム同軸ケーブル
110を介して、パッド109に接続されている。汎用
プローブ106は、特定のプローブ・ヘッドが入手でき
ないプローブ回路に使用可能である。
【0025】以下に詳細に記載されるように、103の
ようなプローブ・ヘッドとプローブ先端部108が、一
旦試験対象回路に接続されると、残りの試験操作は基本
的に手を必要とせず、すなわち、プローブ・ヘッドに接
続された任意のノードは、手動でプローブ・ヘッドをリ
セットすることなく試験することができる。
ようなプローブ・ヘッドとプローブ先端部108が、一
旦試験対象回路に接続されると、残りの試験操作は基本
的に手を必要とせず、すなわち、プローブ・ヘッドに接
続された任意のノードは、手動でプローブ・ヘッドをリ
セットすることなく試験することができる。
【0026】プローブ・システム100は、2つの出力
129と130を有している。同様に、プローブ・ヘッ
ド102ないし104、及びパッド109などのシステ
ム構成部品の多くも、プローブ・ヘッド103に対する
111と112、及びパッド109に対する113と1
14のように、2つの出力を有している。各場合におい
て、一方の出力を「A」出力、他方の出力を「B」出力
と呼ぶ。各プローブ・ヘッド102、103、104
は、その出力の一方又は両方に、その入力105のいず
れか1つを接続することができる。例えば、プローブ・
ヘッド103は、その出力111と112の一方又は両
方に、その240個の入力のいずれか1つを接続するこ
とができる。パッド109もまた、その出力113と1
14の一方又は両方に、そのプローブ先端部108のい
ずれか1つを接続することができる。この機能は、本発
明の核心であり、以下で詳細に説明する。入力105又
はプローブ先端部108のうちの1つの選択入力から、
プローブ出力129と130のうちの1つの選択出力
に、信号を送ることのできる、システムを介する独立し
た経路の各々が、1つのチャンネルを規定する。プロー
ブ100及びその構成要素の場合は一般に、チャンネル
の半数が「A」出力129を通り、半数が「B」出力1
30を通る。簡略な表記法として、以下の幾つかの例に
おいては、システムの「A」出力側の電子回路又は構成
要素と呼び、或いは「A」又は「B」チャンネル構成部
品としての構成部品と呼ぶ。すべての入力は、「A」出
力129又は「B]出力のいずれかに接続することがで
きる。従って、各入力は、それに関連する「A」チャン
ネル、及びそれに関連する「B」チャンネルとを有す
る。以下に述べるように、第2レベルのマルチプレクサ
127においては、多重利得出力段506及び508
(図5)を介して、3つの異なるチャンネルがある。こ
れらの異なる利得チャンネルが含まれる場合、各入力
は、それに関連する3つの「A」チャンネルと、それに
関連する3つの「B」チャンネルを有する。
129と130を有している。同様に、プローブ・ヘッ
ド102ないし104、及びパッド109などのシステ
ム構成部品の多くも、プローブ・ヘッド103に対する
111と112、及びパッド109に対する113と1
14のように、2つの出力を有している。各場合におい
て、一方の出力を「A」出力、他方の出力を「B」出力
と呼ぶ。各プローブ・ヘッド102、103、104
は、その出力の一方又は両方に、その入力105のいず
れか1つを接続することができる。例えば、プローブ・
ヘッド103は、その出力111と112の一方又は両
方に、その240個の入力のいずれか1つを接続するこ
とができる。パッド109もまた、その出力113と1
14の一方又は両方に、そのプローブ先端部108のい
ずれか1つを接続することができる。この機能は、本発
明の核心であり、以下で詳細に説明する。入力105又
はプローブ先端部108のうちの1つの選択入力から、
プローブ出力129と130のうちの1つの選択出力
に、信号を送ることのできる、システムを介する独立し
た経路の各々が、1つのチャンネルを規定する。プロー
ブ100及びその構成要素の場合は一般に、チャンネル
の半数が「A」出力129を通り、半数が「B」出力1
30を通る。簡略な表記法として、以下の幾つかの例に
おいては、システムの「A」出力側の電子回路又は構成
要素と呼び、或いは「A」又は「B」チャンネル構成部
品としての構成部品と呼ぶ。すべての入力は、「A」出
力129又は「B]出力のいずれかに接続することがで
きる。従って、各入力は、それに関連する「A」チャン
ネル、及びそれに関連する「B」チャンネルとを有す
る。以下に述べるように、第2レベルのマルチプレクサ
127においては、多重利得出力段506及び508
(図5)を介して、3つの異なるチャンネルがある。こ
れらの異なる利得チャンネルが含まれる場合、各入力
は、それに関連する3つの「A」チャンネルと、それに
関連する3つの「B」チャンネルを有する。
【0027】プローブ・システム100はまた、プロー
ブとインターフェースするように設計された、ロジック
・アナライザ133に適したプリント回路基板(PC
B)120を含んでおり、このロジック・アナライザ
は、当技術分野においては「メイン・フレーム」と呼ば
れることもある。PCB120は、チャンネル選択プロ
グラマ回路121、較正制御回路122、オフセット制
御回路123、及びプローブ電源回路124を含んでお
り、これらの回路がマイクロプロセッサ125と、その
関連するメモリ126を共用している。例えば、チャン
ネル選択プログラマ121は、メモリ126とマイクロ
プロセッサ125を含み、そこでメモリ126に格納さ
れたチャンネル選択ソフトウェアが、マイクロプロセッ
サ125によって使用され、プローブ100内のラッチ
をプログラムするために、プログラマ121にデータを
線160へ生じせしめる出力信号をもたらす。このラッ
チについては、以下に述べられる。マイクロプロセッサ
125及びメモリ126は、PCB120上にないが、
メイン・フレーム133内にあり、従って点線で囲み示
されている。チャンネル選択プログラマ121は、マイ
クロプロセッサ125及びメモリ126と相互作用し
て、図6、7、11、12に示されるラッチから成るシ
フト・レジスタ690、1190に、一連のビットを出
力するようにプログラムされる、現場でプログラム可能
なゲート・アレイを含んでいることが好ましいが、詳細
は以下に述べられる。PCB120上の様々な回路12
1ないし126は、他の電気的要素及び相互接続を含ん
でいるが、当業者には以下の記述から明らかとなろう。
ブとインターフェースするように設計された、ロジック
・アナライザ133に適したプリント回路基板(PC
B)120を含んでおり、このロジック・アナライザ
は、当技術分野においては「メイン・フレーム」と呼ば
れることもある。PCB120は、チャンネル選択プロ
グラマ回路121、較正制御回路122、オフセット制
御回路123、及びプローブ電源回路124を含んでお
り、これらの回路がマイクロプロセッサ125と、その
関連するメモリ126を共用している。例えば、チャン
ネル選択プログラマ121は、メモリ126とマイクロ
プロセッサ125を含み、そこでメモリ126に格納さ
れたチャンネル選択ソフトウェアが、マイクロプロセッ
サ125によって使用され、プローブ100内のラッチ
をプログラムするために、プログラマ121にデータを
線160へ生じせしめる出力信号をもたらす。このラッ
チについては、以下に述べられる。マイクロプロセッサ
125及びメモリ126は、PCB120上にないが、
メイン・フレーム133内にあり、従って点線で囲み示
されている。チャンネル選択プログラマ121は、マイ
クロプロセッサ125及びメモリ126と相互作用し
て、図6、7、11、12に示されるラッチから成るシ
フト・レジスタ690、1190に、一連のビットを出
力するようにプログラムされる、現場でプログラム可能
なゲート・アレイを含んでいることが好ましいが、詳細
は以下に述べられる。PCB120上の様々な回路12
1ないし126は、他の電気的要素及び相互接続を含ん
でいるが、当業者には以下の記述から明らかとなろう。
【0028】PCB120はまた、第2レベルのマルチ
プレクサ127を含んでいる。マルチプレクサ127
は、PCB120上の集積回路(IC)ダイとして実装
され、その出力129と130の一方又は両方に、その
任意の8つの入力を接続することができる。さらに、プ
ローブ・システム100は、第2レベルのマルチプレク
サ127、プローブ・ヘッド102−104、及びパッ
ド109をプログラムするためなどの、制御信号を入力
するための手段140を含む。好ましい実施例におい
て、手段140は、ダイアル141及びキーボード14
2を含んでいるが、電気制御信号を生成するほとんどす
べての機構を使用することができる。好ましい実施例に
おいて、ダイアル141は、ロジック・アナライザ13
3の前面に位置し、キーボードは、コンピュータ・ワー
クステーション・キーボードである。しかし、簡略化の
ために、それらは、共通の制御信号入力手段140上に
示されている。好ましい実施例において、チャンネル選
択プログラマ121と共に、幾つかのダイアル145
は、プローブ入力105、108の1つ、及びプローブ
出力129、130の1つを選択する選択手段143か
ら成っているが、チャンネル選択プログラマ121と共
に、1つのダイアル146は、前記選択入力から前記出
力へ通過する信号に対して、複数の可能な利得の1つを
選択する利得選択手段144から成る。
プレクサ127を含んでいる。マルチプレクサ127
は、PCB120上の集積回路(IC)ダイとして実装
され、その出力129と130の一方又は両方に、その
任意の8つの入力を接続することができる。さらに、プ
ローブ・システム100は、第2レベルのマルチプレク
サ127、プローブ・ヘッド102−104、及びパッ
ド109をプログラムするためなどの、制御信号を入力
するための手段140を含む。好ましい実施例におい
て、手段140は、ダイアル141及びキーボード14
2を含んでいるが、電気制御信号を生成するほとんどす
べての機構を使用することができる。好ましい実施例に
おいて、ダイアル141は、ロジック・アナライザ13
3の前面に位置し、キーボードは、コンピュータ・ワー
クステーション・キーボードである。しかし、簡略化の
ために、それらは、共通の制御信号入力手段140上に
示されている。好ましい実施例において、チャンネル選
択プログラマ121と共に、幾つかのダイアル145
は、プローブ入力105、108の1つ、及びプローブ
出力129、130の1つを選択する選択手段143か
ら成っているが、チャンネル選択プログラマ121と共
に、1つのダイアル146は、前記選択入力から前記出
力へ通過する信号に対して、複数の可能な利得の1つを
選択する利得選択手段144から成る。
【0029】プローブ・ヘッド102−104の出力1
11、112、及びパッド109の出力は、標準の50
オーム同軸ケーブル115を介して、第2レベルのマル
チプレクサ127に接続されている。第2レベルのマル
チプレクサ127の出力129、130は、50オーム
・マイクロストリップ「同軸ケーブル」149を介し
て、オシロスコープ150のような試験機器に接続可能
である。制御PCB120は、多心線ケーブル160を
介して、プローブ・ヘッド102−104、パッド10
9、及び第2レベルのマルチプレクサ127に接続され
ている。多心線ケーブル160は、通常の電力線、デー
タ線とクロック線を含むシリアル・インターフェース、
及びその他の線を含んでいる。好ましい実施例におい
て、同軸ケーブル115及び配線160は、単一のケー
ブルに束ねられている。
11、112、及びパッド109の出力は、標準の50
オーム同軸ケーブル115を介して、第2レベルのマル
チプレクサ127に接続されている。第2レベルのマル
チプレクサ127の出力129、130は、50オーム
・マイクロストリップ「同軸ケーブル」149を介し
て、オシロスコープ150のような試験機器に接続可能
である。制御PCB120は、多心線ケーブル160を
介して、プローブ・ヘッド102−104、パッド10
9、及び第2レベルのマルチプレクサ127に接続され
ている。多心線ケーブル160は、通常の電力線、デー
タ線とクロック線を含むシリアル・インターフェース、
及びその他の線を含んでいる。好ましい実施例におい
て、同軸ケーブル115及び配線160は、単一のケー
ブルに束ねられている。
【0030】パッド109と第2レベルのマルチプレク
サ127はまた、その入力を118と119のような2
つのトリガー出力に多重化することができるが、図示さ
れる実施例において、これらは使用されない。
サ127はまた、その入力を118と119のような2
つのトリガー出力に多重化することができるが、図示さ
れる実施例において、これらは使用されない。
【0031】本発明によるアナログ電子プローブは、図
1に示されたもの以外にも多くの形態をとることもあ
る。図示の具体的実施例は、1つのシステムにおいて、
本発明の実施上の数種の可能性を示すこと、すなわち全
体としてのプローブ・システム100に加えて、プロー
ブ101、106、第2レベルのマルチプレクサ127
を示す際に、その有用性のために選定されたものであ
る。
1に示されたもの以外にも多くの形態をとることもあ
る。図示の具体的実施例は、1つのシステムにおいて、
本発明の実施上の数種の可能性を示すこと、すなわち全
体としてのプローブ・システム100に加えて、プロー
ブ101、106、第2レベルのマルチプレクサ127
を示す際に、その有用性のために選定されたものであ
る。
【0032】図2を参照すると、208ピンPQFPプ
ローブ101のセミブロック回路図が示されている。プ
ローブ101は、プローブ・ヘッド103及び同軸ケー
ブル115を含んでいる。プローブ・ヘッド103は、
メモリ201、4個のカスタム集積回路チップ202−
205から成る多重化手段207、208個のプローブ
入力105、209のような208個の入力抵抗、21
0のような8個の出力抵抗、50オーム・マイクロスト
リップ「同軸ケーブル」214と215、及びマイクロ
ストリップ終端抵抗212と213を含んでいる。入力
105は、それぞれIC202−205に関連する、4
つのグループ253、254、255、及び256に分
割されている。
ローブ101のセミブロック回路図が示されている。プ
ローブ101は、プローブ・ヘッド103及び同軸ケー
ブル115を含んでいる。プローブ・ヘッド103は、
メモリ201、4個のカスタム集積回路チップ202−
205から成る多重化手段207、208個のプローブ
入力105、209のような208個の入力抵抗、21
0のような8個の出力抵抗、50オーム・マイクロスト
リップ「同軸ケーブル」214と215、及びマイクロ
ストリップ終端抵抗212と213を含んでいる。入力
105は、それぞれIC202−205に関連する、4
つのグループ253、254、255、及び256に分
割されている。
【0033】メモリ201は、ケーブル束160内の配
線ケーブル240、好ましくはシリアル・インターフェ
ース接続を介して、較正制御回路122(図1)に接続
されている。集積回路チップ202は、ケーブル束16
0内のケーブル242、また好ましくはシリアル・イン
ターフェース接続を介して、チャンネル選択プログラマ
121に接続されている。チップ202から205の各
々は、243のような回路接続を介して、次のチップに
直列に接続されている。以下に述べるように、線24
2、及び243のような集積回路接続を介する、このデ
イジー・チェイン状接続は、IC内のラッチを介して連
続してデータを転送し、従ってラッチは、シフト・レジ
スタ1190(図11及び図12)を効果的に形成す
る。各プローブ入力105は、抵抗209を介して、I
C入力230の1つに接続する。ICチップ202−2
05の各々は、「A」出力である227、228、22
9、及び231をそれぞれ含んでおり、232のような
「B」出力を含んでいる。各「A」出力は、抵抗211
を通じ、マイクロストリップ214を介して、プローブ
・ヘッド出力111に接続する。各「B」出力は、抵抗
210を通じ、マイクロストリップ215を介して、プ
ローブ・ヘッド出力112に接続する。各マイクロスト
リップ214、215は、それぞれ終端抵抗213、2
12を介して接地に接続されている。本発明の開示にお
いて、接地は、220のような三角形で表示されている
ことに留意されたい。
線ケーブル240、好ましくはシリアル・インターフェ
ース接続を介して、較正制御回路122(図1)に接続
されている。集積回路チップ202は、ケーブル束16
0内のケーブル242、また好ましくはシリアル・イン
ターフェース接続を介して、チャンネル選択プログラマ
121に接続されている。チップ202から205の各
々は、243のような回路接続を介して、次のチップに
直列に接続されている。以下に述べるように、線24
2、及び243のような集積回路接続を介する、このデ
イジー・チェイン状接続は、IC内のラッチを介して連
続してデータを転送し、従ってラッチは、シフト・レジ
スタ1190(図11及び図12)を効果的に形成す
る。各プローブ入力105は、抵抗209を介して、I
C入力230の1つに接続する。ICチップ202−2
05の各々は、「A」出力である227、228、22
9、及び231をそれぞれ含んでおり、232のような
「B」出力を含んでいる。各「A」出力は、抵抗211
を通じ、マイクロストリップ214を介して、プローブ
・ヘッド出力111に接続する。各「B」出力は、抵抗
210を通じ、マイクロストリップ215を介して、プ
ローブ・ヘッド出力112に接続する。各マイクロスト
リップ214、215は、それぞれ終端抵抗213、2
12を介して接地に接続されている。本発明の開示にお
いて、接地は、220のような三角形で表示されている
ことに留意されたい。
【0034】抵抗209はそれぞれ、プローブ・ヘッド
103のプリント回路基板に内蔵された150オーム抵
抗であることが好ましい。抵抗210、211、21
2、及び213は、50オームであることが好ましい。
ICチップ202−205の各々は、プローブ・システ
ムの他の部分で使用される、「X」タイプのカスタムI
Cチップ、すなわちICXと区別するために、本明細書
においては「Y」タイプのチップ、すなわちICYと呼
ばれるカスタム・チップである。両方のチップについて
は、以下で詳細に説明する。
103のプリント回路基板に内蔵された150オーム抵
抗であることが好ましい。抵抗210、211、21
2、及び213は、50オームであることが好ましい。
ICチップ202−205の各々は、プローブ・システ
ムの他の部分で使用される、「X」タイプのカスタムI
Cチップ、すなわちICXと区別するために、本明細書
においては「Y」タイプのチップ、すなわちICYと呼
ばれるカスタム・チップである。両方のチップについて
は、以下で詳細に説明する。
【0035】図3を参照すると、汎用プローブ106が
示されている。プローブ106は、メモリ301、9個
のプローブ先端部108、100オーム同軸ケーブル1
10、プローブ回路パッド109、及び2本の同軸ケー
ブル115を含んでいる。簡略化のため、1個のプロー
ブ先端部108と、その関連する同軸ケーブル110の
みが示されている。他の8個は、「2から9」と表示さ
れた括弧で示されている。各プローブ先端部108は、
入力信号線305と接地線306を含む入力105を含
んでいる。各プローブ先端部はまた、先端抵抗310、
反転位相整合抵抗311、トリマ抵抗312、補償コン
デンサ315、絶縁コンデンサ316、及びスパーク・
ギャップ320を含んでいる。回路パッド109は、抵
抗336、337、338、及び「X」タイプのカスタ
ム集積回路チップ340を含んでいる。
示されている。プローブ106は、メモリ301、9個
のプローブ先端部108、100オーム同軸ケーブル1
10、プローブ回路パッド109、及び2本の同軸ケー
ブル115を含んでいる。簡略化のため、1個のプロー
ブ先端部108と、その関連する同軸ケーブル110の
みが示されている。他の8個は、「2から9」と表示さ
れた括弧で示されている。各プローブ先端部108は、
入力信号線305と接地線306を含む入力105を含
んでいる。各プローブ先端部はまた、先端抵抗310、
反転位相整合抵抗311、トリマ抵抗312、補償コン
デンサ315、絶縁コンデンサ316、及びスパーク・
ギャップ320を含んでいる。回路パッド109は、抵
抗336、337、338、及び「X」タイプのカスタ
ム集積回路チップ340を含んでいる。
【0036】入力305は、直列の抵抗310、31
1、及び312を介して、同軸ケーブル110に接続さ
れている。コンデンサ315は、抵抗311と並列に接
続されている。コンデンサ316の片側は、抵抗311
と312の間のノード351に接続され、もう一方は、
接地に接続されている。スパーク・ギャップ320は、
抵抗310と311間のノード352と接地との間に配
置されている。メモリ301は、ケーブル302を介し
て、較正制御モジュール122に接続されている。IC
X340は、18個の入力341を有しているが、9個
だけが使用される。ICX340は、4個の出力11
3、114、342、及び343を有し、先の2個はト
リガ出力、後の2個はアナログ信号出力である。同軸ケ
ーブル110は、プローブ先端部108とICX340
のIn1入力とを接続している。同様に、同軸ケーブル
は、他のプローブ先端部をICX340の入力In2か
らIn9に接続している。これらの入力はそれぞれ、終
端抵抗336を介して接地に接続されている。IC出力
342は、抵抗337を介して、同軸ケーブル115の
一方に接続されているが、IC出力343は、抵抗34
3を介して、同軸ケーブル115の他方に接続されてい
る。線344は、IC内のシフト・レジスタ・ラッチに
向かう、プログラマ121からのデータ接続である。
1、及び312を介して、同軸ケーブル110に接続さ
れている。コンデンサ315は、抵抗311と並列に接
続されている。コンデンサ316の片側は、抵抗311
と312の間のノード351に接続され、もう一方は、
接地に接続されている。スパーク・ギャップ320は、
抵抗310と311間のノード352と接地との間に配
置されている。メモリ301は、ケーブル302を介し
て、較正制御モジュール122に接続されている。IC
X340は、18個の入力341を有しているが、9個
だけが使用される。ICX340は、4個の出力11
3、114、342、及び343を有し、先の2個はト
リガ出力、後の2個はアナログ信号出力である。同軸ケ
ーブル110は、プローブ先端部108とICX340
のIn1入力とを接続している。同様に、同軸ケーブル
は、他のプローブ先端部をICX340の入力In2か
らIn9に接続している。これらの入力はそれぞれ、終
端抵抗336を介して接地に接続されている。IC出力
342は、抵抗337を介して、同軸ケーブル115の
一方に接続されているが、IC出力343は、抵抗34
3を介して、同軸ケーブル115の他方に接続されてい
る。線344は、IC内のシフト・レジスタ・ラッチに
向かう、プログラマ121からのデータ接続である。
【0037】抵抗310、311、312、336、3
42、及び343の定数は、それぞれ200オーム、1
9.6キロオーム、100オーム、100オーム、50
オーム、及び50オームであることが好ましい。コンデ
ンサ315と316は、それぞれ220フェムトファラ
ド、20ピコファラドである。スパーク・ギャップ32
0の絶縁破壊電圧は、約320ボルトであることが好ま
しい。すべてのプローブ先端部構成部品は、スパーク・
ギャップ閾値電圧までの静電放電(ESD)電圧に耐え
得る。
42、及び343の定数は、それぞれ200オーム、1
9.6キロオーム、100オーム、100オーム、50
オーム、及び50オームであることが好ましい。コンデ
ンサ315と316は、それぞれ220フェムトファラ
ド、20ピコファラドである。スパーク・ギャップ32
0の絶縁破壊電圧は、約320ボルトであることが好ま
しい。すべてのプローブ先端部構成部品は、スパーク・
ギャップ閾値電圧までの静電放電(ESD)電圧に耐え
得る。
【0038】図4は、第2レベルのマルチプレクサ12
7のブロック回路図を示している。これには、ケーブル
402を介して、較正制御モジュール122(図1)に
接続される、較正データ・メモリ401が含まれてい
る。線444は、プログラマ121(図1)からICX
チップ340内のラッチのシリアル・シフト・レジスタ
にデータを転送する、ケーブル160(図1)に束ねら
れたデータ線であるが、以下説明する。マルチプレクサ
127はまた、チップ・キャリア427上にある、抵抗
436、437、438及びICX440を含んでい
る。ICX440の最初の8個の入力441だけが使わ
れる。最初の8個の入力の各々は、ケーブル115の1
つに接続されている。各入力はまた、50オームである
ことが望ましい終端抵抗436を介して接地に接続され
ている。チップICX440は、本実施例には使用され
ない2個のトリガ出力413と414を有しており、4
37のような50オーム抵抗を介して、マイクロストリ
ップ「同軸ケーブル」149の1本にそれぞれ接続され
る、2つのアナログ出力442と443を有している。
マイクロストリップ149は、次にロジック・アナライ
ザ133のオシロスコープ入力に接続される。
7のブロック回路図を示している。これには、ケーブル
402を介して、較正制御モジュール122(図1)に
接続される、較正データ・メモリ401が含まれてい
る。線444は、プログラマ121(図1)からICX
チップ340内のラッチのシリアル・シフト・レジスタ
にデータを転送する、ケーブル160(図1)に束ねら
れたデータ線であるが、以下説明する。マルチプレクサ
127はまた、チップ・キャリア427上にある、抵抗
436、437、438及びICX440を含んでい
る。ICX440の最初の8個の入力441だけが使わ
れる。最初の8個の入力の各々は、ケーブル115の1
つに接続されている。各入力はまた、50オームである
ことが望ましい終端抵抗436を介して接地に接続され
ている。チップICX440は、本実施例には使用され
ない2個のトリガ出力413と414を有しており、4
37のような50オーム抵抗を介して、マイクロストリ
ップ「同軸ケーブル」149の1本にそれぞれ接続され
る、2つのアナログ出力442と443を有している。
マイクロストリップ149は、次にロジック・アナライ
ザ133のオシロスコープ入力に接続される。
【0039】図5は、タイプ「X」の集積回路540の
ブロック回路図を示している。これは、2つのマルチプ
レクサ増幅器(muxamps)、すなわち「A」mu
xamp502と「B」muxamp504、また4つ
の出力段、すなわち多重利得出力段「A」506、トリ
ガ出力段「A」507、多重利得出力段「B」508、
トリガ出力段「B」509とに分割することができる。
各出力段は、選択チャンネルを通過する信号に選択利得
を与えるために、利得選択手段144(図1)に応答す
る、多重利得手段である。muxamp502は、51
2のようなマルチプレクサ及びフィードバック増幅器回
路514を含むものと考えられるが、実際の回路におい
て、増幅器514のフィードバックは、マルチプレクサ
512の一部を通過するので、図6で分かるように、こ
の分割は完全には正確でない。フィードバック増幅器回
路514は、増幅器515と、増幅器の利得を決める電
圧分圧器を形成する1対の抵抗516と518を含んで
いる。
ブロック回路図を示している。これは、2つのマルチプ
レクサ増幅器(muxamps)、すなわち「A」mu
xamp502と「B」muxamp504、また4つ
の出力段、すなわち多重利得出力段「A」506、トリ
ガ出力段「A」507、多重利得出力段「B」508、
トリガ出力段「B」509とに分割することができる。
各出力段は、選択チャンネルを通過する信号に選択利得
を与えるために、利得選択手段144(図1)に応答す
る、多重利得手段である。muxamp502は、51
2のようなマルチプレクサ及びフィードバック増幅器回
路514を含むものと考えられるが、実際の回路におい
て、増幅器514のフィードバックは、マルチプレクサ
512の一部を通過するので、図6で分かるように、こ
の分割は完全には正確でない。フィードバック増幅器回
路514は、増幅器515と、増幅器の利得を決める電
圧分圧器を形成する1対の抵抗516と518を含んで
いる。
【0040】4個の各出力段506−508は、それぞ
れその利得を決める異なった電圧分圧器を備えた、3個
のフィードバック増幅器524、534、及び544を
含むものと考えられる。フィードバック増幅器524
は、プログラム可能増幅器525と、抵抗526と52
8から成る電圧分圧器とを含み、フィードバック増幅器
534は、プログラム可能増幅器535と、抵抗536
と538から成る電圧分圧器とを含み、フィードバック
増幅器544は、プログラム可能増幅器545と、抵抗
546と548から成る電圧分圧器とを含んでいる。さ
らに、多重利得出力段506及び508は、コンデンサ
552と554、及び抵抗553と555から成る多重
利得出力段506内の回路のような、ケーブル補償回路
を含んでいる。以下で明らかになるように、各増幅器5
25、535、545は、線571と574を介して、
出力段506及び508に搬送されるシフト・レジスタ
信号を介して、プログラム機能をON/OFFできると
いる点において、プログラム可能である。出力段に接続
された長いケーブルが使用される適用例においては、ト
リガ出力段を使用しないので、ケーブル補償コンデンサ
及び抵抗を含まないということを除いては、トリガ出力
段507及び509は、多重利得出力段と同様である。
また、以下で明らかになるように、トリガ出力段は、シ
フト・レジスタ信号を使用するラッチを含まないが、そ
の代わり、それぞれ線574及び572を介して、それ
ぞれの出力段506及び508内のラッチからの信号を
利用する。
れその利得を決める異なった電圧分圧器を備えた、3個
のフィードバック増幅器524、534、及び544を
含むものと考えられる。フィードバック増幅器524
は、プログラム可能増幅器525と、抵抗526と52
8から成る電圧分圧器とを含み、フィードバック増幅器
534は、プログラム可能増幅器535と、抵抗536
と538から成る電圧分圧器とを含み、フィードバック
増幅器544は、プログラム可能増幅器545と、抵抗
546と548から成る電圧分圧器とを含んでいる。さ
らに、多重利得出力段506及び508は、コンデンサ
552と554、及び抵抗553と555から成る多重
利得出力段506内の回路のような、ケーブル補償回路
を含んでいる。以下で明らかになるように、各増幅器5
25、535、545は、線571と574を介して、
出力段506及び508に搬送されるシフト・レジスタ
信号を介して、プログラム機能をON/OFFできると
いる点において、プログラム可能である。出力段に接続
された長いケーブルが使用される適用例においては、ト
リガ出力段を使用しないので、ケーブル補償コンデンサ
及び抵抗を含まないということを除いては、トリガ出力
段507及び509は、多重利得出力段と同様である。
また、以下で明らかになるように、トリガ出力段は、シ
フト・レジスタ信号を使用するラッチを含まないが、そ
の代わり、それぞれ線574及び572を介して、それ
ぞれの出力段506及び508内のラッチからの信号を
利用する。
【0041】ICXチップ540の18個の入力541
は、チップ340の入力341、及びチップ440の入
力441に対応する。各入力は、マルチプレクサ「A」
512の18個の入力521、及びマルチプレクサ
「B」513の18個の入力531の両方に接続されて
いる。「A」マルチプレクサ512は、線564を介し
てシフト・レジスタに接続されているが、これは、プロ
グラマ121からデータ信号を与える、チップ340と
440の線344と444に、それぞれ対応している。
シフト・レジスタ・データ信号は、線565を介して、
マルチプレクサ512からマルチプレクサ513へ送ら
れ、次に線571及び573を介して、出力段508及
び506に送られる。以下に説明するように、512の
ような各マルチプレクサは、ケーブル564で受信した
信号に応じて、514のような対応するフィードバック
増幅器の正の入力に、その入力の1つを接続する。増幅
器514の出力は、抵抗516を介してその負の入力に
接続され、その負の入力はまた、抵抗518を介して接
地に接続されている。増幅器514の出力522は、増
幅器525、535、545の正の入力に印加される、
MUXAOUT信号を与える。増幅器525、535、
545の各出力は、抵抗526、536、546を介し
て、それぞれ負の入力に接続されている。増幅器52
5、535、545の負の入力はそれぞれ、抵抗52
8、538、548を介して、それぞれ接地に接続され
ている。増幅器525の負の入力もまた、直列に接続さ
れたコンデンサ554と抵抗555を介して、接地に接
続され、そして直列に接続されたコンデンサ552と抵
抗553を介して、接地に接続されている。増幅器52
5、535、545の出力は、IC540の「A」出力
542に接続され、XVOUTA信号を与える。mux
amp504及び多重利得出力段「B」508は、mu
xamp502及び多重利得出力段「B」506と同一
であり、同様に出力543上に信号XVOUTBを与え
る。トリガ出力段「A」は、増幅器514の出力に接続
され、TRIGA出力信号を与えるが、トリガ出力段
「B」509は、muxamp504の増幅器出力に接
続され、TRIGB出力信号を与える。
は、チップ340の入力341、及びチップ440の入
力441に対応する。各入力は、マルチプレクサ「A」
512の18個の入力521、及びマルチプレクサ
「B」513の18個の入力531の両方に接続されて
いる。「A」マルチプレクサ512は、線564を介し
てシフト・レジスタに接続されているが、これは、プロ
グラマ121からデータ信号を与える、チップ340と
440の線344と444に、それぞれ対応している。
シフト・レジスタ・データ信号は、線565を介して、
マルチプレクサ512からマルチプレクサ513へ送ら
れ、次に線571及び573を介して、出力段508及
び506に送られる。以下に説明するように、512の
ような各マルチプレクサは、ケーブル564で受信した
信号に応じて、514のような対応するフィードバック
増幅器の正の入力に、その入力の1つを接続する。増幅
器514の出力は、抵抗516を介してその負の入力に
接続され、その負の入力はまた、抵抗518を介して接
地に接続されている。増幅器514の出力522は、増
幅器525、535、545の正の入力に印加される、
MUXAOUT信号を与える。増幅器525、535、
545の各出力は、抵抗526、536、546を介し
て、それぞれ負の入力に接続されている。増幅器52
5、535、545の負の入力はそれぞれ、抵抗52
8、538、548を介して、それぞれ接地に接続され
ている。増幅器525の負の入力もまた、直列に接続さ
れたコンデンサ554と抵抗555を介して、接地に接
続され、そして直列に接続されたコンデンサ552と抵
抗553を介して、接地に接続されている。増幅器52
5、535、545の出力は、IC540の「A」出力
542に接続され、XVOUTA信号を与える。mux
amp504及び多重利得出力段「B」508は、mu
xamp502及び多重利得出力段「B」506と同一
であり、同様に出力543上に信号XVOUTBを与え
る。トリガ出力段「A」は、増幅器514の出力に接続
され、TRIGA出力信号を与えるが、トリガ出力段
「B」509は、muxamp504の増幅器出力に接
続され、TRIGB出力信号を与える。
【0042】抵抗516、518、526、528、5
36、538、546、548、535、555の定数
は、それぞれ100オーム、88オーム、125オー
ム、105オーム、125オーム、105オーム、90
オーム、1.1キロオーム、420オーム、1.5キロ
オームであることが好ましい。コンデンサ552及び5
54の定数は、それぞれ1ピコファラド及び6ピコファ
ラドであることが好ましい。これらの定数は、結果とし
て増幅器515に2.1の利得、増幅器525と535
に2.2の利得、増幅器545に1.1の利得をもたら
す。増幅器の利得は、例えば2ではなく2.1というよ
うに、システム100に対する所望の最終利得よりもわ
ずかに大きく、システム内の他の部分でわずかな損失が
許されるようになっている。すなわち、利得係数2.1
を選択すると、結果としてシステム100の最終利得
は、ほぼ2になる。
36、538、546、548、535、555の定数
は、それぞれ100オーム、88オーム、125オー
ム、105オーム、125オーム、105オーム、90
オーム、1.1キロオーム、420オーム、1.5キロ
オームであることが好ましい。コンデンサ552及び5
54の定数は、それぞれ1ピコファラド及び6ピコファ
ラドであることが好ましい。これらの定数は、結果とし
て増幅器515に2.1の利得、増幅器525と535
に2.2の利得、増幅器545に1.1の利得をもたら
す。増幅器の利得は、例えば2ではなく2.1というよ
うに、システム100に対する所望の最終利得よりもわ
ずかに大きく、システム内の他の部分でわずかな損失が
許されるようになっている。すなわち、利得係数2.1
を選択すると、結果としてシステム100の最終利得
は、ほぼ2になる。
【0043】マルチプレクサ増幅器502の詳細な回路
図は、図6に示されている。muxamp502は、1
8個の入力521、トランジスタ604、606、60
8、610、612、614、624、626、62
8、ラッチXA1からXA18、ダイオード653から
656、抵抗516、518、及び660から668、
コンデンサ670、及び出力522を含んでいる。この
回路内及び本開示における他の回路内のすべてのトラン
ジスタは、バイポーラNPNトランジスタであることが
好ましい。トランジスタ608及び628は、9エミッ
タ・トランジスタである。ラッチXA1及びXA18、
及び以下に述べる他のラッチは、本発明の実施例におい
ては、好適には約−3.0ボルトである「low」すな
わち論理「0」状態、及び本発明の実施例においては、
約+0.0ボルトである「HIGH」すなわち論理
「1」状態である、2つの状態のいずれかでラッチされ
る出力を有する任意の素子であってもよい。ラッチは、
回路内及びシフト・レジスタ690と1190(図1
1)内の相対的位置を示す、XA1及びXA18のよう
な名称で表記されている。「A」又は「B」の前の始め
の1つ又は2つの文字は、ラッチが位置する回路を示し
ており、最初の文字が「X」である場合、ラッチはIC
Xチップ内にあり、最初の文字が「Y」である場合、ラ
ッチはICYチップ内にある。「A」又は「B」の前に
他の文字が何もない場合は、ラッチはmuxamp内に
ある。「A」又は「B」の前に「G」がある場合は、ラ
ッチは多重利得出力回路内にあり、「P」がある場合、
ラッチはプログラム可能出力回路内にあることを意味す
る。文字「A」又は「B」は、ラッチが「A」チャンネ
ル又は「B」チャンネルにあることを示している。最後
の記号が、数字である場合、どのラッチが、始めの文字
によって与えられた回路位置において、同様の機能を有
する一連のラッチであるかを示している。最後の記号
が、1つ又は複数の文字である場合、「ON」(出力禁
止ON)、又は「OF」(出力禁止OFF)、あるいは
「L」(レベル・シフト制御)のような特定の機能を有
する特定のラッチを示している。例えば、ラッチYAL
は、ICYチップの「A」チャンネルmuxamp内に
おける、レベル・シフト制御ラッチを示している。抵抗
660から668の定数がそれぞれ、125オーム、2
キロオーム、500オーム、2.3キロオーム、1キロ
オーム、200オーム、1.8キロオーム、2キロオー
ム、125キロオームであることが好ましい。コンデン
サ670の定数は、0.2ピコファラドであることが好
ましい。
図は、図6に示されている。muxamp502は、1
8個の入力521、トランジスタ604、606、60
8、610、612、614、624、626、62
8、ラッチXA1からXA18、ダイオード653から
656、抵抗516、518、及び660から668、
コンデンサ670、及び出力522を含んでいる。この
回路内及び本開示における他の回路内のすべてのトラン
ジスタは、バイポーラNPNトランジスタであることが
好ましい。トランジスタ608及び628は、9エミッ
タ・トランジスタである。ラッチXA1及びXA18、
及び以下に述べる他のラッチは、本発明の実施例におい
ては、好適には約−3.0ボルトである「low」すな
わち論理「0」状態、及び本発明の実施例においては、
約+0.0ボルトである「HIGH」すなわち論理
「1」状態である、2つの状態のいずれかでラッチされ
る出力を有する任意の素子であってもよい。ラッチは、
回路内及びシフト・レジスタ690と1190(図1
1)内の相対的位置を示す、XA1及びXA18のよう
な名称で表記されている。「A」又は「B」の前の始め
の1つ又は2つの文字は、ラッチが位置する回路を示し
ており、最初の文字が「X」である場合、ラッチはIC
Xチップ内にあり、最初の文字が「Y」である場合、ラ
ッチはICYチップ内にある。「A」又は「B」の前に
他の文字が何もない場合は、ラッチはmuxamp内に
ある。「A」又は「B」の前に「G」がある場合は、ラ
ッチは多重利得出力回路内にあり、「P」がある場合、
ラッチはプログラム可能出力回路内にあることを意味す
る。文字「A」又は「B」は、ラッチが「A」チャンネ
ル又は「B」チャンネルにあることを示している。最後
の記号が、数字である場合、どのラッチが、始めの文字
によって与えられた回路位置において、同様の機能を有
する一連のラッチであるかを示している。最後の記号
が、1つ又は複数の文字である場合、「ON」(出力禁
止ON)、又は「OF」(出力禁止OFF)、あるいは
「L」(レベル・シフト制御)のような特定の機能を有
する特定のラッチを示している。例えば、ラッチYAL
は、ICYチップの「A」チャンネルmuxamp内に
おける、レベル・シフト制御ラッチを示している。抵抗
660から668の定数がそれぞれ、125オーム、2
キロオーム、500オーム、2.3キロオーム、1キロ
オーム、200オーム、1.8キロオーム、2キロオー
ム、125キロオームであることが好ましい。コンデン
サ670の定数は、0.2ピコファラドであることが好
ましい。
【0044】muxamp502は、点線683の左側
の回路である18:1マルチプレクサ512、muxa
mpから外にマルチプレクサ512によって選択された
信号を駆動するフィードバック増幅器514、出力52
2をバイアスする電流源回路688を含んでいる。図6
に示された実施例においては、増幅器514のフィード
バック回路は、マルチプレクサ512の一部であるトラ
ンジスタ608及び628を実際に通過している。マル
チプレクサ512は、630のように基本的に18個の
増幅器であり、それぞれは、XA1のようなラッチ、6
06のようなトランジスタ、674のような電流源から
成る、631のような付勢手段によって選択的に付勢さ
れる。各増幅器は、681と682のようなエミッタを
接続した、604と608のような、2つのトランジス
タを含んでいる。これらの接続エミッタを「エミッタ・
ペア」と呼ぶ。図示の実施例において、トランジスタ6
08は、9−エミッタ・トランジスタであり、第1の9
個の増幅器に対する第2のトランジスタとして動作する
が、第2の9−エミッタ・トランジスタ628は、最後
の9個の増幅器に対する第2のトランジスタとして動作
する。差動増幅器回路、例えば入力In1とトランジス
タ608の第1エミッタ間に示された回路は、muxa
mp502内で18回繰り返されるが、最初及び最後だ
け、すなわち入力In1及びIn18に対する増幅器回
路のみが示されている。以下の記述から明らかとなるよ
うに、これら増幅器回路の各々は、506のような多重
利得出力段内の3つの増幅器524、534、535に
加え、各プローブ出力129と130と共に、独立した
マルチプレクサ・チャンネルを規定する。
の回路である18:1マルチプレクサ512、muxa
mpから外にマルチプレクサ512によって選択された
信号を駆動するフィードバック増幅器514、出力52
2をバイアスする電流源回路688を含んでいる。図6
に示された実施例においては、増幅器514のフィード
バック回路は、マルチプレクサ512の一部であるトラ
ンジスタ608及び628を実際に通過している。マル
チプレクサ512は、630のように基本的に18個の
増幅器であり、それぞれは、XA1のようなラッチ、6
06のようなトランジスタ、674のような電流源から
成る、631のような付勢手段によって選択的に付勢さ
れる。各増幅器は、681と682のようなエミッタを
接続した、604と608のような、2つのトランジス
タを含んでいる。これらの接続エミッタを「エミッタ・
ペア」と呼ぶ。図示の実施例において、トランジスタ6
08は、9−エミッタ・トランジスタであり、第1の9
個の増幅器に対する第2のトランジスタとして動作する
が、第2の9−エミッタ・トランジスタ628は、最後
の9個の増幅器に対する第2のトランジスタとして動作
する。差動増幅器回路、例えば入力In1とトランジス
タ608の第1エミッタ間に示された回路は、muxa
mp502内で18回繰り返されるが、最初及び最後だ
け、すなわち入力In1及びIn18に対する増幅器回
路のみが示されている。以下の記述から明らかとなるよ
うに、これら増幅器回路の各々は、506のような多重
利得出力段内の3つの増幅器524、534、535に
加え、各プローブ出力129と130と共に、独立した
マルチプレクサ・チャンネルを規定する。
【0045】In1入力は、トランジスタ604のベー
スに接続され、また陽極を接地に接続されたダイオード
653を介して、接地されている。この構成において、
ダイオード653は、入力In1に印加される負の過剰
電圧に対して保護する。ダイオード653は、入力の負
電圧が約−0.7ボルトに達するとオンし始める。正電
圧遊動に対する保護は、当技術分野では周知のように、
基本的にはダイオードである、トランジスタ604のコ
レクタ/ベース接合部によってもたらされる。トランジ
スタ604のコレクタは、接地に接続されている。
スに接続され、また陽極を接地に接続されたダイオード
653を介して、接地されている。この構成において、
ダイオード653は、入力In1に印加される負の過剰
電圧に対して保護する。ダイオード653は、入力の負
電圧が約−0.7ボルトに達するとオンし始める。正電
圧遊動に対する保護は、当技術分野では周知のように、
基本的にはダイオードである、トランジスタ604のコ
レクタ/ベース接合部によってもたらされる。トランジ
スタ604のコレクタは、接地に接続されている。
【0046】本開示において、電圧源は、674のよう
に電圧を横に書き込まれた線で示されている。プローブ
電源124(図1)は、+6.0ボルト、+1.35ボ
ルト、及び−3.0ボルトを供給する。各ICチップも
また、−1.44ボルトを生成するチップ搭載の回路を
有している。他の中間電圧は、電源124からの適切な
電圧を搬送する線と、中間電源が図示される回路の部分
との間の電圧を減衰させる、1つ以上のダイオードを配
置することによって、通常の方法で得られる。
に電圧を横に書き込まれた線で示されている。プローブ
電源124(図1)は、+6.0ボルト、+1.35ボ
ルト、及び−3.0ボルトを供給する。各ICチップも
また、−1.44ボルトを生成するチップ搭載の回路を
有している。他の中間電圧は、電源124からの適切な
電圧を搬送する線と、中間電源が図示される回路の部分
との間の電圧を減衰させる、1つ以上のダイオードを配
置することによって、通常の方法で得られる。
【0047】各チャンネルの独立したバイアス、すなわ
ち681のように、最初のトランジスタのコレクタを介
する、電源への各チャンネルの独立した接続は、隣接チ
ャンネルが、電源を介して「相互誘導」するのを防止す
る。従って、それによりチャンネルがOFFになると、
絶縁がもたらされる。上記のように、トランジスタ60
4のエミッタは、トランジスタ608の最初のエミッタ
に接続されている。この接続により規定されたノード6
80は、トランジスタ606のコレクタに接続されてい
る。トランジスタ606のベースは、ラッチXA1の出
力に接続されている。線564は、シフト・レジスタ・
データ信号をラッチXA1に印加し、この信号は、線6
86を介して次のラッチに送られる。当技術分野におい
て周知のように、ラッチを刻時するためにクロック信号
も印加される。ラッチXA1はまた、マルチプレクサ内
の他のラッチとは別に、接地に対して基準化されて、ラ
ッチXA1とトランジスタ606とから成る制御スイッ
チに対して、正確で、繰り返し可能なバイアスレバーが
生成される。トランジスタ606のエミッタは、抵抗6
60を介して−3.0ボルト電源に接続されている。ラ
ッチXA1がHIGHになると、トランジスタ606を
ONにし、トランジスタ608の最初のエミッタを通
り、トランジスタ604と608から成る増幅器回路に
対して、電流源が供給されて、この増幅器が付勢され、
従って「A」マルチプレクサ512のチャンネル1がO
Nになる。これにより、このチャンネルに関連する入力
を、プローブ100の選択出力129又は130と電気
的に接続する。
ち681のように、最初のトランジスタのコレクタを介
する、電源への各チャンネルの独立した接続は、隣接チ
ャンネルが、電源を介して「相互誘導」するのを防止す
る。従って、それによりチャンネルがOFFになると、
絶縁がもたらされる。上記のように、トランジスタ60
4のエミッタは、トランジスタ608の最初のエミッタ
に接続されている。この接続により規定されたノード6
80は、トランジスタ606のコレクタに接続されてい
る。トランジスタ606のベースは、ラッチXA1の出
力に接続されている。線564は、シフト・レジスタ・
データ信号をラッチXA1に印加し、この信号は、線6
86を介して次のラッチに送られる。当技術分野におい
て周知のように、ラッチを刻時するためにクロック信号
も印加される。ラッチXA1はまた、マルチプレクサ内
の他のラッチとは別に、接地に対して基準化されて、ラ
ッチXA1とトランジスタ606とから成る制御スイッ
チに対して、正確で、繰り返し可能なバイアスレバーが
生成される。トランジスタ606のエミッタは、抵抗6
60を介して−3.0ボルト電源に接続されている。ラ
ッチXA1がHIGHになると、トランジスタ606を
ONにし、トランジスタ608の最初のエミッタを通
り、トランジスタ604と608から成る増幅器回路に
対して、電流源が供給されて、この増幅器が付勢され、
従って「A」マルチプレクサ512のチャンネル1がO
Nになる。これにより、このチャンネルに関連する入力
を、プローブ100の選択出力129又は130と電気
的に接続する。
【0048】ノード680はまた、陰極が接地に接続さ
れたダイオード654を介して、接地に接続されてお
り、抵抗661を介して+1.35ボルト電源に接続さ
れている。接地に接続されたダイオード654と、抵抗
661を介する+1.35ボルト電源への接続との組合
せは、ノード680、及びノード680が接続するエミ
ッタ・ペア681と682を、チャンネル非接続時に制
御遮断電圧に強制し、さらにチャンネル間の結合を減少
させることに役立つ。制御遮断電圧は、約0.75ボル
トであることが好ましく、これはラッチXA1がOFF
の時、トランジスタ604及び608のベース/エミッ
タ接合を逆バイアスする。
れたダイオード654を介して、接地に接続されてお
り、抵抗661を介して+1.35ボルト電源に接続さ
れている。接地に接続されたダイオード654と、抵抗
661を介する+1.35ボルト電源への接続との組合
せは、ノード680、及びノード680が接続するエミ
ッタ・ペア681と682を、チャンネル非接続時に制
御遮断電圧に強制し、さらにチャンネル間の結合を減少
させることに役立つ。制御遮断電圧は、約0.75ボル
トであることが好ましく、これはラッチXA1がOFF
の時、トランジスタ604及び608のベース/エミッ
タ接合を逆バイアスする。
【0049】先に述べた方法で、トランジスタ608又
は628の対応するエミッタを介する、各マルチプレク
サ入力からの回路は、3つの利得回路524、535、
545の1つに加え、2つのプローブ出力129及び1
30の1つと共に、マルチプレクサ入力と関連するプロ
ーブ入力105(図1)から、プローブの出力129又
は130へのプローブ回路経路を規定し、この経路を、
本明細書においてはチャンネルと呼ぶ。例えば、パッド
109(図1)のIn6入力に接続されたプローブ先端
部108から、マルチプレクサ512のIn6入力、ト
ランジスタ608の6番目のエミッタ、及び利得増幅器
524を介して、プローブの出力129に至る回路は、
プローブを通る独自の経路を規定し、この経路を、プロ
ーブ・ヘッド109の「A1」セクションのチャンネル
6と呼ぶ。
は628の対応するエミッタを介する、各マルチプレク
サ入力からの回路は、3つの利得回路524、535、
545の1つに加え、2つのプローブ出力129及び1
30の1つと共に、マルチプレクサ入力と関連するプロ
ーブ入力105(図1)から、プローブの出力129又
は130へのプローブ回路経路を規定し、この経路を、
本明細書においてはチャンネルと呼ぶ。例えば、パッド
109(図1)のIn6入力に接続されたプローブ先端
部108から、マルチプレクサ512のIn6入力、ト
ランジスタ608の6番目のエミッタ、及び利得増幅器
524を介して、プローブの出力129に至る回路は、
プローブを通る独自の経路を規定し、この経路を、プロ
ーブ・ヘッド109の「A1」セクションのチャンネル
6と呼ぶ。
【0050】図6に戻ると、入力In18とトランジス
タ628の最後のエミッタ間の回路は、ラッチXA18
が、ラッチのシフト・レジスタ内の異なる位置にあり、
従ってその機能が、その位置におけるビットにより決定
されるという点を除いては、In1とトランジスタ60
6の最初のエミッタ間の回路と、構造的にも機能的にも
同一である。この後者の回路は、プローブ出力129と
共に、「A」セクションに関連する18番目のチャンネ
ルを規定する。同様に、他の入力In2からIn17
と、対応するエミッタとの間の他の回路の各々が、プロ
ーブ・チャンネルを規定する。
タ628の最後のエミッタ間の回路は、ラッチXA18
が、ラッチのシフト・レジスタ内の異なる位置にあり、
従ってその機能が、その位置におけるビットにより決定
されるという点を除いては、In1とトランジスタ60
6の最初のエミッタ間の回路と、構造的にも機能的にも
同一である。この後者の回路は、プローブ出力129と
共に、「A」セクションに関連する18番目のチャンネ
ルを規定する。同様に、他の入力In2からIn17
と、対応するエミッタとの間の他の回路の各々が、プロ
ーブ・チャンネルを規定する。
【0051】トランジスタ608及び628のコレクタ
は、トランジスタ610のベース、抵抗663を介して
+6.0ボルト電源、及び直列に接続された抵抗662
及びコンデンサ670を介して接地に接続されている。
トランジスタ610のコレクタは、+2.0ボルト電源
に接続され、そのエミッタは、抵抗664を介して、ト
ランジスタ612のベース、及びmuxamp出力52
2に接続されている。トランジスタ612のコレクタ
は、+1.35電源に接続され、そのエミッタは、出力
522に接続されている。出力522はまた、抵抗51
6を介してトランジスタ608及び628のベースに接
続されて、図5に関連して説明した、フィードバックを
もたらす。トランジスタ608及び628のベースはま
た、抵抗578を介して接地に、及び抵抗666を介し
てオフセット電圧入力692に接続されている。オフセ
ット電圧は、較正制御モジュール122(図1)から印
加され、較正目的のために、muxamp502回路を
トリミングする手段を与える。
は、トランジスタ610のベース、抵抗663を介して
+6.0ボルト電源、及び直列に接続された抵抗662
及びコンデンサ670を介して接地に接続されている。
トランジスタ610のコレクタは、+2.0ボルト電源
に接続され、そのエミッタは、抵抗664を介して、ト
ランジスタ612のベース、及びmuxamp出力52
2に接続されている。トランジスタ612のコレクタ
は、+1.35電源に接続され、そのエミッタは、出力
522に接続されている。出力522はまた、抵抗51
6を介してトランジスタ608及び628のベースに接
続されて、図5に関連して説明した、フィードバックを
もたらす。トランジスタ608及び628のベースはま
た、抵抗578を介して接地に、及び抵抗666を介し
てオフセット電圧入力692に接続されている。オフセ
ット電圧は、較正制御モジュール122(図1)から印
加され、較正目的のために、muxamp502回路を
トリミングする手段を与える。
【0052】出力522はまた、トランジスタ614の
コレクタに接続されている。トランジスタ614のベー
スは、−1.44ボルト電源に接続され、そのエミッタ
は、抵抗665を介して−3.0ボルト電源に接続され
ている。この回路は、所望通りの動作を可能にする値
で、トランジスタ610及び612にバイアスを与え
る。
コレクタに接続されている。トランジスタ614のベー
スは、−1.44ボルト電源に接続され、そのエミッタ
は、抵抗665を介して−3.0ボルト電源に接続され
ている。この回路は、所望通りの動作を可能にする値
で、トランジスタ610及び612にバイアスを与え
る。
【0053】多重利得出力段506の詳細な回路が、図
7に示されている。出力段506は、トランジスタ71
0−723、ラッチXGA1−XGA3、抵抗526、
528、536、538、546、548、553、5
55、740−747、及びコンデンサ552と554
を含んでいる。抵抗740−747の定数はそれぞれ、
20オーム、135オーム、2キロオーム、2キロオー
ム、2キロオーム、2.7キロオーム、20オーム、1
00オームであることが望ましい。ほかの構成部品の定
数は、前記の通りである。
7に示されている。出力段506は、トランジスタ71
0−723、ラッチXGA1−XGA3、抵抗526、
528、536、538、546、548、553、5
55、740−747、及びコンデンサ552と554
を含んでいる。抵抗740−747の定数はそれぞれ、
20オーム、135オーム、2キロオーム、2キロオー
ム、2キロオーム、2.7キロオーム、20オーム、1
00オームであることが望ましい。ほかの構成部品の定
数は、前記の通りである。
【0054】トランジスタ710、711、712のベ
ースは、出力段入力522に接続されているが、そのコ
レクタは、+1.35ボルト電源に接続されている。ト
ランジスタ710のエミッタは、直列の抵抗740及び
746を介して、トランジスタ715のエミッタに接続
されている。抵抗間のノード760は、トランジスタ7
16のコレクタに接続されている。トランジスタ711
のエミッタは、トランジスタ714のエミッタ、及びト
ランジスタ717のコレクタに接続されている。トラン
ジスタ712のエミッタは、トランジスタ713のエミ
ッタ、及びトランジスタ718のコレクタに接続されて
いる。トランジスタ713、714、715の各コレク
タは、抵抗745を介して+6.0ボルト電源、及び出
力トランジスタ722のベースに接続されている。トラ
ンジスタ716−718のエミッタは、抵抗741を介
して−3.0ボルト電源に接続されている。ラッチXG
A1、XGA2、XGA3の出力は、それぞれトランジ
スタ716、717、718のベースに接続されてお
り、また線574を介して、対応するトリガ出力段内の
対応するトランジスタのベースにも接続されている。従
って、あるチャンネルが、多重利得出力段「A」506
において選択されると常に、対応するチャンネルが、ト
リガ出力段「A」507において選択され、多重利得出
力段「B」508、及びトリガ出力段「B」509に対
しても同様である。各ラッチは、シフト・レジスタ・デ
ータ線573に沿って直列に接続され、このデータ線5
73は、最も身近ではXMB3ラッチから、最終的には
プログラマ121(図1)から到来し、ラッチXMA
1、XMA2、XMA3を通過した後、「X」チップ内
の温度バッファ回路(図示せず)のラッチに向かう。前
述のように、各ラッチはクロック入力も有し、独立に接
地されている。図6におけるラッチに関連する回路と同
様に、XGA2/717などの各ラッチ/トランジスタ
は、トランジスタ711及び713から成るような、関
連する増幅器に対して電流源を与え、この電流源は、線
522上の信号入力が通過する増幅器525、535、
545(図5)のどれかを制御するラッチによって、O
N/OFFすることができる。
ースは、出力段入力522に接続されているが、そのコ
レクタは、+1.35ボルト電源に接続されている。ト
ランジスタ710のエミッタは、直列の抵抗740及び
746を介して、トランジスタ715のエミッタに接続
されている。抵抗間のノード760は、トランジスタ7
16のコレクタに接続されている。トランジスタ711
のエミッタは、トランジスタ714のエミッタ、及びト
ランジスタ717のコレクタに接続されている。トラン
ジスタ712のエミッタは、トランジスタ713のエミ
ッタ、及びトランジスタ718のコレクタに接続されて
いる。トランジスタ713、714、715の各コレク
タは、抵抗745を介して+6.0ボルト電源、及び出
力トランジスタ722のベースに接続されている。トラ
ンジスタ716−718のエミッタは、抵抗741を介
して−3.0ボルト電源に接続されている。ラッチXG
A1、XGA2、XGA3の出力は、それぞれトランジ
スタ716、717、718のベースに接続されてお
り、また線574を介して、対応するトリガ出力段内の
対応するトランジスタのベースにも接続されている。従
って、あるチャンネルが、多重利得出力段「A」506
において選択されると常に、対応するチャンネルが、ト
リガ出力段「A」507において選択され、多重利得出
力段「B」508、及びトリガ出力段「B」509に対
しても同様である。各ラッチは、シフト・レジスタ・デ
ータ線573に沿って直列に接続され、このデータ線5
73は、最も身近ではXMB3ラッチから、最終的には
プログラマ121(図1)から到来し、ラッチXMA
1、XMA2、XMA3を通過した後、「X」チップ内
の温度バッファ回路(図示せず)のラッチに向かう。前
述のように、各ラッチはクロック入力も有し、独立に接
地されている。図6におけるラッチに関連する回路と同
様に、XGA2/717などの各ラッチ/トランジスタ
は、トランジスタ711及び713から成るような、関
連する増幅器に対して電流源を与え、この電流源は、線
522上の信号入力が通過する増幅器525、535、
545(図5)のどれかを制御するラッチによって、O
N/OFFすることができる。
【0055】3つの増幅器のエミッタ・ペア間の各ノー
ド760、761、762は、743のような抵抗を介
して、+1.35ボルト電源に接続され、エミッタが接
地に接続されている720のような、トランジスタのコ
レクタとベースに接続され、この構成において、720
のようなトランジスタは、ダイオードとして機能する。
この回路は、711、714のようなトランジスタのベ
ース/エミッタ接合が、XGA2のような対応するラッ
チがOFFの時、逆バイアスされることを確実にするの
で、これらのトランジスタはOFFのままである。さら
に、この配置は、XGA2のようなラッチがOFFの
時、720のようなダイオードをONにせしめて、ノー
ドを接地に接続し、それにより増幅器を介する、如何な
る信号の結合も防止される。
ド760、761、762は、743のような抵抗を介
して、+1.35ボルト電源に接続され、エミッタが接
地に接続されている720のような、トランジスタのコ
レクタとベースに接続され、この構成において、720
のようなトランジスタは、ダイオードとして機能する。
この回路は、711、714のようなトランジスタのベ
ース/エミッタ接合が、XGA2のような対応するラッ
チがOFFの時、逆バイアスされることを確実にするの
で、これらのトランジスタはOFFのままである。さら
に、この配置は、XGA2のようなラッチがOFFの
時、720のようなダイオードをONにせしめて、ノー
ドを接地に接続し、それにより増幅器を介する、如何な
る信号の結合も防止される。
【0056】トランジスタ722のコレクタは、+1.
35ボルト電源に接続され、そのエミッタは、出力54
2に接続されている。トランジスタ713、714、7
15の各ベースにそれぞれ接続された、ノード547、
537、527は、増幅器545、535、525(図
5)の負の入力にそれぞれ接続されたノードである。こ
れらのノードへの電圧分圧器抵抗526、528、53
6、538、546、548の接続は、図5において示
され、この図に関して説明した。
35ボルト電源に接続され、そのエミッタは、出力54
2に接続されている。トランジスタ713、714、7
15の各ベースにそれぞれ接続された、ノード547、
537、527は、増幅器545、535、525(図
5)の負の入力にそれぞれ接続されたノードである。こ
れらのノードへの電圧分圧器抵抗526、528、53
6、538、546、548の接続は、図5において示
され、この図に関して説明した。
【0057】トランジスタ723のコレクタは、出力ノ
ード542に接続され、そのエミッタは、抵抗747を
介して−3.0ボルト電源に接続されている。このベー
スは、−1.44ボルト電源に接続されている。この回
路は、出力トランジスタ722に対してバイアスを与え
る。
ード542に接続され、そのエミッタは、抵抗747を
介して−3.0ボルト電源に接続されている。このベー
スは、−1.44ボルト電源に接続されている。この回
路は、出力トランジスタ722に対してバイアスを与え
る。
【0058】上記から、多重利得出力段506が、出力
トランジスタ722を共用する、3つのプログラム可能
増幅器524、525、526から成ることが分かる。
例えば、プログラム可能増幅器535は、トランジスタ
711、714、717、ラッチXGA2、抵抗74
1、743、ダイオード720、それと共に出力トラン
ジスタ722から成る。この増幅器535をフィードバ
ック増幅器534にするフィードバックは、抵抗536
及びノード537を介してもたらされ、増幅器534の
利得を決定する電圧分割は、抵抗536及び538によ
って与えられる。増幅器535は、ラッチXGA2を含
むシフト・レジスタに加えられたデータによりプログラ
ムされる。ラッチXGA2が論理「0」を保持する場
合、ラッチ及びプログラム可能増幅器535は、OFF
となるようにプログラムされ、ラッチXGA2が論理
「1」を保持する場合、ラッチ及びプログラム可能増幅
器535は、ONとなるようにプログラムされる。同様
に、ラッチXGA1が、増幅器725をON又はOFF
のいずれにするかを決定し、ラッチXGA3が、増幅器
745をON又はOFFのいずれにするかを決定する。
トランジスタ722を共用する、3つのプログラム可能
増幅器524、525、526から成ることが分かる。
例えば、プログラム可能増幅器535は、トランジスタ
711、714、717、ラッチXGA2、抵抗74
1、743、ダイオード720、それと共に出力トラン
ジスタ722から成る。この増幅器535をフィードバ
ック増幅器534にするフィードバックは、抵抗536
及びノード537を介してもたらされ、増幅器534の
利得を決定する電圧分割は、抵抗536及び538によ
って与えられる。増幅器535は、ラッチXGA2を含
むシフト・レジスタに加えられたデータによりプログラ
ムされる。ラッチXGA2が論理「0」を保持する場
合、ラッチ及びプログラム可能増幅器535は、OFF
となるようにプログラムされ、ラッチXGA2が論理
「1」を保持する場合、ラッチ及びプログラム可能増幅
器535は、ONとなるようにプログラムされる。同様
に、ラッチXGA1が、増幅器725をON又はOFF
のいずれにするかを決定し、ラッチXGA3が、増幅器
745をON又はOFFのいずれにするかを決定する。
【0059】図8は、タイプ「Y」集積回路チップ80
2のブロック回路図である。これは、図2におけるIC
202−205である。ICY802は、「A」チャン
ネルmuxamp804、プログラム可能出力段80
5、「B」チャンネルmuxamp806、プログラム
可能出力段807を含んでいる。「A」及び「B」チャ
ンネルは、そのラッチが接続される順序を除いては、同
一であり、このラッチと接続については以下で説明す
る。従って、「A」チャンネルのみを詳細に記載する。
muxamp「A」804は、3つの18:1muxa
mp810、811、812を含む54:1muxam
pである。繰り返すと、これらの3つの各muxamp
は、ラッチ接続の順序を除いては、同一であるので、m
uxamp810のみを詳細に説明する。muxamp
810は、18:1マルチプレクサ820、フィードバ
ック増幅器824、抵抗853と855及びコンデンサ
852と854から成るケーブル補償回路850として
考えられる。フィードバック増幅器824は、プログラ
ム可能増幅器825、抵抗826と828から成るフィ
ードバック及び電圧分圧器回路を含んでいる。フィード
バック増幅器824とケーブル補償構成部品の接続は、
図5におけるフィードバック増幅器524、及びその関
連するケーブル補償回路に関連して説明したのと同様で
ある。コンデンサ、及び抵抗852から854の定数
は、それぞれ1.14pf、及び350オーム、6.7
pf、及び1.5キロオームである。さらに、この回路
において、抵抗826は60オーム、抵抗828は18
0オームであり、これは結果としてフィードバック増幅
器824の1.1の利得となる。
2のブロック回路図である。これは、図2におけるIC
202−205である。ICY802は、「A」チャン
ネルmuxamp804、プログラム可能出力段80
5、「B」チャンネルmuxamp806、プログラム
可能出力段807を含んでいる。「A」及び「B」チャ
ンネルは、そのラッチが接続される順序を除いては、同
一であり、このラッチと接続については以下で説明す
る。従って、「A」チャンネルのみを詳細に記載する。
muxamp「A」804は、3つの18:1muxa
mp810、811、812を含む54:1muxam
pである。繰り返すと、これらの3つの各muxamp
は、ラッチ接続の順序を除いては、同一であるので、m
uxamp810のみを詳細に説明する。muxamp
810は、18:1マルチプレクサ820、フィードバ
ック増幅器824、抵抗853と855及びコンデンサ
852と854から成るケーブル補償回路850として
考えられる。フィードバック増幅器824は、プログラ
ム可能増幅器825、抵抗826と828から成るフィ
ードバック及び電圧分圧器回路を含んでいる。フィード
バック増幅器824とケーブル補償構成部品の接続は、
図5におけるフィードバック増幅器524、及びその関
連するケーブル補償回路に関連して説明したのと同様で
ある。コンデンサ、及び抵抗852から854の定数
は、それぞれ1.14pf、及び350オーム、6.7
pf、及び1.5キロオームである。さらに、この回路
において、抵抗826は60オーム、抵抗828は18
0オームであり、これは結果としてフィードバック増幅
器824の1.1の利得となる。
【0060】ICYチップ802は、同一の2つの段、
「A」段890及び「B」段891を含んでいる。チッ
プ802は、同じ識別子、すなわちIn1、In2等に
よって識別される対応するプローブ入力105(図2)
にそれぞれ接続された、54個の入力841を含む。簡
略化のために、9個の入力841のみを示す。対応する
プローブ入力105と同様に、入力841は、それぞれ
マルチプレクサ820、821、822の1つに接続さ
れる、3つのグループ842、843、844に分割さ
れている。各入力は、862のような1/18入力分圧
器に接続されており、各分圧器は、「A」muxamp
804の1つの入力と、「B」muxamp806の1
つの入力に接続されている。「A」及び「B」多重段8
90及び891の各々は、それぞれ出力870及び87
5を有している。muxamp804の出力871は、
プログラム可能出力段805の入力に接続され、プログ
ラム可能出力段の出力872は、ICY出力信号YVO
UTAをもたらす。同様に、出力段807の出力876
は、出力信号YVOUTBをもたらす。データ信号は、
線880上の最初の18:1マルチプレクサ820に供
給されるが、これが202のようにプローブ・ヘッド内
の最初のチップである場合、プログラマ121から送ら
れ、これがプローブ・ヘッド内の最初のICYチップで
はない場合、先行チップの最後のラッチから送られる。
データは、線881を介してマルチプレクサ820の最
後のラッチから、次のマルチプレクサ821の最初のラ
ッチに送られ、次に、マルチプレクサ821内のすべて
のラッチを通過した後、データは、線882を介して
「A」チャンネル内の次のマルチプレクサに、次いで線
883上の「B」チャンネル内マルチプレクサに、そこ
から、線886を介して「B」チャンネル出力段807
に、次いで線887を介して「A」チャンネル出力段へ
と送られる。マルチプレクサ増幅器810、811、8
12の出力871、873、874は、互いにデイジー
・チェイン状であり、プログラム可能出力段805への
入力である共通出力870に接続されている。
「A」段890及び「B」段891を含んでいる。チッ
プ802は、同じ識別子、すなわちIn1、In2等に
よって識別される対応するプローブ入力105(図2)
にそれぞれ接続された、54個の入力841を含む。簡
略化のために、9個の入力841のみを示す。対応する
プローブ入力105と同様に、入力841は、それぞれ
マルチプレクサ820、821、822の1つに接続さ
れる、3つのグループ842、843、844に分割さ
れている。各入力は、862のような1/18入力分圧
器に接続されており、各分圧器は、「A」muxamp
804の1つの入力と、「B」muxamp806の1
つの入力に接続されている。「A」及び「B」多重段8
90及び891の各々は、それぞれ出力870及び87
5を有している。muxamp804の出力871は、
プログラム可能出力段805の入力に接続され、プログ
ラム可能出力段の出力872は、ICY出力信号YVO
UTAをもたらす。同様に、出力段807の出力876
は、出力信号YVOUTBをもたらす。データ信号は、
線880上の最初の18:1マルチプレクサ820に供
給されるが、これが202のようにプローブ・ヘッド内
の最初のチップである場合、プログラマ121から送ら
れ、これがプローブ・ヘッド内の最初のICYチップで
はない場合、先行チップの最後のラッチから送られる。
データは、線881を介してマルチプレクサ820の最
後のラッチから、次のマルチプレクサ821の最初のラ
ッチに送られ、次に、マルチプレクサ821内のすべて
のラッチを通過した後、データは、線882を介して
「A」チャンネル内の次のマルチプレクサに、次いで線
883上の「B」チャンネル内マルチプレクサに、そこ
から、線886を介して「B」チャンネル出力段807
に、次いで線887を介して「A」チャンネル出力段へ
と送られる。マルチプレクサ増幅器810、811、8
12の出力871、873、874は、互いにデイジー
・チェイン状であり、プログラム可能出力段805への
入力である共通出力870に接続されている。
【0061】図9は、入力分圧器862の詳細な回路図
を示している。この分圧器の重要な特徴は、ICYチッ
プ802上にあるということであり、これにより、小さ
な領域において、多数の高インピーダンス・ネットワー
クを可能にしつつも、結合を低くする、IC形状寸法を
利用することができる。入力分圧器862は、入力86
0、GndF接地線912、GndS接地線914、補
償コンデンサ902、抵抗904、906、908、9
10、及びスパーク・ギャップ920を含んでいる。G
ndS接地は、「センス」接地、すなわちICが配置さ
れるボンディング・パッドの通常の接地であり、Gnd
F接地は、パッドから高周波数電流を除くための特別な
電流リターン接地である。分圧器ネットワーク内の実際
の素子ではないが、分圧器が、所望通り機能するために
考慮しなけれはならない、他の容量は、図9において示
されている。これらには、チップが配置されるボンディ
ング・パッドの純出力容量である、パッド容量930、
入力分圧器862の出力863が接続されるmuxam
pの入力容量である、増幅器容量940、入力860と
GNDF接地912間の浮遊容量である、浮遊容量95
1、及び入力860とGndS接地914間の浮遊容量
である、浮遊容量952が含まれる。最後の2つの容量
への線は、これらが、寄生容量であることを示すため点
線になっている。
を示している。この分圧器の重要な特徴は、ICYチッ
プ802上にあるということであり、これにより、小さ
な領域において、多数の高インピーダンス・ネットワー
クを可能にしつつも、結合を低くする、IC形状寸法を
利用することができる。入力分圧器862は、入力86
0、GndF接地線912、GndS接地線914、補
償コンデンサ902、抵抗904、906、908、9
10、及びスパーク・ギャップ920を含んでいる。G
ndS接地は、「センス」接地、すなわちICが配置さ
れるボンディング・パッドの通常の接地であり、Gnd
F接地は、パッドから高周波数電流を除くための特別な
電流リターン接地である。分圧器ネットワーク内の実際
の素子ではないが、分圧器が、所望通り機能するために
考慮しなけれはならない、他の容量は、図9において示
されている。これらには、チップが配置されるボンディ
ング・パッドの純出力容量である、パッド容量930、
入力分圧器862の出力863が接続されるmuxam
pの入力容量である、増幅器容量940、入力860と
GNDF接地912間の浮遊容量である、浮遊容量95
1、及び入力860とGndS接地914間の浮遊容量
である、浮遊容量952が含まれる。最後の2つの容量
への線は、これらが、寄生容量であることを示すため点
線になっている。
【0062】入力電圧分圧器ネットワークは、入力分圧
器862の入力860と出力863の間の直列の抵抗9
04、906、908、加えて、出力863とGndS
接地914間に接続された抵抗910から成る。コンデ
ンサ902は、入力860とノード903間の抵抗90
4と906に並列に接続されている。このコンデンサ
が、浮遊容量951、952、及び増幅器容量940を
補償する。スパーク・ギャップ920は、入力860と
GndF接地912間に接続されている。パッド容量
は、入力860とGndF接地912の間で生じ、浮遊
容量951は、ノード901とGndF接地912の間
に示され、浮遊容量952は、ノード903とGndS
接地914の間に示される。増幅器容量は、出力863
とGndS接地の間に生じる。
器862の入力860と出力863の間の直列の抵抗9
04、906、908、加えて、出力863とGndS
接地914間に接続された抵抗910から成る。コンデ
ンサ902は、入力860とノード903間の抵抗90
4と906に並列に接続されている。このコンデンサ
が、浮遊容量951、952、及び増幅器容量940を
補償する。スパーク・ギャップ920は、入力860と
GndF接地912間に接続されている。パッド容量
は、入力860とGndF接地912の間で生じ、浮遊
容量951は、ノード901とGndF接地912の間
に示され、浮遊容量952は、ノード903とGndS
接地914の間に示される。増幅器容量は、出力863
とGndS接地の間に生じる。
【0063】それぞれ、容量902が70フェムトファ
ラドで、抵抗904、906、908、910が、7.
6キロオーム、3.8キロオーム、7.6キロオーム、
1.1キロオームであることが好ましい。スパーク・ギ
ャップ920の絶縁破壊電圧は、320ボルトであるこ
とが好ましい。入力分圧器862のすべての電子構成部
品は、スパーク・ギャップ絶縁破壊電圧にまで、及びそ
れをわずかに上回る電圧まで耐え得ることは、ICYの
重要な特徴である。好ましい実施例においては、パッド
容量930は、125フェムトファラド、浮遊容量95
1は、20フェムトファラド、浮遊容量952は、10
フェムトファラド、及び増幅器容量940は、120フ
ェムトファラドである。
ラドで、抵抗904、906、908、910が、7.
6キロオーム、3.8キロオーム、7.6キロオーム、
1.1キロオームであることが好ましい。スパーク・ギ
ャップ920の絶縁破壊電圧は、320ボルトであるこ
とが好ましい。入力分圧器862のすべての電子構成部
品は、スパーク・ギャップ絶縁破壊電圧にまで、及びそ
れをわずかに上回る電圧まで耐え得ることは、ICYの
重要な特徴である。好ましい実施例においては、パッド
容量930は、125フェムトファラド、浮遊容量95
1は、20フェムトファラド、浮遊容量952は、10
フェムトファラド、及び増幅器容量940は、120フ
ェムトファラドである。
【0064】入力分圧器回路862の総入力インピーダ
ンスは、4つの抵抗904、906、908及び910
の合計であり、20.1キロオームになる。高入力イン
ピーダンスは、プローブ回路が、テスト対象回路と相互
作用するのを防止するので、アナログ・プローブにおい
て重要である。しかし、ある点において、入力分圧器抵
抗は、非常に高くなり、そのためプローブを通過する信
号が、良好な信号保全性に対してあまりにも低くなる。
さらに、非常に多くの入力が、小さい領域に存在する、
すなわち入力が非常に高密度になると、チャンネル間の
低い結合と共に、高入力インピーダンスをもたらすこと
は困難になる。百個より多い入力の各々に対する高入力
インピーダンスと、高信号保全性とを組み合わせること
が、本発明の重要な特徴である。
ンスは、4つの抵抗904、906、908及び910
の合計であり、20.1キロオームになる。高入力イン
ピーダンスは、プローブ回路が、テスト対象回路と相互
作用するのを防止するので、アナログ・プローブにおい
て重要である。しかし、ある点において、入力分圧器抵
抗は、非常に高くなり、そのためプローブを通過する信
号が、良好な信号保全性に対してあまりにも低くなる。
さらに、非常に多くの入力が、小さい領域に存在する、
すなわち入力が非常に高密度になると、チャンネル間の
低い結合と共に、高入力インピーダンスをもたらすこと
は困難になる。百個より多い入力の各々に対する高入力
インピーダンスと、高信号保全性とを組み合わせること
が、本発明の重要な特徴である。
【0065】図10は、muxamp回路におけるフィ
ードバック増幅器824(図11)、及びプログラム可
能増幅器回路805(図12)内の両方の部分を形成す
る、出力禁止回路1000の詳細な回路図を示してい
る。この回路は、入力1002、及び1003に置かれ
る信号VLATCHON、及びVLATCHOFFにそ
れぞれ応答して、出力1005上に電流IOFFを、及
び出力1006上に電圧VOFFを供給する。出力禁止
回路1000は、トランジスタ1010−1018、抵
抗1020、1029、ダイオード1030−1033
を含んでいる。トランジスタ1012は、2−エミッタ
・トランジスタである。入力1003は、トランジスタ
1010及び1011のベースに接続されている。入力
1002は、トランジスタ1012のベースに接続され
ている。トランジスタ1010及び1011のエミッタ
は、それぞれトランジスタ1012のエミッタの1つ
に、及び抵抗1020と1021を介して、−3.0ボ
ルト電源に接続されている。トランジスタ1012のコ
レクタは、接地に接続されている。トランジスタ101
0及び1011のコレクタは、抵抗1022を介して接
続されている。トランジスタ1010のコレクタもま
た、トランジスタ1013のエミッタに、及び抵抗10
23を介して接地に接続されているが、トランジスタ1
011のコレクタもまた、トランジスタ1014のエミ
ッタに接続されている。トランジスタ1013及び10
14のベースは、接地に接続されている。トランジスタ
1014のコレクタは、出力1006に接続されてい
る。トランジスタ1013のコレクタは、トランジスタ
1017のエミッタに接続されている。トランジスタ1
017のベースは、抵抗1025を介して接地に、陰極
をコレクタに接続されたダイオード1033を介して、
そのコレクタに、陽極を電源に接続されたダイオード1
032を介して、+1.35ボルト電源に、及び抵抗1
027を介して、6.0ボルト電源に接続されている。
トランジスタ1017のコレクタはまた、出力1005
に接続されている。トランジスタ1015のエミッタ
は、直列のダイオード1030と抵抗1024を介して
接地に接続され、ダイオードの陽極は、エミッタに接続
されている。トランジスタ1016のエミッタは、抵抗
1029を介して接地に、及び陰極が出力1006に接
続された、ダイオード1031の陽極に接続されてい
る。トランジスタ1015及び1016のベースは、直
列の抵抗1026及び1028を介して、+6.0ボル
ト電源に接続されている。抵抗1026と1028間の
ノード1040は、トランジスタ1018のベースに接
続されている。トランジスタ1018のエミッタは、+
6.0ボルト電源に接続されている。トランジスタ10
18のエミッタは、トランジスタ1016のコレクタに
接続されている。抵抗1020−1029の定数がそれ
ぞれ、1.1キロオーム、5.0キロオーム、32.5
キロオーム、32.5キロオーム、2.0キロオーム、
97.5キロオーム、40.0キロオーム、65キロオ
ーム、40.0キロオーム、32.5キロオームである
ことが好ましい。出力禁止回路は、出力1006に約
0.1ボルトの電圧VOFFを、及び出力1005に約
0.5ミリアンペアの電流IOFFを供給する。
ードバック増幅器824(図11)、及びプログラム可
能増幅器回路805(図12)内の両方の部分を形成す
る、出力禁止回路1000の詳細な回路図を示してい
る。この回路は、入力1002、及び1003に置かれ
る信号VLATCHON、及びVLATCHOFFにそ
れぞれ応答して、出力1005上に電流IOFFを、及
び出力1006上に電圧VOFFを供給する。出力禁止
回路1000は、トランジスタ1010−1018、抵
抗1020、1029、ダイオード1030−1033
を含んでいる。トランジスタ1012は、2−エミッタ
・トランジスタである。入力1003は、トランジスタ
1010及び1011のベースに接続されている。入力
1002は、トランジスタ1012のベースに接続され
ている。トランジスタ1010及び1011のエミッタ
は、それぞれトランジスタ1012のエミッタの1つ
に、及び抵抗1020と1021を介して、−3.0ボ
ルト電源に接続されている。トランジスタ1012のコ
レクタは、接地に接続されている。トランジスタ101
0及び1011のコレクタは、抵抗1022を介して接
続されている。トランジスタ1010のコレクタもま
た、トランジスタ1013のエミッタに、及び抵抗10
23を介して接地に接続されているが、トランジスタ1
011のコレクタもまた、トランジスタ1014のエミ
ッタに接続されている。トランジスタ1013及び10
14のベースは、接地に接続されている。トランジスタ
1014のコレクタは、出力1006に接続されてい
る。トランジスタ1013のコレクタは、トランジスタ
1017のエミッタに接続されている。トランジスタ1
017のベースは、抵抗1025を介して接地に、陰極
をコレクタに接続されたダイオード1033を介して、
そのコレクタに、陽極を電源に接続されたダイオード1
032を介して、+1.35ボルト電源に、及び抵抗1
027を介して、6.0ボルト電源に接続されている。
トランジスタ1017のコレクタはまた、出力1005
に接続されている。トランジスタ1015のエミッタ
は、直列のダイオード1030と抵抗1024を介して
接地に接続され、ダイオードの陽極は、エミッタに接続
されている。トランジスタ1016のエミッタは、抵抗
1029を介して接地に、及び陰極が出力1006に接
続された、ダイオード1031の陽極に接続されてい
る。トランジスタ1015及び1016のベースは、直
列の抵抗1026及び1028を介して、+6.0ボル
ト電源に接続されている。抵抗1026と1028間の
ノード1040は、トランジスタ1018のベースに接
続されている。トランジスタ1018のエミッタは、+
6.0ボルト電源に接続されている。トランジスタ10
18のエミッタは、トランジスタ1016のコレクタに
接続されている。抵抗1020−1029の定数がそれ
ぞれ、1.1キロオーム、5.0キロオーム、32.5
キロオーム、32.5キロオーム、2.0キロオーム、
97.5キロオーム、40.0キロオーム、65キロオ
ーム、40.0キロオーム、32.5キロオームである
ことが好ましい。出力禁止回路は、出力1006に約
0.1ボルトの電圧VOFFを、及び出力1005に約
0.5ミリアンペアの電流IOFFを供給する。
【0066】muxamp810回路は、図11におい
て示されている。この回路と図6に示すmuxamp5
02の回路との比較は、この2つの回路が、多くの態様
において同一であることを示し、従ってmuxamp5
02回路とは異なる、muxamp810回路の部分に
ついてのみ、図11を参照して説明する。図11に示さ
れた抵抗、又は他の回路構成要素が、以下に、又は上記
の図8を参照して説明しない場合、その値及び機能は、
図6の対応する回路要素の記載において与えられた通り
である。
て示されている。この回路と図6に示すmuxamp5
02の回路との比較は、この2つの回路が、多くの態様
において同一であることを示し、従ってmuxamp5
02回路とは異なる、muxamp810回路の部分に
ついてのみ、図11を参照して説明する。図11に示さ
れた抵抗、又は他の回路構成要素が、以下に、又は上記
の図8を参照して説明しない場合、その値及び機能は、
図6の対応する回路要素の記載において与えられた通り
である。
【0067】回路810は、回路502と同様に、18
個の増幅器1130を含んでいる。回路810は、ケー
ブル補償回路850、及びプログラム可能OFF回路1
110を含んでいるという点で回路502と異なってい
るが、後者の回路は、図11の左上部に点線で囲まれ
た、電流及び電圧制御回路1111に加えて、図11の
左側にあるレベル・シフト回路1112を含んでいる。
回路810の全体を1ページに収めるため、また説明を
簡略化するために、回路1112は、図12の1282
で示された、好ましい実施例における実際の回路の等価
回路である。
個の増幅器1130を含んでいる。回路810は、ケー
ブル補償回路850、及びプログラム可能OFF回路1
110を含んでいるという点で回路502と異なってい
るが、後者の回路は、図11の左上部に点線で囲まれ
た、電流及び電圧制御回路1111に加えて、図11の
左側にあるレベル・シフト回路1112を含んでいる。
回路810の全体を1ページに収めるため、また説明を
簡略化するために、回路1112は、図12の1282
で示された、好ましい実施例における実際の回路の等価
回路である。
【0068】プログラム可能OFF回路1110は、ラ
ッチYAON、YAOF、YAL、出力禁止回路100
0、トランジスタ1120−1123、コンデンサ11
28、抵抗1130−1134、及びダイオード114
0を含んでいる。ラッチYAON、YAOF、及びYA
Lは、最も直接的にはラッチYA18から、しかし最終
的にはプログラマ121から到来する、シリアル・デー
タ線1150に接続されている。ラッチYAON及びY
AOFは、VLATCHON及びVLATCHOFF信
号を出力禁止回路1000に供給する。図10の説明に
おいて示したように、出力禁止回路1000はまた、+
1.35ボルト電源、+6.0ボルト電源、及び−3.
0ボルト電源にも接続され、出力1005にIOFF信
号、及び出力1006にVOFF信号を供給する。出力
1006は、コンデンサ1128を介して接地に、及び
抵抗1130を介してノード1170に接続されてい
る。コンデンサ1128及び抵抗1130は、増幅器に
対して高周波数補償を与える。出力1005は、トラン
ジスタ1120のベースに接続されている。トランジス
タ1120のベースは、抵抗1131を介して、+6.
0ボルト電源に接続されている。トランジスタ1120
のコレクタは、ダイオード1140の陰極に接続され、
そのダイオードの陽極は、+6.0ボルト電源に接続さ
れている。トランジスタ1120のエミッタは、9−エ
ミッタ・トランジスタ1160のコレクタに接続され
た、ノード1170に接続されている。ノード1170
はまた、トランジスタ1121のベースに接続されてい
るが、これは、そのOFF状態が回路1110によって
より密接に制御されることを除いては、図6におけるト
ランジスタ610と同様の機能を果たす。ラッチYAL
の出力は、トランジスタ1123のベースに印加される
が、これは、トランジスタ1123の機能が、ラッチY
ALの状態に依存することを除いては、図6におけるト
ランジスタ614、及び抵抗665と同様の機能を、抵
抗1134と共に果たす。オフセット入力1192は、
抵抗1135を介して、フィードバック・ノード110
8に接続されている。コンデンサ1128の定数が0.
3ピコファラド、及び抵抗1130−1135の定数
が、500オーム、14キロオーム、2.0キロオー
ム、1キロオーム、200オーム、720オームである
ことが好ましい。
ッチYAON、YAOF、YAL、出力禁止回路100
0、トランジスタ1120−1123、コンデンサ11
28、抵抗1130−1134、及びダイオード114
0を含んでいる。ラッチYAON、YAOF、及びYA
Lは、最も直接的にはラッチYA18から、しかし最終
的にはプログラマ121から到来する、シリアル・デー
タ線1150に接続されている。ラッチYAON及びY
AOFは、VLATCHON及びVLATCHOFF信
号を出力禁止回路1000に供給する。図10の説明に
おいて示したように、出力禁止回路1000はまた、+
1.35ボルト電源、+6.0ボルト電源、及び−3.
0ボルト電源にも接続され、出力1005にIOFF信
号、及び出力1006にVOFF信号を供給する。出力
1006は、コンデンサ1128を介して接地に、及び
抵抗1130を介してノード1170に接続されてい
る。コンデンサ1128及び抵抗1130は、増幅器に
対して高周波数補償を与える。出力1005は、トラン
ジスタ1120のベースに接続されている。トランジス
タ1120のベースは、抵抗1131を介して、+6.
0ボルト電源に接続されている。トランジスタ1120
のコレクタは、ダイオード1140の陰極に接続され、
そのダイオードの陽極は、+6.0ボルト電源に接続さ
れている。トランジスタ1120のエミッタは、9−エ
ミッタ・トランジスタ1160のコレクタに接続され
た、ノード1170に接続されている。ノード1170
はまた、トランジスタ1121のベースに接続されてい
るが、これは、そのOFF状態が回路1110によって
より密接に制御されることを除いては、図6におけるト
ランジスタ610と同様の機能を果たす。ラッチYAL
の出力は、トランジスタ1123のベースに印加される
が、これは、トランジスタ1123の機能が、ラッチY
ALの状態に依存することを除いては、図6におけるト
ランジスタ614、及び抵抗665と同様の機能を、抵
抗1134と共に果たす。オフセット入力1192は、
抵抗1135を介して、フィードバック・ノード110
8に接続されている。コンデンサ1128の定数が0.
3ピコファラド、及び抵抗1130−1135の定数
が、500オーム、14キロオーム、2.0キロオー
ム、1キロオーム、200オーム、720オームである
ことが好ましい。
【0069】回路1110の機能は、ラッチYA1、Y
A2、及び入力In1−In18に関連する他のすべて
のラッチがOFFの時、すなわち、マルチプレクサ81
0の入力が選択されない時、トランジスタ1121及び
1122をOFF状態に保つことである。図2に示すよ
うな典型的な用途においては、202−205のような
複数のICYチップの、210のような出力は、215
のような簡単な50オームマイクロストリップ上で、互
いにデイジー・チェイン状にされるので、OFF状態の
チップ出力210は、ON状態の他のチップからの出力
に起因した、マイクロストリップ上の電圧に出会うこと
になる。図11に戻り、入力841に関連するラッチY
A1、YA2等がすべてOFF状態の場合、回路111
0を用いないと、ノード1170は、約+2.5ボルト
上昇し、これが出力871に生じ得る何らかの電圧と組
み合わされて、トランジスタ1121及び1122をO
Nにする可能性がある。トランジスタ1120のベース
に印加されるIOFF電流は、このトランジスタをOF
F状態に保持して、増幅器を介して、出力871から及
び出力871へ、電流が流れないことを確実にしてい
る。トランジスタ1120がOFF状態になると、ノー
ド1170は浮動状態になる。出力禁止回路1000に
よって生成される電圧VOFFは、ノード1170を約
0.1ボルトに保持し、これは、ラッチYALがONの
時、レベル・シフト回路1112により供給されるバイ
アスと共に、トランジスタ1121及び1122をOF
F状態にし、出力871に生じ得る相応な電圧を保つ。
従って、IOFFとVOFFの組合せは、結果として出
力に接続された如何なる回路に対しても、開回路とみな
せる出力871となる。以下で明らかとなるように、こ
の特徴により、多くのICチップが、プローブ出力に対
してデイジー・チェイン状とすることが可能になり、プ
ローブ・ヘッドに配置できるチャンネル数が、ICX及
びICYの2つのカスタムICチップを利用するだけ
で、大いに増加される。
A2、及び入力In1−In18に関連する他のすべて
のラッチがOFFの時、すなわち、マルチプレクサ81
0の入力が選択されない時、トランジスタ1121及び
1122をOFF状態に保つことである。図2に示すよ
うな典型的な用途においては、202−205のような
複数のICYチップの、210のような出力は、215
のような簡単な50オームマイクロストリップ上で、互
いにデイジー・チェイン状にされるので、OFF状態の
チップ出力210は、ON状態の他のチップからの出力
に起因した、マイクロストリップ上の電圧に出会うこと
になる。図11に戻り、入力841に関連するラッチY
A1、YA2等がすべてOFF状態の場合、回路111
0を用いないと、ノード1170は、約+2.5ボルト
上昇し、これが出力871に生じ得る何らかの電圧と組
み合わされて、トランジスタ1121及び1122をO
Nにする可能性がある。トランジスタ1120のベース
に印加されるIOFF電流は、このトランジスタをOF
F状態に保持して、増幅器を介して、出力871から及
び出力871へ、電流が流れないことを確実にしてい
る。トランジスタ1120がOFF状態になると、ノー
ド1170は浮動状態になる。出力禁止回路1000に
よって生成される電圧VOFFは、ノード1170を約
0.1ボルトに保持し、これは、ラッチYALがONの
時、レベル・シフト回路1112により供給されるバイ
アスと共に、トランジスタ1121及び1122をOF
F状態にし、出力871に生じ得る相応な電圧を保つ。
従って、IOFFとVOFFの組合せは、結果として出
力に接続された如何なる回路に対しても、開回路とみな
せる出力871となる。以下で明らかとなるように、こ
の特徴により、多くのICチップが、プローブ出力に対
してデイジー・チェイン状とすることが可能になり、プ
ローブ・ヘッドに配置できるチャンネル数が、ICX及
びICYの2つのカスタムICチップを利用するだけ
で、大いに増加される。
【0070】プログラム可能出力段805と同時に、他
のプログラム可能出力段に対する回路の好ましい実施例
は、図12に示されている。回路805は、入力87
0、出力872、ラッチYPAON、YPAOF、YP
AL、トランジスタ1210−1219、抵抗1226
−1238、コンデンサ1220、及びダイオード12
40と1241を含んでいる。入力870は、トランジ
スタ1210のベースに接続されている。トランジスタ
1210のコレクタは、+1.35ボルト電源に接続さ
れているが、そのエミッタは、直列に接続された抵抗1
226及び1227を介して、トランジスタ1211の
エミッタに接続されている。トランジスタ1211のベ
ースは、出力872に接続されているが、そのエミッタ
は、図11の回路におけるノード1170と同等であ
る、ノード1270に接続されている。抵抗1226と
1227間のノード1268は、トランジスタ1212
と1213のコレクタ、トランジスタ1212のベー
ス、及び抵抗1228を介して+1.35ボルト電源に
接続されている。トランジスタ1212のエミッタは、
接地に接続されている。トランジスタ1213のエミッ
タは、抵抗1229を介して−3.0ボルト電源に接続
されている。トランジスタ1213のベースは、ラッチ
YPAONの出力に接続されている。
のプログラム可能出力段に対する回路の好ましい実施例
は、図12に示されている。回路805は、入力87
0、出力872、ラッチYPAON、YPAOF、YP
AL、トランジスタ1210−1219、抵抗1226
−1238、コンデンサ1220、及びダイオード12
40と1241を含んでいる。入力870は、トランジ
スタ1210のベースに接続されている。トランジスタ
1210のコレクタは、+1.35ボルト電源に接続さ
れているが、そのエミッタは、直列に接続された抵抗1
226及び1227を介して、トランジスタ1211の
エミッタに接続されている。トランジスタ1211のベ
ースは、出力872に接続されているが、そのエミッタ
は、図11の回路におけるノード1170と同等であ
る、ノード1270に接続されている。抵抗1226と
1227間のノード1268は、トランジスタ1212
と1213のコレクタ、トランジスタ1212のベー
ス、及び抵抗1228を介して+1.35ボルト電源に
接続されている。トランジスタ1212のエミッタは、
接地に接続されている。トランジスタ1213のエミッ
タは、抵抗1229を介して−3.0ボルト電源に接続
されている。トランジスタ1213のベースは、ラッチ
YPAONの出力に接続されている。
【0071】回路805の左上部に点線で囲まれた、電
流及び電圧制御回路1281と、回路805の右下部に
点線で囲まれた、レベル・シフト回路1282とから成
る回路1280は、図11におけるプログラム可能OF
F回路と同じ機能を果たす。回路1281は、図11の
左上部に点線で囲まれた、回路1111と同一であるの
で、再度は説明しない。回路1282は、図11におけ
る同等のレベル・シフト回路1112の実際の実施態様
を示している。トランジスタ1216のコレクタは、出
力872に接続され、そのエミッタは、抵抗1237を
介して−3.0ボルト電源に接続され、そのベースは、
抵抗1233を介して、トランジスタ1217のエミッ
タに接続されている。トランジスタ1217のコレクタ
は、接地に接続され、そのベースは、トランジスタ12
18のコレクタに接続され、抵抗1234を介して接地
に、及びダイオード1241の陰極に接続され、そのダ
イオードの陽極は、トランジスタ1218のベースに、
及び抵抗1235を介してトランジスタ1219のエミ
ッタに接続されている。トランジスタ1219のエミッ
タは、抵抗1236を介して接地に接続され、そのコレ
クタは、接地に接続されている。トランジスタ1219
のベースは、抵抗1238を介してラッチYPALの出
力に接続されている。抵抗1226−1238の定数は
それぞれ、20オーム、20オーム、1.89キロオー
ム、125オーム、500オーム、14キロオーム、
2.05キロオーム、250オーム、14キロオーム、
7キロオーム、14キロオーム、250オーム、7キロ
オームであることが好ましい。コンデンサ1220の定
数は、0.2ピコファラドであることが好ましい。
流及び電圧制御回路1281と、回路805の右下部に
点線で囲まれた、レベル・シフト回路1282とから成
る回路1280は、図11におけるプログラム可能OF
F回路と同じ機能を果たす。回路1281は、図11の
左上部に点線で囲まれた、回路1111と同一であるの
で、再度は説明しない。回路1282は、図11におけ
る同等のレベル・シフト回路1112の実際の実施態様
を示している。トランジスタ1216のコレクタは、出
力872に接続され、そのエミッタは、抵抗1237を
介して−3.0ボルト電源に接続され、そのベースは、
抵抗1233を介して、トランジスタ1217のエミッ
タに接続されている。トランジスタ1217のコレクタ
は、接地に接続され、そのベースは、トランジスタ12
18のコレクタに接続され、抵抗1234を介して接地
に、及びダイオード1241の陰極に接続され、そのダ
イオードの陽極は、トランジスタ1218のベースに、
及び抵抗1235を介してトランジスタ1219のエミ
ッタに接続されている。トランジスタ1219のエミッ
タは、抵抗1236を介して接地に接続され、そのコレ
クタは、接地に接続されている。トランジスタ1219
のベースは、抵抗1238を介してラッチYPALの出
力に接続されている。抵抗1226−1238の定数は
それぞれ、20オーム、20オーム、1.89キロオー
ム、125オーム、500オーム、14キロオーム、
2.05キロオーム、250オーム、14キロオーム、
7キロオーム、14キロオーム、250オーム、7キロ
オームであることが好ましい。コンデンサ1220の定
数は、0.2ピコファラドであることが好ましい。
【0072】図6及び図11のmuxamp回路502
及び810、及び図7の多重利得出力段506と同様
に、プログラム可能出力段回路805は、基本的にエミ
ッタ・ペア、すなわち2つのトランジスタ1210と1
211のエミッタを、別のトランジスタ1215の手段
により与えられる、フィードバックと結合することによ
り形成される、フィードバック増幅器である。以前の図
における少し複雑な増幅器と同様に、増幅器805は、
エミッタ・ペア間のノード1268に接続された、電流
源をON又はOFFにすることにより、ON/OFFに
することができる。そして、以前の回路のように、電流
源は、ラッチYPAONの出力により制御されている。
しかし、以前の回路とは異なり、回路805は、複数の
様々なラッチによって制御される、様々な電流源により
付勢可能な、複数の様々なエミッタ・ペア増幅器を含ん
でいない。その代わり、OFF/ONいずれかにできる
エミッタ・ペア増幅器が1つだけある。さらに、回路8
10(図11)のすべてのエミッタ・ペア増幅器がOF
Fの場合の状態と同様に、回路805のエミッタ・ペア
増幅器がOFFの場合、追加回路1280は、出力を高
インピーダンスに、外部回路に対して開回路のように見
える、電流がない状態に保つ。従って、出力段805
は、ON又はOFFのいずれかにプログラム可能であ
り、OFFの場合は開回路とみなせる。
及び810、及び図7の多重利得出力段506と同様
に、プログラム可能出力段回路805は、基本的にエミ
ッタ・ペア、すなわち2つのトランジスタ1210と1
211のエミッタを、別のトランジスタ1215の手段
により与えられる、フィードバックと結合することによ
り形成される、フィードバック増幅器である。以前の図
における少し複雑な増幅器と同様に、増幅器805は、
エミッタ・ペア間のノード1268に接続された、電流
源をON又はOFFにすることにより、ON/OFFに
することができる。そして、以前の回路のように、電流
源は、ラッチYPAONの出力により制御されている。
しかし、以前の回路とは異なり、回路805は、複数の
様々なラッチによって制御される、様々な電流源により
付勢可能な、複数の様々なエミッタ・ペア増幅器を含ん
でいない。その代わり、OFF/ONいずれかにできる
エミッタ・ペア増幅器が1つだけある。さらに、回路8
10(図11)のすべてのエミッタ・ペア増幅器がOF
Fの場合の状態と同様に、回路805のエミッタ・ペア
増幅器がOFFの場合、追加回路1280は、出力を高
インピーダンスに、外部回路に対して開回路のように見
える、電流がない状態に保つ。従って、出力段805
は、ON又はOFFのいずれかにプログラム可能であ
り、OFFの場合は開回路とみなせる。
【0073】図1を参照して、プローブ100は、次の
ようにプログラムされる。プローブ・ヘッド102が、
プログラムされるところであると想定すると、出力12
9及び出力130に接続すべき1つ又は複数の入力10
5は、ダイアル145を回す、又はキーボード142で
情報を入力することによって選択される。入力手段14
0は、チャンネル選択プログラマ121に電気信号を送
ることによって、応答するが、これは、マイクロプロセ
ッサ125とメモリ126を利用して、ケーブル160
にシリアル・データを出力し、プローブ・ヘッド102
における、回路810(図11)内YA1、YA2から
YAL、及び回路805内のYPAON、YPAOF、
YPALのようなすべてのラッチを介して、一連のデー
タ・ビットをシフトする。上記のように、ラッチは、全
体として、基本的にシフト・レジスタ1190を形成
し、また通常のシフト・レジスタのように、データは、
各クロック・パルスで、1つのラッチから次のラッチに
シフトする。データは、各プローブ・ヘッド内で、最初
のICYチップから最後まで進み、各ICYチップ内
で、第1の「A」チャンネルmuxamp810(図
8)内のラッチ1から18まで進み、その後第1の
「A」muxamp内の3つの出力禁止ラッチYAO
N、YAOF、YALに、第1の「B」チャンネルmu
xamp813内の3つの出力禁止ラッチYAON、Y
AOF、YALに、「B」チャンネルmuxamp81
3内のラッチ1から18に、次いで第2の「A」チャン
ネルmuxamp811内のラッチ1から18に進み、
その後muxamp811内の3つの出力禁止ラッチ
に、第2の「B」チャンネルmuxamp814内の3
つの出力禁止ラッチに、muxamp814内のラッチ
1から18に、第3の「A」チャンネルmuxamp8
12内のラッチ1から8に、muxamp812内の出
力禁止ラッチに、第3の「B」チャンネルmuxamp
815内の出力禁止ラッチに、muxamp815内の
ラッチ1から18に、次いで「B」チャンネル・プログ
ラム可能出力段807内のラッチYPAON、YPAO
F、YPALに、「A」チャンネル・プログラム可能出
力段内のラッチYPAON、YPAOF、YPALに、
そして最後に、チップ内の温度感知バッファ(図示せ
ず)を付勢するラッチへと進む。
ようにプログラムされる。プローブ・ヘッド102が、
プログラムされるところであると想定すると、出力12
9及び出力130に接続すべき1つ又は複数の入力10
5は、ダイアル145を回す、又はキーボード142で
情報を入力することによって選択される。入力手段14
0は、チャンネル選択プログラマ121に電気信号を送
ることによって、応答するが、これは、マイクロプロセ
ッサ125とメモリ126を利用して、ケーブル160
にシリアル・データを出力し、プローブ・ヘッド102
における、回路810(図11)内YA1、YA2から
YAL、及び回路805内のYPAON、YPAOF、
YPALのようなすべてのラッチを介して、一連のデー
タ・ビットをシフトする。上記のように、ラッチは、全
体として、基本的にシフト・レジスタ1190を形成
し、また通常のシフト・レジスタのように、データは、
各クロック・パルスで、1つのラッチから次のラッチに
シフトする。データは、各プローブ・ヘッド内で、最初
のICYチップから最後まで進み、各ICYチップ内
で、第1の「A」チャンネルmuxamp810(図
8)内のラッチ1から18まで進み、その後第1の
「A」muxamp内の3つの出力禁止ラッチYAO
N、YAOF、YALに、第1の「B」チャンネルmu
xamp813内の3つの出力禁止ラッチYAON、Y
AOF、YALに、「B」チャンネルmuxamp81
3内のラッチ1から18に、次いで第2の「A」チャン
ネルmuxamp811内のラッチ1から18に進み、
その後muxamp811内の3つの出力禁止ラッチ
に、第2の「B」チャンネルmuxamp814内の3
つの出力禁止ラッチに、muxamp814内のラッチ
1から18に、第3の「A」チャンネルmuxamp8
12内のラッチ1から8に、muxamp812内の出
力禁止ラッチに、第3の「B」チャンネルmuxamp
815内の出力禁止ラッチに、muxamp815内の
ラッチ1から18に、次いで「B」チャンネル・プログ
ラム可能出力段807内のラッチYPAON、YPAO
F、YPALに、「A」チャンネル・プログラム可能出
力段内のラッチYPAON、YPAOF、YPALに、
そして最後に、チップ内の温度感知バッファ(図示せ
ず)を付勢するラッチへと進む。
【0074】例えば、プローブ・ヘッド102内の入力
7が、プローブ・ヘッド102の「A」出力に接続され
るように、及びプローブ・ヘッド102内の入力239
が、「B」出力に接続されるように選択されたと仮定す
る。プローブ・ヘッド102内には240個の入力があ
り、次いで5個のICYチップとなるが、5番目のIC
Yチップ内の54個の入力のうちで、最初の24個だけ
が使用される。プローブ・ヘッド内の最初のICYチッ
プの「A」チャンネルにおいて、第1のマルチプレクサ
増幅器810(図11)の8番目の入力に関連するラッ
チ、及び5番目のICYチップ内の「B」チャンネル
(図8)において、2番目のmuxamp814の5番
目の入力に関連するラッチが、論理「1」を保持し、プ
ローブ・ヘッド内のすべての他の入力ラッチYA1、Y
A2等が、論理「0」を保持するまで、プログラマ12
1は、ラッチを介して、データをシフトする。さらに、
最初のICYチップ内の最初の「A」チャンネルmux
amp810のラッチYAON、及びプローブ・ヘッド
102内の5番目のICYチップの第2の「B」チャン
ネルmuxamp814内のラッチYAONは、論理
「1」を保持し、プローブ・ヘッド102内の他のすべ
てのmuxamp内の他のラッチYAONが、論理
「0」を保持し、最初のICYチップ内の「A」チャン
ネル内の最初のmuxamp810のラッチYAOFと
YAL、及び5番目のICYチップの「B」チャンネル
内の第2のmuxamp814内の同じラッチは、論理
「0」を保持し、プローブ・ヘッドの他のすべてのIC
Yチップ内の他のすべてのmuxamp内の他のラッチ
YAOFとYALは、論理「1」を保持する。さらに、
プローブ・ヘッドの最初のICYチップの「A」チャン
ネル内の出力段回路805(図8)内、及び5番目のI
CYチップの「B」チャンネル内のプログラム可能出力
段807内おいて、ラッチYPAON(図12)は論理
「1」を保持し、ラッチYPAOF及びYPALは論理
「0」を保持し、5個のICYチップの他のすべてのプ
ログラム可能出力段において、ラッチYPAONが論理
「0」を保持し、ラッチYPAOF及びYPALが論理
「1」を保持する。プローブ・ヘッド102において何
の入力も選択されないと、YA1、YA2等のすべての
ラッチが論理「0」を保持し、ラッチYAONとYPA
ONが論理「0」を保持し、ラッチYAOF、YAL、
YPAOF、YPALが論理「1」を保持するまで、デ
ータが、シフト・レジスタを介してシフトされる。以上
によって、プローブ・ヘッド102の出力115が、高
インピーダンスになり、開回路とみなせる、電流がない
状態になる。
7が、プローブ・ヘッド102の「A」出力に接続され
るように、及びプローブ・ヘッド102内の入力239
が、「B」出力に接続されるように選択されたと仮定す
る。プローブ・ヘッド102内には240個の入力があ
り、次いで5個のICYチップとなるが、5番目のIC
Yチップ内の54個の入力のうちで、最初の24個だけ
が使用される。プローブ・ヘッド内の最初のICYチッ
プの「A」チャンネルにおいて、第1のマルチプレクサ
増幅器810(図11)の8番目の入力に関連するラッ
チ、及び5番目のICYチップ内の「B」チャンネル
(図8)において、2番目のmuxamp814の5番
目の入力に関連するラッチが、論理「1」を保持し、プ
ローブ・ヘッド内のすべての他の入力ラッチYA1、Y
A2等が、論理「0」を保持するまで、プログラマ12
1は、ラッチを介して、データをシフトする。さらに、
最初のICYチップ内の最初の「A」チャンネルmux
amp810のラッチYAON、及びプローブ・ヘッド
102内の5番目のICYチップの第2の「B」チャン
ネルmuxamp814内のラッチYAONは、論理
「1」を保持し、プローブ・ヘッド102内の他のすべ
てのmuxamp内の他のラッチYAONが、論理
「0」を保持し、最初のICYチップ内の「A」チャン
ネル内の最初のmuxamp810のラッチYAOFと
YAL、及び5番目のICYチップの「B」チャンネル
内の第2のmuxamp814内の同じラッチは、論理
「0」を保持し、プローブ・ヘッドの他のすべてのIC
Yチップ内の他のすべてのmuxamp内の他のラッチ
YAOFとYALは、論理「1」を保持する。さらに、
プローブ・ヘッドの最初のICYチップの「A」チャン
ネル内の出力段回路805(図8)内、及び5番目のI
CYチップの「B」チャンネル内のプログラム可能出力
段807内おいて、ラッチYPAON(図12)は論理
「1」を保持し、ラッチYPAOF及びYPALは論理
「0」を保持し、5個のICYチップの他のすべてのプ
ログラム可能出力段において、ラッチYPAONが論理
「0」を保持し、ラッチYPAOF及びYPALが論理
「1」を保持する。プローブ・ヘッド102において何
の入力も選択されないと、YA1、YA2等のすべての
ラッチが論理「0」を保持し、ラッチYAONとYPA
ONが論理「0」を保持し、ラッチYAOF、YAL、
YPAOF、YPALが論理「1」を保持するまで、デ
ータが、シフト・レジスタを介してシフトされる。以上
によって、プローブ・ヘッド102の出力115が、高
インピーダンスになり、開回路とみなせる、電流がない
状態になる。
【0075】各プローブ・ヘッド102−104、及び
パッド109は、専有のシフト・レジスタを有してお
り、従って、各プローブ・ヘッド及びパッドは、他のプ
ローブ・ヘッドから独立してプログラムすることができ
る。各プローブ・ヘッド及びパッドに対し、どの入力を
どの出力に接続するかについての選択は、入力手段14
0で行われ、チャンネル選択プログラマ121は、ビッ
ト・ストリングを、ICXチップを含むパッドの場合、
シフト・レジスタ690に出力し、ICYチップを使用
するプローブ・ヘッドの場合、1190に出力し、この
ビット・ストリングは、1つ又は複数の選択入力を1つ
又は複数の選択出力と接続するよう適切に、ラッチを付
勢又は非勢して、810などのmuxampの871と
いった出力、802などのICYチップの872といっ
た出力、及び103などのプローブ・ヘッドの111と
いった出力はそのままにされ、これら出力は、入力が選
択されていないので、高インピーダンスであり、外部回
路に対して開回路とみなせる、電流がない状態である。
パッド109は、専有のシフト・レジスタを有してお
り、従って、各プローブ・ヘッド及びパッドは、他のプ
ローブ・ヘッドから独立してプログラムすることができ
る。各プローブ・ヘッド及びパッドに対し、どの入力を
どの出力に接続するかについての選択は、入力手段14
0で行われ、チャンネル選択プログラマ121は、ビッ
ト・ストリングを、ICXチップを含むパッドの場合、
シフト・レジスタ690に出力し、ICYチップを使用
するプローブ・ヘッドの場合、1190に出力し、この
ビット・ストリングは、1つ又は複数の選択入力を1つ
又は複数の選択出力と接続するよう適切に、ラッチを付
勢又は非勢して、810などのmuxampの871と
いった出力、802などのICYチップの872といっ
た出力、及び103などのプローブ・ヘッドの111と
いった出力はそのままにされ、これら出力は、入力が選
択されていないので、高インピーダンスであり、外部回
路に対して開回路とみなせる、電流がない状態である。
【0076】パッド109の場合、利得もまた選択され
る。パッド109内のICXチップ340をプログラム
する場合、シフト・レジスタ690内のラッチの順序
は、次の通りである。「A」チャンネルmuxamp5
02内のラッチ1−18、すなわち図6のラッチXA1
からXA18、次に、「B」チャンネルmuxamp内
のラッチ1−18、次は、「B」チャンネル多重利得出
力段508内の3つのラッチ、次は、「A」チャンネル
多重利得出力段506内のラッチXGA1、XGA2、
XGA3(図7)、そして、温度バッファ・ラッチ(図
示せず)である。
る。パッド109内のICXチップ340をプログラム
する場合、シフト・レジスタ690内のラッチの順序
は、次の通りである。「A」チャンネルmuxamp5
02内のラッチ1−18、すなわち図6のラッチXA1
からXA18、次に、「B」チャンネルmuxamp内
のラッチ1−18、次は、「B」チャンネル多重利得出
力段508内の3つのラッチ、次は、「A」チャンネル
多重利得出力段506内のラッチXGA1、XGA2、
XGA3(図7)、そして、温度バッファ・ラッチ(図
示せず)である。
【0077】すべてのプローブ・ヘッド102−10
4、及びパッド109、又は少なくとも再プログラムを
要するものをプログラムした後、第2レベルのマルチプ
レクサ127がプログラムされる。再び、接続すべき1
つ又は複数の入力が選択され、各選択入力が接続すべ
き、1つ又は複数の出力も選択される。この場合、好ま
しい実施例において、1.1、2.2、又はケーブルを
伴う2.2である、3つの使用可能な利得の1つも、利
得選択手段146を使用して選択される。プログラマ1
21は再び、ストリングを上記のICXチップ440に
与えられた順序でラッチ690を通過させて、第2レベ
ルのマルチプレクサ127内のICXチップ440にバ
イト・ストリングを出力し、このバイトが、ラッチを付
勢又は非勢して、各出力に対して選択された利得と共
に、1つ又は複数の選択入力を1つ又は複数の選択出力
に電気的に接続する。
4、及びパッド109、又は少なくとも再プログラムを
要するものをプログラムした後、第2レベルのマルチプ
レクサ127がプログラムされる。再び、接続すべき1
つ又は複数の入力が選択され、各選択入力が接続すべ
き、1つ又は複数の出力も選択される。この場合、好ま
しい実施例において、1.1、2.2、又はケーブルを
伴う2.2である、3つの使用可能な利得の1つも、利
得選択手段146を使用して選択される。プログラマ1
21は再び、ストリングを上記のICXチップ440に
与えられた順序でラッチ690を通過させて、第2レベ
ルのマルチプレクサ127内のICXチップ440にバ
イト・ストリングを出力し、このバイトが、ラッチを付
勢又は非勢して、各出力に対して選択された利得と共
に、1つ又は複数の選択入力を1つ又は複数の選択出力
に電気的に接続する。
【0078】この時点で、プローブ100は、次のいず
れかの形で電気的に接続している。入力105(図1)
の1つ、又はプローブ先端部108を、出力129又は
130の1つに、入力105の1つ、又はプローブ先端
部108を、出力129及び130の両方に、一方の入
力105、又はプローブ先端部108を、一方の出力1
29又は130に、そして他方の入力105、又はプロ
ーブ先端部108を、他方の出力に接続する。広帯域幅
にわたり、高信号保全性を有して、選択入力から選択出
力に信号を送ること以上に重要なことはない。このこと
が、どのようにに生じるかをより良く理解するために、
図1、図2及び図8を参照する。入力55(図2)が、
出力129(図1)にまで電気的に接続され、プローブ
・ヘッド103内の他の入力は選択されないものと想定
する。そうすると、プローブ・ヘッド103の第2のI
CYチップ内の第1のmuxampの3番目の入力は、
チップ出力872に信号を通し、他のすべてのmuxa
mpは、高インピーダンスになり、出力増幅器805及
び807に対して開回路とみなせる、電流がない状態と
なる。従って、信号は、他のmuxampの入力上の信
号の干渉を受けずに、チップ203の「A」出力を通過
し、チップ203の出力「B」は、マイクロストリップ
112(図2)に対して、高インピーダンスで、電流の
ない開回路とみなせる。さらに、他のチップ202−2
05からの他のすべての出力は、高インピーダンスで、
電流のない開回路の状態にあるので、入力56からの信
号は、他の入力に存在する可能性もある如何なる信号の
干渉も受けずに、出力111上のチップから送り出され
る。さらに、出力112は、外部回路にとって、高イン
ピーダンス、電流のない開回路とみなせる。このように
して、あるレベルにmuxamp、別のレベルにチッ
プ、そして第3のレベルにプローブ・ヘッドという、簡
単なデイジー・チェイン状接続が、効果的に使用され、
広帯域幅にわたり、高信号保全性を有して、任意の多数
のプローブ入力が、2つのプローブ出力の1つ又は両方
に電気的に接続される。
れかの形で電気的に接続している。入力105(図1)
の1つ、又はプローブ先端部108を、出力129又は
130の1つに、入力105の1つ、又はプローブ先端
部108を、出力129及び130の両方に、一方の入
力105、又はプローブ先端部108を、一方の出力1
29又は130に、そして他方の入力105、又はプロ
ーブ先端部108を、他方の出力に接続する。広帯域幅
にわたり、高信号保全性を有して、選択入力から選択出
力に信号を送ること以上に重要なことはない。このこと
が、どのようにに生じるかをより良く理解するために、
図1、図2及び図8を参照する。入力55(図2)が、
出力129(図1)にまで電気的に接続され、プローブ
・ヘッド103内の他の入力は選択されないものと想定
する。そうすると、プローブ・ヘッド103の第2のI
CYチップ内の第1のmuxampの3番目の入力は、
チップ出力872に信号を通し、他のすべてのmuxa
mpは、高インピーダンスになり、出力増幅器805及
び807に対して開回路とみなせる、電流がない状態と
なる。従って、信号は、他のmuxampの入力上の信
号の干渉を受けずに、チップ203の「A」出力を通過
し、チップ203の出力「B」は、マイクロストリップ
112(図2)に対して、高インピーダンスで、電流の
ない開回路とみなせる。さらに、他のチップ202−2
05からの他のすべての出力は、高インピーダンスで、
電流のない開回路の状態にあるので、入力56からの信
号は、他の入力に存在する可能性もある如何なる信号の
干渉も受けずに、出力111上のチップから送り出され
る。さらに、出力112は、外部回路にとって、高イン
ピーダンス、電流のない開回路とみなせる。このように
して、あるレベルにmuxamp、別のレベルにチッ
プ、そして第3のレベルにプローブ・ヘッドという、簡
単なデイジー・チェイン状接続が、効果的に使用され、
広帯域幅にわたり、高信号保全性を有して、任意の多数
のプローブ入力が、2つのプローブ出力の1つ又は両方
に電気的に接続される。
【0079】広帯域幅、及び高信号保全性に寄与する、
本発明の他の特徴は、各チャンネルが、ユーザが望めば
何時でも、独立に、且つ自動的に較正可能であることで
ある。図13を参照すると、較正システムが示されてい
る。これは、高精度の周知の信号源1310、及び較正
器1312を含んでいる。信号源1310からの信号
が、プローブ・ヘッド103の入力に印加され、較正器
1312に送られる。それぞれ較正は独立して行われる
ので、簡略化のために、1つのプローブ・ヘッド103
のみが示されているが、プローブ・システム100の残
りも含まれていることを理解されたい。信号は、線13
14を介して、プローブ・ヘッド100から較正器13
12に送られる。選択手段143、利得選択手段14
4、及びチャンネル選択プログラマ121(図1)を含
む、プローブ・チャンネル選択手段147は、プローブ
・ヘッド103内のチャンネルを選択し、どのチャンネ
ルが選択されたかを較正器1312に知らせる。「プロ
ーブ・チャンネル」によっては、3つの利得選択チャン
ネル部分の1つを含む、選択入力105から出力129
及び130の選択された1つへの全チャンネルを意味す
る、ということを理解されたい。
本発明の他の特徴は、各チャンネルが、ユーザが望めば
何時でも、独立に、且つ自動的に較正可能であることで
ある。図13を参照すると、較正システムが示されてい
る。これは、高精度の周知の信号源1310、及び較正
器1312を含んでいる。信号源1310からの信号
が、プローブ・ヘッド103の入力に印加され、較正器
1312に送られる。それぞれ較正は独立して行われる
ので、簡略化のために、1つのプローブ・ヘッド103
のみが示されているが、プローブ・システム100の残
りも含まれていることを理解されたい。信号は、線13
14を介して、プローブ・ヘッド100から較正器13
12に送られる。選択手段143、利得選択手段14
4、及びチャンネル選択プログラマ121(図1)を含
む、プローブ・チャンネル選択手段147は、プローブ
・ヘッド103内のチャンネルを選択し、どのチャンネ
ルが選択されたかを較正器1312に知らせる。「プロ
ーブ・チャンネル」によっては、3つの利得選択チャン
ネル部分の1つを含む、選択入力105から出力129
及び130の選択された1つへの全チャンネルを意味す
る、ということを理解されたい。
【0080】較正の方法は、図15のフローチャートに
示されている。ステップ1510において、較正システ
ムは、セットアップ、ウォームアップ、そして較正さ
れ、信号源1310からの信号は、プローブ100に印
加され、そして全体としてのプローブの初期総合較正が
行われる。次にステップ1514において、プローブ、
及びプローブヘッド識別情報(プローブID)が、まだ
格納されていなければ、メモリ201に格納される。こ
のIDには、プローブ、及びプローブ・ヘッド・シリア
ル番号、特定のプローブ及、びプローブ・ヘッド用のメ
イン・フレーム133のセット・アップに関する情報、
及びプローブに関する一般的な較正情報が含まれてい
る。プローブ・ヘッド103内の第1のチャンネルが選
択され、既知信号は、チャンネル及びキャリブレータ1
312に印加される。キャリブレータ1312は、信号
源1310から受信した信号と、プローブ100から受
信した信号とを比較し、プローブ100からの信号を、
信号源1310からの信号に修正する較正係数を算出
し、較正係数と共に、チャンネル識別子をプローブ・ヘ
ッド103内のメモリ201に格納する。これは、その
後、プローブ・ヘッド103内のすべてのチャンネルが
較正されるまで、次のチャンネルに対して繰り返され
る。次いで、プロセスは、自身のメモリを有するように
なる、次のプローブ・ヘッドで最初からやり直す。較正
の終わりには、各プローブ・ヘッド、パッド回路、及び
第2レベルのマルチプレクサ回路は、プローブ・ヘッ
ド、又はパッド回路、及び一部分であるプローブを識別
し、製造工程時に生じるごくわずかな変動さえも調整す
るために、出力の正確な修正を可能にする情報を、メモ
リに格納していることになる。
示されている。ステップ1510において、較正システ
ムは、セットアップ、ウォームアップ、そして較正さ
れ、信号源1310からの信号は、プローブ100に印
加され、そして全体としてのプローブの初期総合較正が
行われる。次にステップ1514において、プローブ、
及びプローブヘッド識別情報(プローブID)が、まだ
格納されていなければ、メモリ201に格納される。こ
のIDには、プローブ、及びプローブ・ヘッド・シリア
ル番号、特定のプローブ及、びプローブ・ヘッド用のメ
イン・フレーム133のセット・アップに関する情報、
及びプローブに関する一般的な較正情報が含まれてい
る。プローブ・ヘッド103内の第1のチャンネルが選
択され、既知信号は、チャンネル及びキャリブレータ1
312に印加される。キャリブレータ1312は、信号
源1310から受信した信号と、プローブ100から受
信した信号とを比較し、プローブ100からの信号を、
信号源1310からの信号に修正する較正係数を算出
し、較正係数と共に、チャンネル識別子をプローブ・ヘ
ッド103内のメモリ201に格納する。これは、その
後、プローブ・ヘッド103内のすべてのチャンネルが
較正されるまで、次のチャンネルに対して繰り返され
る。次いで、プロセスは、自身のメモリを有するように
なる、次のプローブ・ヘッドで最初からやり直す。較正
の終わりには、各プローブ・ヘッド、パッド回路、及び
第2レベルのマルチプレクサ回路は、プローブ・ヘッ
ド、又はパッド回路、及び一部分であるプローブを識別
し、製造工程時に生じるごくわずかな変動さえも調整す
るために、出力の正確な修正を可能にする情報を、メモ
リに格納していることになる。
【0081】図16を参照すると、プローブ・ヘッド、
又はパッド回路メモリに格納された情報を使用するプロ
セスが示されている。ステップ1610において、プロ
ーブがその一部であるメイン・フレーム133の電源が
投入され、続いてプローブの電源が入る。103のよう
なプローブ・ヘッドは、図14に示すように、PQFP
1414に接続することができ、あるいは1つ以上のプ
ローブ先端部108は、電源投入の前後いずれでも、テ
ストすべき回路ノードに接続することができる。初期化
ルーチンの一部として、較正制御回路122は、マイク
ロプロセッサ125、及びメモリ126内のソフトウェ
アを使用して、ステップ1614においてプローブを読
み取り、ステップ1618において、その情報を使用し
て、特定のプローブ、及び特定のプローブ・ヘッドを備
える回路を調べるためのメインフレームを適切にセット
アップするために、メインフレーム内の回路を調整し、
全体としてのプローブに対する初期較正調整を行う。ス
テップ1622において、使用すべき1つ又は複数のチ
ャンネルは、選択手段143(図1)を使用して選択さ
れる。その後、ステップ1626において、較正制御回
路122は、再びマイクロプロセッサ125とメモリ1
26と関連して、特定の選択チャンネルに対して、20
1のようなメモリ内の較正情報を読み取る。ステップ1
630において、この情報は、較正制御回路122によ
って使用されて、1192のようなオフセット入力に適
切な電圧を印加し、プローブ出力を修正し、1つ又は複
数の選択チャンネルに対して、プローブ100の出力を
修正する必要に応じて、メイン・フレーム133内の回
路を調整する。プローブは、ここで使用準備が整う。新
たなチャンネルが選択される毎に、そのチャンネルに対
応するプローブ・オフセットは自動的に設定され、メイ
ン・フレーム回路133は、ステップ1622ないし1
634を介して自動的に調整され、選択チャンネルの使
用のために、プローブ100及びメイン・フレーム13
3が準備される。
又はパッド回路メモリに格納された情報を使用するプロ
セスが示されている。ステップ1610において、プロ
ーブがその一部であるメイン・フレーム133の電源が
投入され、続いてプローブの電源が入る。103のよう
なプローブ・ヘッドは、図14に示すように、PQFP
1414に接続することができ、あるいは1つ以上のプ
ローブ先端部108は、電源投入の前後いずれでも、テ
ストすべき回路ノードに接続することができる。初期化
ルーチンの一部として、較正制御回路122は、マイク
ロプロセッサ125、及びメモリ126内のソフトウェ
アを使用して、ステップ1614においてプローブを読
み取り、ステップ1618において、その情報を使用し
て、特定のプローブ、及び特定のプローブ・ヘッドを備
える回路を調べるためのメインフレームを適切にセット
アップするために、メインフレーム内の回路を調整し、
全体としてのプローブに対する初期較正調整を行う。ス
テップ1622において、使用すべき1つ又は複数のチ
ャンネルは、選択手段143(図1)を使用して選択さ
れる。その後、ステップ1626において、較正制御回
路122は、再びマイクロプロセッサ125とメモリ1
26と関連して、特定の選択チャンネルに対して、20
1のようなメモリ内の較正情報を読み取る。ステップ1
630において、この情報は、較正制御回路122によ
って使用されて、1192のようなオフセット入力に適
切な電圧を印加し、プローブ出力を修正し、1つ又は複
数の選択チャンネルに対して、プローブ100の出力を
修正する必要に応じて、メイン・フレーム133内の回
路を調整する。プローブは、ここで使用準備が整う。新
たなチャンネルが選択される毎に、そのチャンネルに対
応するプローブ・オフセットは自動的に設定され、メイ
ン・フレーム回路133は、ステップ1622ないし1
634を介して自動的に調整され、選択チャンネルの使
用のために、プローブ100及びメイン・フレーム13
3が準備される。
【0082】広帯域幅、及び高信号保全性を創出するの
に役立つ本発明の他の態様は、チップ搭載の静電放電
(ESD)保護である。この特徴には、スパーク・ギャ
ップの絶縁破壊電圧までESD事象に耐え得る電子部品
のみを含む、920のようなチップ上スパーク・ギャッ
プ、862のような入力回路、及びダイオード653と
655を介するようなチップ搭載のダイオード・クラン
プが含まれている。こうした技法の組合せは、結果とし
てESD保護の経路、容量、及び他のパラメータが回路
内で明確に規定され、補償されて、広帯域幅、及び高信
号保全性を維持するESDロバスト・プローブ・システ
ム100となる。この優れたESD保護機能はまた、た
とえESD事象にさらされたとしても、現場での回路
は、その広帯域幅、及び高信号保全性を保つことを意味
している。
に役立つ本発明の他の態様は、チップ搭載の静電放電
(ESD)保護である。この特徴には、スパーク・ギャ
ップの絶縁破壊電圧までESD事象に耐え得る電子部品
のみを含む、920のようなチップ上スパーク・ギャッ
プ、862のような入力回路、及びダイオード653と
655を介するようなチップ搭載のダイオード・クラン
プが含まれている。こうした技法の組合せは、結果とし
てESD保護の経路、容量、及び他のパラメータが回路
内で明確に規定され、補償されて、広帯域幅、及び高信
号保全性を維持するESDロバスト・プローブ・システ
ム100となる。この優れたESD保護機能はまた、た
とえESD事象にさらされたとしても、現場での回路
は、その広帯域幅、及び高信号保全性を保つことを意味
している。
【0083】以上、高い信号保全性、及び帯域幅を備え
た、プログラム可能チャンネル選択をもたらし、他にも
多くの利点を有する、斬新なマルチチャンネル・アナロ
グ信号テスト・プローブを説明した。ここに本発明は完
全に開示され、当業者には、本発明の概念を逸脱するこ
となく、記載の特定の実施例の様々な使用、及び変更を
なすことが可能となることは明白である。例えば、キー
ボードやダイアルを使用して、何百というチャンネルの
任意の1つが選択でき、同時にこのようなプローブに必
要な、高帯域幅、及び高信号保全性をももたらすよう
に、アナログ信号プローブが製造可能であり、この方法
についての教示を利用して、多数の各種アナログ・プロ
ーブを設計及び製造可能であることが示された。さら
に、出力禁止回路を使用することにより、多重マルチプ
レクサIC、及び多重型式のプローブ・ヘッドの簡単な
デイジー・チェイン化を可能になり、その結果、単一の
プローブ・システムに含むことのできる、ピン数、回路
の様々なタイプ等に関する、様々な各種オプションを提
供し、この特徴を使用して、本明細書に記載のプローブ
・システム以外の様々なプローブ・システムが製造可能
である。あるいは、記載の種々の構成部品、及び回路の
替わりに、同等の構成部品、及び回路も使用できる。追
加特徴を加えることも可能である。任意の数の部品も使
用することができる。従って、本発明は、記載のテスト
・プローブで呈示される、及び/又はそれが有する、各
及び全ての斬新な特徴、及び特徴の斬新な組み合わせに
まで及ぶものであると解釈されるべきである。
た、プログラム可能チャンネル選択をもたらし、他にも
多くの利点を有する、斬新なマルチチャンネル・アナロ
グ信号テスト・プローブを説明した。ここに本発明は完
全に開示され、当業者には、本発明の概念を逸脱するこ
となく、記載の特定の実施例の様々な使用、及び変更を
なすことが可能となることは明白である。例えば、キー
ボードやダイアルを使用して、何百というチャンネルの
任意の1つが選択でき、同時にこのようなプローブに必
要な、高帯域幅、及び高信号保全性をももたらすよう
に、アナログ信号プローブが製造可能であり、この方法
についての教示を利用して、多数の各種アナログ・プロ
ーブを設計及び製造可能であることが示された。さら
に、出力禁止回路を使用することにより、多重マルチプ
レクサIC、及び多重型式のプローブ・ヘッドの簡単な
デイジー・チェイン化を可能になり、その結果、単一の
プローブ・システムに含むことのできる、ピン数、回路
の様々なタイプ等に関する、様々な各種オプションを提
供し、この特徴を使用して、本明細書に記載のプローブ
・システム以外の様々なプローブ・システムが製造可能
である。あるいは、記載の種々の構成部品、及び回路の
替わりに、同等の構成部品、及び回路も使用できる。追
加特徴を加えることも可能である。任意の数の部品も使
用することができる。従って、本発明は、記載のテスト
・プローブで呈示される、及び/又はそれが有する、各
及び全ての斬新な特徴、及び特徴の斬新な組み合わせに
まで及ぶものであると解釈されるべきである。
【0084】以下に、本発明の実施態様を列挙する。
【0085】1.手動でテスト対象回路に接続可能であ
り、複数のプローブ入力、及びプローブ出力を含むプロ
ーブ・ヘッドを含む型式の、アナログ電子試験プローブ
であって、前記試験プローブが、前記プローブ入力の1
つを選択する選択手段を備え、前記プローブ・ヘッドが
更に、前記選択されたプローブ入力を前記プローブ出力
に電気的に接続するための、前記選択手段に応答する、
多重化手段からなることを特徴とするアナログ電子試験
プローブ。
り、複数のプローブ入力、及びプローブ出力を含むプロ
ーブ・ヘッドを含む型式の、アナログ電子試験プローブ
であって、前記試験プローブが、前記プローブ入力の1
つを選択する選択手段を備え、前記プローブ・ヘッドが
更に、前記選択されたプローブ入力を前記プローブ出力
に電気的に接続するための、前記選択手段に応答する、
多重化手段からなることを特徴とするアナログ電子試験
プローブ。
【0086】2.前記多重化手段が、集積回路からなる
ことを特徴とする前項1に記載の試験プローブ。
ことを特徴とする前項1に記載の試験プローブ。
【0087】3.前記選択手段が、コンピュータを含む
ことを特徴とする、前項1に記載の試験プローブ。
ことを特徴とする、前項1に記載の試験プローブ。
【0088】4.前記多重化手段が、それぞれが前記入
力の1つに接続された複数の増幅器と、前記選択入力と
関連する増幅器を付勢する手段とを含むことを特徴とす
る、前項1に記載の試験プローブ。
力の1つに接続された複数の増幅器と、前記選択入力と
関連する増幅器を付勢する手段とを含むことを特徴とす
る、前項1に記載の試験プローブ。
【0089】5.前記選択手段が更に、前記選択入力か
ら前記出力に送る信号に対して、可能な複数の利得の1
つを選択する利得選択手段を含み、前記集積回路が、前
記選択利得を前記信号に与えるための、前記利得選択手
段に応答する、多重利得手段を含むことを特徴とする、
前項2に記載の試験プローブ。
ら前記出力に送る信号に対して、可能な複数の利得の1
つを選択する利得選択手段を含み、前記集積回路が、前
記選択利得を前記信号に与えるための、前記利得選択手
段に応答する、多重利得手段を含むことを特徴とする、
前項2に記載の試験プローブ。
【0090】6.更に、チップ搭載のスパーク・ギャッ
プを含む、前項2に記載の試験プローブ。
プを含む、前項2に記載の試験プローブ。
【0091】7.前記チップの入力回路内のすべての電
子部品が、前記スパーク・ギャップの絶縁破壊電圧まで
のESD電圧に耐え得ることを特徴とする、前項6に記
載の試験プローブ。
子部品が、前記スパーク・ギャップの絶縁破壊電圧まで
のESD電圧に耐え得ることを特徴とする、前項6に記
載の試験プローブ。
【0092】8.更に、チップ搭載のダイオード・クラ
ンプを含む、前項2に記載の試験プローブ。
ンプを含む、前項2に記載の試験プローブ。
【0093】9.更に、チップ搭載の入力分圧器ネット
ワークを含む、前項2に記載の試験プローブ。
ワークを含む、前項2に記載の試験プローブ。
【0094】10.前記複数の入力が、それぞれ10キ
ロオーム以上の入力インピーダンスを有することを特徴
とする、前項2に記載の試験プローブ。
ロオーム以上の入力インピーダンスを有することを特徴
とする、前項2に記載の試験プローブ。
【0095】11.前記各プローブ入力の各々に関連す
る較正情報を格納する、前記プローブ・ヘッド内のメモ
リ手段を更に含む、前項1に記載の試験プローブ。
る較正情報を格納する、前記プローブ・ヘッド内のメモ
リ手段を更に含む、前項1に記載の試験プローブ。
【0096】12.前記プローブが、複数の出力を含
み、前記選択手段が、どの前記入力がどの前記出力に接
続されるべきかを選択する手段を含み、前記多重化手段
が、各選択入力を対応する1つ以上の選択出力に電気的
に接続する手段を含むことを特徴とする、前項1に記載
の試験プローブ。
み、前記選択手段が、どの前記入力がどの前記出力に接
続されるべきかを選択する手段を含み、前記多重化手段
が、各選択入力を対応する1つ以上の選択出力に電気的
に接続する手段を含むことを特徴とする、前項1に記載
の試験プローブ。
【0097】13.前記プローブ入力の1つと、前記プ
ローブ出力の1つの各組合せが、プローブ・チャンネル
を規定し、前記電子プローブが更に、前記各プローブ・
チャンネルに関連する較正情報を格納する、前記プロー
ブ・ヘッド内のメモリ手段を含むことを特徴とする、前
項12に記載の試験プローブ。
ローブ出力の1つの各組合せが、プローブ・チャンネル
を規定し、前記電子プローブが更に、前記各プローブ・
チャンネルに関連する較正情報を格納する、前記プロー
ブ・ヘッド内のメモリ手段を含むことを特徴とする、前
項12に記載の試験プローブ。
【0098】14.前記テスト対象回路が、プラスティ
ック・クワッド・フラット・パックであることを特徴と
する、前項1に記載の試験プローブ。
ック・クワッド・フラット・パックであることを特徴と
する、前項1に記載の試験プローブ。
【0099】15.アナログ電子試験プローブであっ
て、複数のプローブ入力グループに分割された複数のプ
ローブ入力と、出力と、前記複数のプローブ入力の1つ
を選択する選択手段と、ぞれぞれ前記プローブ入力グル
ープの1つに対応する、複数のマルチプレクサと、から
なるアナログ電子試験プローブにおいて、前記各マルチ
プレクサが、対応するプローブ入力グループ内のプロー
ブ入力にそれぞれ接続された、複数のマルチプレクサ入
力を含み、前記各マルチプレクサが、マルチプレクサ出
力を含み、各マルチプレクサは、前記選択プローブ入力
が、前記マルチプレクサに対応するプローブ入力のグル
ープ内にある場合、前記選択プローブ入力をその出力に
電気的に接続する、前記選択手段に応答し、前記マルチ
プレクサ出力は、互いにデイジー・チェイン状にされ、
前記プローブ出力に接続可能であることを特徴とする、
アナログ電子試験プローブ。
て、複数のプローブ入力グループに分割された複数のプ
ローブ入力と、出力と、前記複数のプローブ入力の1つ
を選択する選択手段と、ぞれぞれ前記プローブ入力グル
ープの1つに対応する、複数のマルチプレクサと、から
なるアナログ電子試験プローブにおいて、前記各マルチ
プレクサが、対応するプローブ入力グループ内のプロー
ブ入力にそれぞれ接続された、複数のマルチプレクサ入
力を含み、前記各マルチプレクサが、マルチプレクサ出
力を含み、各マルチプレクサは、前記選択プローブ入力
が、前記マルチプレクサに対応するプローブ入力のグル
ープ内にある場合、前記選択プローブ入力をその出力に
電気的に接続する、前記選択手段に応答し、前記マルチ
プレクサ出力は、互いにデイジー・チェイン状にされ、
前記プローブ出力に接続可能であることを特徴とする、
アナログ電子試験プローブ。
【0100】16.前記各マルチプレクサ集積回路が、
対応するプローブ入力のグループ内の入力が選択されて
いない場合に、電気的に開回路とみなせる状態に、マル
チプレクサ出力を置く、出力禁止手段を含むことを特徴
とする、前項15に記載の試験プローブ。
対応するプローブ入力のグループ内の入力が選択されて
いない場合に、電気的に開回路とみなせる状態に、マル
チプレクサ出力を置く、出力禁止手段を含むことを特徴
とする、前項15に記載の試験プローブ。
【0101】17.前記プローブが、複数のプローブ出
力を含み、前記選択手段が、どの前記複数のプローブ入
力がどの前記プローブ出力に電気的に接続されるべきか
を選択する手段を含み、前記多重化手段が、それぞれ複
数のマルチプレクサ、及び出力を有し、それぞれ前記プ
ローブ出力の1つに対応する、複数のマルチプレクサ段
を含み、前記各マルチプレクサは、対応する段の出力
が、選択プローブ出力、又は選択プローブ出力の1つに
対応する場合、対応するプローブ入力グループ内の1つ
以上の前記各選択入力を、その1つ以上の出力に電気的
に接続する前記選択手段に応答し、前記マルチプレクサ
出力の各組が、互いにデイジー・チェイン状にされた前
記プローブ出力の1つに対応し、前記対応するプローブ
出力に電気的に接続可能であることを特徴とする、前項
15に記載の試験プローブ。
力を含み、前記選択手段が、どの前記複数のプローブ入
力がどの前記プローブ出力に電気的に接続されるべきか
を選択する手段を含み、前記多重化手段が、それぞれ複
数のマルチプレクサ、及び出力を有し、それぞれ前記プ
ローブ出力の1つに対応する、複数のマルチプレクサ段
を含み、前記各マルチプレクサは、対応する段の出力
が、選択プローブ出力、又は選択プローブ出力の1つに
対応する場合、対応するプローブ入力グループ内の1つ
以上の前記各選択入力を、その1つ以上の出力に電気的
に接続する前記選択手段に応答し、前記マルチプレクサ
出力の各組が、互いにデイジー・チェイン状にされた前
記プローブ出力の1つに対応し、前記対応するプローブ
出力に電気的に接続可能であることを特徴とする、前項
15に記載の試験プローブ。
【0102】18.アナログ電子試験プローブであっ
て、複数のプローブ入力グループに分割された複数のプ
ローブ入力と、出力と、前記複数のプローブ入力の1つ
を選択する選択手段と、前記プローブ入力グループの1
つにそれぞれ対応する、複数の集積回路と、からなるア
ナログ電子試験プローブにおいて、前記各集積回路が、
対応するプローブ入力グループ内のプローブ入力にそれ
ぞれ接続された、複数の集積回路入力を含み、前記各集
積回路が、集積回路出力を含み、各集積回路は、前記選
択プローブ入力が、前記集積回路に対応するプローブ入
力グループ内にある場合、前記選択プローブ入力をその
出力に電気的に接続する、前記選択手段に応答し、前記
集積回路出力は、互いにデイジー・チェイン状にされ、
前記プローブ出力に接続可能であることを特徴とする、
アナログ電子試験プローブ。
て、複数のプローブ入力グループに分割された複数のプ
ローブ入力と、出力と、前記複数のプローブ入力の1つ
を選択する選択手段と、前記プローブ入力グループの1
つにそれぞれ対応する、複数の集積回路と、からなるア
ナログ電子試験プローブにおいて、前記各集積回路が、
対応するプローブ入力グループ内のプローブ入力にそれ
ぞれ接続された、複数の集積回路入力を含み、前記各集
積回路が、集積回路出力を含み、各集積回路は、前記選
択プローブ入力が、前記集積回路に対応するプローブ入
力グループ内にある場合、前記選択プローブ入力をその
出力に電気的に接続する、前記選択手段に応答し、前記
集積回路出力は、互いにデイジー・チェイン状にされ、
前記プローブ出力に接続可能であることを特徴とする、
アナログ電子試験プローブ。
【0103】19.前記各集積回路が、対応するプロー
ブ入力のグループ内の入力が選択されていない場合、電
気的に開回路とみなせる状態に、その集積回路出力を置
く、出力禁止手段を含むことを特徴とする、前項18に
記載の試験プローブ。
ブ入力のグループ内の入力が選択されていない場合、電
気的に開回路とみなせる状態に、その集積回路出力を置
く、出力禁止手段を含むことを特徴とする、前項18に
記載の試験プローブ。
【0104】20.入力、及び出力と、前記出力を電気
的に開回路とみなせるようにせしめる、前記出力に接続
された出力禁止手段とを含む、アナログ電子試験プロー
ブ。
的に開回路とみなせるようにせしめる、前記出力に接続
された出力禁止手段とを含む、アナログ電子試験プロー
ブ。
【0105】21.前記入力が、複数の入力の1つであ
り、前記試験プローブが更に、前記入力に接続され、マ
ルチプレクサ出力を有するマルチプレクサを含み、前記
出力が、前記マルチプレクサ出力からなることを特徴と
する、前項20に記載のアナログ電子試験プローブ。
り、前記試験プローブが更に、前記入力に接続され、マ
ルチプレクサ出力を有するマルチプレクサを含み、前記
出力が、前記マルチプレクサ出力からなることを特徴と
する、前項20に記載のアナログ電子試験プローブ。
【0106】22.前記入力が、複数の入力の1つであ
り、前記試験プローブが更に、前記入力に接続され、集
積回路出力を有する集積回路を含み、前記出力が、前記
集積回路出力からなることを特徴とする、前項20に記
載のアナログ電子試験プローブ。
り、前記試験プローブが更に、前記入力に接続され、集
積回路出力を有する集積回路を含み、前記出力が、前記
集積回路出力からなることを特徴とする、前項20に記
載のアナログ電子試験プローブ。
【0107】23.前記出力禁止手段を付勢、及び非勢
させる付勢手段を更に含み、前記付勢手段が、前記出力
禁止手段を付勢させた場合、前記出力が、電気的に開回
路とみなせることを特徴とする、前項20に記載のアナ
ログ電子試験プローブ。
させる付勢手段を更に含み、前記付勢手段が、前記出力
禁止手段を付勢させた場合、前記出力が、電気的に開回
路とみなせることを特徴とする、前項20に記載のアナ
ログ電子試験プローブ。
【0108】24.テスト対象回路に手動で接続可能で
あり、プローブ入力、及びプローブ出力を含む、プロー
ブ・ヘッドを含む型式の、アナログ電子試験プローブに
おいて、それぞれ異なる利得を有する複数の利得回路
と、前記入力から前記出力へ送る信号に対して、可能な
複数の利得の1つを選択する入力手段と、前記選択利得
を表す信号を生成するために、前記入力手段に応答する
コンピュータと、前記入力、及び出力の間の前記利得回
路の1つを電気的に接続して、前記選択利得を与えるた
めに、前記信号に応答する、利得回路付勢手段とを含
む、アナログ電子試験プローブ。
あり、プローブ入力、及びプローブ出力を含む、プロー
ブ・ヘッドを含む型式の、アナログ電子試験プローブに
おいて、それぞれ異なる利得を有する複数の利得回路
と、前記入力から前記出力へ送る信号に対して、可能な
複数の利得の1つを選択する入力手段と、前記選択利得
を表す信号を生成するために、前記入力手段に応答する
コンピュータと、前記入力、及び出力の間の前記利得回
路の1つを電気的に接続して、前記選択利得を与えるた
めに、前記信号に応答する、利得回路付勢手段とを含
む、アナログ電子試験プローブ。
【0109】25.前記各利得回路が増幅器を含むこと
を特徴とする、前項24に記載のアナログ電子プロー
ブ。
を特徴とする、前項24に記載のアナログ電子プロー
ブ。
【0110】26.プローブ・ヘッドを含む型式のアナ
ログ電子試験プローブであって、前記プローブ・ヘッド
が、テスト対象回路に手動で接続可能であり、複数のプ
ローブ入力と、1つのプローブ出力と、前記各プローブ
入力に関連する較正情報を格納する、前記プローブ・ヘ
ッド内メモリ手段とを含む、アナログ電子試験プロー
ブ。
ログ電子試験プローブであって、前記プローブ・ヘッド
が、テスト対象回路に手動で接続可能であり、複数のプ
ローブ入力と、1つのプローブ出力と、前記各プローブ
入力に関連する較正情報を格納する、前記プローブ・ヘ
ッド内メモリ手段とを含む、アナログ電子試験プロー
ブ。
【0111】27.前記プローブが、複数の出力を含
み、前記プローブ入力の1つと、前記プローブ出力の1
つの各組合せが、プローブ・チャンネルを規定し、前記
メモリ手段が、前記各プローブ・チャンネルに関連する
較正情報を格納する手段を含むことを特徴とする、前項
26に記載の試験プローブ。
み、前記プローブ入力の1つと、前記プローブ出力の1
つの各組合せが、プローブ・チャンネルを規定し、前記
メモリ手段が、前記各プローブ・チャンネルに関連する
較正情報を格納する手段を含むことを特徴とする、前項
26に記載の試験プローブ。
【0112】28.電子回路要素を試験する方法におい
て、複数の入力、1つの出力、及び前記入力と前記出力
との間に電気的に接続されたプログラム可能マルチプレ
クサを有する、プローブ・ヘッドを与えるステップと、
前記複数の入力が、前記回路要素のノードに電気的に接
続されるように、前記プローブ・ヘッドを前記回路要素
に手動で接続するステップと、前記プローブ・ヘッドを
試験機器に接続するステップと、前記入力の1つを前記
出力に接続するように、前記マルチプレクサをプログラ
ムするステップと、前記回路要素を前記試験機器で試験
するステップとを含む、方法。
て、複数の入力、1つの出力、及び前記入力と前記出力
との間に電気的に接続されたプログラム可能マルチプレ
クサを有する、プローブ・ヘッドを与えるステップと、
前記複数の入力が、前記回路要素のノードに電気的に接
続されるように、前記プローブ・ヘッドを前記回路要素
に手動で接続するステップと、前記プローブ・ヘッドを
試験機器に接続するステップと、前記入力の1つを前記
出力に接続するように、前記マルチプレクサをプログラ
ムするステップと、前記回路要素を前記試験機器で試験
するステップとを含む、方法。
【0113】29.前記試験機器がオシロスコープであ
り、前記試験するステップが、前記オシロスコープを使
用して、前記回路要素による信号出力を検査するステッ
プを含むことを特徴とする、前項28に記載の方法。
り、前記試験するステップが、前記オシロスコープを使
用して、前記回路要素による信号出力を検査するステッ
プを含むことを特徴とする、前項28に記載の方法。
【0114】
【発明の効果】本発明は上述のように構成したので、プ
ローブ・ヘッド内の集積回路チップ上に実装された、プ
ログラム可能マルチプレクサの組み合わせによって、数
百の入力が、プローブ自体を手動操作することなく、プ
ローブ出力に交互に接続可能となり、このような操作に
伴う誤差に対する、全ての可能性を排除可能となる。集
積回路上の各接続に対して、信号と接地経路は、共に明
確に規定され短いものである。このため、信号経路の不
確実性及び長さによる不正確性はすべて排除される。
ローブ・ヘッド内の集積回路チップ上に実装された、プ
ログラム可能マルチプレクサの組み合わせによって、数
百の入力が、プローブ自体を手動操作することなく、プ
ローブ出力に交互に接続可能となり、このような操作に
伴う誤差に対する、全ての可能性を排除可能となる。集
積回路上の各接続に対して、信号と接地経路は、共に明
確に規定され短いものである。このため、信号経路の不
確実性及び長さによる不正確性はすべて排除される。
【0115】集積回路チップは、任意のチップ数が、プ
ローブ・ヘッド内で互いにデイジー・チェイン状となり
得るように設計されているため、市販の別種のパッケー
ジを受け入れる様々なプローブ・ヘッドを、経済的に設
計及び製造することができる。
ローブ・ヘッド内で互いにデイジー・チェイン状となり
得るように設計されているため、市販の別種のパッケー
ジを受け入れる様々なプローブ・ヘッドを、経済的に設
計及び製造することができる。
【0116】本発明はまた、チップ内にプログラム可能
で選択可能な利得増幅器を備えている。従って、上記の
利点を依然として維持しながらも、入力及び各入力に対
する利得は共に選択可能である。
で選択可能な利得増幅器を備えている。従って、上記の
利点を依然として維持しながらも、入力及び各入力に対
する利得は共に選択可能である。
【0117】本発明はさらに、チップ搭載の入力分圧器
を備えており、そのため上記の利点を全く損なうことな
く信号を減衰可能である。また、チップ搭載のスパーク
・ギャップ及びダイオード・クランプも備えられ、ES
D事象が、プローブ出力における高帯域幅、高信号保全
性を妨害しない。チップ搭載の回路は、ESD装置を完
全に補償するため、ESD装置自体もまた、プローブ出
力における高帯域幅、高信号保全性を妨害することはな
い、といった効果がある。
を備えており、そのため上記の利点を全く損なうことな
く信号を減衰可能である。また、チップ搭載のスパーク
・ギャップ及びダイオード・クランプも備えられ、ES
D事象が、プローブ出力における高帯域幅、高信号保全
性を妨害しない。チップ搭載の回路は、ESD装置を完
全に補償するため、ESD装置自体もまた、プローブ出
力における高帯域幅、高信号保全性を妨害することはな
い、といった効果がある。
【図1】本発明による、電子プローブ・システムの好ま
しい実施例のブロック回路図である。
しい実施例のブロック回路図である。
【図2】図1のプローブ・システムの典型的な高密度P
QFPプローブ・ヘッドのブロック回路図である。
QFPプローブ・ヘッドのブロック回路図である。
【図3】図1のプローブ・システムの9個の汎用単一ポ
イント用のプローブ・ヘッドの部分ブロック回路図であ
る。
イント用のプローブ・ヘッドの部分ブロック回路図であ
る。
【図4】図1のプローブ・システムの第2レベルのマル
チプレクサのブロック回路図である。
チプレクサのブロック回路図である。
【図5】図1のプローブ・システムにおいて使用され
る、「X」タイプ集積回路チップのブロック回路図であ
る。
る、「X」タイプ集積回路チップのブロック回路図であ
る。
【図6】図5の「X」集積回路チップにおけるマルチプ
レクサ増幅器の回路図である。
レクサ増幅器の回路図である。
【図7】図5の「X」集積回路チップの多重利得出力段
を示す図である。
を示す図である。
【図8】図1のプローブ・システムにおいて使用される
「Y」タイプ集積回路チップをのブロック回路図であ
る。
「Y」タイプ集積回路チップをのブロック回路図であ
る。
【図9】図8の「Y」集積回路チップの入力分圧器部の
回路図である。
回路図である。
【図10】図8の「Y」集積回路における出力禁止回路
を示す図である。
を示す図である。
【図11】図8の「Y」集積回路チップにおけるマルチ
プレクサ増幅器の回路図である。
プレクサ増幅器の回路図である。
【図12】図8の「Y」集積回路チップのプログラム可
能出力段の回路図である。
能出力段の回路図である。
【図13】図1のプローブ・システムを較正するため
に、本発明による較正回路の好ましい実施例のブロック
図である。
に、本発明による較正回路の好ましい実施例のブロック
図である。
【図14】プローブ・ヘッドと、それをPQFPに手動
で接続する方法を示す。
で接続する方法を示す。
【図15】図13の回路を使用した、較正処理のフロー
チャートである。
チャートである。
【図16】図1のプローブ・システムの自動較正用処理
のフローチャートである。
のフローチャートである。
100 プローブ・システム 101 プローブ・ヘッド 105,108 プローブ入力 121 チャンネル選択プログラマ回路 122 較正制御回路 123 オフセット制御回路 124 プローブ電源回路 125 マイクロプロセッサ 126 メモリ 127 第2レベルのマルチプレクサ 129,130 プローブ出力 143 選択手段 144 利得選択手段 207 多重化手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス・ラッシュ アメリカ合衆国コロラド州80919コロラ ド・スプリングス,オーク・ヴァレー・ド ライヴ・7001 (72)発明者 キース・シー・グリッグス アメリカ合衆国コロラド州80920コロラ ド・スプリングス,キット・カーソン・ 9855
Claims (1)
- 【請求項1】 手動でテスト対象回路に接続可能であ
り、複数のプローブ入力、及びプローブ出力を含むプロ
ーブ・ヘッドを含む型式の、アナログ電子試験プローブ
であって、 前記試験プローブが、前記プローブ入力の1つを選択す
る選択手段を備え、前記プローブ・ヘッドが更に、前記
選択されたプローブ入力を前記プローブ出力に電気的に
接続するための、前記選択手段に応答する、多重化手段
からなることを特徴とするアナログ電子試験プローブ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/369,607 US5629617A (en) | 1995-01-06 | 1995-01-06 | Multiplexing electronic test probe |
US369607 | 1995-01-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08240615A true JPH08240615A (ja) | 1996-09-17 |
JP3593405B2 JP3593405B2 (ja) | 2004-11-24 |
Family
ID=23456146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34053995A Expired - Fee Related JP3593405B2 (ja) | 1995-01-06 | 1995-12-27 | 多重化電子試験プローブ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5629617A (ja) |
EP (1) | EP0721109A3 (ja) |
JP (1) | JP3593405B2 (ja) |
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JP2015064358A (ja) * | 2013-09-25 | 2015-04-09 | テクトロニクス・インコーポレイテッドTektronix,Inc. | ディエンベッド式プローブ、試験測定システム及び電圧測定方法 |
CN106052893A (zh) * | 2016-06-22 | 2016-10-26 | 中国水利水电第七工程局有限公司 | 支持热敏电阻、铂电阻、铜电阻温度传感器混搭测量的温度采集装置 |
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US5583447A (en) * | 1995-02-03 | 1996-12-10 | Hewlett-Packard Company | Voltage probe with reverse impedance matching |
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