JPH0823873B2

JPH0823873B2 - 画像形成装置

Info

Publication number: JPH0823873B2
Application number: JP3194423A
Authority: JP
Inventors: 盛吉中村; 知久三上; 潤師尾; 俊雄胡中; 一彦佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-08-02
Filing date: 1991-08-02
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: JPH0540839A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレーザプリンタ、インク
ジェットプリンタ、熱転写プリンタ等のプリンタ、すな
わち画像形成装置の構成に係り、さらに詳しくは画像の
ジャギー、すなわちギザギザを減少させて、入力画像の
画質を向上させる画像形成装置に関する。

【０００２】

【従来の技術】画像形成装置として使われているプリン
タは、現在、300dpiの物が主流である。従って、電子計
算機から出力される信号も、300dpiに対応しているもの
が多い。しかし、300dpiのプリンタでは、ジャギーが目
立つという欠点がある。この欠点をなくすためには、画
素密度を増加させてやればよい。ところが、極く単純に
画素密度を増加させると、ページバッファの増加と、エ
ンジンの高精度化に伴うプリンタコストの増加に加え
て、(1) 巷間に流布されている300dpi用のビットマップ
フォントが使えない。(2) 広く流通している300dpiの入
力機器（スキャナ等）が使えないと言う欠点がある。と
ころで、レーザプリンタでは、副走査方向の画素密度を
上げる、即ち、紙送り／ドラム送りのピッチを上げるこ
とは難しく、仮に出来たとしても高コストになる。一
方、主走査方向の画素密度を上げるには、レーザ光を変
調する周波数を高くするだけでよく、比較的容易かつ低
コストで実現可能である。そこで、主走査方向の画素の
位置決め精度を３倍にし、また、画素の大きさを12段階
に変えることにより、画質の向上を図る方法が提案され
ている（USP4,847,641）。この方法は、入力した画像の
画素を、あらかじめ定められた大きさのマスクで切り取
り、予めＲＯＭに書き込まれているパターンと比較し、
パターンと一致した場合に、対応する画素の位置と大き
さを修正する方法である。

【０００３】図３４はこの修正方法の説明図である。同
図においては、入力データ１をサンプリングウィンドウ
２で切り出し、右にあるテンプレート３と比較して、デ
ータが一致した場合に対応する画素の位置と大きさの変
更が行われる。

【０００４】図３５はテンプレート３内に格納されてい
る修正すべきパターンと修正後のパターンの例である。
同図において矢印の上がテンプレート内の修正すべきデ
ータ、下がそのデータに対する修正後のパターンであ
る。上段のパターンは縦の斜め線に対する修正パターン
を示し、例えば最も左側のパターンはウィンドウの中央
の画素に対するドットを１／３だけ左側に寄せることを
示している。なおこのパターン内で色の薄い黒丸は現在
修正対象となっていない画素を示す。

【０００５】図３５の中段の修正パターンは横の斜め線
に対するジャギーの減少処理を示し、修正対象のドット
の大きさを最大のドットの直径の60％とすることを示
す。また下段の右側２個の修正パターンは、横の斜め線
に対するジャギーの修正において、修正対象のドットの
大きさを最大ドットの直径の30％とすることを示し、こ
の修正の後に次の修正対象、すなわち１つ右の白丸に対
して中段の修正パターンに示すように60％の大きさのド
ットを打つことにより、横方向の斜めの線のジャギーを
目立たなくさせることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、図３４
で説明したような方法では、多くのテンプレートパター
ンを持つ必要があるために、処理速度が遅い、テン
プレートパターン記憶用のメモリ量が大きくなる、テ
ンプレートパターンと完全に一致する画素配置について
しか修正が行われないという問題点があった。

【０００７】また、画素単位での位置と大きさの修正を
行うために、１画素内で黒〜白〜黒というパターンを
生成できないため黒、白、黒というような画素配置に対
して有効な補正を行うことができないという問題点もあ
った。さらに、画質向上の対象としては、ジャギーのほ
かに濃度変化の平滑化もあるが、同一の中間濃度を与え
る画素パターンは多数存在するため、濃度変化の平滑
化を行うことができないという問題点もあった。

【０００８】本発明は、ニューラルネットワークを用い
て入力画像データに含まれるジャギー、すなわちギザギ
ザを減少させたり、中間調画像における濃度変化を滑ら
かにして、入力画像の画質を向上させることであり、ま
たそのニューラルネットワークとして修正パターンの学
習後に中間層の各ニューロンへの入力結合の重みを少な
いビット数で表すことができるネットワークを用いるこ
とにより、重みを格納するバッファの容量を小さくし
て、回路規模を縮小することである。

【０００９】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図は、入力されるドット画像データの
配列に応じて、その入力ドット画像データの補正を制御
することにより、画像のジャギー、すなわちギザギザを
減少させたり、中間調画像における濃度変化を滑らかに
して、入力ドット画像の高品位化を図る画像形成装置の
原理ブロック図である。

【００１０】図１において円滑化手段１０は、例えば入
力層、中間層、および出力層の３層からなり、学習後に
中間層の各ニューロンへの入力結合の重みが＋ｎ，−
ｎ、および０（ｎは定数）、例えば＋１，−１、および
０の３値となるニューラルネットワークによって構成さ
れ、入力されるドット画像データの配列に応じて入力画
像データのドットの補正指示を出力する。

【００１１】また円滑化手段１０を、学習後に中間層の
各ニューロンへの入力結合の重みが＋１および０の２値
となるニューラルネットワークによって構成し、かつそ
のニューラルネットワークに画素データの正立信号と反
転信号との両方を入力させることも可能である。

【００１２】

【作用】図２は本発明において修正すべきパターンの例
である。まず図１および図２を用いて本発明の作用を説
明する。

【００１３】本発明においては、図３４および図３５と
同様に、ウィンドウの中央の画素のドットサイズと位置
とをジャギーを減少させるように修正して出力すること
になるが、一般にジャギーの修正に関係のあるドット
は、中央のドットを含めてその周辺のいくつかのドット
に限定され、ウィンドウ内の全てのドットではないこと
が多い。図２において、修正後においては中央のドット
が大きさはそのままで左に１／３ドットだけずれた位置
に移動することになるが、この修正に必要となるデータ
は上の行の左から２番目の黒、３，４番目の白、中央の
行の左から３番目の黒、４番目の白、下の行の左から３
番目の黒、および４番目の白であり、その他のドットは
黒と白のどちらでもよい、すなわちドントケアとして考
えることができる。

【００１４】そこで図１の円滑化手段１０の一部として
のニューラルネットワークに対して、ドントケアの部分
のデータとして０または１のいずれかを与えて教育を繰
り返し、パターン数を増やして学習を進めて行くと中間
層のニューロンへの入力結合の重みが＋１，−１、およ
び０の３種類のいずれかに収束することが判明した。本
発明においては、このような学習を行って中間層のニュ
ーロンへの入力結合の重みが１，−１および０の３種類
のいずれかに収束したニューラルネットワークを用いて
画像のジャギーの減少処理が行われる。

【００１５】図１において、円滑化手段１０を構成する
ニューラルネットワークは、入力される画像データのう
ちで、例えば３本のライン上の５個の画素に対応する長
方形のウィンドウ内の画素データの入力に応じて、その
ウィンドウの中央の画素のサイズと位置の変換データを
出力する。

【００１６】例えば画素としてのドットの大きさは、最
大の直径を 100％として60％, 30％、および０％（ドッ
トを打たない）を含めて４値、または 100％, 75％, 50
％,25％、および０％の５値をとるものとし、また画
素、すなわちドットの位置としては本来の入力位置に加
えて、その位置を中心とする横方向の前後の位置の３つ
の位置のいずれかをとるものとする。

【００１７】そしてニューラルネットワークは、その出
力層のうちの複数個のニューロン（ユニット）が画素の
サイズの変換データ、他の複数個のユニットが画素の位
置の変換データを出力するものとし、画素の大きさとそ
の位置はそれぞれ独立したユニットから出力される。こ
れによって出力層のユニットが画素のサイズと位置とを
混在させた出力コードを出力する場合に比較して、例え
ば中間層のユニットの個数を少なくすることができ、ニ
ューラルネットワークの処理速度を向上させることがで
きる。

【００１８】すなわち、本発明では、入力ドット画像デ
ータの配列に応じて、ドットの補正を指示するニューラ
ルネットワークを用いているので、多量のテンプレート
パターンを持つ必要がなく、処理速度が速く、メモリ量
も小さく、また、未学習のパターンに対しても最適な補
正を指示することができる。

【００１９】次に、図１において、円滑化手段１０の一
部を構成するニューラルネットワークが、入力されるド
ット画像データのうちで、例えば７本のライン上の９個
の画素に対応する長方形のウィンドウ内の画素データの
配列に応じて、そのウィンドウの中央の画素を補正すべ
く、その画素を構成する複数個のサブドットのオン・オ
フ情報を出力する場合について説明する。

【００２０】例えば、１画素を８つのサブドットで表現
する場合、主走査方向の解像度が300dpiの場合には常時
2,400dpi相当の変換を行い、さらに画素をジャギーを目
立たなくしたり濃度変化を滑らかにする８分割したパタ
ーンに置き換えることで高品位化を図る。

【００２１】ジャギーが最も目立つパターンは、直線で
ある。また、直線でもその傾きによってジャギーの目立
ち方が変わる。図３は、角度と目立ち方の関係を示す図
である。縦軸の主観評価値はジャギーの目立ち方に対応
するもので、５点はジャギーは分からず、点数が低くな
るに従ってジャギーの目立ち方が激しくなることに相当
する。この図は、０°，45°，90°から少しずれた角度
でジャギーが非常に目立つことを意味している。これら
の角度で８つのサブドットでの修正パターンを検討した
結果、図４に示す28個のパターンの組み合わせで目立た
なくできることが判明した。８つのサブドットで表現で
きるパターンは 256通りであるが、そのうちわずか28個
のパターンでジャギーが修正できる。つまり、サブドッ
トの中で連続してオン（黒）とする数がドットの大きさ
に対応し、入力の１ドットを２つ以上の小さなドットで
表現して修正することはなく、また、隣りのドットの修
正から影響を受けることも考慮しても、１ドットを表わ
すサブドットパターンは黒、黒〜白、黒〜白〜黒、白〜
黒〜白、白〜黒、白、の６通りしかなく、図４に示すパ
ターンはその全てを表わしている。そして、これらのパ
ターンを用いることにより、ドットの大きさとドット位
置を制御することに相当する修正を行うことができる。

【００２２】

【実施例】図５はニューラルネットワークを構成するニ
ューロンの動作の説明図である。ニューロンはユニット
とも呼ばれ、一般に複数個の入力に対してそれぞれ適当
な係数（重み）を乗算し、それらの乗算値を全て加算
し、その加算結果を適当な関数を用いて変換して出力す
る。ｎ番目のニューロンの出力ｙⁿは次式で与えられ
る。

【００２３】ｙⁿ＝ｆ（ｋ₀ ⁿ＋ｋ₁ ⁿｘ₁ ⁿ＋・・・ｋ_m ⁿｘ_m ⁿ）・・・・・・・・(1) ここでｘ_i ⁿはｎ番目のニューロンへのｉ番目の入力、
ｋ_i ⁿはその入力に対する係数（重み）、ｋ₀ ⁿは定数
項、図６はニューラルネットワークのモデルである。同
図において〇印はそれぞれニューロンを表わす。また入
力層（ネットワークへの入力が与えられる）のユニット
は中間層のユニットへ入力を分配するだけのもであり、
省略されている。中間層のユニットは３個、出力層のユ
ニットは２個である。

【００２４】図５において変換のための関数としてはシ
グモイド関数やステップ関数が用いられる。図７はシグ
モイド関数、図８はステップ関数を示す。変換用関数と
してはこれらの関数に限定されることなく、他の関数を
使うことも可能である。

【００２５】一般にニューラルネットワークに入力され
る画素数が多いほうが良好な画像修正が行えるが、修正
を行うべきパターン数も多くなる。例えば入力画像を５
×５とすると、全ての画素の組み合わせは２^5X5個すな
わち33554432個となり、全ての修正パターンを保持する
のは困難となる。そこで、修正を行うべきパターンと修
正を行わないパターンを適当に選んでおき、ニューラル
ネットワークの教育を行う。教育によって得られた係数
を使用したニューラルネットワークにより画素の補正を
行い、もし不都合な変換を行うようであれば再教育を行
う。この方法により、全てのパターンを列挙することな
く画素の補正が行え、予め教育されていないパターンに
ついても良好な画素変換が行える。

【００２６】図９はニューラルネットワークの入力層の
各ユニットへの画素の割り当ての例を示す図である。同
図(a) においては、３本のライン上のそれぞれ５個の画
素を１つのウィンドウとして出力する例を示しており、
同図(b) は７本のライン上のそれぞれ９個の画素を１つ
のウィンドウとして出力する例を示している。なお、ウ
ィンドウは予め定められた形であればよい。そして入力
層の15個（同図(b) においては、63個）のそれぞれのユ
ニットに対しては、割り当てられた画素が黒画素である
場合、その画素に対するデータが１に設定される。その
画素が白画素である場合０が与えられる。尚、“１”と
“０”を逆に設定しても良い。

【００２７】図１０は変換後の画素のサイズの実施例で
ある。同図において最大のドットの直径を 100％とし、
直径が60％, 30％、および０％（ドットを打たない）の
４つの値のいずれかが指定（４階調のレベル制御）され
る。

【００２８】図１１は変換データによって指定される画
素、すなわちドットの位置の実施例である。同図におい
てドット位置は、本来の入力位置としての中央の位置
と、入力位置と同一のライン上で左側に１／３ドットず
れた位置、および右側に１／３ドットずれた位置のいず
れかに指定（900dpi相当) される。

【００２９】図１２はニューラルネットワークの出力層
のユニットの出力の値と画素の位置およびサイズの対応
の実施例である。同図において、ニューラルネットワー
クの５個の出力ユニットの出力値を表わす５ビットのデ
ータの上位３ビットはドットの大きさを表わし、０００
は図１０の０％、００１は30％、０１０は60％、１００
は 100％を表わす。また下位２ビットはドットの位置を
表わし、００は中央を、０１は右側に１／３ドットずれ
た位置を、また１０は左側に１／３ドットずれた位置を
示す。

【００３０】このように本実施例では、出力層の５個の
ユニットのうち３個のユニットがドットの大きさを、２
個のユニットが位置を示すデータを出力することにな
り、出力コードは合計５ビットとなる。ドットのサイズ
および位置は合計10個の状態で表わされ、これらの状態
を４ビットで表現することも可能であるが、その場合に
はドットのサイズと位置とを独立に出力層のユニットの
出力に割り付けることはできなくなり、実験結果では中
間層のユニットの数も多くなり、ニューラルネットワー
クの処理速度も遅くなるという問題があることが判明し
た。

【００３１】図１３は本発明の画像形成装置の実施例の
システム構成図である。同図においてニューラルネット
ワークを構成するニューロンはハードウェアによって構
成される。

【００３２】図１４は図１３のシステムの動作のタイミ
ングチャートである。図１３および図１４を用いて入力
画像データの処理について説明する。図１３において、
図示しないビットマップメモリからの３ライン分の入力
データはデータ切り出し部２０に与えられる。この３ラ
インのうち、ウィンドウの中央のラインとなる、現在の
処理ラインは例えば中央のラインバッファ２１ｂに、そ
の上のライン（一般的にはこのラインに対する処理は既
に終了しているが、処理前のデータが再びビットマップ
メモリから入力される。）はラインバッファ２１ａに、
またその下のラインはラインバッファ２１ｃに入力され
る。これにより必要な３ライン分のデータがラインバッ
ファ２１ａ〜２１ｃに取り込まれたことになる。

【００３３】各ラインバッファ２１ａ〜２１ｃ内に格納
されたデータは、５ビットずつシフトレジスタ（ＳＲ）
２２ａ〜２２ｃに、それぞれロードされる。これら３つ
のシフトレジスタは連結されており、ロードされたデー
タは１ビットずつシリアルにデータ切り出し部２０から
出力される。これらのシフトレジスタからの出力は例え
ばロードされた順、すなわち先入れ先出しとすることも
でき、また先入れ後出しとすることもできるものとす
る。

【００３４】一連のジャギー低減動作以前に中間層・出
力層双方の係数バッファ２５，３３に係数をセットす
る。その後、ジャギー低減動作を開始する。図１３にお
いて、図示しないビットマップメモリから入力されたデ
ータを用いて、データ切り出し部２０で５×３のビット
マップ画像が前述のように切り出される。

【００３５】データ切り出し部２０から出力された入力
画像データは、図示しない入力層のユニットを介して中
間層の24個のニューロン２４ａ〜２４ｘに同時に与えら
れる。中間層のニューロン２４ａ〜２４ｘはそれぞれ全
く同一の構成を持ち、全てが並列に動作する。

【００３６】中間層で行われる演算は(1) 式に示したも
のであり、この演算は中間層の24個のニューロン２４ａ
〜２４ｘのそれぞれにおいて並行して行われる。中間層
の各ニューロンに対しては、データ切り出し部２０から
ウィンドウ内の各画素に対するデータとして黒または
白、すなわち１または０のいずれかを表わす１ビットの
データが入力される。この入力データと係数バッファ２
５内の係数、すなわち重みとが２つのアンドゲート２６
ａ，２６ｂに入力される。ここで係数バッファ２５の内
容は前述のように＋１，−１、および０のいずれかであ
るが、＋１は０１、−１は１１、０は００とそれぞれ２
ビットで表わされている。アンドゲート２６ａ，２６ｂ
の２つが必要な理由はこのように係数が２ビットで表わ
されているためである。また係数としては黒であるべき
データ、例えば図２において上の行の左から２番目のド
ットのデータが入力される時の係数は＋１、すなわち０
１となっており、白であるべきデータが入力される時に
は１１、ドントケアのデータが入力される時には００と
なっている。

【００３７】アンドゲート２６ａの出力は符号ビットで
あるために、加算器２７に対して上位４ビットとして共
通に与えられる。ここでは黒であるべき、すなわち係数
０１に対応するドットに黒が入力されると加算器２７の
内容は加算され、また白であるべき、すなわち係数が１
１のドットに黒が入力されると加算器２７の内容は減算
される。そこで15個の入力に対し、加算器２７の出力は
−15〜＋15の範囲にあり、加算器２７の出力ビット数は
符号ビット込みで５ビットでよいことになる。加算器２
７はデータ切り出し部２０から１ビットのデータが入力
されるたびに加算を行い、その結果をレジスタ２８に出
力する。そして次のデータが入力されるとレジスタ２８
の内容がアンドゲート２６ａ，２６ｂの出力と共に加算
器２７の内容に加算され、再度レジスタ２８に格納され
る。

【００３８】15個の入力データに対してこの動作が15回
繰り返され、レジスタ２８には最終的な積和演算結果が
保持される。この値はレジスタ２９に取り込まれ、次段
のＲＯＭ３０に格納されている関数、例えばステップ関
数による変換、すなわちスケーリングが行われ、変換結
果はスリーステートレジスタ３１に格納される。

【００３９】以上が１つのウィンドウに対する入力デー
タについての中間層ニューロンの動作の１周期分に相当
する。24個の中間層ニューロンは完全並列動作を行うた
めに、各スリーステートレジスタ３１の内容は同時に確
定する。

【００４０】出力層への入力はスリーステートレジスタ
３１のアウトプットイネーブル（ＯＥ）を順次たてるこ
とによりスキャンされる。出力層は選択された中間層出
力と係数を乗算し、加算器３５を通してレジスタ３６に
セットする。中間層の出力を全てスキャンした後、レジ
スタ３６の値をレジスタ３７に取り込む。レジスタ３７
にセットされた値はシグモイド関数を通すべきである
が、中間層への入力と同様に出力層の出力も“１”か
“０”の２値であり、シグモイド関数は０に対して0.5
を返すことから、最上位ビット（符号ビット）を出力す
ればよい。１ラインの処理を終えると、次の新たな１ラ
インを含む３ライン分のデータをラインバッファ２１ａ
〜２１ｃに取り込んで同様の動作を行う。以上の動作に
より１ページにわたる画素補正を行うことができる。

【００４１】図１５は学習後の中間層のニューロンに対
する入力結合の重み、すなわち係数の実施例である。同
図において、最も左列の１から24の数字は中間層の24個
のニューロンの番号を示し、１番上の行の１から15の数
字は15個の入力、すなわち図２の各ドットに対する入力
の番号（図９の番号と同じ）を示し、定数項は(1) 式に
おける定数項ｋ₀ ⁿを示す。

【００４２】本発明においては、中間層の24個のニュー
ロンのそれぞれはある特定の修正パターンの検出を行う
ことになる。例えば図１５において、２番目のニューロ
ンは図２のパターンを検出するものである。そこで２番
目のニューロンは黒の入力に対する係数が１、白の入力
に対する係数が−１、ドントケアの入力に対する係数が
０となっている。そして図２のパターンが入力された時
には２番目のニューロンによって求められる積和演算結
果は黒であるべきドット数と等しいために＋３となり、
これと定数項−３との和、すなわち‘０’をＲＯＭ３０
によるスケーリングの代わりに、例えばコンパレータに
よって検出することによって、２番目のニューロンの出
力は１となる。

【００４３】図２のパターンは８個のドントケアドット
を含んでいるために中間層の１つのニューロン、すなわ
ち２番目のニューロンによって 256個のパターンの修正
が可能となる。ニューラルネットワークの学習時にはこ
の 256個のパターンを全て学習させる必要はなく、例え
ばドントケアの８つのドットが全て白、あるいはどれか
１つだけ黒の組み合わせとなる９個のパターンを学習さ
せるだけで、教育していないパターンでも修正が可能と
なる。しかしながらドントケアのドット以外のドットは
黒か白のいずれかに指定されたパターンに修正パターン
が限定されることになる。

【００４４】図１６は画像形成装置の第２の実施例にお
ける中間層のニューロンの構成を示すブロック図であ
る。第２の実施例において、データ切り出し部２０およ
び出力層ニューロン３２ａ〜３２ｅの構成は図１３の第
１の実施例におけると同じである。

【００４５】図１６の第２の実施例においては、積和演
算が加算器２７の代わりにアップダウンカウンタ４３に
よって行われる。係数バッファ４０の内容は第１の実施
例における係数バッファ２５の内容と同じである。アッ
プダウンカウンタ４３の制御はデコーダ４２によって行
われる。

【００４６】デコーダ４２は、２つのアンドゲート４１
ａ，４１ｂの出力が０１の時にアップカウント、１１の
時にダウンカウント、００の時にホールドとなるように
アップダウンカウンタ４３を制御する。そこで第１の実
施例におけると同様に黒であるべきドット、すなわち係
数が０１となっているドットに黒が入力されるとアップ
ダウンカウンタ４３の内容はアップされ、白であるべき
ドットに黒が入力された時にダウンされることになる。

【００４７】15個の入力に対してアップダウンカウンタ
４３のカウントが行われ、その後その内容はレジスタ４
４に格納され、ＲＯＭ４５によってスケーリングが行わ
れ、その変換結果はスリーステートレジスタ４６を介し
て出力層のニューロンに出力される。

【００４８】図１７は第３の実施例における中間層ニュ
ーロンの構成ブロック図である。第３の実施例において
もデータ切り出し部、および出力層ニューロンの構成は
第１の実施例と同じである。しかしながら第３の実施例
においては、第１、第２の実施例と異なり、データ切り
出し部からの入力に対して、その入力をそのままとし
た、すなわち正立入力Ａと、インバータ４９を用いた結
果としての反転入力外１との２つの入力が与えられ
る。２つの入力Ａ，外２は選択部５０に与え

【００４９】

【外１】

【００５０】

【外２】

【００５１】られ、そのいずれかが選択制御部５１から
の制御信号に従って選択され、その選択結果は係数バッ
ファ５２の内容と共にアンドゲート５３に入力され、ア
ンドゲート５３の出力が加算器５４に与えられる。加算
器５４への入力は第１の実施例におけると同様にレジス
タ５５の内容と加算され、再びレジスタ５５に格納され
る。この動作が15個の入力に対して15回繰り返され、最
終的な積和演算結果はレジスタ５６に格納され、ＲＯＭ
５７によってスケーリングが行われ、変換結果がスリー
ステートレジスタ５８を介して出力層のニューロンに与
えられる。

【００５２】図１８は、図１７において選択制御部５１
から選択部５０に与えられる選択制御信号と、係数バッ
ファ５２に格納されている係数の実施例である。選択制
御部５１からは選択制御信号として黒であるべきドット
に対しは正立入力Ａを選択させるための信号値としての
０、白であるべきドット位置に対しては反転入力外３
を選択させるための信号１が出力される。

【００５３】

【外３】

【００５４】一方、係数バッファ５２内では正立入力Ａ
が１、すなわち黒であるべきドット位置と反転入力外
４が１、すなわち白であるべきドット位置とに対して
係数

【００５５】

【外４】

【００５６】が共に１、それ以外、すなわちドントケア
のドット位置に対する係数が０となっている。図１８に
示した係数および選択制御信号の値は図２の修正パター
ンに対するものであり、ドット番号は入力番号を示す
が、係数が０、すなわちドントケアのドットに対しては
選択制御信号の値は０、すなわち正立信号を選択する値
となっている。

【００５７】以上においては、ドットの位置を本来の入
力位置の前後に１／３ドットずらせる変換、すなわち実
質的に300dpiから900dpiへの変換にニューラルネットワ
ークを用いる例を説明したが、これと異なる画素密度の
組み合わせの変換に用いることも可能であり、主走査方
向の画素変換だけでなく副走査方向の画素変換に用いる
ことも可能である。

【００５８】続いて本発明における画像形成装置として
プリンタについてその全体構成を示し、その全体構成に
関連して他の実施例を詳細に説明する。図１９はプリン
タの全体構成ブロック図である。同図において、プリン
タはコントローラ６０、画質補正回路６１、および印字
機構６２から成っている。このうち画質補正回路６１の
内容については後述する。

【００５９】コントローラ６０は全体制御用のプロセッ
サＭＰＵ６３、プログラム格納用のＲＯＭ６４、文字フ
ォント用ＲＯＭ６５、ワーク用ＲＡＭ６６、ページ展開
用ＲＡＭ６７、ホストコンピュータから印字データ等を
受け取るホストコンピュータインタフェース６８、印字
データ等を格納する先入れ、先出しメモリ（ＦＩＦＯ）
６９、およびシフトレジスタ７０、制御パネル７１、入
力インタフェース回路７２から成っている。

【００６０】印字機構６２は電源７４、メカコン７５、
画像印字用の光学ユニット７６、プロセスユニット７
７、モータ７８等からなり、メカコン７５はモータ駆動
回路７９、およびセンサインタフェース回路８０を含ん
でいる。そして光学ユニット７６からは、画質補正回路
６１およびコントローラ６０に対して、例えばプリンタ
用紙の端を検出したことを示すビームディテクト信号
（ＢＤ）が送られ、また画質補正回路６１から光学ユニ
ット７６に発光パルス補正信号が与えられる。

【００６１】図２０は図１９の画質補正回路６１の詳細
構成ブロック図である。同図において、画質補正回路は
コントローラ６０からのビデオ信号、すなわち入力画像
信号が入力されるラッチ回路８１、ラッチ回路８１の後
段に位置するツーポートランダムアクセスメモリ（ＲＡ
Ｍ）８２、ＲＡＭ８２から出力されるデータのシリアル
／パラレル変換を行うためのシフトレジスタ８３ａ〜８
３ｎ、これらのシフトレジスタからの出力がそれぞれ入
力層のユニットに入力され、ウィンドウの中央の画素に
対する補正データを出力するためのニューラルネットワ
ーク（ニューロ）８４、ニューラルネットワーク８４の
出力を格納するためのツーポートＲＡＭ８５、ツーポー
トＲＡＭ８５の出力が入力されるラッチ８６、およびツ
ーポートＲＡＭ８５とラッチ８６の出力によって印字機
構６２内の光学ユニット７６に発光パルス補正信号を出
力するパルス幅補正回路８７、ツーポートＲＡＭ８２の
ラッチ８１側、およびＲＡＭ８５のラッチ８６側のリー
ド／ライトアドレスを制御するカウンタ８８、ＲＡＭ８
２のシフトレジスタ側とＲＡＭ８５のニューラルネット
ワーク側のライト／リードアドレスを制御するためのカ
ウンタ８９、および全体の制御部９０から構成されてい
る。

【００６２】図２１はコントローラ６０側からのＲＡＭ
８２への１ライン分のデータ入力の説明図である。この
データ入力を図２２に示すラッチ８１とツーポートＲＡ
Ｍ８２との接続図を用いて説明する。なお、以後の説明
では、中央画素に対する補正データ出力のためのウィン
ドウの大きさは５×４とする。

【００６３】図２１において、上部に示すＲＡＭ８２の
内容は現在の格納内容を示すものとする。例えばアドレ
スｎ−１のビット０〜４には“ａ，ｂ，ｃ，ｄ，ｅ”の
データが格納れている。ビットの０〜４はそれぞれ画像
上の１ラインのデータに相当し、ビット０のデータは最
も最近ＲＡＭ８２に格納されたものとする。新しいライ
ンのデータが入力される時には、ＲＡＭ８２の内容がア
ドレス０から順次リードされ、ラッチ８１に入力され
る。この時、ＲＡＭ８２とラッチ８１は図２２に示すよ
うに１ビットずつシフトする形式で接続されているため
に、例えばアドレスｎ−１のデータからは“ｅ”があふ
れ、“ａ，ｂ，ｃ，ｄ”が格納される。

【００６４】ラッチ８１の入力Ｄ₀には、この時コント
ローラ６０側からのアドレスｎ−１上のデータ“ｖ”が
入力され、これらのデータはラッチ８１を介して再びＲ
ＡＭ８２に格納される。この動作を１ライン分繰り返し
行うことにより入力される１ライン分のデータは、ＲＡ
Ｍ８２上でビット０の位置に格納される。ビット１〜４
に格納されているデータはビットの番号の順に新しく格
納されたライン上のデータを示す。またＲＡＭ８２のア
ドレスによって、各ラインの印字開始位置に近いデータ
から順に左側から並んで格納される。ＲＡＭ８２上のデ
ータは、印字に先立って領域外を走査する間に、連続的
に“０”を書き込むことでクリアされる。

【００６５】図２０においてＲＡＭ８２に１ライン分の
データが新たに入力されると、例えば５ライン上のそれ
ぞれ４個の画素から構成されるウィンドウに対するニュ
ーラルネットワーク８４の処理が行われるが、それに先
立ってＲＡＭ８２からシフトレジスタ８３ａ〜８３ｎへ
のデータ入力が行われる。

【００６６】図２３はシフトレジスタへのデータ入力の
説明図である。ＲＡＭ８２上での現在処理すべきウィン
ドウがアドレスｎ−１から始まるものとすると、先ずそ
のアドレス上のビット０〜４の位置のデータ“Ａ，Ｂ，
Ｃ，Ｄ，Ｅ”がそれぞれ５つのシフトレジスタに入力さ
れる。次にアドレスｎのデータがそれぞれ５つのシフト
レジスタに入力されるが、その時アドレスｎ−１にあっ
たデータはシフトレジスタ内でシフトされる。

【００６７】図２４はＲＡＭ８２とシフトレジスタ８３
ａ〜８３ｎとの接続図である。同図において、ＲＡＭ８
２からアドレスに従って順次１ビットずつシリアルに出
力されるデータは各ビット位置に対応するシフトレジス
タに入力れ、各シフトレジスタ上で１ビットずつ、図で
は下方にシフトされながら格納される。

【００６８】１つのウィンドウ上のデータが各シフトレ
ジスタに格納されると、図２０においてニューラルネッ
トワークへ各シフトレジスタ８３ａ〜８３ｎからの出力
が行われる。この出力はパラレルに行われる。従って各
シフトレジスタはシリアル／パラレル変換を行うことに
なる。

【００６９】このシフトレジスタへのデータ入出力はニ
ューラルネットワークの処理速度に応じて行われるもの
であり、図２０ではカウンタ８９の発生するカウント値
によって制御される。一般にニューラルネットワークの
処理速度はあまり早くないために、例えばＲＡＭ８２へ
の画像データ入力、すなわちカウンタ８８の発生するカ
ウント値でのタイミングで行われるデータ入力とは無関
係のタイミングで、ニューラルネットワーク８４へのデ
ータ入力が行われる。なお各シフトレジスタ８３ａ〜８
３ｎ内のデータは各行の先頭で全てクリアされる。

【００７０】ニューラルネットワーク８４の処理結果、
すなわち中央の画素としてのドットのサイズと位置（シ
フト）との修正用データは、ＲＡＭ８５を介してラッチ
８６、およびパルス幅補正回路８７に出力される。ＲＡ
Ｍ８５は入力側と同様にニューラルネットワーク８４と
発光パルス補正信号出力とのタイミングの調整用に用い
られる。なお、ここではニューロ８４の出力する中央画
素に対する修正データはサイズ用に４ビット、位置（シ
フト）用に２ビットの計６ビットとする。

【００７１】図２５は図２０のパルス幅補正回路８７の
構成ブロック図である。同図において、パルス幅補正回
路８７はラッチ８６からの６ビットの出力とラッチ８６
を介さずにＲＡＭ８５からの直接の出力６ビットとの合
計12ビットがアドレスとして入力されるリードオンリメ
モリ（ＲＯＭ）８８、およびＲＯＭ８８の出力が入力さ
れ、パラレル／シリアル変換を行って発光パルス補正信
号を出力するシフトレジスタ８９から構成されている。

【００７２】図２６はドットのサイズとシフトとの指定
に対する発光パルスの例である。同図(a) はサイズが８
／８でシフトが中央、すなわち本来の入力位置に最大の
大きさのドットを打つ指定に対する発光パルスであり、
この時の発光信号は８ビットの全てが１となっている。
これに対して同図(b) に示すようにサイズが２／８、シ
フトが中央の指定の時には、発光パルス補正信号は中央
の４，５ビットが１で、他の全てのビットが０である。

【００７３】図２６(c) はサイズが８／８、シフト右の
指定に対するものであり、補正信号は１〜３ビットが
０、４〜８ビット目が１となっているが、これは現在の
ウィンドウに対する補正信号であり、本来サイズが８／
８の指定の時には図(a) に示したように８つのビットに
対して信号値が‘１’となるために、残りの３ビットに
対する‘１’は次のウィンドウに対する発光パルス補正
信号出力時に出力されなければならない。また、同図
(d) に示すようにサイズ４／８、シフト右の指定に対し
ては、右則にはみ出す１ビットの‘１’を次のウィンド
ウに対する補正信号出力時に出力しなければならない。

【００７４】図２７は、前のウィンドウのドットに対す
る残りデータと現在のドットに対するデータとを合成し
て、発光パルス補正信号とする例である。図２５に示す
ようにＲＯＭ８８のリードアドレスは、ラッチ８６に格
納されている前のウィンドウの中央のドットに対するサ
イズとシフトの指定データと、ＲＡＭ８５から直接入力
される現在のウィンドウの中央のドットに対するサイズ
とシフトの指定データとからなっており、ＲＯＭ８８内
には、このアドレスに対して合成して出力すべき発光パ
ルス補正信号が格納されており、そのデータがシフトレ
ジスタ８９を介してシリアル信号として光学ユニット７
６に出力される。

【００７５】図２８は画質補正回路の動作タイミングチ
ャートである。同図において、図１９の光学ユニット７
６から、例えばプリンタ用紙の端を検出したことを示す
ビームディテクト信号（ＢＤ）が入力されると、図２０
のカウンタ８８，８９がリセットされると共に、ビデオ
データクロック（ＶＤＣＬＫ）に従って、図１９のコン
トローラ６０から図２０のＲＡＭ８２へのデータ入力が
行われる。この時のライトアドレスはカウンタ８８によ
って指定される。１ライン分のデータが書き込まれる
と、その後次のＢＤ信号が入力されるまで書き込み禁止
となる。これは領域外のデータをライトしないためであ
る。なお０から2047のアドレスは１ライン分の書き込み
アドレスを示す。

【００７６】一方、ＲＡＭ８２からニューロ８４へのデ
ータ出力もＢＤ信号の入力と共に開始されるが、その入
力はＲＡＭ８２へのデータ入力のタイミングより遅いタ
イミングで行われる。そしてニューロ８４上で１つのウ
ィンドウに対する処理が終了するたびに、ＲＡＭ８５へ
のドットサイズとシフトのデータ出力が行われる。この
出力はカウンタ８９のカウント値によって行われる。こ
の時ＲＡＭ８５には１本前のラインに対するドットの補
正データとしてのサイズおよびシフトのデータが格納さ
れており、このデータはコントローラからＲＡＭ８２へ
のデータ入力のタイミングと同一のタイミング、すなわ
ちカウンタ８８の出力するカウント値に応じて、ラッチ
８６およびパルス幅補正回路８７に出力される。

【００７７】図２９に本発明の画像形成装置のさらに他
の実施例のシステム構成図を示す。同図においてニュー
ラルネットワークを構成するニューロンはハードウェア
によって構成され、ドット画像データの入力に応じてサ
ブドットパターンを出力する。

【００７８】図３０は図２９のシステムの動作のタイミ
ングチャートである。図２９および図３０を用いて入力
ドット画像データの処理について説明する。図２９にお
いて、図示しないビットマップメモリからのドット画像
データは７ライン分のラインバッファと７ライン×９画
素分の長方形のドット画像データを保持するレジスタで
構成されるデータ切り出し部を介してニューラルネット
ワークに与えられる。このデータ切り出し部で切り出さ
れた７×９のビットマップ画像である６３画素分のドッ
ト画像データは、図９(b) に示されるような画素の割り
当てが行われる。そして、このドット画像データは、入
力層１０１のユニットを構成する９ビットシフトレジス
タ１０２ａ〜１０２ｇに入力され、その後中間層１０３
の22個のニューロン２４ａ〜２４ｖに１ビットづつ同時
に与えられる。中間層１０３のニューロン２４ａ〜２４
ｖは、各ニューロン２４ａ〜２４ｖに設定される係数の
値を除いてそれぞれ同一の構成を有しており、全てが並
列に動作するように構成されている。

【００７９】尚、各ニューロン２４ａ〜２４ｖ内の各回
路の動作は、図１３に示される第１の実施例における各
ニューロン２４ａ〜２４ｘと同様であるので、その詳細
説明は省略する。

【００８０】唯一両者の相違点は、図２９に示される各
ニューロン２４ａ〜２４ｖ内の各係数バッファ１０４に
格納される係数の数が63個であり、ＡＮＤゲート２６に
は、１回当たり63個のデータが入力されるという点であ
る。なお、ここでは係数バッファ内の係数を一般的にｎ
ビットとしている。

【００８１】一方、中間層１０３の22個の各ニューロン
２４ａ〜２４ｖの出力は、８個のニューロン３２ａ〜３
２ｈで構成される出力層１０５に与えられる。この出力
層内の８個のニューロン３２ａ〜３２ｈの回路構成は、
図１３に示される実施例における出力層のニューロン３
２ａ〜３２ｅとほぼ同様であり、その構成及び動作につ
いての詳細説明を省略する。

【００８２】尚、両者の相違点は、中間層１０３のニュ
ーロンと同様に、各ニューロン３２ａ〜３２ｈの係数バ
ッファ１０６に格納される係数の数が中間層１０３のニ
ューロンの個数に合わせて22個であるという点にある。

【００８３】以上説明した構成において、入力層１０
１、中間層１０３、及び出力層１０５から成るニューラ
ルネットワークは、補正対象画素がその中央画素に設定
されている７×９ドット、つまり、合計63個の画素デー
タが入力される毎に中間層１０３が各画素データと係数
データとの演算処理を行う。次いで、出力層１０５が中
間層１０３のニューロンの出力データと係数バッファ１
０６に保持していた係数データとの演算処理を行う。そ
して、出力層１０５の８個のニューロンは、ニューラル
ネットワークに入力されたドット画像データの画素の配
列パターンに応じた最適なサブドットパターンを、７×
９のウィンドウの中央画素を示すデータとしてプリント
ヘッドコントローラ（図示しない）に出力する。この最
適なサブドットパターンは、図４に示される28個のパタ
ーンのうちのいずれか１つのパターンである。

【００８４】図３１及び図３２は、図２９に示される実
施例におけるニューラルネットワークに与えられる入力
パターンとその入力パターンに対する教師パターンとの
関係を示す図である。各図の矢印の上側が入力パターン
であり、その下側が教師パターンである。

【００８５】図３１(a) に示されるように、教師パター
ンの７×９のウィンドウの中央画素は、入力パターンの
中央画素が白であるにもかかわらず、８個のサブドット
の内の右側の３サブドット分が黒に変換されている。一
方、図３１(b) に示されるように、図３１(a) の入力パ
ターンに対し、その全てのドットが左側に１ドットづつ
ずれた入力パターンの場合は、入力パターンの中央画素
は黒であるけれども８個のサブドットの内の右側の３個
のサブドットが白に変換されている。

【００８６】従って、図３１(a) と図３１(b) を教師パ
ターンとして学習させることにより、図３１(a) ，(b)
に示されるような入力パターンのジャギーの補正を行わ
せることができる。

【００８７】図３１(c) は、黒である中央画素が８個の
サブドットのうち左側の３個のサブドットが白に変換さ
れる例を示している。図３１(d) は、黒である中央画素
が未変換のまま出力される例である。

【００８８】図３２(a) は、白である中央画素が８個の
サブドットのうち中央の４個のサブドットが黒に変換さ
れた例を示している。図３２(b) は、黒である中央画素
が８個のサブドットのうち両端のサブドットが白に変換
された例を示している。尚、図３２(b) の例において
は、中央画素の右隣りの画素が中央画素となる時は、８
個のサブドットのうち両側２つづつ合計４個のサブドッ
トが白に変換され、また更に右隣りの画素は、白である
にもかかわらず、中央の２個のサブドットが黒に変換さ
れ、徐々にドットの大きさが変化するように各ドットが
補正される。

【００８９】また、図３２(c) ，図３２(d) は白である
中央画素が８個のサブドットのうち中央のいくつかのサ
ブドットが黒に変換された例を示している。図３２(c)
，図３２(d) の例は、図３２(b)の例と同様に図３２
(c) ，図３２(d) において中央画素である画素の近隣の
白および黒の画素が小さなドットとなるように変換され
る。

【００９０】尚、図３３は、文字及び直線に対し、図３
１及び図３２に示されるような補正を施した結果得られ
たパターンを示している。同図において色の薄く見える
ドットは、そのドット位置やサイズ、すなわち露光のタ
イミングが補正されたことを意味している。

【００９１】以上の説明におけるニューロンの変換用関
数としては、シグモイド関数やステップ関数に限ること
なく別の関数、例えばシグモイド関数を直線で近似した
ものや、直線を用いることもできる。さらにレーザプリ
ンタのような電子写真プリンタに限らず、インクジェッ
トプリンタや熱転写プリンタ等にも本発明を適用するこ
とができる。

【００９２】

【発明の効果】以上詳細に説明したように、本発明によ
ればニューラルネットワークを用いることにより、修正
対象として学習させたパターン以外のパターンに対して
も画像データの補正を行うことができ、またマスクパタ
ーンを持つ必要がないためにメモリの節約が可能にな
り、プリンタの出力画像の高品位化に寄与するところが
大きい。

【００９３】さらにドントケアのドットに対する入力値
を０または１のいずれかとしてニューラルネットワーク
の学習を行わせることにより、中間層ニューロンに対す
る入力結合の重みを＋１，−１、および０の３値のいず
れかに収束させることができ、中間層ニューロンに対す
る重みバッファの容量は小さくなり、回路規模を大幅に
縮小することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明が対象とする修正すべきパターンの例を
示す図である。

【図３】角度と目立ち方の関係を示す図である。

【図４】ジャギー低減に必要なサブドットパターンを示
す図である。

【図５】ニューロンの動作の説明図である。

【図６】ニューラルネットワークのモデルを示す図であ
る。

【図７】シグモイド関数を示す図である。

【図８】ステップ関数を示す図である。

【図９】入力層のユニットへの画素の割り当ての実施例
を示す図である。

【図１０】画素の大きさの実施例を示す図である。

【図１１】変換データとしての画素の位置の実施例を示
す図である。

【図１２】出力層ユニットの出力値と画素の位置、サイ
ズの対応の実施例を示す図である。

【図１３】画像形成装置の第１の実施例のシステム構成
を示すブロック図である。

【図１４】図１３のシステムの動作のタイミングチャー
トである。

【図１５】学習後の中間層ニューロンに対する係数の実
施例を示す図である。

【図１６】画像形成装置の第２の実施例における中間層
ニューロンの構成を示すブロック図である。

【図１７】画像形成装置の第３の実施例における中間層
ニューロンの構成を示すブロック図である。

【図１８】図１７における係数バッファの内容と選択制
御信号の実施例を示す図である。

【図１９】画像形成装置としてのプリンタの全体構成を
示すブロック図である。

【図２０】画質補正回路の詳細構成を示すブロック図で
ある。

【図２１】１ラインの画像データ入力の説明図である。

【図２２】画像データ入力側のラッチとＲＡＭとの接続
図である。

【図２３】シフトレジスタへのデータ入力の説明図であ
る。

【図２４】画像データ入力側のＲＡＭとシフトレジスタ
との接続図である。

【図２５】パルス幅補正回路の構成を示すブロック図で
ある。

【図２６】ドットのサイズとシフトとによって指定され
る発光パルス補正信号の例を示す図である。

【図２７】前のウィンドウのドットの残りデータと現在
のウィンドウのドットデータとの合成による発光パルス
補正信号の例を示す図である。

【図２８】画質補正回路の動作タイミングチャートであ
る。

【図２９】画像形成装置のさらに他の実施例のシステム
構成を示すブロック図である。

【図３０】画像形成装置の動作タイミングチャートであ
る。

【図３１】修正パターン（教師パターン）の実施例を示
す図である。

【図３２】修正パターン（教師パターン）の実施例を示
す図である。

【図３３】文字と直線の修正例を示す図である。

【図３４】入力画像データの画質向上法の従来例を説明
する図である。

【図３５】修正パターンの例を示す図である。

【符号の説明】

１０円滑化手段（ニューラルネットワーク）２０データ切り出し部２１ａ〜２１ｃラインバッファ２２ａ〜２２ｃシフトレジスタ２４ａ〜２４ｘ中間層ニューロン２５中間層ニューロン内係数バッファ３２ａ〜３２ｅ中間層ニューロン３３出力層ニューロン内係数バッファ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 1/409 (72)発明者胡中俊雄神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者佐藤一彦神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開平２−43665（ＪＰ，Ａ) 特開平２−72491（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】入力されるドット画像データの配列に応
じて、前記ドット画像データ内の画素としてのドットを
補正することにより、画像を滑らかにする円滑化手段を
有する画像形成装置において、前記円滑化手段は、中間層の各ニューロンへの重み係数
が０または正であり、かつ、二値となるニューラルネッ
トワーク（１０）を含んで成り、かつ該ニューラルネッ
トワーク（１０）に前記ドット画像データの正立信号と
反転信号とを入力させることを特徴とする画像形成装
置。
【請求項２】前記正の重み係数が＋１であることを特
徴とする請求項１記載の画像形成装置。
【請求項３】前記円滑化手段は、前記ニューラルネッ
トワークの出力に応じて、ドットのサイズと位置の補正
を行う手段を含んで成ることを特徴とする請求項１又は
２記載の画像形成装置。