JPH08237141A - シリアル／パラレル変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 シリアル／パラレル変換装置において、テス
ト時のシリアルデータ出力の観察を容易とし、かつテス
トシリアル入力データの変更をも容易とする。 【構成】 受信シフトレジスタ１１の入力を選択するデ
ータ選択回路１により、テスト時に送信シフトレジスタ
８の出力を受信シフトレジスタ１１へ入力し、受信シフ
トレジスタ１１のパラレル出力データを内部バス１８へ
読出し観察する。また、受信シフトレジスタ１１のクロ
ックをクロック選択回路２により送信シフトレジスタ８
のクロックとして用いることで、シリアル／パラレル変
換の同期をとり、正確化を可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアル／パラレル変換
装置に関し、特にパラレルデータをシリアルデータに変
換して外部へ送信しまた外部からのシリアルデータをパ
ラレルデータに変換して内部へ取込むシリアル／パラレ
ル変換装置のテスト回路の改良に関するものである。

【０００２】

【従来の技術】図３に従来のこの種のシリアル／パラレ
ル変換装置の構成例を示す。図３において、パラレルデ
ータをシリアルデータに変換する送信シフトレジスタ８
は、複数ビット幅を有する双方向の内部データバス１８
から複数ビットつまりパラレルデータが入力され、単一
ビットすなわちシリアルデータ４として外部へ送信す
る。

【０００３】また送信データ４を送出するタイミングを
規定する送信クロック５が外部よりこの送信シフトレジ
スタ８へ供給されている。更に、制御回路２１から制御
信号として送信シフトレジスタ書込み信号１０がこの送
信シフトレジスタ８へ入力されており、逆に制御回路２
１へ送信シフトレジスタの送信状態を示す送信シフトレ
ジスタ状態信号９が出力されている。

【０００４】シリアルデータをパラレルデータに変換す
る受信シフトレジスタ１１は、外部から単一ビットすな
わちシリアルの受信データ６が供給されており、複数ビ
ットすなわちパラレルデータとして内部データバス１８
へ出力している。

【０００５】また受信データ６を取込むタイミングを規
定する受信クロック７が外部より入力される。更に、受
信シフトレジスタ１１には制御回路２１から制御信号と
して受信シフトレジスタ読出し信号１３が入力され、逆
に制御回路２１へは受信シフトレジスタの受信を示す受
信シフトレジスタ状態信号１２が出力される。

【０００６】データバスバッファ１５は複数ビット幅を
持つ双方向のデータバス１４を介して外部と接続される
一方、内部とは内部データバス１８を介して結ばれる。
また制御回路２１からデータバス書込み信号１６とデー
タバス読出し信号１７が入力される。

【０００７】制御回路２１は、送信シフトレジスタ８、
受信シフトレジスタ１１及びデータバスバッファ１５と
の間で上述の信号が入出力される以外に、外部から制御
信号群２０が入出力される。また動作を制御するための
クロックとしてシステムクロック１９が外部より入力さ
れる。

【０００８】次に動作について説明する。シリアルデー
タを送信したい場合、まず外部より制御信号群２０を介
して制御回路２１にその要求を伝える。それを受けた制
御回路２１は、制御信号群２０を介して送信したいデー
タを渡すよう要求元に伝え、要求元から送られたデータ
をデータバス１４を介してデータバスバッファ１５に取
込む。

【０００９】次に制御回路２１は送信シフトレジスタ状
態信号９を調べ、送信シフトレジスタ８がデータを送信
中でなければ、データバス読出し信号１７を活性化しデ
ータバスバッファ１５の内容を内部データバス１８に載
せると共に、送信シフトレジスタ書込み信号１０を活性
化し内部データバス１８上のデータを送信シフトレジス
タ８に取込む。送信シフトレジスタ８は取込んだデータ
を自動的にパラレル→シリアル変換し、送信クロック５
に同期して１ビットずつシリアルデータとして送信デー
タ４から外部に送信する。

【００１０】他方受信においては、受信クロック７に同
期して外部より受信データ６に入力されるシリアルデー
タを、受信シフトレジスタ１１が受信クロック７を基準
に１ビットずつ取込む。受信シフトレジスタ１１は取込
んだシリアルデータを自動的にシリアル→パラレル変換
していく。全ビット取込むと、受信シフトレジスタ１１
は受信シフトレジスタ状態信号１２を活性化し制御回路
２１に取込みが完了したことを伝える。

【００１１】制御回路２１は受信シフトレジスタ読出し
信号１３を活性化し、受信シフトレジスタ１１が保持す
る複数ビット、つまりパラレルのデータを内部データバ
ス１８に読出すと共に、データバス書込み信号１６を活
性化し内部データバス１８上のデータをデータバスバッ
ファ１５に取込む。制御回路２１は受信データがデータ
バスバッファ１５に取込まれたことを制御信号群２０を
介して外部に伝え、外部はデータバス１４を介して受信
データを読出す。

【００１２】ここで送信クロック５と受信クロック７は
互いに同期している必要はなく、周波数や位相が異なる
こともある。また、制御回路２１の動作の基本となるシ
ステムクロック１９と送信クロック５、または受信クロ
ック７もやはり互いに同期している必要はなく、周波数
や位相が異なる場合があり、むしろその方が一般的であ
る。また、送信動作、受信動作は並行して実行可能であ
る。

【００１３】さてこのシリアル／パラレル変換装置の機
能テストは、基本的に上記送受信手続きをテスト装置で
再現して行われる。すなわち、例えば送信機能テストを
行う場合、上記送信動作で説明したように、制御信号群
２０，データバス１４，送信クロック５及びシステムク
ロック１９を外部からシリアル／パラレル変換装置に適
当に入力し、その結果出力される送信データ４を外部か
ら観測することで装置の回路良否を判定する。

【００１４】他方受信機能テストを行う場合もやはり同
様で、上記受信手続きで説明したように、制御信号群２
０、受信データ６、受信クロック７及びシステムクロッ
ク１９を外部からシリアル／パラレル変換装置に適当に
入力し、その結果出力されるデータバス１４を外部から
観測することで、装置の回路良否を判定する。

【００１５】ここで、制御信号群２０、データバス１
４、送信クロック５、システムクロック１９及び送信デ
ータ４は図４に示すようなテストベクタに記述されたパ
ターンを基準に入力され、かつ期待値判定することが、
簡便なためＬＳＩテスタ等で広く行われている。テスト
ベクタは様々な生成方法があるが、論理シミュレーショ
ンの実行結果を自動変換し生成することが一般的であ
る。

【００１６】図４にテストベクタの例を示す。ここで、
“０”，“１”はそれぞれ論理０レベル、１レベルを回
路に入力すること、“Ｌ”，“Ｈ”はそれぞれ論理０レ
ベル、１レベルを期待値として回路の出力と比較・判定
すること、“Ｚ”は高インピーダンス入力状態、でかつ
出力の期待値判定を行わないことを、各々意味する。

【００１７】図４のテストベクタが意味する処理は以下
の通りである。まずパタン番号＝２〜３で、制御信号ａ
を活性化しかつデータバス１４にパラレルデータを与
え、データバスバッファ１５に送信したいデータを書込
む。書込まれたデータはシリアル／パラレル変換装置内
部での内部データバス１８を介した送信シフトレジスタ
８へのデータ転送に数クロックを要した後、送信データ
４からシリアルデータとしてパタン番号＝５より送信開
始される。

【００１８】ここでは今、非同期通信を想定している。
従って、送信データの前後にデータの始まりを表すスタ
ートビット“０”と、終りを表すストップビット“１”
がシリアル／パラレル変換装置により自動的に付加され
ている。

【００１９】さて、送信データは送信クロックの立ち下
がりに同期して１ビットずつ送られていき、パタン番号
＝４０で送信が完了する。テストベクタの送信データを
期待値とし、実際の出力と照合することで、送信機能の
良否が判定できる。

【００２０】一方図４では、上記送信動作と並行した受
信動作も記述されている。パタン番号＝１９により、そ
れまで“１”が入力され続けていた受信データ６に
“０”が入力され始める。これは今想定している非同期
通信では受信シリアルデータの始まりを示す。これを受
けてシリアル／パラレル変換装置はシリアルデータの受
信を開始する。

【００２１】受信データ６は受信クロック７の立ち上が
りでサンプリングされ、パタン番号＝５４で受信を完了
する。受信が完了すると、シリアル／パラレル変換装置
内部での、内部データバス１８を介した受信シフトレジ
スタ１１からデータバスバッファ１５にデータを転送す
ることに数クロック費やした後、シリアル／パラレル変
換装置は制御信号ｂをパタン番号＝５７から活性化した
外部に受信データ読出し可能を通知する。そしてパタン
番号＝５９〜６０で制御信号ｃが活性化されると、デー
タバス１４に受信したデータが出力される。結局受信機
能テストにおいては、テストベクタの制御信号ｂ及びデ
ータバス１４を期待値とし、実際の出力と照合すること
で、受信機能の良否が判定できる。

【００２２】

【発明が解決しようとする課題】上述した従来のシリア
ル／パラレル変換装置では、送信機能において送信され
るデータを変更した場合、シリアルの送信データを観測
するのが困難であるという問題点があった。また受信機
能テストにおいて受信させるシリアルデータを変更した
い場合、テストベクタを変更するのが困難であるという
問題点があった。以下に詳細に述べる。

【００２３】例えば出荷検査、あるいは市場において不
良が発生した場合、不良個所を特定し、それより不良原
因を解明して、不良を無くす対策を施す必要がある。そ
のため、まずは不良個所の特定が重要である。

【００２４】不良個所特定には、シリアル／パラレル変
換装置の場合、様々なビット列のデータについて送受信
機能テストを行い、その各々において結果を観察し、そ
の観察結果より不良個所を絞り込んでいく必要がある。
ここで、様々なビット列についての機能テストを実現す
るには、いくつかの方法が考えられる。

【００２５】まず考えられるのは、全てのビット列につ
いて論理シミュレーションを実行し、その結果からテス
トベクタを自動発生し、それを用いてテストする、とい
うやり方である。しかしこの方法は現実には実現困難で
ある。なぜならそのようなテストベクタは非常に巨大な
ものになり、テストベクタの日常保管、あるいはテスト
装置でのテスト実行が実際には不可能なためである。ま
た、不良にはある特定の順序でのビット列の出現、ある
いは同じビット列の繰り返しなどによってのみ発生する
ものもあり、そのようなものも全て考慮したテストベク
タの作成など、現実的には全く不可能である。

【００２６】次に考えられるのは、絞り込みに必要と考
えられるビット列のデータについてのみ論理シミュレー
ションを実行し、その結果を変換し得られたテストベク
タを用いてテストする、というやり方である。ちなみ
に、不良発生時の情報を参考にすれば、絞り込みに必要
と考えられるビット列のデータを最初に概略限定するこ
とは可能である。しかしこの方法にも問題がある。

【００２７】すなわち、論理シミュレーションからテス
トまでの工程が長く、時間がかかることである。最初の
テストで何らかの結果を得、そこからさらなる絞り込み
のために別のビット列でテストしたくても、シミュレー
ションからやり直さなければならず、すぐにテストでき
ないので効率が悪い。

【００２８】最後に考えられるのは、既存のテストベク
タを利用し、その中のビット列を絞り込みに必要と考え
られるビット列へ直接手作業で書き直し、そうやって作
成したテストベクタを用いてテストする、というやり方
である。しかしこの方法にも問題がある。

【００２９】例えば、送信機能をテストする場合、送信
すべきビット列を手作業で新しいものへ変更すること自
体は、簡単である。図４を例にとると、パタン番号＝２
〜３のたかだか２パタンのデータ１〜データ４を手作業
で書き換えるだけである。しかし問題は送信データの観
察である。図４の場合、パタン番号＝５〜４０の３６パ
タンにも亘って送信データを観察しなければならない。
これでも十分長いが、それが例えばデータが８ビット、
あるいはそれ以上であったり、送信クロックがもっと遅
い、例えば１０パタンで１周期が終わるようなものだっ
たりすると、観察すべきパタン数はさらに増え、もはや
人間の目で観察できる限度を越えてしまう。

【００３０】一方受信機能テストにおいては、受信デー
タの手作業による変更が容易ではない。図４を例に説明
すると、パタン番号＝２５〜４８の２４パタンに亘り受
信データを書き換える必要がある。この場合も送信の場
合と同様、ビット長が大きかったり受信クロック周期が
長かったりするとさらに困難の度合いが増す。

【００３１】本発明の目的は、テスト時におけるシルア
ルデータの観察を用意とし、かつテスト時におけるシリ
アルデータの入力の変更を容易とすることが可能なシリ
アル／パラレル変換装置を提供することである。

【００３２】

【課題を解決するための手段】本発明によるシリアル／
パラレル変換装置は、パラレルデータをクロックに同期
してシリアルデータに変換して送出するパラレル・シリ
アル変換手段と、入力シリアルデータをクロックに同期
して取込みパラレルデータに変換するシリアル・パラレ
ル変換手段と、このシリアル・パラレル変換手段の入力
シリアルデータとして外部からのデータ及び前記パラレ
ル・シリアル変換手段の出力データのいずれかを選択す
る入力データ選択手段とを含むことを特徴としている。

【００３３】本発明による他のシリアル／パラレル変換
装置は、シリアル・パラレル変換手段のクロックとして
外部からのクロック及び前記パラレル・シリアル変換手
段のクロックのいずれかを選択するクロック選択手段を
更に含むことを特徴としている。

【００３４】

【作用】シリアル・パラレル変換用受信シフトレジスタ
のシリアル入力として、外部からの受信データの他にパ
ラレル・シリアル変換用送信シフトレジスタのシリアル
出力を入力可能な様に、受信シフトレジスタの入力デー
タ選択回路を設ける。こうすることにより、送信シフト
レジスタのシリアルデータを受信シフトレジスタへ入力
して、それを内部で観察することが容易となり、またデ
ータの変更も容易となる。

【００３５】また、送信シフトレジスタのクロックと受
信シフトレジスタのクロックとを同一として両者のシフ
ト動作を同期させるようにすることにより、テストの正
確さが可能となる。

【００３６】

【実施例】以下に、本発明の実施例について説明する。

【００３７】図１は本発明の第一の実施例であり、図３
と同等部分は同一符号により示す。全体の構成は図３の
従来のシリアル／パラレル変換装置に類似しており、そ
れにデータ選択回路１、クロック選択回路２及びテスト
信号３が加えられている点が新規な点である。

【００３８】データ選択回路１はセレクタであり、デー
タ入力に送信データ４と受信データ６が入力され、その
いずれか一方をテスト信号３により選択して出力する。
データ選択回路１の出力は受信シフトレジスタ１１のシ
リアルデータ入力へ入力される。

【００３９】クロック選択回路２は同様にセレクタであ
り、データ入力に送信クロック５と受信クロック７が入
力され、そのいずれか一方をテスト信号３により選択し
て出力する。クロック選択回路２の出力は受信シフトレ
ジスタ１１のクロック入力へ入力される。

【００４０】動作について説明する。まず通常の使用に
おいてはテスト信号３を論理“０”レベルに設定する。
するとデータ選択回路１、クロック選択回路２はそれぞ
れ受信データ６、受信クロック７を選択し、それらを受
信シフトレジスタ１１のシリアルデータ入力、クロック
入力へ入力する。すなわち従来のシリアル／パラレル変
換装置と全く同じ結線関係を構築する。従ってこの場
合、本実施例の装置は従来のシリアル／パラレル変換装
置と全く同じ動作をする。

【００４１】一方、機能テスト時には、テスト信号３を
論理“１”レベルに設定する。するとデータ選択回路
１、クロック選択回路２はそれぞれ送信データ４、送信
クロック５を選択し、それらを受信シフトレジスタ１１
のシリアルデータ入力、クロック入力へ入力する。すな
わちこれは、送信シフトレジスタ８のシリアルデータ出
力と受信シフトレジスタ１１のシリアルデータ入力を接
続し、かつ送信クロック５を送信シフトレジスタ８と受
信シフトレジスタ１１両方のクロック入力に入力したの
に等しい。

【００４２】さてこの場合の動作を考える。図４のテス
トベクタ例を参照しながら説明すると、データを送信す
る場合、本実施例においてもパタン番号＝２〜３で送信
すべきデータをデータバス１４に書込むところは同じで
ある。また、送信データ４にシリアルデータが現れると
ころも同様である。但し、本実施例の場合、もはや送信
データ４を観測する必要はない。なぜなら、送信シフト
レジスタ８のシリアル出力と受信シフトレジスタ１１の
シリアル入力が短絡されており、かつ受信クロック７は
送信クロック５で置き換えられているため、受信シフト
レジスタ１１に送信シリアルデータが次々に格納されて
いき、シリアルデータの受信終了後、データバスバッフ
ァ１５に転送されたデータをパタン番号＝５９〜６０で
読出し、データバス１４上のデータを観測すれば結局送
信データ４の観測を行ったことになるためである。この
ため、送信機能テストにおいて、送信データを人の目で
観測するとしても、たかだか２パタンを見れば良く、非
常に容易であるという利点がある。

【００４３】次に受信する場合について考える。図４を
参照しながら説明すると、従来はシリアルデータを受信
データ６の列に縦に何パタンにも亘り記述しなければな
らなかった。しかし、本実施例では、パタン番号＝２〜
３のたかだか２パタンに記述すれば良い。そうすれば上
記送信の場合と同様にして、受信シフトレジスタ１１に
シリアルデータが次々に入力されていく。しかる後に、
パタン番号＝５９〜６０でデータバス１４から受信され
たシリアルデータを読出せば良い。このため、受信機能
テストの際に、受信データを手作業により変更しなけれ
ばならなくなったとしても、非常に容易にそれを行える
という利点がある。

【００４４】次に本発明の第二の実施例について図面を
参照して説明する。図２は本発明の第二の実施例であ
り、図１とほぼ同様な構成であるが、クロック選択回路
が削除されている点が図１と異なる。従って、受信シフ
トレジスタ１１のクロック入力は従来例と同様、受信ク
ロック７に固定されている。

【００４５】その動作も第一の実施例とほぼ同じであ
る。但し、受信シフトレジスタ１１のクロック入力が受
信クロック７に固定されているため、図４の例のように
送信データ４と受信クロック７の周波数が同一でかつ位
相差が適正なら、第一の実施例と同様に送受信機能テス
トが問題なく行えるが、周波数が異なる、あるいは位相
差が大きすぎると送信シリアルデータを受信シフトレジ
スタ１１で順序正しく受け取ることができず、機能テス
トが行えない。

【００４６】従って、本実施例のシリアル／パラレル変
換装置では、送信クロックと受信クロックの周波数と位
相がそろったテストベクタを予め用意する必要があると
いう制限がある。しかし、一旦その制限を満足したテス
トベクタを用意したならば、以降第一の実施例と全く同
様に機能テストを行え、かつ全く同様な利点を持つ。更
に、本実施例では、第一の実施例よりもクロック選択回
路２が無い分ハードウェア量が少なく、コストが安いと
いう利点もある。

【００４７】

【発明の効果】以上説明したように本発明によれば、従
来のシリアル／パラレル変換装置にデータ選択回路、ク
ロック選択回路、及びテスト信号を追加し、データ選択
回路のデータ入力に送信データと受信データを入力し、
そのいずれか一方をテスト信号により選択して受信シフ
トレジスタのシリアルデータ入力へ入力し、またクロッ
ク選択回路のデータ入力に送信クロックと受信クロック
を入力し、そのいずれか一方をテスト信号により選択し
受信シフトレジスタのクロック入力へ入力することによ
り、送信機能テストにおいて送信データを人間が目で観
測すること、また受信機能テストにおいて受信データを
手作業により変更することが、いずれも非常に容易であ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の第一の実施例のブロック図である。

【図２】本発明の第二の実施例のブロック図である。

【図３】従来のシリアル／パラレル変換装置のブロック
図である。

【図４】シリアル／パラレル変換装置のテスト時のテス
トベクタの例を示す。

【符号の説明】

１ データ選択回路 ２ クロック選択回路 ８ 送信シフトレジスタ １１ 受信シフトレジスタ １５ データバッファ ２１ 制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 パラレルデータをクロックに同期してシ
   リアルデータに変換して送出するパラレル・シリアル変
   換手段と、入力シリアルデータをクロックに同期して取
   込みパラレルデータに変換するシリアル・パラレル変換
   手段と、このシリアル・パラレル変換手段の入力シリア
   ルデータとして外部からのデータ及び前記パラレル・シ
   リアル変換手段の出力データのいずれかを選択する入力
   データ選択手段とを含むことを特徴とするシリアル／パ
   ラレル変換装置。
2. 【請求項２】 前記シリアル・パラレル変換手段のクロ
   ックとして外部からのクロック及び前記パラレル・シリ
   アル変換手段のクロックのいずれかを選択するクロック
   選択手段を更に含むことを特徴とする請求項１記載のシ
   リアル／パラレル変換装置。
3. 【請求項３】 前記入力データ選択手段や前記クロック
   選択手段の選択制御は装置のテストモード信号により行
   われることを特徴とする請求項１または２記載のシリア
   ル／パラレル変換装置。
4. 【請求項４】 前記パラレル・シリアル変換手段は装置
   内部からのデータを外部へ送信する送信レジスタであ
   り、前記シリアル・パラレル変換手段は、外部からのデ
   ータを装置内部へ取込む受信レジスタであることを特徴
   とする請求項１〜３いずれか記載のシリアル／パラレル
   変換装置。