JPH08237141A - シリアル/パラレル変換装置 - Google Patents
シリアル/パラレル変換装置Info
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- JPH08237141A JPH08237141A JP4113495A JP4113495A JPH08237141A JP H08237141 A JPH08237141 A JP H08237141A JP 4113495 A JP4113495 A JP 4113495A JP 4113495 A JP4113495 A JP 4113495A JP H08237141 A JPH08237141 A JP H08237141A
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Abstract
(57)【要約】
【目的】 シリアル/パラレル変換装置において、テス
ト時のシリアルデータ出力の観察を容易とし、かつテス
トシリアル入力データの変更をも容易とする。 【構成】 受信シフトレジスタ11の入力を選択するデ
ータ選択回路1により、テスト時に送信シフトレジスタ
8の出力を受信シフトレジスタ11へ入力し、受信シフ
トレジスタ11のパラレル出力データを内部バス18へ
読出し観察する。また、受信シフトレジスタ11のクロ
ックをクロック選択回路2により送信シフトレジスタ8
のクロックとして用いることで、シリアル/パラレル変
換の同期をとり、正確化を可能とする。
ト時のシリアルデータ出力の観察を容易とし、かつテス
トシリアル入力データの変更をも容易とする。 【構成】 受信シフトレジスタ11の入力を選択するデ
ータ選択回路1により、テスト時に送信シフトレジスタ
8の出力を受信シフトレジスタ11へ入力し、受信シフ
トレジスタ11のパラレル出力データを内部バス18へ
読出し観察する。また、受信シフトレジスタ11のクロ
ックをクロック選択回路2により送信シフトレジスタ8
のクロックとして用いることで、シリアル/パラレル変
換の同期をとり、正確化を可能とする。
Description
【0001】
【産業上の利用分野】本発明はシリアル/パラレル変換
装置に関し、特にパラレルデータをシリアルデータに変
換して外部へ送信しまた外部からのシリアルデータをパ
ラレルデータに変換して内部へ取込むシリアル/パラレ
ル変換装置のテスト回路の改良に関するものである。
装置に関し、特にパラレルデータをシリアルデータに変
換して外部へ送信しまた外部からのシリアルデータをパ
ラレルデータに変換して内部へ取込むシリアル/パラレ
ル変換装置のテスト回路の改良に関するものである。
【0002】
【従来の技術】図3に従来のこの種のシリアル/パラレ
ル変換装置の構成例を示す。図3において、パラレルデ
ータをシリアルデータに変換する送信シフトレジスタ8
は、複数ビット幅を有する双方向の内部データバス18
から複数ビットつまりパラレルデータが入力され、単一
ビットすなわちシリアルデータ4として外部へ送信す
る。
ル変換装置の構成例を示す。図3において、パラレルデ
ータをシリアルデータに変換する送信シフトレジスタ8
は、複数ビット幅を有する双方向の内部データバス18
から複数ビットつまりパラレルデータが入力され、単一
ビットすなわちシリアルデータ4として外部へ送信す
る。
【0003】また送信データ4を送出するタイミングを
規定する送信クロック5が外部よりこの送信シフトレジ
スタ8へ供給されている。更に、制御回路21から制御
信号として送信シフトレジスタ書込み信号10がこの送
信シフトレジスタ8へ入力されており、逆に制御回路2
1へ送信シフトレジスタの送信状態を示す送信シフトレ
ジスタ状態信号9が出力されている。
規定する送信クロック5が外部よりこの送信シフトレジ
スタ8へ供給されている。更に、制御回路21から制御
信号として送信シフトレジスタ書込み信号10がこの送
信シフトレジスタ8へ入力されており、逆に制御回路2
1へ送信シフトレジスタの送信状態を示す送信シフトレ
ジスタ状態信号9が出力されている。
【0004】シリアルデータをパラレルデータに変換す
る受信シフトレジスタ11は、外部から単一ビットすな
わちシリアルの受信データ6が供給されており、複数ビ
ットすなわちパラレルデータとして内部データバス18
へ出力している。
る受信シフトレジスタ11は、外部から単一ビットすな
わちシリアルの受信データ6が供給されており、複数ビ
ットすなわちパラレルデータとして内部データバス18
へ出力している。
【0005】また受信データ6を取込むタイミングを規
定する受信クロック7が外部より入力される。更に、受
信シフトレジスタ11には制御回路21から制御信号と
して受信シフトレジスタ読出し信号13が入力され、逆
に制御回路21へは受信シフトレジスタの受信を示す受
信シフトレジスタ状態信号12が出力される。
定する受信クロック7が外部より入力される。更に、受
信シフトレジスタ11には制御回路21から制御信号と
して受信シフトレジスタ読出し信号13が入力され、逆
に制御回路21へは受信シフトレジスタの受信を示す受
信シフトレジスタ状態信号12が出力される。
【0006】データバスバッファ15は複数ビット幅を
持つ双方向のデータバス14を介して外部と接続される
一方、内部とは内部データバス18を介して結ばれる。
また制御回路21からデータバス書込み信号16とデー
タバス読出し信号17が入力される。
持つ双方向のデータバス14を介して外部と接続される
一方、内部とは内部データバス18を介して結ばれる。
また制御回路21からデータバス書込み信号16とデー
タバス読出し信号17が入力される。
【0007】制御回路21は、送信シフトレジスタ8、
受信シフトレジスタ11及びデータバスバッファ15と
の間で上述の信号が入出力される以外に、外部から制御
信号群20が入出力される。また動作を制御するための
クロックとしてシステムクロック19が外部より入力さ
れる。
受信シフトレジスタ11及びデータバスバッファ15と
の間で上述の信号が入出力される以外に、外部から制御
信号群20が入出力される。また動作を制御するための
クロックとしてシステムクロック19が外部より入力さ
れる。
【0008】次に動作について説明する。シリアルデー
タを送信したい場合、まず外部より制御信号群20を介
して制御回路21にその要求を伝える。それを受けた制
御回路21は、制御信号群20を介して送信したいデー
タを渡すよう要求元に伝え、要求元から送られたデータ
をデータバス14を介してデータバスバッファ15に取
込む。
タを送信したい場合、まず外部より制御信号群20を介
して制御回路21にその要求を伝える。それを受けた制
御回路21は、制御信号群20を介して送信したいデー
タを渡すよう要求元に伝え、要求元から送られたデータ
をデータバス14を介してデータバスバッファ15に取
込む。
【0009】次に制御回路21は送信シフトレジスタ状
態信号9を調べ、送信シフトレジスタ8がデータを送信
中でなければ、データバス読出し信号17を活性化しデ
ータバスバッファ15の内容を内部データバス18に載
せると共に、送信シフトレジスタ書込み信号10を活性
化し内部データバス18上のデータを送信シフトレジス
タ8に取込む。送信シフトレジスタ8は取込んだデータ
を自動的にパラレル→シリアル変換し、送信クロック5
に同期して1ビットずつシリアルデータとして送信デー
タ4から外部に送信する。
態信号9を調べ、送信シフトレジスタ8がデータを送信
中でなければ、データバス読出し信号17を活性化しデ
ータバスバッファ15の内容を内部データバス18に載
せると共に、送信シフトレジスタ書込み信号10を活性
化し内部データバス18上のデータを送信シフトレジス
タ8に取込む。送信シフトレジスタ8は取込んだデータ
を自動的にパラレル→シリアル変換し、送信クロック5
に同期して1ビットずつシリアルデータとして送信デー
タ4から外部に送信する。
【0010】他方受信においては、受信クロック7に同
期して外部より受信データ6に入力されるシリアルデー
タを、受信シフトレジスタ11が受信クロック7を基準
に1ビットずつ取込む。受信シフトレジスタ11は取込
んだシリアルデータを自動的にシリアル→パラレル変換
していく。全ビット取込むと、受信シフトレジスタ11
は受信シフトレジスタ状態信号12を活性化し制御回路
21に取込みが完了したことを伝える。
期して外部より受信データ6に入力されるシリアルデー
タを、受信シフトレジスタ11が受信クロック7を基準
に1ビットずつ取込む。受信シフトレジスタ11は取込
んだシリアルデータを自動的にシリアル→パラレル変換
していく。全ビット取込むと、受信シフトレジスタ11
は受信シフトレジスタ状態信号12を活性化し制御回路
21に取込みが完了したことを伝える。
【0011】制御回路21は受信シフトレジスタ読出し
信号13を活性化し、受信シフトレジスタ11が保持す
る複数ビット、つまりパラレルのデータを内部データバ
ス18に読出すと共に、データバス書込み信号16を活
性化し内部データバス18上のデータをデータバスバッ
ファ15に取込む。制御回路21は受信データがデータ
バスバッファ15に取込まれたことを制御信号群20を
介して外部に伝え、外部はデータバス14を介して受信
データを読出す。
信号13を活性化し、受信シフトレジスタ11が保持す
る複数ビット、つまりパラレルのデータを内部データバ
ス18に読出すと共に、データバス書込み信号16を活
性化し内部データバス18上のデータをデータバスバッ
ファ15に取込む。制御回路21は受信データがデータ
バスバッファ15に取込まれたことを制御信号群20を
介して外部に伝え、外部はデータバス14を介して受信
データを読出す。
【0012】ここで送信クロック5と受信クロック7は
互いに同期している必要はなく、周波数や位相が異なる
こともある。また、制御回路21の動作の基本となるシ
ステムクロック19と送信クロック5、または受信クロ
ック7もやはり互いに同期している必要はなく、周波数
や位相が異なる場合があり、むしろその方が一般的であ
る。また、送信動作、受信動作は並行して実行可能であ
る。
互いに同期している必要はなく、周波数や位相が異なる
こともある。また、制御回路21の動作の基本となるシ
ステムクロック19と送信クロック5、または受信クロ
ック7もやはり互いに同期している必要はなく、周波数
や位相が異なる場合があり、むしろその方が一般的であ
る。また、送信動作、受信動作は並行して実行可能であ
る。
【0013】さてこのシリアル/パラレル変換装置の機
能テストは、基本的に上記送受信手続きをテスト装置で
再現して行われる。すなわち、例えば送信機能テストを
行う場合、上記送信動作で説明したように、制御信号群
20,データバス14,送信クロック5及びシステムク
ロック19を外部からシリアル/パラレル変換装置に適
当に入力し、その結果出力される送信データ4を外部か
ら観測することで装置の回路良否を判定する。
能テストは、基本的に上記送受信手続きをテスト装置で
再現して行われる。すなわち、例えば送信機能テストを
行う場合、上記送信動作で説明したように、制御信号群
20,データバス14,送信クロック5及びシステムク
ロック19を外部からシリアル/パラレル変換装置に適
当に入力し、その結果出力される送信データ4を外部か
ら観測することで装置の回路良否を判定する。
【0014】他方受信機能テストを行う場合もやはり同
様で、上記受信手続きで説明したように、制御信号群2
0、受信データ6、受信クロック7及びシステムクロッ
ク19を外部からシリアル/パラレル変換装置に適当に
入力し、その結果出力されるデータバス14を外部から
観測することで、装置の回路良否を判定する。
様で、上記受信手続きで説明したように、制御信号群2
0、受信データ6、受信クロック7及びシステムクロッ
ク19を外部からシリアル/パラレル変換装置に適当に
入力し、その結果出力されるデータバス14を外部から
観測することで、装置の回路良否を判定する。
【0015】ここで、制御信号群20、データバス1
4、送信クロック5、システムクロック19及び送信デ
ータ4は図4に示すようなテストベクタに記述されたパ
ターンを基準に入力され、かつ期待値判定することが、
簡便なためLSIテスタ等で広く行われている。テスト
ベクタは様々な生成方法があるが、論理シミュレーショ
ンの実行結果を自動変換し生成することが一般的であ
る。
4、送信クロック5、システムクロック19及び送信デ
ータ4は図4に示すようなテストベクタに記述されたパ
ターンを基準に入力され、かつ期待値判定することが、
簡便なためLSIテスタ等で広く行われている。テスト
ベクタは様々な生成方法があるが、論理シミュレーショ
ンの実行結果を自動変換し生成することが一般的であ
る。
【0016】図4にテストベクタの例を示す。ここで、
“0”,“1”はそれぞれ論理0レベル、1レベルを回
路に入力すること、“L”,“H”はそれぞれ論理0レ
ベル、1レベルを期待値として回路の出力と比較・判定
すること、“Z”は高インピーダンス入力状態、でかつ
出力の期待値判定を行わないことを、各々意味する。
“0”,“1”はそれぞれ論理0レベル、1レベルを回
路に入力すること、“L”,“H”はそれぞれ論理0レ
ベル、1レベルを期待値として回路の出力と比較・判定
すること、“Z”は高インピーダンス入力状態、でかつ
出力の期待値判定を行わないことを、各々意味する。
【0017】図4のテストベクタが意味する処理は以下
の通りである。まずパタン番号=2〜3で、制御信号a
を活性化しかつデータバス14にパラレルデータを与
え、データバスバッファ15に送信したいデータを書込
む。書込まれたデータはシリアル/パラレル変換装置内
部での内部データバス18を介した送信シフトレジスタ
8へのデータ転送に数クロックを要した後、送信データ
4からシリアルデータとしてパタン番号=5より送信開
始される。
の通りである。まずパタン番号=2〜3で、制御信号a
を活性化しかつデータバス14にパラレルデータを与
え、データバスバッファ15に送信したいデータを書込
む。書込まれたデータはシリアル/パラレル変換装置内
部での内部データバス18を介した送信シフトレジスタ
8へのデータ転送に数クロックを要した後、送信データ
4からシリアルデータとしてパタン番号=5より送信開
始される。
【0018】ここでは今、非同期通信を想定している。
従って、送信データの前後にデータの始まりを表すスタ
ートビット“0”と、終りを表すストップビット“1”
がシリアル/パラレル変換装置により自動的に付加され
ている。
従って、送信データの前後にデータの始まりを表すスタ
ートビット“0”と、終りを表すストップビット“1”
がシリアル/パラレル変換装置により自動的に付加され
ている。
【0019】さて、送信データは送信クロックの立ち下
がりに同期して1ビットずつ送られていき、パタン番号
=40で送信が完了する。テストベクタの送信データを
期待値とし、実際の出力と照合することで、送信機能の
良否が判定できる。
がりに同期して1ビットずつ送られていき、パタン番号
=40で送信が完了する。テストベクタの送信データを
期待値とし、実際の出力と照合することで、送信機能の
良否が判定できる。
【0020】一方図4では、上記送信動作と並行した受
信動作も記述されている。パタン番号=19により、そ
れまで“1”が入力され続けていた受信データ6に
“0”が入力され始める。これは今想定している非同期
通信では受信シリアルデータの始まりを示す。これを受
けてシリアル/パラレル変換装置はシリアルデータの受
信を開始する。
信動作も記述されている。パタン番号=19により、そ
れまで“1”が入力され続けていた受信データ6に
“0”が入力され始める。これは今想定している非同期
通信では受信シリアルデータの始まりを示す。これを受
けてシリアル/パラレル変換装置はシリアルデータの受
信を開始する。
【0021】受信データ6は受信クロック7の立ち上が
りでサンプリングされ、パタン番号=54で受信を完了
する。受信が完了すると、シリアル/パラレル変換装置
内部での、内部データバス18を介した受信シフトレジ
スタ11からデータバスバッファ15にデータを転送す
ることに数クロック費やした後、シリアル/パラレル変
換装置は制御信号bをパタン番号=57から活性化した
外部に受信データ読出し可能を通知する。そしてパタン
番号=59〜60で制御信号cが活性化されると、デー
タバス14に受信したデータが出力される。結局受信機
能テストにおいては、テストベクタの制御信号b及びデ
ータバス14を期待値とし、実際の出力と照合すること
で、受信機能の良否が判定できる。
りでサンプリングされ、パタン番号=54で受信を完了
する。受信が完了すると、シリアル/パラレル変換装置
内部での、内部データバス18を介した受信シフトレジ
スタ11からデータバスバッファ15にデータを転送す
ることに数クロック費やした後、シリアル/パラレル変
換装置は制御信号bをパタン番号=57から活性化した
外部に受信データ読出し可能を通知する。そしてパタン
番号=59〜60で制御信号cが活性化されると、デー
タバス14に受信したデータが出力される。結局受信機
能テストにおいては、テストベクタの制御信号b及びデ
ータバス14を期待値とし、実際の出力と照合すること
で、受信機能の良否が判定できる。
【0022】
【発明が解決しようとする課題】上述した従来のシリア
ル/パラレル変換装置では、送信機能において送信され
るデータを変更した場合、シリアルの送信データを観測
するのが困難であるという問題点があった。また受信機
能テストにおいて受信させるシリアルデータを変更した
い場合、テストベクタを変更するのが困難であるという
問題点があった。以下に詳細に述べる。
ル/パラレル変換装置では、送信機能において送信され
るデータを変更した場合、シリアルの送信データを観測
するのが困難であるという問題点があった。また受信機
能テストにおいて受信させるシリアルデータを変更した
い場合、テストベクタを変更するのが困難であるという
問題点があった。以下に詳細に述べる。
【0023】例えば出荷検査、あるいは市場において不
良が発生した場合、不良個所を特定し、それより不良原
因を解明して、不良を無くす対策を施す必要がある。そ
のため、まずは不良個所の特定が重要である。
良が発生した場合、不良個所を特定し、それより不良原
因を解明して、不良を無くす対策を施す必要がある。そ
のため、まずは不良個所の特定が重要である。
【0024】不良個所特定には、シリアル/パラレル変
換装置の場合、様々なビット列のデータについて送受信
機能テストを行い、その各々において結果を観察し、そ
の観察結果より不良個所を絞り込んでいく必要がある。
ここで、様々なビット列についての機能テストを実現す
るには、いくつかの方法が考えられる。
換装置の場合、様々なビット列のデータについて送受信
機能テストを行い、その各々において結果を観察し、そ
の観察結果より不良個所を絞り込んでいく必要がある。
ここで、様々なビット列についての機能テストを実現す
るには、いくつかの方法が考えられる。
【0025】まず考えられるのは、全てのビット列につ
いて論理シミュレーションを実行し、その結果からテス
トベクタを自動発生し、それを用いてテストする、とい
うやり方である。しかしこの方法は現実には実現困難で
ある。なぜならそのようなテストベクタは非常に巨大な
ものになり、テストベクタの日常保管、あるいはテスト
装置でのテスト実行が実際には不可能なためである。ま
た、不良にはある特定の順序でのビット列の出現、ある
いは同じビット列の繰り返しなどによってのみ発生する
ものもあり、そのようなものも全て考慮したテストベク
タの作成など、現実的には全く不可能である。
いて論理シミュレーションを実行し、その結果からテス
トベクタを自動発生し、それを用いてテストする、とい
うやり方である。しかしこの方法は現実には実現困難で
ある。なぜならそのようなテストベクタは非常に巨大な
ものになり、テストベクタの日常保管、あるいはテスト
装置でのテスト実行が実際には不可能なためである。ま
た、不良にはある特定の順序でのビット列の出現、ある
いは同じビット列の繰り返しなどによってのみ発生する
ものもあり、そのようなものも全て考慮したテストベク
タの作成など、現実的には全く不可能である。
【0026】次に考えられるのは、絞り込みに必要と考
えられるビット列のデータについてのみ論理シミュレー
ションを実行し、その結果を変換し得られたテストベク
タを用いてテストする、というやり方である。ちなみ
に、不良発生時の情報を参考にすれば、絞り込みに必要
と考えられるビット列のデータを最初に概略限定するこ
とは可能である。しかしこの方法にも問題がある。
えられるビット列のデータについてのみ論理シミュレー
ションを実行し、その結果を変換し得られたテストベク
タを用いてテストする、というやり方である。ちなみ
に、不良発生時の情報を参考にすれば、絞り込みに必要
と考えられるビット列のデータを最初に概略限定するこ
とは可能である。しかしこの方法にも問題がある。
【0027】すなわち、論理シミュレーションからテス
トまでの工程が長く、時間がかかることである。最初の
テストで何らかの結果を得、そこからさらなる絞り込み
のために別のビット列でテストしたくても、シミュレー
ションからやり直さなければならず、すぐにテストでき
ないので効率が悪い。
トまでの工程が長く、時間がかかることである。最初の
テストで何らかの結果を得、そこからさらなる絞り込み
のために別のビット列でテストしたくても、シミュレー
ションからやり直さなければならず、すぐにテストでき
ないので効率が悪い。
【0028】最後に考えられるのは、既存のテストベク
タを利用し、その中のビット列を絞り込みに必要と考え
られるビット列へ直接手作業で書き直し、そうやって作
成したテストベクタを用いてテストする、というやり方
である。しかしこの方法にも問題がある。
タを利用し、その中のビット列を絞り込みに必要と考え
られるビット列へ直接手作業で書き直し、そうやって作
成したテストベクタを用いてテストする、というやり方
である。しかしこの方法にも問題がある。
【0029】例えば、送信機能をテストする場合、送信
すべきビット列を手作業で新しいものへ変更すること自
体は、簡単である。図4を例にとると、パタン番号=2
〜3のたかだか2パタンのデータ1〜データ4を手作業
で書き換えるだけである。しかし問題は送信データの観
察である。図4の場合、パタン番号=5〜40の36パ
タンにも亘って送信データを観察しなければならない。
これでも十分長いが、それが例えばデータが8ビット、
あるいはそれ以上であったり、送信クロックがもっと遅
い、例えば10パタンで1周期が終わるようなものだっ
たりすると、観察すべきパタン数はさらに増え、もはや
人間の目で観察できる限度を越えてしまう。
すべきビット列を手作業で新しいものへ変更すること自
体は、簡単である。図4を例にとると、パタン番号=2
〜3のたかだか2パタンのデータ1〜データ4を手作業
で書き換えるだけである。しかし問題は送信データの観
察である。図4の場合、パタン番号=5〜40の36パ
タンにも亘って送信データを観察しなければならない。
これでも十分長いが、それが例えばデータが8ビット、
あるいはそれ以上であったり、送信クロックがもっと遅
い、例えば10パタンで1周期が終わるようなものだっ
たりすると、観察すべきパタン数はさらに増え、もはや
人間の目で観察できる限度を越えてしまう。
【0030】一方受信機能テストにおいては、受信デー
タの手作業による変更が容易ではない。図4を例に説明
すると、パタン番号=25〜48の24パタンに亘り受
信データを書き換える必要がある。この場合も送信の場
合と同様、ビット長が大きかったり受信クロック周期が
長かったりするとさらに困難の度合いが増す。
タの手作業による変更が容易ではない。図4を例に説明
すると、パタン番号=25〜48の24パタンに亘り受
信データを書き換える必要がある。この場合も送信の場
合と同様、ビット長が大きかったり受信クロック周期が
長かったりするとさらに困難の度合いが増す。
【0031】本発明の目的は、テスト時におけるシルア
ルデータの観察を用意とし、かつテスト時におけるシリ
アルデータの入力の変更を容易とすることが可能なシリ
アル/パラレル変換装置を提供することである。
ルデータの観察を用意とし、かつテスト時におけるシリ
アルデータの入力の変更を容易とすることが可能なシリ
アル/パラレル変換装置を提供することである。
【0032】
【課題を解決するための手段】本発明によるシリアル/
パラレル変換装置は、パラレルデータをクロックに同期
してシリアルデータに変換して送出するパラレル・シリ
アル変換手段と、入力シリアルデータをクロックに同期
して取込みパラレルデータに変換するシリアル・パラレ
ル変換手段と、このシリアル・パラレル変換手段の入力
シリアルデータとして外部からのデータ及び前記パラレ
ル・シリアル変換手段の出力データのいずれかを選択す
る入力データ選択手段とを含むことを特徴としている。
パラレル変換装置は、パラレルデータをクロックに同期
してシリアルデータに変換して送出するパラレル・シリ
アル変換手段と、入力シリアルデータをクロックに同期
して取込みパラレルデータに変換するシリアル・パラレ
ル変換手段と、このシリアル・パラレル変換手段の入力
シリアルデータとして外部からのデータ及び前記パラレ
ル・シリアル変換手段の出力データのいずれかを選択す
る入力データ選択手段とを含むことを特徴としている。
【0033】本発明による他のシリアル/パラレル変換
装置は、シリアル・パラレル変換手段のクロックとして
外部からのクロック及び前記パラレル・シリアル変換手
段のクロックのいずれかを選択するクロック選択手段を
更に含むことを特徴としている。
装置は、シリアル・パラレル変換手段のクロックとして
外部からのクロック及び前記パラレル・シリアル変換手
段のクロックのいずれかを選択するクロック選択手段を
更に含むことを特徴としている。
【0034】
【作用】シリアル・パラレル変換用受信シフトレジスタ
のシリアル入力として、外部からの受信データの他にパ
ラレル・シリアル変換用送信シフトレジスタのシリアル
出力を入力可能な様に、受信シフトレジスタの入力デー
タ選択回路を設ける。こうすることにより、送信シフト
レジスタのシリアルデータを受信シフトレジスタへ入力
して、それを内部で観察することが容易となり、またデ
ータの変更も容易となる。
のシリアル入力として、外部からの受信データの他にパ
ラレル・シリアル変換用送信シフトレジスタのシリアル
出力を入力可能な様に、受信シフトレジスタの入力デー
タ選択回路を設ける。こうすることにより、送信シフト
レジスタのシリアルデータを受信シフトレジスタへ入力
して、それを内部で観察することが容易となり、またデ
ータの変更も容易となる。
【0035】また、送信シフトレジスタのクロックと受
信シフトレジスタのクロックとを同一として両者のシフ
ト動作を同期させるようにすることにより、テストの正
確さが可能となる。
信シフトレジスタのクロックとを同一として両者のシフ
ト動作を同期させるようにすることにより、テストの正
確さが可能となる。
【0036】
【実施例】以下に、本発明の実施例について説明する。
【0037】図1は本発明の第一の実施例であり、図3
と同等部分は同一符号により示す。全体の構成は図3の
従来のシリアル/パラレル変換装置に類似しており、そ
れにデータ選択回路1、クロック選択回路2及びテスト
信号3が加えられている点が新規な点である。
と同等部分は同一符号により示す。全体の構成は図3の
従来のシリアル/パラレル変換装置に類似しており、そ
れにデータ選択回路1、クロック選択回路2及びテスト
信号3が加えられている点が新規な点である。
【0038】データ選択回路1はセレクタであり、デー
タ入力に送信データ4と受信データ6が入力され、その
いずれか一方をテスト信号3により選択して出力する。
データ選択回路1の出力は受信シフトレジスタ11のシ
リアルデータ入力へ入力される。
タ入力に送信データ4と受信データ6が入力され、その
いずれか一方をテスト信号3により選択して出力する。
データ選択回路1の出力は受信シフトレジスタ11のシ
リアルデータ入力へ入力される。
【0039】クロック選択回路2は同様にセレクタであ
り、データ入力に送信クロック5と受信クロック7が入
力され、そのいずれか一方をテスト信号3により選択し
て出力する。クロック選択回路2の出力は受信シフトレ
ジスタ11のクロック入力へ入力される。
り、データ入力に送信クロック5と受信クロック7が入
力され、そのいずれか一方をテスト信号3により選択し
て出力する。クロック選択回路2の出力は受信シフトレ
ジスタ11のクロック入力へ入力される。
【0040】動作について説明する。まず通常の使用に
おいてはテスト信号3を論理“0”レベルに設定する。
するとデータ選択回路1、クロック選択回路2はそれぞ
れ受信データ6、受信クロック7を選択し、それらを受
信シフトレジスタ11のシリアルデータ入力、クロック
入力へ入力する。すなわち従来のシリアル/パラレル変
換装置と全く同じ結線関係を構築する。従ってこの場
合、本実施例の装置は従来のシリアル/パラレル変換装
置と全く同じ動作をする。
おいてはテスト信号3を論理“0”レベルに設定する。
するとデータ選択回路1、クロック選択回路2はそれぞ
れ受信データ6、受信クロック7を選択し、それらを受
信シフトレジスタ11のシリアルデータ入力、クロック
入力へ入力する。すなわち従来のシリアル/パラレル変
換装置と全く同じ結線関係を構築する。従ってこの場
合、本実施例の装置は従来のシリアル/パラレル変換装
置と全く同じ動作をする。
【0041】一方、機能テスト時には、テスト信号3を
論理“1”レベルに設定する。するとデータ選択回路
1、クロック選択回路2はそれぞれ送信データ4、送信
クロック5を選択し、それらを受信シフトレジスタ11
のシリアルデータ入力、クロック入力へ入力する。すな
わちこれは、送信シフトレジスタ8のシリアルデータ出
力と受信シフトレジスタ11のシリアルデータ入力を接
続し、かつ送信クロック5を送信シフトレジスタ8と受
信シフトレジスタ11両方のクロック入力に入力したの
に等しい。
論理“1”レベルに設定する。するとデータ選択回路
1、クロック選択回路2はそれぞれ送信データ4、送信
クロック5を選択し、それらを受信シフトレジスタ11
のシリアルデータ入力、クロック入力へ入力する。すな
わちこれは、送信シフトレジスタ8のシリアルデータ出
力と受信シフトレジスタ11のシリアルデータ入力を接
続し、かつ送信クロック5を送信シフトレジスタ8と受
信シフトレジスタ11両方のクロック入力に入力したの
に等しい。
【0042】さてこの場合の動作を考える。図4のテス
トベクタ例を参照しながら説明すると、データを送信す
る場合、本実施例においてもパタン番号=2〜3で送信
すべきデータをデータバス14に書込むところは同じで
ある。また、送信データ4にシリアルデータが現れると
ころも同様である。但し、本実施例の場合、もはや送信
データ4を観測する必要はない。なぜなら、送信シフト
レジスタ8のシリアル出力と受信シフトレジスタ11の
シリアル入力が短絡されており、かつ受信クロック7は
送信クロック5で置き換えられているため、受信シフト
レジスタ11に送信シリアルデータが次々に格納されて
いき、シリアルデータの受信終了後、データバスバッフ
ァ15に転送されたデータをパタン番号=59〜60で
読出し、データバス14上のデータを観測すれば結局送
信データ4の観測を行ったことになるためである。この
ため、送信機能テストにおいて、送信データを人の目で
観測するとしても、たかだか2パタンを見れば良く、非
常に容易であるという利点がある。
トベクタ例を参照しながら説明すると、データを送信す
る場合、本実施例においてもパタン番号=2〜3で送信
すべきデータをデータバス14に書込むところは同じで
ある。また、送信データ4にシリアルデータが現れると
ころも同様である。但し、本実施例の場合、もはや送信
データ4を観測する必要はない。なぜなら、送信シフト
レジスタ8のシリアル出力と受信シフトレジスタ11の
シリアル入力が短絡されており、かつ受信クロック7は
送信クロック5で置き換えられているため、受信シフト
レジスタ11に送信シリアルデータが次々に格納されて
いき、シリアルデータの受信終了後、データバスバッフ
ァ15に転送されたデータをパタン番号=59〜60で
読出し、データバス14上のデータを観測すれば結局送
信データ4の観測を行ったことになるためである。この
ため、送信機能テストにおいて、送信データを人の目で
観測するとしても、たかだか2パタンを見れば良く、非
常に容易であるという利点がある。
【0043】次に受信する場合について考える。図4を
参照しながら説明すると、従来はシリアルデータを受信
データ6の列に縦に何パタンにも亘り記述しなければな
らなかった。しかし、本実施例では、パタン番号=2〜
3のたかだか2パタンに記述すれば良い。そうすれば上
記送信の場合と同様にして、受信シフトレジスタ11に
シリアルデータが次々に入力されていく。しかる後に、
パタン番号=59〜60でデータバス14から受信され
たシリアルデータを読出せば良い。このため、受信機能
テストの際に、受信データを手作業により変更しなけれ
ばならなくなったとしても、非常に容易にそれを行える
という利点がある。
参照しながら説明すると、従来はシリアルデータを受信
データ6の列に縦に何パタンにも亘り記述しなければな
らなかった。しかし、本実施例では、パタン番号=2〜
3のたかだか2パタンに記述すれば良い。そうすれば上
記送信の場合と同様にして、受信シフトレジスタ11に
シリアルデータが次々に入力されていく。しかる後に、
パタン番号=59〜60でデータバス14から受信され
たシリアルデータを読出せば良い。このため、受信機能
テストの際に、受信データを手作業により変更しなけれ
ばならなくなったとしても、非常に容易にそれを行える
という利点がある。
【0044】次に本発明の第二の実施例について図面を
参照して説明する。図2は本発明の第二の実施例であ
り、図1とほぼ同様な構成であるが、クロック選択回路
が削除されている点が図1と異なる。従って、受信シフ
トレジスタ11のクロック入力は従来例と同様、受信ク
ロック7に固定されている。
参照して説明する。図2は本発明の第二の実施例であ
り、図1とほぼ同様な構成であるが、クロック選択回路
が削除されている点が図1と異なる。従って、受信シフ
トレジスタ11のクロック入力は従来例と同様、受信ク
ロック7に固定されている。
【0045】その動作も第一の実施例とほぼ同じであ
る。但し、受信シフトレジスタ11のクロック入力が受
信クロック7に固定されているため、図4の例のように
送信データ4と受信クロック7の周波数が同一でかつ位
相差が適正なら、第一の実施例と同様に送受信機能テス
トが問題なく行えるが、周波数が異なる、あるいは位相
差が大きすぎると送信シリアルデータを受信シフトレジ
スタ11で順序正しく受け取ることができず、機能テス
トが行えない。
る。但し、受信シフトレジスタ11のクロック入力が受
信クロック7に固定されているため、図4の例のように
送信データ4と受信クロック7の周波数が同一でかつ位
相差が適正なら、第一の実施例と同様に送受信機能テス
トが問題なく行えるが、周波数が異なる、あるいは位相
差が大きすぎると送信シリアルデータを受信シフトレジ
スタ11で順序正しく受け取ることができず、機能テス
トが行えない。
【0046】従って、本実施例のシリアル/パラレル変
換装置では、送信クロックと受信クロックの周波数と位
相がそろったテストベクタを予め用意する必要があると
いう制限がある。しかし、一旦その制限を満足したテス
トベクタを用意したならば、以降第一の実施例と全く同
様に機能テストを行え、かつ全く同様な利点を持つ。更
に、本実施例では、第一の実施例よりもクロック選択回
路2が無い分ハードウェア量が少なく、コストが安いと
いう利点もある。
換装置では、送信クロックと受信クロックの周波数と位
相がそろったテストベクタを予め用意する必要があると
いう制限がある。しかし、一旦その制限を満足したテス
トベクタを用意したならば、以降第一の実施例と全く同
様に機能テストを行え、かつ全く同様な利点を持つ。更
に、本実施例では、第一の実施例よりもクロック選択回
路2が無い分ハードウェア量が少なく、コストが安いと
いう利点もある。
【0047】
【発明の効果】以上説明したように本発明によれば、従
来のシリアル/パラレル変換装置にデータ選択回路、ク
ロック選択回路、及びテスト信号を追加し、データ選択
回路のデータ入力に送信データと受信データを入力し、
そのいずれか一方をテスト信号により選択して受信シフ
トレジスタのシリアルデータ入力へ入力し、またクロッ
ク選択回路のデータ入力に送信クロックと受信クロック
を入力し、そのいずれか一方をテスト信号により選択し
受信シフトレジスタのクロック入力へ入力することによ
り、送信機能テストにおいて送信データを人間が目で観
測すること、また受信機能テストにおいて受信データを
手作業により変更することが、いずれも非常に容易であ
るという効果がある。
来のシリアル/パラレル変換装置にデータ選択回路、ク
ロック選択回路、及びテスト信号を追加し、データ選択
回路のデータ入力に送信データと受信データを入力し、
そのいずれか一方をテスト信号により選択して受信シフ
トレジスタのシリアルデータ入力へ入力し、またクロッ
ク選択回路のデータ入力に送信クロックと受信クロック
を入力し、そのいずれか一方をテスト信号により選択し
受信シフトレジスタのクロック入力へ入力することによ
り、送信機能テストにおいて送信データを人間が目で観
測すること、また受信機能テストにおいて受信データを
手作業により変更することが、いずれも非常に容易であ
るという効果がある。
【図1】本発明の第一の実施例のブロック図である。
【図2】本発明の第二の実施例のブロック図である。
【図3】従来のシリアル/パラレル変換装置のブロック
図である。
図である。
【図4】シリアル/パラレル変換装置のテスト時のテス
トベクタの例を示す。
トベクタの例を示す。
1 データ選択回路 2 クロック選択回路 8 送信シフトレジスタ 11 受信シフトレジスタ 15 データバッファ 21 制御回路
Claims (4)
- 【請求項1】 パラレルデータをクロックに同期してシ
リアルデータに変換して送出するパラレル・シリアル変
換手段と、入力シリアルデータをクロックに同期して取
込みパラレルデータに変換するシリアル・パラレル変換
手段と、このシリアル・パラレル変換手段の入力シリア
ルデータとして外部からのデータ及び前記パラレル・シ
リアル変換手段の出力データのいずれかを選択する入力
データ選択手段とを含むことを特徴とするシリアル/パ
ラレル変換装置。 - 【請求項2】 前記シリアル・パラレル変換手段のクロ
ックとして外部からのクロック及び前記パラレル・シリ
アル変換手段のクロックのいずれかを選択するクロック
選択手段を更に含むことを特徴とする請求項1記載のシ
リアル/パラレル変換装置。 - 【請求項3】 前記入力データ選択手段や前記クロック
選択手段の選択制御は装置のテストモード信号により行
われることを特徴とする請求項1または2記載のシリア
ル/パラレル変換装置。 - 【請求項4】 前記パラレル・シリアル変換手段は装置
内部からのデータを外部へ送信する送信レジスタであ
り、前記シリアル・パラレル変換手段は、外部からのデ
ータを装置内部へ取込む受信レジスタであることを特徴
とする請求項1〜3いずれか記載のシリアル/パラレル
変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4113495A JPH08237141A (ja) | 1995-03-01 | 1995-03-01 | シリアル/パラレル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4113495A JPH08237141A (ja) | 1995-03-01 | 1995-03-01 | シリアル/パラレル変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08237141A true JPH08237141A (ja) | 1996-09-13 |
Family
ID=12599977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4113495A Pending JPH08237141A (ja) | 1995-03-01 | 1995-03-01 | シリアル/パラレル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08237141A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001029650A1 (en) * | 1999-10-20 | 2001-04-26 | Fujitsu Network Communications, Inc. | Multiple time domain serial-to-parallel converter |
JP2002215569A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 入出力装置 |
JP2012095202A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Semiconductor Ltd | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6161550A (ja) * | 1984-09-03 | 1986-03-29 | Nec Corp | 同期式回線アダプタの診断方式 |
-
1995
- 1995-03-01 JP JP4113495A patent/JPH08237141A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6161550A (ja) * | 1984-09-03 | 1986-03-29 | Nec Corp | 同期式回線アダプタの診断方式 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001029650A1 (en) * | 1999-10-20 | 2001-04-26 | Fujitsu Network Communications, Inc. | Multiple time domain serial-to-parallel converter |
JP2002215569A (ja) * | 2001-01-19 | 2002-08-02 | Mitsubishi Electric Corp | 入出力装置 |
JP2012095202A (ja) * | 2010-10-28 | 2012-05-17 | Fujitsu Semiconductor Ltd | 半導体装置 |
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