JPH08223170A - Ａｔｍセルスイッチ - Google Patents
ＡｔｍセルスイッチInfo
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- JPH08223170A JPH08223170A JP2362195A JP2362195A JPH08223170A JP H08223170 A JPH08223170 A JP H08223170A JP 2362195 A JP2362195 A JP 2362195A JP 2362195 A JP2362195 A JP 2362195A JP H08223170 A JPH08223170 A JP H08223170A
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Abstract
(57)【要約】
【目的】 ＡＴＭセルスイッチに関し、バッファメモリ
のアドレス制御の効率化を図り、ＡＴＭセルスイッチの
特性向上を図る。 【構成】 入力ハイウェイ５からのＡＴＭセルデータを
直並列変換部１により所定ビット数毎に並列データに変
換し、その変換出力順に従って書込む複数の領域４−１
〜４−３を有するバッファメモリ４と、判定部２により
有効ＡＴＭセルデータと判定した時に起動して、バッフ
ァメモリ４に書込アドレスｗａを加える書込制御部３
と、第１の並列データを領域４−１に書込むように書込
アドレスｗａを領域４−１に加え、第２の並列データを
領域４−２に書込むように書込アドレスｗａを遅延回路
７−１によって遅延して加え、第３の並列データを領域
４−３に書込むように書込アドレスｗａを遅延回路７−
２によって遅延して加える構成とを備えている。
のアドレス制御の効率化を図り、ＡＴＭセルスイッチの
特性向上を図る。 【構成】 入力ハイウェイ５からのＡＴＭセルデータを
直並列変換部１により所定ビット数毎に並列データに変
換し、その変換出力順に従って書込む複数の領域４−１
〜４−３を有するバッファメモリ４と、判定部２により
有効ＡＴＭセルデータと判定した時に起動して、バッフ
ァメモリ４に書込アドレスｗａを加える書込制御部３
と、第１の並列データを領域４−１に書込むように書込
アドレスｗａを領域４−１に加え、第２の並列データを
領域４−２に書込むように書込アドレスｗａを遅延回路
７−１によって遅延して加え、第３の並列データを領域
４−３に書込むように書込アドレスｗａを遅延回路７−
２によって遅延して加える構成とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、複数の入力ハイウェイ
と複数の出力ハイウェイとのクロスポイントに設けたＡ
ＴＭセルスイッチに関する。ＡＴＭ（Ａsyncronous Ｔ
ransfer Ｍode ；非同期転送モード）方式に於いては、
５バイトのヘッダ部と４８バイトのデータ部とからなる
５３バイトのセルとして転送するものである。入力ハイ
ウェイからのＡＴＭセルをヘッダ部の情報に対応した出
力ハイウェイに送出する為のＡＴＭセルスイッチは、バ
ッファメモリを備えることにより、或る出力ハイウェイ
に送出するＡＴＭセルが集中した場合でも、スイッチン
グ処理を可能としている。このようなＡＴＭセルスイッ
チを効率良く使用できるようにすることが要望されてい
る。
と複数の出力ハイウェイとのクロスポイントに設けたＡ
ＴＭセルスイッチに関する。ＡＴＭ（Ａsyncronous Ｔ
ransfer Ｍode ；非同期転送モード）方式に於いては、
５バイトのヘッダ部と４８バイトのデータ部とからなる
５３バイトのセルとして転送するものである。入力ハイ
ウェイからのＡＴＭセルをヘッダ部の情報に対応した出
力ハイウェイに送出する為のＡＴＭセルスイッチは、バ
ッファメモリを備えることにより、或る出力ハイウェイ
に送出するＡＴＭセルが集中した場合でも、スイッチン
グ処理を可能としている。このようなＡＴＭセルスイッ
チを効率良く使用できるようにすることが要望されてい
る。
【０００２】
【従来の技術】図７は従来例の説明図であり、７１は直
並列変換部（Ｓ／Ｐ）、７２はＡＴＭセルのヘッダ部の
出力ハイウェイの指定の有無等による有効，無効の判定
を行う判定部、７３は書込制御部、７４はバッファメモ
リ、７４−１〜７４−３はバッファメモリの領域、７５
は入力ハイウェイ、７６は出力ハイウェイ、ｗａは書込
アドレス、ｅｎ１〜ｅｎ３は書込イネーブル信号を示
す。
並列変換部（Ｓ／Ｐ）、７２はＡＴＭセルのヘッダ部の
出力ハイウェイの指定の有無等による有効，無効の判定
を行う判定部、７３は書込制御部、７４はバッファメモ
リ、７４−１〜７４−３はバッファメモリの領域、７５
は入力ハイウェイ、７６は出力ハイウェイ、ｗａは書込
アドレス、ｅｎ１〜ｅｎ３は書込イネーブル信号を示
す。
【０００３】入力ハイウェイ７５からのＡＴＭセルデー
タは、直並列変換部７１によって例えば１８バイト毎に
並列データに変換され、判定部７２とバッファメモリ７
４とに加えられる。判定部７２は、ヘッダ部に出力ハイ
ウェイ７６を指定した情報が存在すると、有効ＡＴＭセ
ルデータと判定して書込制御部７３を起動する。書込制
御部７３は、書込アドレスｗａをバッファメモリ７４に
加え、３並列化された並列データは、それぞれの領域７
４−１〜７４−３に同一の書込アドレスを用いて書込イ
ネーブル信号ｅｎ１〜ｅｎ３に従って書込まれる。
タは、直並列変換部７１によって例えば１８バイト毎に
並列データに変換され、判定部７２とバッファメモリ７
４とに加えられる。判定部７２は、ヘッダ部に出力ハイ
ウェイ７６を指定した情報が存在すると、有効ＡＴＭセ
ルデータと判定して書込制御部７３を起動する。書込制
御部７３は、書込アドレスｗａをバッファメモリ７４に
加え、３並列化された並列データは、それぞれの領域７
４−１〜７４−３に同一の書込アドレスを用いて書込イ
ネーブル信号ｅｎ１〜ｅｎ３に従って書込まれる。
【０００４】そして、図示を省略した読出制御部によっ
て各領域７４−１〜７４−３から同一の読出アドレスに
よって並列データが読出され、図示を省略した並直接変
換部によって直列データに変換され、出力ハイウェイ７
６に送出される。
て各領域７４−１〜７４−３から同一の読出アドレスに
よって並列データが読出され、図示を省略した並直接変
換部によって直列データに変換され、出力ハイウェイ７
６に送出される。
【０００５】図８は従来例の書込動作説明図であり、
（ａ）は入力ハイウェイ７５からのＡＴＭセルデータを
示し、（ｂ）は直並列変換部７１により３並列化された
並列データＰ１，Ｐ２，Ｐ３を示す。又（ｃ）は書込ア
ドレスｗａ、（ｄ）〜（ｆ）は書込イネーブル信号ｅｎ
１〜ｅｎ３を示す。
（ａ）は入力ハイウェイ７５からのＡＴＭセルデータを
示し、（ｂ）は直並列変換部７１により３並列化された
並列データＰ１，Ｐ２，Ｐ３を示す。又（ｃ）は書込ア
ドレスｗａ、（ｄ）〜（ｆ）は書込イネーブル信号ｅｎ
１〜ｅｎ３を示す。
【０００６】（ａ）に示す１セル分のＡＴＭセルデータ
は直並列変換部７１によって（ｂ）に示すように順次１
８バイト毎の並列データＰ１，Ｐ２，Ｐ３に変換され
て、バッファメモリ７４に加えられる。そして、書込制
御部７３から書込アドレスｗａがバッファメモリ７４の
各領域７４−１〜７４−３に加えられる。
は直並列変換部７１によって（ｂ）に示すように順次１
８バイト毎の並列データＰ１，Ｐ２，Ｐ３に変換され
て、バッファメモリ７４に加えられる。そして、書込制
御部７３から書込アドレスｗａがバッファメモリ７４の
各領域７４−１〜７４−３に加えられる。
【０００７】そして、並列データＰ１が有効となったタ
イミングで、（ｄ）に示す書込イネーブル信号ｅｎ１が
領域７４−１に加えられ、その書込イネーブル信号ｅｎ
１の立上りのタイミングで並列データＰ１が領域７４−
１に書込まれる。次の並列データＰ２が有効となったタ
イミングで、（ｅ）に示す書込イネーブル信号ｅｎ２が
領域７４−２に加えられ、その書込イネーブル信号ｅｎ
２の立上りのタイミングで並列データＰ２が領域７４−
２に書込まれる。次の並列データＰ３が有効となったタ
イミングで、（ｆ）に示す書込イネーブル信号ｅｎ３が
領域７４−３に加えられ、その書込イネーブル信号ｅｎ
３の立上りのタイミングで並列データＰ３が領域７４−
３に書込まれる。以下同様にして順次並列データが領域
７４−１〜７４−３に書込まれる。
イミングで、（ｄ）に示す書込イネーブル信号ｅｎ１が
領域７４−１に加えられ、その書込イネーブル信号ｅｎ
１の立上りのタイミングで並列データＰ１が領域７４−
１に書込まれる。次の並列データＰ２が有効となったタ
イミングで、（ｅ）に示す書込イネーブル信号ｅｎ２が
領域７４−２に加えられ、その書込イネーブル信号ｅｎ
２の立上りのタイミングで並列データＰ２が領域７４−
２に書込まれる。次の並列データＰ３が有効となったタ
イミングで、（ｆ）に示す書込イネーブル信号ｅｎ３が
領域７４−３に加えられ、その書込イネーブル信号ｅｎ
３の立上りのタイミングで並列データＰ３が領域７４−
３に書込まれる。以下同様にして順次並列データが領域
７４−１〜７４−３に書込まれる。
【０００８】又この書込アドレスを保存して、読出アド
レスとして使用し、この読出アドレスを用いて並列デー
タを読出し、その読出終了により、その読出アドレスを
解放して書込アドレスとして使用可能とする。それによ
って、保存された書込アドレスが存在すれば、バッファ
メモリ７４に並列データが書込まれていることが判る。
又解放された順番の読出アドレスを書込アドレスとする
ことにより、バッファメモリ７４の各領域７４−１〜７
４−３の空きエリアに並列データを書込むことができ
る。即ち、書込アドレスを巡回的に出力することができ
る。
レスとして使用し、この読出アドレスを用いて並列デー
タを読出し、その読出終了により、その読出アドレスを
解放して書込アドレスとして使用可能とする。それによ
って、保存された書込アドレスが存在すれば、バッファ
メモリ７４に並列データが書込まれていることが判る。
又解放された順番の読出アドレスを書込アドレスとする
ことにより、バッファメモリ７４の各領域７４−１〜７
４−３の空きエリアに並列データを書込むことができ
る。即ち、書込アドレスを巡回的に出力することができ
る。
【０００９】又ＡＴＭセルデータをバッファメモリ７４
に書込む為には、一定の時間が必要となるが、バッファ
メモリ７４に並列データを書込んでいる時に、次のＡＴ
Ｍセルデータが到着すると、そのＡＴＭセルデータを並
列化した並列データをバッファメモリ７４の領域７４−
１〜７４−３に書込むことになり、その場合に、前の書
込アドレスを廃棄して、次の書込アドレスを用いるもの
である。
に書込む為には、一定の時間が必要となるが、バッファ
メモリ７４に並列データを書込んでいる時に、次のＡＴ
Ｍセルデータが到着すると、そのＡＴＭセルデータを並
列化した並列データをバッファメモリ７４の領域７４−
１〜７４−３に書込むことになり、その場合に、前の書
込アドレスを廃棄して、次の書込アドレスを用いるもの
である。
【００１０】又ＡＴＭセルスイッチに、コピー機能を備
えた構成が知られている。即ち、バッファメモリ７４に
書込んだＡＴＭセルデータを同一の読出アドレスによっ
て繰り返し読出して、指定された複数の出力ハイウェイ
に送出することができる。その場合に、コピー数を制御
するコピー制御カウンタを用い、例えば、コピー数をプ
リセットし、読出アドレスによってＡＴＭセルデータを
読出す毎に−１し、コピー制御カウンタの内容が０とな
った時に、読出終了として、その読出アドレスを解放す
るものである。
えた構成が知られている。即ち、バッファメモリ７４に
書込んだＡＴＭセルデータを同一の読出アドレスによっ
て繰り返し読出して、指定された複数の出力ハイウェイ
に送出することができる。その場合に、コピー数を制御
するコピー制御カウンタを用い、例えば、コピー数をプ
リセットし、読出アドレスによってＡＴＭセルデータを
読出す毎に−１し、コピー制御カウンタの内容が０とな
った時に、読出終了として、その読出アドレスを解放す
るものである。
【００１１】
【発明が解決しようとする課題】書込制御部７３からの
書込アドレスｗａは、図８に示すように、１セル分の並
列データＰ１，Ｐ２，Ｐ３の書込みが終了するまで保持
する必要がある。従って、書込制御部７３は、書込アド
レスｗａを保持する期間は、次のＡＴＭセルデータの書
込制御や他の入力ハイウェイからのＡＴＭセルデータの
書込制御ができないことになる。
書込アドレスｗａは、図８に示すように、１セル分の並
列データＰ１，Ｐ２，Ｐ３の書込みが終了するまで保持
する必要がある。従って、書込制御部７３は、書込アド
レスｗａを保持する期間は、次のＡＴＭセルデータの書
込制御や他の入力ハイウェイからのＡＴＭセルデータの
書込制御ができないことになる。
【００１２】又書込アドレスを巡回的に出力する従来例
の書込制御部に於いては、バッファメモリ７４に対する
書込動作が途中で停止される状態となった時に、その時
の書込アドレスを廃棄するものであり、それによって、
誤りを含むＡＴＭセルデータを読出さないようにするこ
とができる。しかし、このような書込動作の停止が続発
すると、廃棄される書込アドレス数が多くなり、使用可
能の書込アドレス数が少なくなる。それによって、バッ
ファメモリ７４の使用可能容量が減少する問題がある。
本発明は、前述の問題点を解決して、ＡＴＭセルスイッ
チの特性向上を図ることを目的とする。
の書込制御部に於いては、バッファメモリ７４に対する
書込動作が途中で停止される状態となった時に、その時
の書込アドレスを廃棄するものであり、それによって、
誤りを含むＡＴＭセルデータを読出さないようにするこ
とができる。しかし、このような書込動作の停止が続発
すると、廃棄される書込アドレス数が多くなり、使用可
能の書込アドレス数が少なくなる。それによって、バッ
ファメモリ７４の使用可能容量が減少する問題がある。
本発明は、前述の問題点を解決して、ＡＴＭセルスイッ
チの特性向上を図ることを目的とする。
【００１３】
【課題を解決するための手段】本発明のＡＴＭセルスイ
ッチは、図１を参照して説明すると、（１）複数の入力
ハイウェイと複数の出力ハイウェイとのクロスポイント
に設けたＡＴＭセルスイッチに於いて、入力ハイウェイ
５からのＡＴＭセルデータを所定ビット数毎に並列に変
換した並列データを、この並列データの変換出力順に従
って書込む複数の領域４−１〜４−３を有するバッファ
メモリ４と、このバッファメモリ４の各領域４−１〜４
−３に同一の書込アドレスｗａを加えて並列データを書
込む書込制御部３とを有し、この書込制御部３からの書
込アドレスｗａを、バッファメモリ４の複数の領域４−
１〜４−３に対して並列データが加えられるタイミング
に一致するように順次遅延させて加える構成を備えてい
る。
ッチは、図１を参照して説明すると、（１）複数の入力
ハイウェイと複数の出力ハイウェイとのクロスポイント
に設けたＡＴＭセルスイッチに於いて、入力ハイウェイ
５からのＡＴＭセルデータを所定ビット数毎に並列に変
換した並列データを、この並列データの変換出力順に従
って書込む複数の領域４−１〜４−３を有するバッファ
メモリ４と、このバッファメモリ４の各領域４−１〜４
−３に同一の書込アドレスｗａを加えて並列データを書
込む書込制御部３とを有し、この書込制御部３からの書
込アドレスｗａを、バッファメモリ４の複数の領域４−
１〜４−３に対して並列データが加えられるタイミング
に一致するように順次遅延させて加える構成を備えてい
る。
【００１４】（２）又複数の入力ハイウェイと複数の出
力ハイウェイとのクロスポイントに設けたＡＴＭセルス
イッチに於いて、入力ハイウェイ５からのＡＴＭセルデ
ータを所定ビット数毎に並列に変換した並列データを、
この並列データの変換出力順に従って書込む複数の領域
４−１〜４−３を有するバッファメモリ４と、このバッ
ファメモリ４の各領域４−１〜４−３に同一の書込アド
レスを加えて並列データを書込むと共に、この書込アド
レスを巡回的に出力する書込制御部３とを有し、この書
込制御部３は、書込動作停止要因によってバッファメモ
リ４に対する書込動作を停止した時の書込アドレスを保
持し、書込動作再開時にこの書込アドレスを使用してバ
ッファメモリ４に対する書込動作を開始する構成を備え
ている。
力ハイウェイとのクロスポイントに設けたＡＴＭセルス
イッチに於いて、入力ハイウェイ５からのＡＴＭセルデ
ータを所定ビット数毎に並列に変換した並列データを、
この並列データの変換出力順に従って書込む複数の領域
４−１〜４−３を有するバッファメモリ４と、このバッ
ファメモリ４の各領域４−１〜４−３に同一の書込アド
レスを加えて並列データを書込むと共に、この書込アド
レスを巡回的に出力する書込制御部３とを有し、この書
込制御部３は、書込動作停止要因によってバッファメモ
リ４に対する書込動作を停止した時の書込アドレスを保
持し、書込動作再開時にこの書込アドレスを使用してバ
ッファメモリ４に対する書込動作を開始する構成を備え
ている。
【００１５】（３）又複数の入力ハイウェイと複数の出
力ハイウェイとのクロスポイントに設けたＡＴＭセルス
イッチに於いて、入力ハイウェイ５からのＡＴＭセルデ
ータを所定ビット数毎に並列に変換した並列データを、
この並列データの変換出力順に従って書込む複数の領域
４−１〜４−３を有するバッファメモリ４と、このバッ
ファメモリ４の各領域４−１〜４−３に同一の書込アド
レスを加えて並列データを書込むと共に、この書込アド
レスを巡回的に出力する書込制御部３と、バッファメモ
リ４の各領域４−１〜４−３に同一の読出アドレスを加
えて並列データを読出す読出制御部とを有し、この読出
制御部は、バッファメモリ４の同一アドレスから並列デ
ータを繰り返し読出してＡＴＭセルデータを送出する出
力ハイウェイを指示するフラグを設定し、このＡＴＭセ
ルデータの読出完了によりそのフラグを消去するコピー
制御テーブルと、このコピー制御テーブルのフラグが消
去された場合に当該読出アドレスを解放する構成とを備
えている。
力ハイウェイとのクロスポイントに設けたＡＴＭセルス
イッチに於いて、入力ハイウェイ５からのＡＴＭセルデ
ータを所定ビット数毎に並列に変換した並列データを、
この並列データの変換出力順に従って書込む複数の領域
４−１〜４−３を有するバッファメモリ４と、このバッ
ファメモリ４の各領域４−１〜４−３に同一の書込アド
レスを加えて並列データを書込むと共に、この書込アド
レスを巡回的に出力する書込制御部３と、バッファメモ
リ４の各領域４−１〜４−３に同一の読出アドレスを加
えて並列データを読出す読出制御部とを有し、この読出
制御部は、バッファメモリ４の同一アドレスから並列デ
ータを繰り返し読出してＡＴＭセルデータを送出する出
力ハイウェイを指示するフラグを設定し、このＡＴＭセ
ルデータの読出完了によりそのフラグを消去するコピー
制御テーブルと、このコピー制御テーブルのフラグが消
去された場合に当該読出アドレスを解放する構成とを備
えている。
【００１６】（４）又複数の入力ハイウェイと複数の出
力ハイウェイとのクロスポイントに設けたＡＴＭセルス
イッチに於いて、入力ハイウェイからのＡＴＭセルデー
タを所定ビット数毎に並列に変換した並列データを、こ
の並列データの変換出力順に従って書込む複数の領域４
−１〜４−３を有するバッファメモリ４と、このバッフ
ァメモリ４の各領域４−１〜４−３に同一の書込アドレ
スを加えて並列データを書込むと共に、この書込アドレ
スを巡回的に出力する書込制御部３と、バッファメモリ
４の各領域４−１〜４−３に同一の読出アドレスを加え
て並列データを読出す読出制御部と、並列データの書込
終了の書込アドレスを保持して読出アドレスとし、この
読出アドレスによって並列データの読出しが終了した時
に、この読出アドレスを解放して書込アドレスとして使
用可能としたアドレス制御部と、バッファメモリ４にＡ
ＴＭセルデータが書込まれていない状態に於いて書込制
御部３と読出制御部とアドレス制御部との初期化処理を
行う初期化処理部とを備えている。
力ハイウェイとのクロスポイントに設けたＡＴＭセルス
イッチに於いて、入力ハイウェイからのＡＴＭセルデー
タを所定ビット数毎に並列に変換した並列データを、こ
の並列データの変換出力順に従って書込む複数の領域４
−１〜４−３を有するバッファメモリ４と、このバッフ
ァメモリ４の各領域４−１〜４−３に同一の書込アドレ
スを加えて並列データを書込むと共に、この書込アドレ
スを巡回的に出力する書込制御部３と、バッファメモリ
４の各領域４−１〜４−３に同一の読出アドレスを加え
て並列データを読出す読出制御部と、並列データの書込
終了の書込アドレスを保持して読出アドレスとし、この
読出アドレスによって並列データの読出しが終了した時
に、この読出アドレスを解放して書込アドレスとして使
用可能としたアドレス制御部と、バッファメモリ４にＡ
ＴＭセルデータが書込まれていない状態に於いて書込制
御部３と読出制御部とアドレス制御部との初期化処理を
行う初期化処理部とを備えている。
【００１７】（５）初期化処理部は、入力ハイウェイか
らのＡＴＭセルデータが存在しないと共にバッファメモ
リ４に対する書込動作を行わない状態であり、且つバッ
ファメモリ４に書込まれた並列データが存在しない状態
を識別した時に、初期化処理を行う構成を備えることが
できる。
らのＡＴＭセルデータが存在しないと共にバッファメモ
リ４に対する書込動作を行わない状態であり、且つバッ
ファメモリ４に書込まれた並列データが存在しない状態
を識別した時に、初期化処理を行う構成を備えることが
できる。
【００１８】（６）又複数の入力ハイウェイと複数の出
力ハイウェイとのクロスポイントに設けたＡＴＭセルス
イッチに於いて、複数の入力ハイウェイからのＡＴＭセ
ルデータをそれぞれ所定ビット数毎に並列に変換した並
列データを書込む複数の領域４−１〜４−３を有するバ
ッファメモリ４と、このバッファメモリ４の各領域４−
１〜４−３に並列データを書込む書込アドレスを巡回的
に出力する書込制御部３と、書込アドレスを保存してバ
ッファメモリ４の読出アドレスとして、並列データを読
出す読出制御部とを有し、複数の入力ハイウェイの同時
的に到着したＡＴＭセルについての読出順番を保証する
為の優先度を付加して保存し、この優先度に従った順序
に読出アドレスをバッファメモリ４に加えて並列データ
の読出しを行って出力ハイウェイに送出する構成を備え
ている。
力ハイウェイとのクロスポイントに設けたＡＴＭセルス
イッチに於いて、複数の入力ハイウェイからのＡＴＭセ
ルデータをそれぞれ所定ビット数毎に並列に変換した並
列データを書込む複数の領域４−１〜４−３を有するバ
ッファメモリ４と、このバッファメモリ４の各領域４−
１〜４−３に並列データを書込む書込アドレスを巡回的
に出力する書込制御部３と、書込アドレスを保存してバ
ッファメモリ４の読出アドレスとして、並列データを読
出す読出制御部とを有し、複数の入力ハイウェイの同時
的に到着したＡＴＭセルについての読出順番を保証する
為の優先度を付加して保存し、この優先度に従った順序
に読出アドレスをバッファメモリ４に加えて並列データ
の読出しを行って出力ハイウェイに送出する構成を備え
ている。
【００１９】
（１）入力ハイウェイ５と出力ハイウェイ６とのクロス
ポイントに設けたＡＴＭセルスイッチは、直並列変換部
（Ｓ／Ｐ）１と判定部２と書込制御部３とバッファメモ
リ４と、図示を省略した読出制御部と並直列変換部とを
含む構成を有し、直並列変換部１によりＡＴＭセルデー
タを所定ビット数毎に並列に変換した並列データは、バ
ッファメモリ４の領域４−１〜４−３に加えられる。例
えば、入力ハイウェイ５からの直列の１ＡＴＭセルデー
タを３並列に変換する場合、第１の並列データが領域４
−１〜４−３に加えられた時に、書込制御部３からの書
込アドレスｗａが領域４−１に加えられることにより、
第１の並列データが領域４−１に書込まれ、次の第２の
並列データが領域４−１〜４−３に加えられた時に、書
込アドレスｗａが遅延回路（ＤＬ）７−１により遅延さ
れて領域４−２に加えられることになり、第２の並列デ
ータは領域４−２に書込まれる。次の第３の並列データ
が領域４−１〜４−３に加えられた時、書込アドレスｗ
ａは遅延回路（ＤＬ）７−２により遅延されて領域４−
３に加えられることになり、第３の並列データは領域４
−３に書込まれる。即ち、書込制御部３からの書込アド
レスｗａは順次遅延されて領域４−２，４−３に加えら
れて、順次変換出力される並列データが各領域の同一ア
ドレスに書込まれる。
ポイントに設けたＡＴＭセルスイッチは、直並列変換部
（Ｓ／Ｐ）１と判定部２と書込制御部３とバッファメモ
リ４と、図示を省略した読出制御部と並直列変換部とを
含む構成を有し、直並列変換部１によりＡＴＭセルデー
タを所定ビット数毎に並列に変換した並列データは、バ
ッファメモリ４の領域４−１〜４−３に加えられる。例
えば、入力ハイウェイ５からの直列の１ＡＴＭセルデー
タを３並列に変換する場合、第１の並列データが領域４
−１〜４−３に加えられた時に、書込制御部３からの書
込アドレスｗａが領域４−１に加えられることにより、
第１の並列データが領域４−１に書込まれ、次の第２の
並列データが領域４−１〜４−３に加えられた時に、書
込アドレスｗａが遅延回路（ＤＬ）７−１により遅延さ
れて領域４−２に加えられることになり、第２の並列デ
ータは領域４−２に書込まれる。次の第３の並列データ
が領域４−１〜４−３に加えられた時、書込アドレスｗ
ａは遅延回路（ＤＬ）７−２により遅延されて領域４−
３に加えられることになり、第３の並列データは領域４
−３に書込まれる。即ち、書込制御部３からの書込アド
レスｗａは順次遅延されて領域４−２，４−３に加えら
れて、順次変換出力される並列データが各領域の同一ア
ドレスに書込まれる。
【００２０】（２）又書込制御部３は、バッファメモリ
４に並列データを書込む書込アドレスを保持し、読出制
御部は、この保持された書込アドレスを読出アドレスと
して使用し、並列データの読出終了により読出アドレス
を解放し、書込制御部３は解放された読出アドレスを書
込アドレスとして使用するもので、書込アドレスは巡回
的に出力されることになる。障害等によって所定長以下
のＡＴＭセルが到着したような場合に、書込制御部３は
書込動作を停止し、その時の書込アドレスを保持する。
そして、次のＡＴＭセルの到着時に書込動作を開始し、
保持された書込アドレスを使用する。従って、巡回的に
出力する書込アドレスを有効に使用することができる。
４に並列データを書込む書込アドレスを保持し、読出制
御部は、この保持された書込アドレスを読出アドレスと
して使用し、並列データの読出終了により読出アドレス
を解放し、書込制御部３は解放された読出アドレスを書
込アドレスとして使用するもので、書込アドレスは巡回
的に出力されることになる。障害等によって所定長以下
のＡＴＭセルが到着したような場合に、書込制御部３は
書込動作を停止し、その時の書込アドレスを保持する。
そして、次のＡＴＭセルの到着時に書込動作を開始し、
保持された書込アドレスを使用する。従って、巡回的に
出力する書込アドレスを有効に使用することができる。
【００２１】（３）又入力ハイウェイ５からのＡＴＭセ
ルデータを複数の出力ハイウェイ６に送出する場合、バ
ッファメモリ４から繰り返し読出してそれぞれ指定され
た複数の出力ハイウェイに送出するコピー制御が可能で
あり、その場合に、指定された出力ハイウェイ対応にフ
ラグを設定するコピー制御テーブルを設け、バッファメ
モリ４から読出して指定された出力ハイウェイに送出す
ることにより、フラグを消去し、コピー制御テーブルの
フラグが総て消去された時に、コピーするＡＴＭセルデ
ータの読出しが完了したものと判定して、その時の読出
アドレスを解放する。
ルデータを複数の出力ハイウェイ６に送出する場合、バ
ッファメモリ４から繰り返し読出してそれぞれ指定され
た複数の出力ハイウェイに送出するコピー制御が可能で
あり、その場合に、指定された出力ハイウェイ対応にフ
ラグを設定するコピー制御テーブルを設け、バッファメ
モリ４から読出して指定された出力ハイウェイに送出す
ることにより、フラグを消去し、コピー制御テーブルの
フラグが総て消去された時に、コピーするＡＴＭセルデ
ータの読出しが完了したものと判定して、その時の読出
アドレスを解放する。
【００２２】（４）又書込アドレスを保持して読出アド
レスとし、並列データの読出終了により読出アドレスを
解放して、次の書込アドレスとして使用する場合、読出
アドレスが解放されないで廃棄されることが積み重なる
と、書込アドレスの使用可能数が少なくなる。そこで、
バッファメモリ４にＡＴＭセルデータが書込まれていな
い状態に於いて初期化処理を行い、ＡＴＭセルデータの
書込み毎に書込アドレスを生成して、バッファメモリ４
の書込可能領域数の低減を防止する。
レスとし、並列データの読出終了により読出アドレスを
解放して、次の書込アドレスとして使用する場合、読出
アドレスが解放されないで廃棄されることが積み重なる
と、書込アドレスの使用可能数が少なくなる。そこで、
バッファメモリ４にＡＴＭセルデータが書込まれていな
い状態に於いて初期化処理を行い、ＡＴＭセルデータの
書込み毎に書込アドレスを生成して、バッファメモリ４
の書込可能領域数の低減を防止する。
【００２３】（５）又初期化処理部による書込制御部３
と読出制御部とアドレス制御部との初期化を、ＡＴＭセ
ルデータの書込みに影響を与えないように、入力ハイウ
ェイ５からのＡＴＭセルデータの到着がないこと、バッ
ファメモリ４への並列データの書込動作が行われていな
いこと、バッファメモリ４に並列データが書込まれてい
ないことの総ての条件が揃った時に、初期化処理を行う
ものである。
と読出制御部とアドレス制御部との初期化を、ＡＴＭセ
ルデータの書込みに影響を与えないように、入力ハイウ
ェイ５からのＡＴＭセルデータの到着がないこと、バッ
ファメモリ４への並列データの書込動作が行われていな
いこと、バッファメモリ４に並列データが書込まれてい
ないことの総ての条件が揃った時に、初期化処理を行う
ものである。
【００２４】（６）又複数の入力ハイウェイからのＡＴ
Ｍセルデータを一つの出力ハイウェイに送出する場合、
複数の入力ハイウェイからのＡＴＭセルデータの到着が
同時的であっても、各部の遅延時間差等によって僅かに
異なるもので、その場合には、時間的に先に到着したＡ
ＴＭセルデータをバッファメモリ４に書込むことにな
る。その時、入力ハイウェイ対応に優先度を設定し、書
込アドレスとその優先度とを組として保存し、読出制御
部によりバッファメモリ４から読出して出力ハイウェイ
に送出する場合に、優先度の順番にＡＴＭセルデータを
読出すように、読出アドレスを選択する。従って、出力
ハイウェイには予め設定した優先度による順序でＡＴＭ
セルデータを送出することができる。
Ｍセルデータを一つの出力ハイウェイに送出する場合、
複数の入力ハイウェイからのＡＴＭセルデータの到着が
同時的であっても、各部の遅延時間差等によって僅かに
異なるもので、その場合には、時間的に先に到着したＡ
ＴＭセルデータをバッファメモリ４に書込むことにな
る。その時、入力ハイウェイ対応に優先度を設定し、書
込アドレスとその優先度とを組として保存し、読出制御
部によりバッファメモリ４から読出して出力ハイウェイ
に送出する場合に、優先度の順番にＡＴＭセルデータを
読出すように、読出アドレスを選択する。従って、出力
ハイウェイには予め設定した優先度による順序でＡＴＭ
セルデータを送出することができる。
【００２５】
【実施例】図１は本発明の第１の実施例の説明図であ
り、１は直並列変換部（Ｓ／Ｐ）、２は判定部、３は書
込制御部、４はバッファメモリ、４−１〜４−３は領
域、５は入力ハイウェイ、６は出力ハイウェイ、７−
１，７−２は遅延回路（ＤＬ）、ｗａは書込アドレス、
ｅｎ１〜ｅｎ３は書込イネーブル信号を示す。なお、読
出制御部と並直列変換部とは図示を省略している。
り、１は直並列変換部（Ｓ／Ｐ）、２は判定部、３は書
込制御部、４はバッファメモリ、４−１〜４−３は領
域、５は入力ハイウェイ、６は出力ハイウェイ、７−
１，７−２は遅延回路（ＤＬ）、ｗａは書込アドレス、
ｅｎ１〜ｅｎ３は書込イネーブル信号を示す。なお、読
出制御部と並直列変換部とは図示を省略している。
【００２６】入力ハイウェイ６からの直列のＡＴＭセル
データは、直並列変換部１によって例えば１８バイト毎
に並列データに変換され、判定部２とバッファメモリ４
とに加えられる。判定部２は、ヘッダ部に出力ハイウェ
イ６を指定した情報が含まれている場合に、有効ＡＴＭ
セルデータと判定して書込制御部３を起動する。起動さ
れた書込制御部３は、書込アドレスｗａを出力し、バッ
ファメモリ４の領域４−１〜４−３に対して所定のタイ
ミングによる書込イネーブル信号ｅｎ１〜ｅｎ３を出力
する。書込アドレスｗａは領域４−１に加えられ、次に
遅延回路７−１により遅延されて領域４−２に加えら
れ、次に遅延回路７−２により遅延されて領域４−３に
加えられる。
データは、直並列変換部１によって例えば１８バイト毎
に並列データに変換され、判定部２とバッファメモリ４
とに加えられる。判定部２は、ヘッダ部に出力ハイウェ
イ６を指定した情報が含まれている場合に、有効ＡＴＭ
セルデータと判定して書込制御部３を起動する。起動さ
れた書込制御部３は、書込アドレスｗａを出力し、バッ
ファメモリ４の領域４−１〜４−３に対して所定のタイ
ミングによる書込イネーブル信号ｅｎ１〜ｅｎ３を出力
する。書込アドレスｗａは領域４−１に加えられ、次に
遅延回路７−１により遅延されて領域４−２に加えら
れ、次に遅延回路７−２により遅延されて領域４−３に
加えられる。
【００２７】直並列変換部１による変換出力順序は第１
〜第３の並列データの順となり、第１の並列データが領
域４−１〜４−３に加えられた時に、書込制御部３から
の書込アドレスｗａが領域４−１に加えられ、その時に
書込イネーブル信号ｅｎ１が領域４−１に加えられるこ
とにより、第１の並列データが領域４−１に書込まれ
る。次の第２の並列データが領域４−１〜４−３に加え
られた時に、書込アドレスｗａは遅延回路７−１によっ
て遅延されて領域４−２に加えられる。その時、書込イ
ネーブル信号ｅｎ２が領域４−２に加えられるから、第
２の並列データは領域４−２に書込まれる。次の第３の
並列データが領域４−１〜４−３に加えられた時に、書
込アドレスｗａは遅延回路７−２によって遅延されて領
域４−３に加えられ、その時、書込イネーブル信号ｅｎ
３が領域４−３に加えられるから、第３の並列データは
領域４−３に書込まれる。
〜第３の並列データの順となり、第１の並列データが領
域４−１〜４−３に加えられた時に、書込制御部３から
の書込アドレスｗａが領域４−１に加えられ、その時に
書込イネーブル信号ｅｎ１が領域４−１に加えられるこ
とにより、第１の並列データが領域４−１に書込まれ
る。次の第２の並列データが領域４−１〜４−３に加え
られた時に、書込アドレスｗａは遅延回路７−１によっ
て遅延されて領域４−２に加えられる。その時、書込イ
ネーブル信号ｅｎ２が領域４−２に加えられるから、第
２の並列データは領域４−２に書込まれる。次の第３の
並列データが領域４−１〜４−３に加えられた時に、書
込アドレスｗａは遅延回路７−２によって遅延されて領
域４−３に加えられ、その時、書込イネーブル信号ｅｎ
３が領域４−３に加えられるから、第３の並列データは
領域４−３に書込まれる。
【００２８】即ち、第１の並列データが領域４−１に加
えられた時に、その領域４−１に書込アドレスｗａが加
えられ、第２の並列データが領域４−２に加えられた時
に、その領域４−２に書込アドレスｗａが加えられ、第
３の並列データが領域４−３に加えられた時に、その領
域４−３に書込アドレスｗａが加えられるように、書込
制御部３からの書込アドレスｗａを遅延させるもので、
書込制御部３は書込アドレスを第３の並列データが書込
まれるまで保持する必要がなく、次の書込アドレス出力
処理に移行することができる。又遅延回路７−１，７−
２を直列接続した場合を示すが、それぞれ異なる遅延時
間の遅延回路を介して、書込制御部３からの書込アドレ
スｗａをそれぞれの領域に加える構成とすることも可能
である。
えられた時に、その領域４−１に書込アドレスｗａが加
えられ、第２の並列データが領域４−２に加えられた時
に、その領域４−２に書込アドレスｗａが加えられ、第
３の並列データが領域４−３に加えられた時に、その領
域４−３に書込アドレスｗａが加えられるように、書込
制御部３からの書込アドレスｗａを遅延させるもので、
書込制御部３は書込アドレスを第３の並列データが書込
まれるまで保持する必要がなく、次の書込アドレス出力
処理に移行することができる。又遅延回路７−１，７−
２を直列接続した場合を示すが、それぞれ異なる遅延時
間の遅延回路を介して、書込制御部３からの書込アドレ
スｗａをそれぞれの領域に加える構成とすることも可能
である。
【００２９】図２は本発明の第１の実施例の書込動作説
明図であり、（ａ）は入力ハイウェイ５からの直列のＡ
ＴＭセルデータを示し、（ｂ）は直並列変換部１により
３並列化された第１〜第３の並列データＰ１〜Ｐ３を示
す。又（ｃ）は書込制御部３からの書込アドレスｗａを
示し、第１の並列データＰ１が領域４−１〜４−３に加
えられた時に、（ｃ）に示す書込アドレスｗａが領域４
−１に加えられ、その時に（ｆ）に示す書込イネーブル
信号ｅｎ１が領域４−１に加えられて、その立上りのタ
イミングで領域４−１に第１の並列データＰ１が書込ま
れる。
明図であり、（ａ）は入力ハイウェイ５からの直列のＡ
ＴＭセルデータを示し、（ｂ）は直並列変換部１により
３並列化された第１〜第３の並列データＰ１〜Ｐ３を示
す。又（ｃ）は書込制御部３からの書込アドレスｗａを
示し、第１の並列データＰ１が領域４−１〜４−３に加
えられた時に、（ｃ）に示す書込アドレスｗａが領域４
−１に加えられ、その時に（ｆ）に示す書込イネーブル
信号ｅｎ１が領域４−１に加えられて、その立上りのタ
イミングで領域４−１に第１の並列データＰ１が書込ま
れる。
【００３０】又（ｄ）は遅延回路７−１により遅延され
た書込アドレスｗａを示し、第２の並列データＰ２が領
域４−１〜４−３に加えられた時に、（ｄ）に示す書込
アドレスｗａが領域４−２に加えられ、その時に（ｇ）
に示す書込イネーブル信号ｅｎ２が領域４−２に加えら
れて、その立上りのタイミングで領域４−２に第２の並
列データＰ２が書込まれる。
た書込アドレスｗａを示し、第２の並列データＰ２が領
域４−１〜４−３に加えられた時に、（ｄ）に示す書込
アドレスｗａが領域４−２に加えられ、その時に（ｇ）
に示す書込イネーブル信号ｅｎ２が領域４−２に加えら
れて、その立上りのタイミングで領域４−２に第２の並
列データＰ２が書込まれる。
【００３１】又（ｅ）は遅延回路７−２により遅延され
た書込アドレスｗａを示し、第３の並列データＰ３が領
域４−１〜４−３に加えられた時に、（ｅ）に示す書込
アドレスｗａが領域４−３に加えられ、その時に（ｈ）
に示す書込イネーブル信号ｅｎ３が領域４−３に加えら
れて、その立上りのタイミングで領域４−３に第３の並
列データＰ３が書込まれる。
た書込アドレスｗａを示し、第３の並列データＰ３が領
域４−１〜４−３に加えられた時に、（ｅ）に示す書込
アドレスｗａが領域４−３に加えられ、その時に（ｈ）
に示す書込イネーブル信号ｅｎ３が領域４−３に加えら
れて、その立上りのタイミングで領域４−３に第３の並
列データＰ３が書込まれる。
【００３２】従って、書込制御部３は、領域４−１に対
する第１の並列データＰ１の書込終了まで書込アドレス
ｗａを保持するだけで済み、その後は、次の書込アドレ
スの出力処理が可能となり、バッファメモリ４に対する
書込処理の高速化を図ることができる。
する第１の並列データＰ１の書込終了まで書込アドレス
ｗａを保持するだけで済み、その後は、次の書込アドレ
スの出力処理が可能となり、バッファメモリ４に対する
書込処理の高速化を図ることができる。
【００３３】図３は本発明の第２の実施例の説明図であ
り、１１は直並列変換部（Ｓ／Ｐ）、１２は判定部、１
３は書込制御部、１４はバッファメモリ、１４−１〜１
４−３は領域、１５は入力ハイウェイ、１６は出力ハイ
ウェイ、１７は読出制御部、１８は並直列変換部（Ｐ／
Ｓ）、１９は書込アドレス保存部、２０は書込アドレス
カウンタ、２１はアドレスリセット部、２２は読出アド
レス保存部、２３はセレクタ、ｗａは書込アドレス、ｒ
ａは読出アドレスを示す。
り、１１は直並列変換部（Ｓ／Ｐ）、１２は判定部、１
３は書込制御部、１４はバッファメモリ、１４−１〜１
４−３は領域、１５は入力ハイウェイ、１６は出力ハイ
ウェイ、１７は読出制御部、１８は並直列変換部（Ｐ／
Ｓ）、１９は書込アドレス保存部、２０は書込アドレス
カウンタ、２１はアドレスリセット部、２２は読出アド
レス保存部、２３はセレクタ、ｗａは書込アドレス、ｒ
ａは読出アドレスを示す。
【００３４】書込アドレス保存部１９と読出アドレス保
存部２２とによりアドレス制御部を構成し、書込アドレ
スカウンタ２０とアドレスリセット部２１とにより初期
化処理部を構成している。又書込制御部１３からバッフ
ァメモリ１４の各領域１４−１〜１４−３に加える書込
イネーブル信号及び読出制御部１７からバッファメモリ
１４の各領域１４−１〜１４−３に加える読出イネーブ
ル信号は図示を省略している。
存部２２とによりアドレス制御部を構成し、書込アドレ
スカウンタ２０とアドレスリセット部２１とにより初期
化処理部を構成している。又書込制御部１３からバッフ
ァメモリ１４の各領域１４−１〜１４−３に加える書込
イネーブル信号及び読出制御部１７からバッファメモリ
１４の各領域１４−１〜１４−３に加える読出イネーブ
ル信号は図示を省略している。
【００３５】入力ハイウェイ１５からのＡＴＭセルデー
タは、直並列変換部１１により並列データに変換されて
判定部１２とバッファメモリ１４とに加えられ、判定部
１２により出力ハイウェイ１６に送出するＡＴＭセルデ
ータであること判定すると、書込制御部１３を起動す
る。書込制御部１３は、書込アドレスｗａをバッファメ
モリ１４に加え、前述の第１の実施例について説明した
動作によって、並列データを領域１４−１〜１４−３に
書込むことになる。その書込アドレスｗａを読出アドレ
ス保存部２２に保存する。
タは、直並列変換部１１により並列データに変換されて
判定部１２とバッファメモリ１４とに加えられ、判定部
１２により出力ハイウェイ１６に送出するＡＴＭセルデ
ータであること判定すると、書込制御部１３を起動す
る。書込制御部１３は、書込アドレスｗａをバッファメ
モリ１４に加え、前述の第１の実施例について説明した
動作によって、並列データを領域１４−１〜１４−３に
書込むことになる。その書込アドレスｗａを読出アドレ
ス保存部２２に保存する。
【００３６】読出制御部１７は、図示を省略した出力ハ
イウェイ側の制御部等からの読出指示信号によって読出
アドレス保存部２２に保存された書込アドレスｗａを読
出アドレスｒａとして取り出し、その読出アドレスｒａ
をバッファメモリ１４に加えて、領域１４−１〜１４−
３から並列データを順次読出し、並直列変換部１８によ
り直列データに変換し、ＡＴＭセルデータとして出力ハ
イウェイ１６に送出する。又読出アドレス保存部２２か
ら取り出したアドレスを書込アドレス保存部１９に保存
する。
イウェイ側の制御部等からの読出指示信号によって読出
アドレス保存部２２に保存された書込アドレスｗａを読
出アドレスｒａとして取り出し、その読出アドレスｒａ
をバッファメモリ１４に加えて、領域１４−１〜１４−
３から並列データを順次読出し、並直列変換部１８によ
り直列データに変換し、ＡＴＭセルデータとして出力ハ
イウェイ１６に送出する。又読出アドレス保存部２２か
ら取り出したアドレスを書込アドレス保存部１９に保存
する。
【００３７】初期状態に於いては、バッファメモリ１４
は空き状態であり、又アドレスリセット部２１により書
込アドレスカウンタ２０はリセットされ、セレクタ２３
は書込アドレスカウンタ２０側を選択する。又読出アド
レス保存部２２及び書込アドレス保存部１９は空きの状
態である。
は空き状態であり、又アドレスリセット部２１により書
込アドレスカウンタ２０はリセットされ、セレクタ２３
は書込アドレスカウンタ２０側を選択する。又読出アド
レス保存部２２及び書込アドレス保存部１９は空きの状
態である。
【００３８】入力ハイウェイ１５からＡＴＭセルデータ
が加えられ、直並列変換部１１により並列データに変換
され、判定部１２により有効ＡＴＭセルデータであると
判定されて書込制御部１３が起動されると、書込制御部
１３は、書込アドレスカウンタ２０のカウント内容を書
込アドレスｗａとしてバッファメモリ１４の領域１４−
１〜１４−３に並列データの書込みを行い、その書込ア
ドレスｗａを読出アドレス保存部２２に保存する。
が加えられ、直並列変換部１１により並列データに変換
され、判定部１２により有効ＡＴＭセルデータであると
判定されて書込制御部１３が起動されると、書込制御部
１３は、書込アドレスカウンタ２０のカウント内容を書
込アドレスｗａとしてバッファメモリ１４の領域１４−
１〜１４−３に並列データの書込みを行い、その書込ア
ドレスｗａを読出アドレス保存部２２に保存する。
【００３９】書込アドレスカウンタ２０のカウント内容
がＡＴＭセルデータの書込みを行うことによって順次歩
進されて、領域１４−１〜１４−３の先頭アドレスから
最終アドレスを示すものとなると、セレクタ２３は書込
アドレス保存部１９側を選択するように制御される。こ
の書込アドレス保存部１９には、前述のように、読出制
御部１７によって並列データの読出終了のアドレスが保
存され、並列データが読出されたアドレスは空きを示す
から、ＡＴＭセルデータの書込みを行う場合に、書込ア
ドレス保存部１９に保存されたアドレスを書込アドレス
ｗａとして使用することができる。従って、書込アドレ
スｗａは巡回的に出力される。
がＡＴＭセルデータの書込みを行うことによって順次歩
進されて、領域１４−１〜１４−３の先頭アドレスから
最終アドレスを示すものとなると、セレクタ２３は書込
アドレス保存部１９側を選択するように制御される。こ
の書込アドレス保存部１９には、前述のように、読出制
御部１７によって並列データの読出終了のアドレスが保
存され、並列データが読出されたアドレスは空きを示す
から、ＡＴＭセルデータの書込みを行う場合に、書込ア
ドレス保存部１９に保存されたアドレスを書込アドレス
ｗａとして使用することができる。従って、書込アドレ
スｗａは巡回的に出力される。
【００４０】前述のように、読出アドレス保存部２２と
書込アドレス保存部１９とにより、並列データの書込ア
ドレスｗａを保存して読出アドレスｒａとし、並列デー
タの読出終了により読出アドレスｒａを解放して、次の
書込アドレスｗａとして使用できるように書込アドレス
ｗａを巡回的に出力することを繰り返している過程に於
いて、異常なＡＴＭセルデータを読出されないように、
書込アドレスの廃棄又は読出アドレスの廃棄を行う方式
があり、この方式に於いて書込アドレス又は読出アドレ
スの廃棄が累積されると、使用可能の書込アドレス数が
少なくなる。即ち、バッファメモリ１４の使用可能領域
の大きさが小さくなる。
書込アドレス保存部１９とにより、並列データの書込ア
ドレスｗａを保存して読出アドレスｒａとし、並列デー
タの読出終了により読出アドレスｒａを解放して、次の
書込アドレスｗａとして使用できるように書込アドレス
ｗａを巡回的に出力することを繰り返している過程に於
いて、異常なＡＴＭセルデータを読出されないように、
書込アドレスの廃棄又は読出アドレスの廃棄を行う方式
があり、この方式に於いて書込アドレス又は読出アドレ
スの廃棄が累積されると、使用可能の書込アドレス数が
少なくなる。即ち、バッファメモリ１４の使用可能領域
の大きさが小さくなる。
【００４１】そこで、定期的に或いは読出アドレス保存
部２２に保存されたアドレス数と書込アドレス保存部１
９に保存されたアドレス数との和が所定数以下となった
ような場合、即ち、使用可能アドレス数が所定数以下と
なった場合に、バッファメモリ１４に並列データが書込
まれていない状態を識別し、即ち、読出アドレス保存部
１９に保存された書込アドレスｗａが存在しない場合を
識別し、書込制御部１３は、アドレスリセット部２１を
制御して書込アドレスカウンタ２０をリセットし、且つ
セレクタ２３を書込アドレスカウンタ２０側を選択する
ように制御する。それによって初期状態に戻る初期化が
行われるから、再び書込アドレスｗａは領域１４−１〜
１４−３の全アドレスに対して順次出力されることにな
る。
部２２に保存されたアドレス数と書込アドレス保存部１
９に保存されたアドレス数との和が所定数以下となった
ような場合、即ち、使用可能アドレス数が所定数以下と
なった場合に、バッファメモリ１４に並列データが書込
まれていない状態を識別し、即ち、読出アドレス保存部
１９に保存された書込アドレスｗａが存在しない場合を
識別し、書込制御部１３は、アドレスリセット部２１を
制御して書込アドレスカウンタ２０をリセットし、且つ
セレクタ２３を書込アドレスカウンタ２０側を選択する
ように制御する。それによって初期状態に戻る初期化が
行われるから、再び書込アドレスｗａは領域１４−１〜
１４−３の全アドレスに対して順次出力されることにな
る。
【００４２】この場合の初期化処理によるＡＴＭセルデ
ータへの影響を確実に除く為に、入力ハイウェイ１５か
らのＡＴＭセルデータが加えられていない状態と、読出
アドレス保存部２２に読出アドレスが保存されていない
状態と、バッファメモリ１４の書込動作が行われていな
い状態との総ての条件を満足した時に、前述の初期化処
理を行うものである。
ータへの影響を確実に除く為に、入力ハイウェイ１５か
らのＡＴＭセルデータが加えられていない状態と、読出
アドレス保存部２２に読出アドレスが保存されていない
状態と、バッファメモリ１４の書込動作が行われていな
い状態との総ての条件を満足した時に、前述の初期化処
理を行うものである。
【００４３】図４は本発明の第３の実施例の書込動作説
明図であり、（ａ）は正常なＡＴＭセルデータＳＤ１，
ＳＤ２，・・・が入力ハイウェイ１５から入力された場
合を示し、直並列変換部１１により並列化され、バッフ
ァメモリ１４に加えられると共に判定部１２により判定
される。（ｂ）は有効ＡＴＭセルデータと判定した場合
を示し、それによって、（ｃ）に示すように、書込制御
部１３は書込アドレス保存部１９から書込アドレスを取
り出す。（ｄ）は取り出した書込アドレスｗａ１を示
し、この書込アドレスｗａ１によって、（ｅ）のＷＰ
１，ＷＰ２，ＷＰ３として示すように、ＡＴＭセルデー
タＳＤ１についての並列データの書込動作が行われ、こ
れらの並列データの書込動作が終了すると、（ｆ）に示
すように、その時の書込アドレスｗａ１が読出アドレス
保存部２２に保存される。
明図であり、（ａ）は正常なＡＴＭセルデータＳＤ１，
ＳＤ２，・・・が入力ハイウェイ１５から入力された場
合を示し、直並列変換部１１により並列化され、バッフ
ァメモリ１４に加えられると共に判定部１２により判定
される。（ｂ）は有効ＡＴＭセルデータと判定した場合
を示し、それによって、（ｃ）に示すように、書込制御
部１３は書込アドレス保存部１９から書込アドレスを取
り出す。（ｄ）は取り出した書込アドレスｗａ１を示
し、この書込アドレスｗａ１によって、（ｅ）のＷＰ
１，ＷＰ２，ＷＰ３として示すように、ＡＴＭセルデー
タＳＤ１についての並列データの書込動作が行われ、こ
れらの並列データの書込動作が終了すると、（ｆ）に示
すように、その時の書込アドレスｗａ１が読出アドレス
保存部２２に保存される。
【００４４】次のＡＴＭセルデータＳＤ２について同様
であり、書込制御部１３は、前のＡＴＭセルデータＳＤ
１についての並列データの書込終了により、次の書込ア
ドレスｗａ２を取り出して、それらの並列データをバッ
ファメモリ１４に書込むことになる。そして、並列デー
タの書込終了によりその書込アドレスｗａ２は読出アド
レス保存部２２に保存される。
であり、書込制御部１３は、前のＡＴＭセルデータＳＤ
１についての並列データの書込終了により、次の書込ア
ドレスｗａ２を取り出して、それらの並列データをバッ
ファメモリ１４に書込むことになる。そして、並列デー
タの書込終了によりその書込アドレスｗａ２は読出アド
レス保存部２２に保存される。
【００４５】（ｇ）は、所定長より短い異常ＡＴＭセル
データＳＤ３の次に正常なＡＴＭセルデータＳＤ４が入
力ハイウェイ１５から入力された場合を示し、異常ＡＴ
Ｍセルデータのヘッダ部が正常で、判定部１２により、
（ｈ）に示すように、有効ＡＴＭセルデータと判定した
場合、（ｉ）に示すように、書込アドレス保存部１９か
らの書込アドレスの取り出しが許可され、（ｊ）に示す
ように、取り出した書込アドレスｗａ３によって、
（ｋ）に示すように並列データの書込動作が行われる。
データＳＤ３の次に正常なＡＴＭセルデータＳＤ４が入
力ハイウェイ１５から入力された場合を示し、異常ＡＴ
Ｍセルデータのヘッダ部が正常で、判定部１２により、
（ｈ）に示すように、有効ＡＴＭセルデータと判定した
場合、（ｉ）に示すように、書込アドレス保存部１９か
らの書込アドレスの取り出しが許可され、（ｊ）に示す
ように、取り出した書込アドレスｗａ３によって、
（ｋ）に示すように並列データの書込動作が行われる。
【００４６】この異常ＡＴＭセルデータＳＤ３について
の並列データの書込動作は所定長のデータの書込みでは
ないから、異常終了となる。即ち、３並列データの総て
についての書込終了とはならないから、書込異常終了と
なる。その場合は、書込アドレスｗａ３を書込制御部１
３に於いて保持し、読出アドレス保存部２２には保存し
ない。そして、次のＡＴＭセルデータＳＤ４について
は、（ｈ）に示すように有効ＡＴＭセルデータと判定
し、（ｉ）に示すように、書込アドレス保存部１９から
書込アドレスを取り出そうとしても、前のＡＴＭセルデ
ータの書込みが正常終了していないので、書込アドレス
の取り出しは不許可となる。その為に、書込制御部１３
に保持された書込アドレスｗａ３を用いて、（ｋ）に示
すように、ＡＴＭセルデータＳＤ４についての並列デー
タの書込動作を行うことになる。
の並列データの書込動作は所定長のデータの書込みでは
ないから、異常終了となる。即ち、３並列データの総て
についての書込終了とはならないから、書込異常終了と
なる。その場合は、書込アドレスｗａ３を書込制御部１
３に於いて保持し、読出アドレス保存部２２には保存し
ない。そして、次のＡＴＭセルデータＳＤ４について
は、（ｈ）に示すように有効ＡＴＭセルデータと判定
し、（ｉ）に示すように、書込アドレス保存部１９から
書込アドレスを取り出そうとしても、前のＡＴＭセルデ
ータの書込みが正常終了していないので、書込アドレス
の取り出しは不許可となる。その為に、書込制御部１３
に保持された書込アドレスｗａ３を用いて、（ｋ）に示
すように、ＡＴＭセルデータＳＤ４についての並列デー
タの書込動作を行うことになる。
【００４７】このＡＴＭセルデータＳＤ４についての並
列データの書込みが正常終了であると、書込アドレスｗ
ａ３を読出アドレス保存部２２に保存する。従って、読
出制御部１７は、保存された書込アドレスｗａ３を読出
アドレスとして、ＡＴＭセルデータＳＤ４についての並
列データを読出すことができる。又書込動作が異常終了
した書込アドレスｗａ３を廃棄することなく、次の並列
データの書込アドレスとして使用するから、書込アドレ
ス数が少なくなることはない。それによって、前述の初
期化処理の周期を長くすることが可能となる。
列データの書込みが正常終了であると、書込アドレスｗ
ａ３を読出アドレス保存部２２に保存する。従って、読
出制御部１７は、保存された書込アドレスｗａ３を読出
アドレスとして、ＡＴＭセルデータＳＤ４についての並
列データを読出すことができる。又書込動作が異常終了
した書込アドレスｗａ３を廃棄することなく、次の並列
データの書込アドレスとして使用するから、書込アドレ
ス数が少なくなることはない。それによって、前述の初
期化処理の周期を長くすることが可能となる。
【００４８】図５は本発明の第４の実施例の説明図であ
り、３０−１〜３０−ｎはＡＴＭセルスイッチ、３１は
バッファメモリ、３２はコピー制御テーブル、３３−１
〜３３−ｎは入力ハイウェイ、３４−１〜３４−ｍは出
力ハイウェイを示す。各ＡＴＭセルスイッチ３０−１〜
３０−ｎは、図３に示す構成と同様の構成と共に、コピ
ー制御テーブル３２を有するものである。このコピー制
御テーブル３２は、コピー出力する出力ハイウェイ３４
−１〜３４−ｍ対応にフラグを設定するものであり、Ａ
ＴＭセルスイッチ３０−１に於けるコピー制御テーブル
３２は、出力ハイウェイ３４−１と３４−ｍとに“１”
のフラグを設定した場合を示す。
り、３０−１〜３０−ｎはＡＴＭセルスイッチ、３１は
バッファメモリ、３２はコピー制御テーブル、３３−１
〜３３−ｎは入力ハイウェイ、３４−１〜３４−ｍは出
力ハイウェイを示す。各ＡＴＭセルスイッチ３０−１〜
３０−ｎは、図３に示す構成と同様の構成と共に、コピ
ー制御テーブル３２を有するものである。このコピー制
御テーブル３２は、コピー出力する出力ハイウェイ３４
−１〜３４−ｍ対応にフラグを設定するものであり、Ａ
ＴＭセルスイッチ３０−１に於けるコピー制御テーブル
３２は、出力ハイウェイ３４−１と３４−ｍとに“１”
のフラグを設定した場合を示す。
【００４９】バッファメモリ３１に前述の各実施例に示
すように、ＡＴＭセルデータが並列データとして書込
み、このＡＴＭセルデータをコピーして複数の出力ハイ
ウェイに送出する場合、コピー制御テーブル３２の出力
ハイウェイ対応にフラグを設定し（“１”）、その並列
データの書込アドレスを読出アドレスとして、例えば、
出力ハイウェイ３４−１側からの読出指示信号によって
読出して、その出力ハイウェイ３４−１に送出すると、
コピー制御テーブル３２の出力ハイウェイ３４−１対応
のフラグを“１”から“０”とする。又出力ハイウェイ
３４−ｍ側からの読出指示信号によって再度同一の読出
アドレスによりバッファメモリ１４から読出して、その
出力ハイウェイ３４−ｍに送出すると、その出力ハイウ
ェイ３４−ｍ対応のフラグを“１”から“０”とする。
そして、コピー制御テーブル３２に設定されたフラグが
総て消去された時に、その並列データの繰り返し読出し
が完了したと判定して、その読出アドレスを解放する。
即ち、書込アドレス保存部１９（図３参照）に保存す
る。
すように、ＡＴＭセルデータが並列データとして書込
み、このＡＴＭセルデータをコピーして複数の出力ハイ
ウェイに送出する場合、コピー制御テーブル３２の出力
ハイウェイ対応にフラグを設定し（“１”）、その並列
データの書込アドレスを読出アドレスとして、例えば、
出力ハイウェイ３４−１側からの読出指示信号によって
読出して、その出力ハイウェイ３４−１に送出すると、
コピー制御テーブル３２の出力ハイウェイ３４−１対応
のフラグを“１”から“０”とする。又出力ハイウェイ
３４−ｍ側からの読出指示信号によって再度同一の読出
アドレスによりバッファメモリ１４から読出して、その
出力ハイウェイ３４−ｍに送出すると、その出力ハイウ
ェイ３４−ｍ対応のフラグを“１”から“０”とする。
そして、コピー制御テーブル３２に設定されたフラグが
総て消去された時に、その並列データの繰り返し読出し
が完了したと判定して、その読出アドレスを解放する。
即ち、書込アドレス保存部１９（図３参照）に保存す
る。
【００５０】又コピー制御テーブル３２は、バッファメ
モリ３１のアドレス対応に設けることができる。即ち、
バッファメモリ３１の任意のアドレスに書込んだ並列デ
ータをコピーして複数の出力ハイウェイに送出する場
合、指定された出力ハイウェイ対応にフラグを設定し、
バッファメモリ３１から読出して送出した出力ハイウェ
イ対応にフラグを消去し、バッファメモリ３１のアドレ
ス対応のコピー制御テーブル３２のフラグが総て消去さ
れた時に、コピー制御による読出完了と判定することが
できる。又コピー制御を行わないＡＴＭセルデータの場
合は、コピー制御テーブル３２にフラグが設定されない
から、そのＡＴＭセルデータについての並列データの読
出が終了すると、その時の読出アドレスが解放される。
モリ３１のアドレス対応に設けることができる。即ち、
バッファメモリ３１の任意のアドレスに書込んだ並列デ
ータをコピーして複数の出力ハイウェイに送出する場
合、指定された出力ハイウェイ対応にフラグを設定し、
バッファメモリ３１から読出して送出した出力ハイウェ
イ対応にフラグを消去し、バッファメモリ３１のアドレ
ス対応のコピー制御テーブル３２のフラグが総て消去さ
れた時に、コピー制御による読出完了と判定することが
できる。又コピー制御を行わないＡＴＭセルデータの場
合は、コピー制御テーブル３２にフラグが設定されない
から、そのＡＴＭセルデータについての並列データの読
出が終了すると、その時の読出アドレスが解放される。
【００５１】従って、バッファメモリ３１に対して１個
のＡＴＭセルデータを書込み、複数の指定された出力ハ
イウェイに順次送出することが可能となり、且つコピー
制御テーブル３２による出力ハイウェイ対応のコピー制
御となるから、コピー制御カウンタを用いた場合に比較
して、確実にコピー制御を行うことができる。
のＡＴＭセルデータを書込み、複数の指定された出力ハ
イウェイに順次送出することが可能となり、且つコピー
制御テーブル３２による出力ハイウェイ対応のコピー制
御となるから、コピー制御カウンタを用いた場合に比較
して、確実にコピー制御を行うことができる。
【００５２】図６は本発明の第５の実施例の説明図であ
り、４１−１〜４１−ｎは直並列変換部を省略した入力
ハイウェイ、４２は判定部、４３は書込制御部、４４は
バッファメモリ、４４−１〜４４−３は領域、４５はア
ドレス制御部、４６は並直列変換部を省略した出力ハイ
ウェイ、４７は読出制御部、４８は読出アドレス保存部
である。
り、４１−１〜４１−ｎは直並列変換部を省略した入力
ハイウェイ、４２は判定部、４３は書込制御部、４４は
バッファメモリ、４４−１〜４４−３は領域、４５はア
ドレス制御部、４６は並直列変換部を省略した出力ハイ
ウェイ、４７は読出制御部、４８は読出アドレス保存部
である。
【００５３】この実施例は、複数の入力ハイウェイ４１
−１〜４１−ｎからのＡＴＭセルデータを、一つの出力
ハイウェイ４６に送出する場合の要部を示し、出力ハイ
ウェイ４６には予め設定した入力ハイウェイの順序でＡ
ＴＭセルデータを送出する為に、入力ハイウェイ４１−
１〜４１−ｎに優先度を付与する。
−１〜４１−ｎからのＡＴＭセルデータを、一つの出力
ハイウェイ４６に送出する場合の要部を示し、出力ハイ
ウェイ４６には予め設定した入力ハイウェイの順序でＡ
ＴＭセルデータを送出する為に、入力ハイウェイ４１−
１〜４１−ｎに優先度を付与する。
【００５４】判定部４２は各入力ハイウェイ４１−１〜
４１−ｎに共通的に設けた場合を示すが、それぞれ別個
に設けることもできる。そして、判定部４２により有効
ＡＴＭセルデータと判定すると、書込制御部４３が起動
され、アドレス制御部４５から書込アドレスを取り出し
て、バッファメモリ４４の領域４４−１〜４４−３にＡ
ＴＭセルデータについての並列データを書込む。その時
の書込アドレスを読出保存部４８に保存する時に、その
ＡＴＭセルデータが入力された入力ハイウェイの優先度
を付加して保存する。
４１−ｎに共通的に設けた場合を示すが、それぞれ別個
に設けることもできる。そして、判定部４２により有効
ＡＴＭセルデータと判定すると、書込制御部４３が起動
され、アドレス制御部４５から書込アドレスを取り出し
て、バッファメモリ４４の領域４４−１〜４４−３にＡ
ＴＭセルデータについての並列データを書込む。その時
の書込アドレスを読出保存部４８に保存する時に、その
ＡＴＭセルデータが入力された入力ハイウェイの優先度
を付加して保存する。
【００５５】例えば、優先度１を最高優先度とした場合
に、入力ハイウェイ４１−１〜４１−ｎの順で優先度を
設定し、同時的にＡＴＭセルデータが入力され、僅かな
時間差により、入力ハイウェイ４１−３，４１−１，４
１−２の順序となったとすると、入力ハイウェイ４１−
３からのＡＴＭセルデータは、書込アドレスｗａ１によ
ってバッファメモリ４４に書込まれ、入力ハイウェイ４
１−１からのＡＴＭセルデータは、書込アドレスｗａ２
によってバッファメモリ４４に書込まれ、入力ハイウェ
イ４１−２からのＡＴＭセルデータは、書込アドレスｗ
ａ３によってバッファメモリ４４に書込まれる。
に、入力ハイウェイ４１−１〜４１−ｎの順で優先度を
設定し、同時的にＡＴＭセルデータが入力され、僅かな
時間差により、入力ハイウェイ４１−３，４１−１，４
１−２の順序となったとすると、入力ハイウェイ４１−
３からのＡＴＭセルデータは、書込アドレスｗａ１によ
ってバッファメモリ４４に書込まれ、入力ハイウェイ４
１−１からのＡＴＭセルデータは、書込アドレスｗａ２
によってバッファメモリ４４に書込まれ、入力ハイウェ
イ４１−２からのＡＴＭセルデータは、書込アドレスｗ
ａ３によってバッファメモリ４４に書込まれる。
【００５６】その場合に、バッファメモリ４４に対する
書込終了により、読出アドレス保存部４８には、入力ハ
イウェイの優先度が付加されて書込アドレスが保存され
るから、図示のように、ｗａ１−３，ｗａ２−１，ｗａ
３−２のように保存される。読出制御部４７は、読出ア
ドレス保存部４８に保存された書込アドレス対応の優先
度に従った読出アドレスを取り出して、バッファメモリ
４４から並列データの読出しを行うもので、それによっ
て、複数の入力ハイウェイからの同時的に入力されたＡ
ＴＭセルデータについても、出力ハイウェイには、予め
設定した順序でＡＴＭセルデータを送出することができ
る。
書込終了により、読出アドレス保存部４８には、入力ハ
イウェイの優先度が付加されて書込アドレスが保存され
るから、図示のように、ｗａ１−３，ｗａ２−１，ｗａ
３−２のように保存される。読出制御部４７は、読出ア
ドレス保存部４８に保存された書込アドレス対応の優先
度に従った読出アドレスを取り出して、バッファメモリ
４４から並列データの読出しを行うもので、それによっ
て、複数の入力ハイウェイからの同時的に入力されたＡ
ＴＭセルデータについても、出力ハイウェイには、予め
設定した順序でＡＴＭセルデータを送出することができ
る。
【００５７】本発明は、前述の各実施例にのみ限定され
るものではなく、種々付加変更することができるもので
あり、ＡＴＭセルデータの並列数を更に多くすることも
可能であり、その場合にはバッファメモリの領域数を多
くすることになる。又図３に示す構成を集積回路化する
ことも可能である。
るものではなく、種々付加変更することができるもので
あり、ＡＴＭセルデータの並列数を更に多くすることも
可能であり、その場合にはバッファメモリの領域数を多
くすることになる。又図３に示す構成を集積回路化する
ことも可能である。
【００５８】
【発明の効果】以上説明したように、本発明は、書込制
御部３からの書込アドレスを、バッファメモリ４の領域
４−１〜４−３にＡＴＭセルデータについての並列デー
タが加えられるタイミングに一致するように、遅延回路
７−１，７−２等によって遅延させることにより、バッ
ファメモリ４の各領域４−１〜４−３の同一アドレスに
変換出力順の並列データを書込むことができ、書込制御
部３に於ける書込アドレスの保持期間を短縮することが
でき、書込処理の高速化を図ることができる利点があ
る。
御部３からの書込アドレスを、バッファメモリ４の領域
４−１〜４−３にＡＴＭセルデータについての並列デー
タが加えられるタイミングに一致するように、遅延回路
７−１，７−２等によって遅延させることにより、バッ
ファメモリ４の各領域４−１〜４−３の同一アドレスに
変換出力順の並列データを書込むことができ、書込制御
部３に於ける書込アドレスの保持期間を短縮することが
でき、書込処理の高速化を図ることができる利点があ
る。
【００５９】又異常ＡＴＭセルデータの入力等によって
バッファメモリ４に対する書込動作が異常終了となった
場合に、その書込アドレスを保持し、次のＡＴＭセルデ
ータの入力時の書込アドレスとして使用することによ
り、アドレスの無用な廃棄をなくして、バッファメモリ
４の有効利用を図ることができる利点がある。
バッファメモリ４に対する書込動作が異常終了となった
場合に、その書込アドレスを保持し、次のＡＴＭセルデ
ータの入力時の書込アドレスとして使用することによ
り、アドレスの無用な廃棄をなくして、バッファメモリ
４の有効利用を図ることができる利点がある。
【００６０】又コピー制御を行う場合に、指定された出
力ハイウェイ対応にフラグを設定するコピー制御テーブ
ルを設け、バッファメモリ４から同一の読出アドレスに
よって読出して指定出力ハイウェイに送出する毎にフラ
グを消去し、設定されたフラグが総て消去された時に、
そのＡＴＭセルデータの繰り返し読出しが完了したと判
定して、その読出アドレスを解放することにより、指定
された出力ハイウェイにコピーしたＡＴＭセルデータを
確実に送出することができると共に、同一の読出アドレ
スが解放処理されることはなくなる。即ち、巡回的に書
込アドレスを出力する場合に、同一の書込アドレスが出
現することを確実に防止することができる利点がある。
力ハイウェイ対応にフラグを設定するコピー制御テーブ
ルを設け、バッファメモリ４から同一の読出アドレスに
よって読出して指定出力ハイウェイに送出する毎にフラ
グを消去し、設定されたフラグが総て消去された時に、
そのＡＴＭセルデータの繰り返し読出しが完了したと判
定して、その読出アドレスを解放することにより、指定
された出力ハイウェイにコピーしたＡＴＭセルデータを
確実に送出することができると共に、同一の読出アドレ
スが解放処理されることはなくなる。即ち、巡回的に書
込アドレスを出力する場合に、同一の書込アドレスが出
現することを確実に防止することができる利点がある。
【００６１】又巡回的に書込アドレスを出力する場合
に、何らかの原因によって書込アドレスの廃棄、読出ア
ドレスの未解放等の処理が発生し、これらが累積される
と、使用可能の書込アドレス数が少なくなるが、初期化
処理部によって定期的或いは必要に応じて初期化処理を
行うことにより、バッファメモリ４の全アドレスを使用
可能とすることができる利点がある。
に、何らかの原因によって書込アドレスの廃棄、読出ア
ドレスの未解放等の処理が発生し、これらが累積される
と、使用可能の書込アドレス数が少なくなるが、初期化
処理部によって定期的或いは必要に応じて初期化処理を
行うことにより、バッファメモリ４の全アドレスを使用
可能とすることができる利点がある。
【００６２】このような初期化処理の場合に、ＡＴＭセ
ルデータの入力がないこと、バッファメモリ４に対する
書込動作中でないこと、バッファメモリ４中にデータが
書込まれていないことの条件を満足するか否かを判定す
ることにより、ＡＴＭセルデータに影響を与えることな
く、初期化処理が可能となる。
ルデータの入力がないこと、バッファメモリ４に対する
書込動作中でないこと、バッファメモリ４中にデータが
書込まれていないことの条件を満足するか否かを判定す
ることにより、ＡＴＭセルデータに影響を与えることな
く、初期化処理が可能となる。
【００６３】又複数の入力ハイウェイから一つの出力ハ
イウェイにＡＴＭセルデータを所定の入力ハイウェイの
順序に送出する場合、入力ハイウェイ対応に優先度を設
定し、この優先度を書込アドレスに付加して読出アドレ
ス保存部に保存することにより、読出制御部は、優先度
に従ってＡＴＭセルデータをバッファメモリ４から読出
して出力ハイウェイに所定の順序で送出することができ
ることになる。
イウェイにＡＴＭセルデータを所定の入力ハイウェイの
順序に送出する場合、入力ハイウェイ対応に優先度を設
定し、この優先度を書込アドレスに付加して読出アドレ
ス保存部に保存することにより、読出制御部は、優先度
に従ってＡＴＭセルデータをバッファメモリ４から読出
して出力ハイウェイに所定の順序で送出することができ
ることになる。
【図１】本発明の第１の実施例の説明図である。
【図２】本発明の第１の実施例の書込動作説明図であ
る。
る。
【図３】本発明の第２の実施例の説明図である。
【図４】本発明の第３の実施例の書込動作説明図であ
る。
る。
【図５】本発明の第４の実施例の説明図である。
【図６】本発明の第５の実施例の説明図である。
【図７】従来例の説明図である。
【図８】従来例の書込動作説明図である。
１ 直並列変換部（Ｓ／Ｐ） ２ 判定部 ３ 書込制御部 ４ バッファメモリ ４−１〜４−３ 領域 ５ 入力ハイウェイ ６ 出力ハイウェイ ７−１，７−２ 遅延回路（ＤＬ） ｗａ 書込アドレス
フロントページの続き (72)発明者 山本 祥二 栃木県小山市城東３丁目28番１号 富士通 ディジタル・テクノロジ株式会社内 (72)発明者 岸 光太郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (6)
- 【請求項１】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたＡＴＭセルスイッチ
に於いて、 前記入力ハイウェイからのＡＴＭセルデータを所定ビッ
ト数毎に並列に変換した並列データを、該並列データの
変換出力順に従って書込む複数の領域を有するバッファ
メモリと、 該バッファメモリの前記各領域に同一の書込アドレスを
加えて前記並列データを書込む書込制御部とを有し、 該書込制御部からの前記書込アドレスを、前記バッファ
メモリの複数の領域に対して前記並列データが加えられ
るタイミングに一致するように順次遅延させて加える構
成を備えたことを特徴とするＡＴＭセルスイッチ。 - 【請求項２】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたＡＴＭセルスイッチ
に於いて、 前記入力ハイウェイからのＡＴＭセルデータを所定ビッ
ト数毎に並列に変換した並列データを、該並列データの
変換出力順に従って書込む複数の領域を有するバッファ
メモリと、 該バッファメモリの前記各領域に同一の書込アドレスを
加えて前記並列データを書込むと共に、該書込アドレス
を巡回的に出力する書込制御部とを有し、 該書込制御部は、書込動作停止要因によって前記バッフ
ァメモリに対する書込動作を停止した時の書込アドレス
を保持し、書込動作再開時に該書込アドレスを使用して
前記バッファメモリに対する書込動作を開始する構成を
備えたことを特徴とするＡＴＭセルスイッチ。 - 【請求項３】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたＡＴＭセルスイッチ
に於いて、 前記入力ハイウェイからのＡＴＭセルデータを所定ビッ
ト数毎に並列に変換した並列データを、該並列データの
変換出力順に従って書込む複数の領域を有するバッファ
メモリと、 該バッファメモリの前記各領域に同一の書込アドレスを
加えて前記並列データを書込むと共に、該書込アドレス
を巡回的に出力する書込制御部と、 前記バッファメモリの前記各領域に同一の読出アドレス
を加えて前記並列データを読出す読出制御部とを有し、 該読出制御部は、前記バッファメモリの同一アドレスか
ら前記並列データを繰り返し読出してＡＴＭセルデータ
を送出する出力ハイウェイを指示するフラグを設定し、
該ＡＴＭセルデータの読出完了により該フラグを消去す
るコピー制御テーブルと、該コピー制御テーブルの前記
フラグが消去された場合に当該読出アドレスを解放する
構成とを備えたことを特徴とするＡＴＭセルスイッチ。 - 【請求項４】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたＡＴＭセルスイッチ
に於いて、 前記入力ハイウェイからのＡＴＭセルデータを所定ビッ
ト数毎に並列に変換した並列データを、該並列データの
変換出力順に従って書込む複数の領域を有するバッファ
メモリと、 該バッファメモリの前記各領域に同一の書込アドレスを
加えて前記並列データを書込むと共に、該書込アドレス
を巡回的に出力する書込制御部と、 前記バッファメモリの前記各領域に同一の読出アドレス
を加えて前記並列データを読出す読出制御部と、 前記並列データの書込終了の前記書込アドレスを保持し
て前記読出アドレスとし、該読出アドレスによって前記
並列データの読出しが終了した時に、該読出アドレスを
解放して前記書込アドレスとして使用可能としたアドレ
ス制御部と、 前記バッファメモリに前記ＡＴＭセルデータが書込まれ
ていない状態に於いて前記書込制御部と前記読出制御部
と前記アドレス制御部との初期化処理を行う初期化処理
部とを備えたことを特徴とするＡＴＭセルスイッチ。 - 【請求項５】 前記初期化処理部は、前記入力ハイウェ
イからの前記ＡＴＭセルデータが存在しないと共に前記
バッファメモリに対する書込動作を行わない状態であ
り、且つ前記バッファメモリの読出アドレスが存在しな
い状態を識別した時に、前記初期化処理を行う構成を備
えたことを特徴とする請求項４記載のＡＴＭセルスイッ
チ。 - 【請求項６】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたＡＴＭセルスイッチ
に於いて、 前記複数の入力ハイウェイからのＡＴＭセルデータをそ
れぞれ所定ビット数毎に並列に変換した並列データを書
込む複数の領域を有するバッファメモリと、 該バッファメモリの前記各領域に前記並列データを書込
む書込アドレスを巡回的に出力する書込制御部と、 前記書込アドレスを保存して前記バッファメモリの読出
アドレスとして、前記並列データを読出す読出制御部と
を有し、 前記複数の入力ハイウェイの同時的に到着したＡＴＭセ
ルについての読出順番を保証する為の優先度を前記入力
ハイウェイ対応に設定し、保存する前記書込アドレスに
前記優先度を付加して保存し、該優先度に従った順序に
前記読出アドレスを前記バッファメモリに加えて前記並
列データの読出しを行って出力ハイウェイに送出する構
成を備えたことを特徴とするＡＴＭセルスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2362195A JPH08223170A (ja) | 1995-02-13 | 1995-02-13 | Ａｔｍセルスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2362195A JPH08223170A (ja) | 1995-02-13 | 1995-02-13 | Ａｔｍセルスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223170A true JPH08223170A (ja) | 1996-08-30 |
Family
ID=12115680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2362195A Pending JPH08223170A (ja) | 1995-02-13 | 1995-02-13 | Ａｔｍセルスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08223170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008099472A1 (ja) * | 2007-02-14 | 2008-08-21 | Fujitsu Limited | データスイッチ方法及び回路 |
-
1995
- 1995-02-13 JP JP2362195A patent/JPH08223170A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008099472A1 (ja) * | 2007-02-14 | 2008-08-21 | Fujitsu Limited | データスイッチ方法及び回路 |
| JPWO2008099472A1 (ja) * | 2007-02-14 | 2010-05-27 | 富士通株式会社 | データスイッチ方法及び回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020730 |