JPH08223170A - Atmセルスイッチ - Google Patents
AtmセルスイッチInfo
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- JPH08223170A JPH08223170A JP2362195A JP2362195A JPH08223170A JP H08223170 A JPH08223170 A JP H08223170A JP 2362195 A JP2362195 A JP 2362195A JP 2362195 A JP2362195 A JP 2362195A JP H08223170 A JPH08223170 A JP H08223170A
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Abstract
(57)【要約】
【目的】 ATMセルスイッチに関し、バッファメモリ
のアドレス制御の効率化を図り、ATMセルスイッチの
特性向上を図る。 【構成】 入力ハイウェイ5からのATMセルデータを
直並列変換部1により所定ビット数毎に並列データに変
換し、その変換出力順に従って書込む複数の領域4−1
〜4−3を有するバッファメモリ4と、判定部2により
有効ATMセルデータと判定した時に起動して、バッフ
ァメモリ4に書込アドレスwaを加える書込制御部3
と、第1の並列データを領域4−1に書込むように書込
アドレスwaを領域4−1に加え、第2の並列データを
領域4−2に書込むように書込アドレスwaを遅延回路
7−1によって遅延して加え、第3の並列データを領域
4−3に書込むように書込アドレスwaを遅延回路7−
2によって遅延して加える構成とを備えている。
のアドレス制御の効率化を図り、ATMセルスイッチの
特性向上を図る。 【構成】 入力ハイウェイ5からのATMセルデータを
直並列変換部1により所定ビット数毎に並列データに変
換し、その変換出力順に従って書込む複数の領域4−1
〜4−3を有するバッファメモリ4と、判定部2により
有効ATMセルデータと判定した時に起動して、バッフ
ァメモリ4に書込アドレスwaを加える書込制御部3
と、第1の並列データを領域4−1に書込むように書込
アドレスwaを領域4−1に加え、第2の並列データを
領域4−2に書込むように書込アドレスwaを遅延回路
7−1によって遅延して加え、第3の並列データを領域
4−3に書込むように書込アドレスwaを遅延回路7−
2によって遅延して加える構成とを備えている。
Description
【0001】
【産業上の利用分野】本発明は、複数の入力ハイウェイ
と複数の出力ハイウェイとのクロスポイントに設けたA
TMセルスイッチに関する。ATM(Asyncronous T
ransfer Mode ;非同期転送モード)方式に於いては、
5バイトのヘッダ部と48バイトのデータ部とからなる
53バイトのセルとして転送するものである。入力ハイ
ウェイからのATMセルをヘッダ部の情報に対応した出
力ハイウェイに送出する為のATMセルスイッチは、バ
ッファメモリを備えることにより、或る出力ハイウェイ
に送出するATMセルが集中した場合でも、スイッチン
グ処理を可能としている。このようなATMセルスイッ
チを効率良く使用できるようにすることが要望されてい
る。
と複数の出力ハイウェイとのクロスポイントに設けたA
TMセルスイッチに関する。ATM(Asyncronous T
ransfer Mode ;非同期転送モード)方式に於いては、
5バイトのヘッダ部と48バイトのデータ部とからなる
53バイトのセルとして転送するものである。入力ハイ
ウェイからのATMセルをヘッダ部の情報に対応した出
力ハイウェイに送出する為のATMセルスイッチは、バ
ッファメモリを備えることにより、或る出力ハイウェイ
に送出するATMセルが集中した場合でも、スイッチン
グ処理を可能としている。このようなATMセルスイッ
チを効率良く使用できるようにすることが要望されてい
る。
【0002】
【従来の技術】図7は従来例の説明図であり、71は直
並列変換部(S/P)、72はATMセルのヘッダ部の
出力ハイウェイの指定の有無等による有効,無効の判定
を行う判定部、73は書込制御部、74はバッファメモ
リ、74−1〜74−3はバッファメモリの領域、75
は入力ハイウェイ、76は出力ハイウェイ、waは書込
アドレス、en1〜en3は書込イネーブル信号を示
す。
並列変換部(S/P)、72はATMセルのヘッダ部の
出力ハイウェイの指定の有無等による有効,無効の判定
を行う判定部、73は書込制御部、74はバッファメモ
リ、74−1〜74−3はバッファメモリの領域、75
は入力ハイウェイ、76は出力ハイウェイ、waは書込
アドレス、en1〜en3は書込イネーブル信号を示
す。
【0003】入力ハイウェイ75からのATMセルデー
タは、直並列変換部71によって例えば18バイト毎に
並列データに変換され、判定部72とバッファメモリ7
4とに加えられる。判定部72は、ヘッダ部に出力ハイ
ウェイ76を指定した情報が存在すると、有効ATMセ
ルデータと判定して書込制御部73を起動する。書込制
御部73は、書込アドレスwaをバッファメモリ74に
加え、3並列化された並列データは、それぞれの領域7
4−1〜74−3に同一の書込アドレスを用いて書込イ
ネーブル信号en1〜en3に従って書込まれる。
タは、直並列変換部71によって例えば18バイト毎に
並列データに変換され、判定部72とバッファメモリ7
4とに加えられる。判定部72は、ヘッダ部に出力ハイ
ウェイ76を指定した情報が存在すると、有効ATMセ
ルデータと判定して書込制御部73を起動する。書込制
御部73は、書込アドレスwaをバッファメモリ74に
加え、3並列化された並列データは、それぞれの領域7
4−1〜74−3に同一の書込アドレスを用いて書込イ
ネーブル信号en1〜en3に従って書込まれる。
【0004】そして、図示を省略した読出制御部によっ
て各領域74−1〜74−3から同一の読出アドレスに
よって並列データが読出され、図示を省略した並直接変
換部によって直列データに変換され、出力ハイウェイ7
6に送出される。
て各領域74−1〜74−3から同一の読出アドレスに
よって並列データが読出され、図示を省略した並直接変
換部によって直列データに変換され、出力ハイウェイ7
6に送出される。
【0005】図8は従来例の書込動作説明図であり、
(a)は入力ハイウェイ75からのATMセルデータを
示し、(b)は直並列変換部71により3並列化された
並列データP1,P2,P3を示す。又(c)は書込ア
ドレスwa、(d)〜(f)は書込イネーブル信号en
1〜en3を示す。
(a)は入力ハイウェイ75からのATMセルデータを
示し、(b)は直並列変換部71により3並列化された
並列データP1,P2,P3を示す。又(c)は書込ア
ドレスwa、(d)〜(f)は書込イネーブル信号en
1〜en3を示す。
【0006】(a)に示す1セル分のATMセルデータ
は直並列変換部71によって(b)に示すように順次1
8バイト毎の並列データP1,P2,P3に変換され
て、バッファメモリ74に加えられる。そして、書込制
御部73から書込アドレスwaがバッファメモリ74の
各領域74−1〜74−3に加えられる。
は直並列変換部71によって(b)に示すように順次1
8バイト毎の並列データP1,P2,P3に変換され
て、バッファメモリ74に加えられる。そして、書込制
御部73から書込アドレスwaがバッファメモリ74の
各領域74−1〜74−3に加えられる。
【0007】そして、並列データP1が有効となったタ
イミングで、(d)に示す書込イネーブル信号en1が
領域74−1に加えられ、その書込イネーブル信号en
1の立上りのタイミングで並列データP1が領域74−
1に書込まれる。次の並列データP2が有効となったタ
イミングで、(e)に示す書込イネーブル信号en2が
領域74−2に加えられ、その書込イネーブル信号en
2の立上りのタイミングで並列データP2が領域74−
2に書込まれる。次の並列データP3が有効となったタ
イミングで、(f)に示す書込イネーブル信号en3が
領域74−3に加えられ、その書込イネーブル信号en
3の立上りのタイミングで並列データP3が領域74−
3に書込まれる。以下同様にして順次並列データが領域
74−1〜74−3に書込まれる。
イミングで、(d)に示す書込イネーブル信号en1が
領域74−1に加えられ、その書込イネーブル信号en
1の立上りのタイミングで並列データP1が領域74−
1に書込まれる。次の並列データP2が有効となったタ
イミングで、(e)に示す書込イネーブル信号en2が
領域74−2に加えられ、その書込イネーブル信号en
2の立上りのタイミングで並列データP2が領域74−
2に書込まれる。次の並列データP3が有効となったタ
イミングで、(f)に示す書込イネーブル信号en3が
領域74−3に加えられ、その書込イネーブル信号en
3の立上りのタイミングで並列データP3が領域74−
3に書込まれる。以下同様にして順次並列データが領域
74−1〜74−3に書込まれる。
【0008】又この書込アドレスを保存して、読出アド
レスとして使用し、この読出アドレスを用いて並列デー
タを読出し、その読出終了により、その読出アドレスを
解放して書込アドレスとして使用可能とする。それによ
って、保存された書込アドレスが存在すれば、バッファ
メモリ74に並列データが書込まれていることが判る。
又解放された順番の読出アドレスを書込アドレスとする
ことにより、バッファメモリ74の各領域74−1〜7
4−3の空きエリアに並列データを書込むことができ
る。即ち、書込アドレスを巡回的に出力することができ
る。
レスとして使用し、この読出アドレスを用いて並列デー
タを読出し、その読出終了により、その読出アドレスを
解放して書込アドレスとして使用可能とする。それによ
って、保存された書込アドレスが存在すれば、バッファ
メモリ74に並列データが書込まれていることが判る。
又解放された順番の読出アドレスを書込アドレスとする
ことにより、バッファメモリ74の各領域74−1〜7
4−3の空きエリアに並列データを書込むことができ
る。即ち、書込アドレスを巡回的に出力することができ
る。
【0009】又ATMセルデータをバッファメモリ74
に書込む為には、一定の時間が必要となるが、バッファ
メモリ74に並列データを書込んでいる時に、次のAT
Mセルデータが到着すると、そのATMセルデータを並
列化した並列データをバッファメモリ74の領域74−
1〜74−3に書込むことになり、その場合に、前の書
込アドレスを廃棄して、次の書込アドレスを用いるもの
である。
に書込む為には、一定の時間が必要となるが、バッファ
メモリ74に並列データを書込んでいる時に、次のAT
Mセルデータが到着すると、そのATMセルデータを並
列化した並列データをバッファメモリ74の領域74−
1〜74−3に書込むことになり、その場合に、前の書
込アドレスを廃棄して、次の書込アドレスを用いるもの
である。
【0010】又ATMセルスイッチに、コピー機能を備
えた構成が知られている。即ち、バッファメモリ74に
書込んだATMセルデータを同一の読出アドレスによっ
て繰り返し読出して、指定された複数の出力ハイウェイ
に送出することができる。その場合に、コピー数を制御
するコピー制御カウンタを用い、例えば、コピー数をプ
リセットし、読出アドレスによってATMセルデータを
読出す毎に−1し、コピー制御カウンタの内容が0とな
った時に、読出終了として、その読出アドレスを解放す
るものである。
えた構成が知られている。即ち、バッファメモリ74に
書込んだATMセルデータを同一の読出アドレスによっ
て繰り返し読出して、指定された複数の出力ハイウェイ
に送出することができる。その場合に、コピー数を制御
するコピー制御カウンタを用い、例えば、コピー数をプ
リセットし、読出アドレスによってATMセルデータを
読出す毎に−1し、コピー制御カウンタの内容が0とな
った時に、読出終了として、その読出アドレスを解放す
るものである。
【0011】
【発明が解決しようとする課題】書込制御部73からの
書込アドレスwaは、図8に示すように、1セル分の並
列データP1,P2,P3の書込みが終了するまで保持
する必要がある。従って、書込制御部73は、書込アド
レスwaを保持する期間は、次のATMセルデータの書
込制御や他の入力ハイウェイからのATMセルデータの
書込制御ができないことになる。
書込アドレスwaは、図8に示すように、1セル分の並
列データP1,P2,P3の書込みが終了するまで保持
する必要がある。従って、書込制御部73は、書込アド
レスwaを保持する期間は、次のATMセルデータの書
込制御や他の入力ハイウェイからのATMセルデータの
書込制御ができないことになる。
【0012】又書込アドレスを巡回的に出力する従来例
の書込制御部に於いては、バッファメモリ74に対する
書込動作が途中で停止される状態となった時に、その時
の書込アドレスを廃棄するものであり、それによって、
誤りを含むATMセルデータを読出さないようにするこ
とができる。しかし、このような書込動作の停止が続発
すると、廃棄される書込アドレス数が多くなり、使用可
能の書込アドレス数が少なくなる。それによって、バッ
ファメモリ74の使用可能容量が減少する問題がある。
本発明は、前述の問題点を解決して、ATMセルスイッ
チの特性向上を図ることを目的とする。
の書込制御部に於いては、バッファメモリ74に対する
書込動作が途中で停止される状態となった時に、その時
の書込アドレスを廃棄するものであり、それによって、
誤りを含むATMセルデータを読出さないようにするこ
とができる。しかし、このような書込動作の停止が続発
すると、廃棄される書込アドレス数が多くなり、使用可
能の書込アドレス数が少なくなる。それによって、バッ
ファメモリ74の使用可能容量が減少する問題がある。
本発明は、前述の問題点を解決して、ATMセルスイッ
チの特性向上を図ることを目的とする。
【0013】
【課題を解決するための手段】本発明のATMセルスイ
ッチは、図1を参照して説明すると、(1)複数の入力
ハイウェイと複数の出力ハイウェイとのクロスポイント
に設けたATMセルスイッチに於いて、入力ハイウェイ
5からのATMセルデータを所定ビット数毎に並列に変
換した並列データを、この並列データの変換出力順に従
って書込む複数の領域4−1〜4−3を有するバッファ
メモリ4と、このバッファメモリ4の各領域4−1〜4
−3に同一の書込アドレスwaを加えて並列データを書
込む書込制御部3とを有し、この書込制御部3からの書
込アドレスwaを、バッファメモリ4の複数の領域4−
1〜4−3に対して並列データが加えられるタイミング
に一致するように順次遅延させて加える構成を備えてい
る。
ッチは、図1を参照して説明すると、(1)複数の入力
ハイウェイと複数の出力ハイウェイとのクロスポイント
に設けたATMセルスイッチに於いて、入力ハイウェイ
5からのATMセルデータを所定ビット数毎に並列に変
換した並列データを、この並列データの変換出力順に従
って書込む複数の領域4−1〜4−3を有するバッファ
メモリ4と、このバッファメモリ4の各領域4−1〜4
−3に同一の書込アドレスwaを加えて並列データを書
込む書込制御部3とを有し、この書込制御部3からの書
込アドレスwaを、バッファメモリ4の複数の領域4−
1〜4−3に対して並列データが加えられるタイミング
に一致するように順次遅延させて加える構成を備えてい
る。
【0014】(2)又複数の入力ハイウェイと複数の出
力ハイウェイとのクロスポイントに設けたATMセルス
イッチに於いて、入力ハイウェイ5からのATMセルデ
ータを所定ビット数毎に並列に変換した並列データを、
この並列データの変換出力順に従って書込む複数の領域
4−1〜4−3を有するバッファメモリ4と、このバッ
ファメモリ4の各領域4−1〜4−3に同一の書込アド
レスを加えて並列データを書込むと共に、この書込アド
レスを巡回的に出力する書込制御部3とを有し、この書
込制御部3は、書込動作停止要因によってバッファメモ
リ4に対する書込動作を停止した時の書込アドレスを保
持し、書込動作再開時にこの書込アドレスを使用してバ
ッファメモリ4に対する書込動作を開始する構成を備え
ている。
力ハイウェイとのクロスポイントに設けたATMセルス
イッチに於いて、入力ハイウェイ5からのATMセルデ
ータを所定ビット数毎に並列に変換した並列データを、
この並列データの変換出力順に従って書込む複数の領域
4−1〜4−3を有するバッファメモリ4と、このバッ
ファメモリ4の各領域4−1〜4−3に同一の書込アド
レスを加えて並列データを書込むと共に、この書込アド
レスを巡回的に出力する書込制御部3とを有し、この書
込制御部3は、書込動作停止要因によってバッファメモ
リ4に対する書込動作を停止した時の書込アドレスを保
持し、書込動作再開時にこの書込アドレスを使用してバ
ッファメモリ4に対する書込動作を開始する構成を備え
ている。
【0015】(3)又複数の入力ハイウェイと複数の出
力ハイウェイとのクロスポイントに設けたATMセルス
イッチに於いて、入力ハイウェイ5からのATMセルデ
ータを所定ビット数毎に並列に変換した並列データを、
この並列データの変換出力順に従って書込む複数の領域
4−1〜4−3を有するバッファメモリ4と、このバッ
ファメモリ4の各領域4−1〜4−3に同一の書込アド
レスを加えて並列データを書込むと共に、この書込アド
レスを巡回的に出力する書込制御部3と、バッファメモ
リ4の各領域4−1〜4−3に同一の読出アドレスを加
えて並列データを読出す読出制御部とを有し、この読出
制御部は、バッファメモリ4の同一アドレスから並列デ
ータを繰り返し読出してATMセルデータを送出する出
力ハイウェイを指示するフラグを設定し、このATMセ
ルデータの読出完了によりそのフラグを消去するコピー
制御テーブルと、このコピー制御テーブルのフラグが消
去された場合に当該読出アドレスを解放する構成とを備
えている。
力ハイウェイとのクロスポイントに設けたATMセルス
イッチに於いて、入力ハイウェイ5からのATMセルデ
ータを所定ビット数毎に並列に変換した並列データを、
この並列データの変換出力順に従って書込む複数の領域
4−1〜4−3を有するバッファメモリ4と、このバッ
ファメモリ4の各領域4−1〜4−3に同一の書込アド
レスを加えて並列データを書込むと共に、この書込アド
レスを巡回的に出力する書込制御部3と、バッファメモ
リ4の各領域4−1〜4−3に同一の読出アドレスを加
えて並列データを読出す読出制御部とを有し、この読出
制御部は、バッファメモリ4の同一アドレスから並列デ
ータを繰り返し読出してATMセルデータを送出する出
力ハイウェイを指示するフラグを設定し、このATMセ
ルデータの読出完了によりそのフラグを消去するコピー
制御テーブルと、このコピー制御テーブルのフラグが消
去された場合に当該読出アドレスを解放する構成とを備
えている。
【0016】(4)又複数の入力ハイウェイと複数の出
力ハイウェイとのクロスポイントに設けたATMセルス
イッチに於いて、入力ハイウェイからのATMセルデー
タを所定ビット数毎に並列に変換した並列データを、こ
の並列データの変換出力順に従って書込む複数の領域4
−1〜4−3を有するバッファメモリ4と、このバッフ
ァメモリ4の各領域4−1〜4−3に同一の書込アドレ
スを加えて並列データを書込むと共に、この書込アドレ
スを巡回的に出力する書込制御部3と、バッファメモリ
4の各領域4−1〜4−3に同一の読出アドレスを加え
て並列データを読出す読出制御部と、並列データの書込
終了の書込アドレスを保持して読出アドレスとし、この
読出アドレスによって並列データの読出しが終了した時
に、この読出アドレスを解放して書込アドレスとして使
用可能としたアドレス制御部と、バッファメモリ4にA
TMセルデータが書込まれていない状態に於いて書込制
御部3と読出制御部とアドレス制御部との初期化処理を
行う初期化処理部とを備えている。
力ハイウェイとのクロスポイントに設けたATMセルス
イッチに於いて、入力ハイウェイからのATMセルデー
タを所定ビット数毎に並列に変換した並列データを、こ
の並列データの変換出力順に従って書込む複数の領域4
−1〜4−3を有するバッファメモリ4と、このバッフ
ァメモリ4の各領域4−1〜4−3に同一の書込アドレ
スを加えて並列データを書込むと共に、この書込アドレ
スを巡回的に出力する書込制御部3と、バッファメモリ
4の各領域4−1〜4−3に同一の読出アドレスを加え
て並列データを読出す読出制御部と、並列データの書込
終了の書込アドレスを保持して読出アドレスとし、この
読出アドレスによって並列データの読出しが終了した時
に、この読出アドレスを解放して書込アドレスとして使
用可能としたアドレス制御部と、バッファメモリ4にA
TMセルデータが書込まれていない状態に於いて書込制
御部3と読出制御部とアドレス制御部との初期化処理を
行う初期化処理部とを備えている。
【0017】(5)初期化処理部は、入力ハイウェイか
らのATMセルデータが存在しないと共にバッファメモ
リ4に対する書込動作を行わない状態であり、且つバッ
ファメモリ4に書込まれた並列データが存在しない状態
を識別した時に、初期化処理を行う構成を備えることが
できる。
らのATMセルデータが存在しないと共にバッファメモ
リ4に対する書込動作を行わない状態であり、且つバッ
ファメモリ4に書込まれた並列データが存在しない状態
を識別した時に、初期化処理を行う構成を備えることが
できる。
【0018】(6)又複数の入力ハイウェイと複数の出
力ハイウェイとのクロスポイントに設けたATMセルス
イッチに於いて、複数の入力ハイウェイからのATMセ
ルデータをそれぞれ所定ビット数毎に並列に変換した並
列データを書込む複数の領域4−1〜4−3を有するバ
ッファメモリ4と、このバッファメモリ4の各領域4−
1〜4−3に並列データを書込む書込アドレスを巡回的
に出力する書込制御部3と、書込アドレスを保存してバ
ッファメモリ4の読出アドレスとして、並列データを読
出す読出制御部とを有し、複数の入力ハイウェイの同時
的に到着したATMセルについての読出順番を保証する
為の優先度を付加して保存し、この優先度に従った順序
に読出アドレスをバッファメモリ4に加えて並列データ
の読出しを行って出力ハイウェイに送出する構成を備え
ている。
力ハイウェイとのクロスポイントに設けたATMセルス
イッチに於いて、複数の入力ハイウェイからのATMセ
ルデータをそれぞれ所定ビット数毎に並列に変換した並
列データを書込む複数の領域4−1〜4−3を有するバ
ッファメモリ4と、このバッファメモリ4の各領域4−
1〜4−3に並列データを書込む書込アドレスを巡回的
に出力する書込制御部3と、書込アドレスを保存してバ
ッファメモリ4の読出アドレスとして、並列データを読
出す読出制御部とを有し、複数の入力ハイウェイの同時
的に到着したATMセルについての読出順番を保証する
為の優先度を付加して保存し、この優先度に従った順序
に読出アドレスをバッファメモリ4に加えて並列データ
の読出しを行って出力ハイウェイに送出する構成を備え
ている。
【0019】
(1)入力ハイウェイ5と出力ハイウェイ6とのクロス
ポイントに設けたATMセルスイッチは、直並列変換部
(S/P)1と判定部2と書込制御部3とバッファメモ
リ4と、図示を省略した読出制御部と並直列変換部とを
含む構成を有し、直並列変換部1によりATMセルデー
タを所定ビット数毎に並列に変換した並列データは、バ
ッファメモリ4の領域4−1〜4−3に加えられる。例
えば、入力ハイウェイ5からの直列の1ATMセルデー
タを3並列に変換する場合、第1の並列データが領域4
−1〜4−3に加えられた時に、書込制御部3からの書
込アドレスwaが領域4−1に加えられることにより、
第1の並列データが領域4−1に書込まれ、次の第2の
並列データが領域4−1〜4−3に加えられた時に、書
込アドレスwaが遅延回路(DL)7−1により遅延さ
れて領域4−2に加えられることになり、第2の並列デ
ータは領域4−2に書込まれる。次の第3の並列データ
が領域4−1〜4−3に加えられた時、書込アドレスw
aは遅延回路(DL)7−2により遅延されて領域4−
3に加えられることになり、第3の並列データは領域4
−3に書込まれる。即ち、書込制御部3からの書込アド
レスwaは順次遅延されて領域4−2,4−3に加えら
れて、順次変換出力される並列データが各領域の同一ア
ドレスに書込まれる。
ポイントに設けたATMセルスイッチは、直並列変換部
(S/P)1と判定部2と書込制御部3とバッファメモ
リ4と、図示を省略した読出制御部と並直列変換部とを
含む構成を有し、直並列変換部1によりATMセルデー
タを所定ビット数毎に並列に変換した並列データは、バ
ッファメモリ4の領域4−1〜4−3に加えられる。例
えば、入力ハイウェイ5からの直列の1ATMセルデー
タを3並列に変換する場合、第1の並列データが領域4
−1〜4−3に加えられた時に、書込制御部3からの書
込アドレスwaが領域4−1に加えられることにより、
第1の並列データが領域4−1に書込まれ、次の第2の
並列データが領域4−1〜4−3に加えられた時に、書
込アドレスwaが遅延回路(DL)7−1により遅延さ
れて領域4−2に加えられることになり、第2の並列デ
ータは領域4−2に書込まれる。次の第3の並列データ
が領域4−1〜4−3に加えられた時、書込アドレスw
aは遅延回路(DL)7−2により遅延されて領域4−
3に加えられることになり、第3の並列データは領域4
−3に書込まれる。即ち、書込制御部3からの書込アド
レスwaは順次遅延されて領域4−2,4−3に加えら
れて、順次変換出力される並列データが各領域の同一ア
ドレスに書込まれる。
【0020】(2)又書込制御部3は、バッファメモリ
4に並列データを書込む書込アドレスを保持し、読出制
御部は、この保持された書込アドレスを読出アドレスと
して使用し、並列データの読出終了により読出アドレス
を解放し、書込制御部3は解放された読出アドレスを書
込アドレスとして使用するもので、書込アドレスは巡回
的に出力されることになる。障害等によって所定長以下
のATMセルが到着したような場合に、書込制御部3は
書込動作を停止し、その時の書込アドレスを保持する。
そして、次のATMセルの到着時に書込動作を開始し、
保持された書込アドレスを使用する。従って、巡回的に
出力する書込アドレスを有効に使用することができる。
4に並列データを書込む書込アドレスを保持し、読出制
御部は、この保持された書込アドレスを読出アドレスと
して使用し、並列データの読出終了により読出アドレス
を解放し、書込制御部3は解放された読出アドレスを書
込アドレスとして使用するもので、書込アドレスは巡回
的に出力されることになる。障害等によって所定長以下
のATMセルが到着したような場合に、書込制御部3は
書込動作を停止し、その時の書込アドレスを保持する。
そして、次のATMセルの到着時に書込動作を開始し、
保持された書込アドレスを使用する。従って、巡回的に
出力する書込アドレスを有効に使用することができる。
【0021】(3)又入力ハイウェイ5からのATMセ
ルデータを複数の出力ハイウェイ6に送出する場合、バ
ッファメモリ4から繰り返し読出してそれぞれ指定され
た複数の出力ハイウェイに送出するコピー制御が可能で
あり、その場合に、指定された出力ハイウェイ対応にフ
ラグを設定するコピー制御テーブルを設け、バッファメ
モリ4から読出して指定された出力ハイウェイに送出す
ることにより、フラグを消去し、コピー制御テーブルの
フラグが総て消去された時に、コピーするATMセルデ
ータの読出しが完了したものと判定して、その時の読出
アドレスを解放する。
ルデータを複数の出力ハイウェイ6に送出する場合、バ
ッファメモリ4から繰り返し読出してそれぞれ指定され
た複数の出力ハイウェイに送出するコピー制御が可能で
あり、その場合に、指定された出力ハイウェイ対応にフ
ラグを設定するコピー制御テーブルを設け、バッファメ
モリ4から読出して指定された出力ハイウェイに送出す
ることにより、フラグを消去し、コピー制御テーブルの
フラグが総て消去された時に、コピーするATMセルデ
ータの読出しが完了したものと判定して、その時の読出
アドレスを解放する。
【0022】(4)又書込アドレスを保持して読出アド
レスとし、並列データの読出終了により読出アドレスを
解放して、次の書込アドレスとして使用する場合、読出
アドレスが解放されないで廃棄されることが積み重なる
と、書込アドレスの使用可能数が少なくなる。そこで、
バッファメモリ4にATMセルデータが書込まれていな
い状態に於いて初期化処理を行い、ATMセルデータの
書込み毎に書込アドレスを生成して、バッファメモリ4
の書込可能領域数の低減を防止する。
レスとし、並列データの読出終了により読出アドレスを
解放して、次の書込アドレスとして使用する場合、読出
アドレスが解放されないで廃棄されることが積み重なる
と、書込アドレスの使用可能数が少なくなる。そこで、
バッファメモリ4にATMセルデータが書込まれていな
い状態に於いて初期化処理を行い、ATMセルデータの
書込み毎に書込アドレスを生成して、バッファメモリ4
の書込可能領域数の低減を防止する。
【0023】(5)又初期化処理部による書込制御部3
と読出制御部とアドレス制御部との初期化を、ATMセ
ルデータの書込みに影響を与えないように、入力ハイウ
ェイ5からのATMセルデータの到着がないこと、バッ
ファメモリ4への並列データの書込動作が行われていな
いこと、バッファメモリ4に並列データが書込まれてい
ないことの総ての条件が揃った時に、初期化処理を行う
ものである。
と読出制御部とアドレス制御部との初期化を、ATMセ
ルデータの書込みに影響を与えないように、入力ハイウ
ェイ5からのATMセルデータの到着がないこと、バッ
ファメモリ4への並列データの書込動作が行われていな
いこと、バッファメモリ4に並列データが書込まれてい
ないことの総ての条件が揃った時に、初期化処理を行う
ものである。
【0024】(6)又複数の入力ハイウェイからのAT
Mセルデータを一つの出力ハイウェイに送出する場合、
複数の入力ハイウェイからのATMセルデータの到着が
同時的であっても、各部の遅延時間差等によって僅かに
異なるもので、その場合には、時間的に先に到着したA
TMセルデータをバッファメモリ4に書込むことにな
る。その時、入力ハイウェイ対応に優先度を設定し、書
込アドレスとその優先度とを組として保存し、読出制御
部によりバッファメモリ4から読出して出力ハイウェイ
に送出する場合に、優先度の順番にATMセルデータを
読出すように、読出アドレスを選択する。従って、出力
ハイウェイには予め設定した優先度による順序でATM
セルデータを送出することができる。
Mセルデータを一つの出力ハイウェイに送出する場合、
複数の入力ハイウェイからのATMセルデータの到着が
同時的であっても、各部の遅延時間差等によって僅かに
異なるもので、その場合には、時間的に先に到着したA
TMセルデータをバッファメモリ4に書込むことにな
る。その時、入力ハイウェイ対応に優先度を設定し、書
込アドレスとその優先度とを組として保存し、読出制御
部によりバッファメモリ4から読出して出力ハイウェイ
に送出する場合に、優先度の順番にATMセルデータを
読出すように、読出アドレスを選択する。従って、出力
ハイウェイには予め設定した優先度による順序でATM
セルデータを送出することができる。
【0025】
【実施例】図1は本発明の第1の実施例の説明図であ
り、1は直並列変換部(S/P)、2は判定部、3は書
込制御部、4はバッファメモリ、4−1〜4−3は領
域、5は入力ハイウェイ、6は出力ハイウェイ、7−
1,7−2は遅延回路(DL)、waは書込アドレス、
en1〜en3は書込イネーブル信号を示す。なお、読
出制御部と並直列変換部とは図示を省略している。
り、1は直並列変換部(S/P)、2は判定部、3は書
込制御部、4はバッファメモリ、4−1〜4−3は領
域、5は入力ハイウェイ、6は出力ハイウェイ、7−
1,7−2は遅延回路(DL)、waは書込アドレス、
en1〜en3は書込イネーブル信号を示す。なお、読
出制御部と並直列変換部とは図示を省略している。
【0026】入力ハイウェイ6からの直列のATMセル
データは、直並列変換部1によって例えば18バイト毎
に並列データに変換され、判定部2とバッファメモリ4
とに加えられる。判定部2は、ヘッダ部に出力ハイウェ
イ6を指定した情報が含まれている場合に、有効ATM
セルデータと判定して書込制御部3を起動する。起動さ
れた書込制御部3は、書込アドレスwaを出力し、バッ
ファメモリ4の領域4−1〜4−3に対して所定のタイ
ミングによる書込イネーブル信号en1〜en3を出力
する。書込アドレスwaは領域4−1に加えられ、次に
遅延回路7−1により遅延されて領域4−2に加えら
れ、次に遅延回路7−2により遅延されて領域4−3に
加えられる。
データは、直並列変換部1によって例えば18バイト毎
に並列データに変換され、判定部2とバッファメモリ4
とに加えられる。判定部2は、ヘッダ部に出力ハイウェ
イ6を指定した情報が含まれている場合に、有効ATM
セルデータと判定して書込制御部3を起動する。起動さ
れた書込制御部3は、書込アドレスwaを出力し、バッ
ファメモリ4の領域4−1〜4−3に対して所定のタイ
ミングによる書込イネーブル信号en1〜en3を出力
する。書込アドレスwaは領域4−1に加えられ、次に
遅延回路7−1により遅延されて領域4−2に加えら
れ、次に遅延回路7−2により遅延されて領域4−3に
加えられる。
【0027】直並列変換部1による変換出力順序は第1
〜第3の並列データの順となり、第1の並列データが領
域4−1〜4−3に加えられた時に、書込制御部3から
の書込アドレスwaが領域4−1に加えられ、その時に
書込イネーブル信号en1が領域4−1に加えられるこ
とにより、第1の並列データが領域4−1に書込まれ
る。次の第2の並列データが領域4−1〜4−3に加え
られた時に、書込アドレスwaは遅延回路7−1によっ
て遅延されて領域4−2に加えられる。その時、書込イ
ネーブル信号en2が領域4−2に加えられるから、第
2の並列データは領域4−2に書込まれる。次の第3の
並列データが領域4−1〜4−3に加えられた時に、書
込アドレスwaは遅延回路7−2によって遅延されて領
域4−3に加えられ、その時、書込イネーブル信号en
3が領域4−3に加えられるから、第3の並列データは
領域4−3に書込まれる。
〜第3の並列データの順となり、第1の並列データが領
域4−1〜4−3に加えられた時に、書込制御部3から
の書込アドレスwaが領域4−1に加えられ、その時に
書込イネーブル信号en1が領域4−1に加えられるこ
とにより、第1の並列データが領域4−1に書込まれ
る。次の第2の並列データが領域4−1〜4−3に加え
られた時に、書込アドレスwaは遅延回路7−1によっ
て遅延されて領域4−2に加えられる。その時、書込イ
ネーブル信号en2が領域4−2に加えられるから、第
2の並列データは領域4−2に書込まれる。次の第3の
並列データが領域4−1〜4−3に加えられた時に、書
込アドレスwaは遅延回路7−2によって遅延されて領
域4−3に加えられ、その時、書込イネーブル信号en
3が領域4−3に加えられるから、第3の並列データは
領域4−3に書込まれる。
【0028】即ち、第1の並列データが領域4−1に加
えられた時に、その領域4−1に書込アドレスwaが加
えられ、第2の並列データが領域4−2に加えられた時
に、その領域4−2に書込アドレスwaが加えられ、第
3の並列データが領域4−3に加えられた時に、その領
域4−3に書込アドレスwaが加えられるように、書込
制御部3からの書込アドレスwaを遅延させるもので、
書込制御部3は書込アドレスを第3の並列データが書込
まれるまで保持する必要がなく、次の書込アドレス出力
処理に移行することができる。又遅延回路7−1,7−
2を直列接続した場合を示すが、それぞれ異なる遅延時
間の遅延回路を介して、書込制御部3からの書込アドレ
スwaをそれぞれの領域に加える構成とすることも可能
である。
えられた時に、その領域4−1に書込アドレスwaが加
えられ、第2の並列データが領域4−2に加えられた時
に、その領域4−2に書込アドレスwaが加えられ、第
3の並列データが領域4−3に加えられた時に、その領
域4−3に書込アドレスwaが加えられるように、書込
制御部3からの書込アドレスwaを遅延させるもので、
書込制御部3は書込アドレスを第3の並列データが書込
まれるまで保持する必要がなく、次の書込アドレス出力
処理に移行することができる。又遅延回路7−1,7−
2を直列接続した場合を示すが、それぞれ異なる遅延時
間の遅延回路を介して、書込制御部3からの書込アドレ
スwaをそれぞれの領域に加える構成とすることも可能
である。
【0029】図2は本発明の第1の実施例の書込動作説
明図であり、(a)は入力ハイウェイ5からの直列のA
TMセルデータを示し、(b)は直並列変換部1により
3並列化された第1〜第3の並列データP1〜P3を示
す。又(c)は書込制御部3からの書込アドレスwaを
示し、第1の並列データP1が領域4−1〜4−3に加
えられた時に、(c)に示す書込アドレスwaが領域4
−1に加えられ、その時に(f)に示す書込イネーブル
信号en1が領域4−1に加えられて、その立上りのタ
イミングで領域4−1に第1の並列データP1が書込ま
れる。
明図であり、(a)は入力ハイウェイ5からの直列のA
TMセルデータを示し、(b)は直並列変換部1により
3並列化された第1〜第3の並列データP1〜P3を示
す。又(c)は書込制御部3からの書込アドレスwaを
示し、第1の並列データP1が領域4−1〜4−3に加
えられた時に、(c)に示す書込アドレスwaが領域4
−1に加えられ、その時に(f)に示す書込イネーブル
信号en1が領域4−1に加えられて、その立上りのタ
イミングで領域4−1に第1の並列データP1が書込ま
れる。
【0030】又(d)は遅延回路7−1により遅延され
た書込アドレスwaを示し、第2の並列データP2が領
域4−1〜4−3に加えられた時に、(d)に示す書込
アドレスwaが領域4−2に加えられ、その時に(g)
に示す書込イネーブル信号en2が領域4−2に加えら
れて、その立上りのタイミングで領域4−2に第2の並
列データP2が書込まれる。
た書込アドレスwaを示し、第2の並列データP2が領
域4−1〜4−3に加えられた時に、(d)に示す書込
アドレスwaが領域4−2に加えられ、その時に(g)
に示す書込イネーブル信号en2が領域4−2に加えら
れて、その立上りのタイミングで領域4−2に第2の並
列データP2が書込まれる。
【0031】又(e)は遅延回路7−2により遅延され
た書込アドレスwaを示し、第3の並列データP3が領
域4−1〜4−3に加えられた時に、(e)に示す書込
アドレスwaが領域4−3に加えられ、その時に(h)
に示す書込イネーブル信号en3が領域4−3に加えら
れて、その立上りのタイミングで領域4−3に第3の並
列データP3が書込まれる。
た書込アドレスwaを示し、第3の並列データP3が領
域4−1〜4−3に加えられた時に、(e)に示す書込
アドレスwaが領域4−3に加えられ、その時に(h)
に示す書込イネーブル信号en3が領域4−3に加えら
れて、その立上りのタイミングで領域4−3に第3の並
列データP3が書込まれる。
【0032】従って、書込制御部3は、領域4−1に対
する第1の並列データP1の書込終了まで書込アドレス
waを保持するだけで済み、その後は、次の書込アドレ
スの出力処理が可能となり、バッファメモリ4に対する
書込処理の高速化を図ることができる。
する第1の並列データP1の書込終了まで書込アドレス
waを保持するだけで済み、その後は、次の書込アドレ
スの出力処理が可能となり、バッファメモリ4に対する
書込処理の高速化を図ることができる。
【0033】図3は本発明の第2の実施例の説明図であ
り、11は直並列変換部(S/P)、12は判定部、1
3は書込制御部、14はバッファメモリ、14−1〜1
4−3は領域、15は入力ハイウェイ、16は出力ハイ
ウェイ、17は読出制御部、18は並直列変換部(P/
S)、19は書込アドレス保存部、20は書込アドレス
カウンタ、21はアドレスリセット部、22は読出アド
レス保存部、23はセレクタ、waは書込アドレス、r
aは読出アドレスを示す。
り、11は直並列変換部(S/P)、12は判定部、1
3は書込制御部、14はバッファメモリ、14−1〜1
4−3は領域、15は入力ハイウェイ、16は出力ハイ
ウェイ、17は読出制御部、18は並直列変換部(P/
S)、19は書込アドレス保存部、20は書込アドレス
カウンタ、21はアドレスリセット部、22は読出アド
レス保存部、23はセレクタ、waは書込アドレス、r
aは読出アドレスを示す。
【0034】書込アドレス保存部19と読出アドレス保
存部22とによりアドレス制御部を構成し、書込アドレ
スカウンタ20とアドレスリセット部21とにより初期
化処理部を構成している。又書込制御部13からバッフ
ァメモリ14の各領域14−1〜14−3に加える書込
イネーブル信号及び読出制御部17からバッファメモリ
14の各領域14−1〜14−3に加える読出イネーブ
ル信号は図示を省略している。
存部22とによりアドレス制御部を構成し、書込アドレ
スカウンタ20とアドレスリセット部21とにより初期
化処理部を構成している。又書込制御部13からバッフ
ァメモリ14の各領域14−1〜14−3に加える書込
イネーブル信号及び読出制御部17からバッファメモリ
14の各領域14−1〜14−3に加える読出イネーブ
ル信号は図示を省略している。
【0035】入力ハイウェイ15からのATMセルデー
タは、直並列変換部11により並列データに変換されて
判定部12とバッファメモリ14とに加えられ、判定部
12により出力ハイウェイ16に送出するATMセルデ
ータであること判定すると、書込制御部13を起動す
る。書込制御部13は、書込アドレスwaをバッファメ
モリ14に加え、前述の第1の実施例について説明した
動作によって、並列データを領域14−1〜14−3に
書込むことになる。その書込アドレスwaを読出アドレ
ス保存部22に保存する。
タは、直並列変換部11により並列データに変換されて
判定部12とバッファメモリ14とに加えられ、判定部
12により出力ハイウェイ16に送出するATMセルデ
ータであること判定すると、書込制御部13を起動す
る。書込制御部13は、書込アドレスwaをバッファメ
モリ14に加え、前述の第1の実施例について説明した
動作によって、並列データを領域14−1〜14−3に
書込むことになる。その書込アドレスwaを読出アドレ
ス保存部22に保存する。
【0036】読出制御部17は、図示を省略した出力ハ
イウェイ側の制御部等からの読出指示信号によって読出
アドレス保存部22に保存された書込アドレスwaを読
出アドレスraとして取り出し、その読出アドレスra
をバッファメモリ14に加えて、領域14−1〜14−
3から並列データを順次読出し、並直列変換部18によ
り直列データに変換し、ATMセルデータとして出力ハ
イウェイ16に送出する。又読出アドレス保存部22か
ら取り出したアドレスを書込アドレス保存部19に保存
する。
イウェイ側の制御部等からの読出指示信号によって読出
アドレス保存部22に保存された書込アドレスwaを読
出アドレスraとして取り出し、その読出アドレスra
をバッファメモリ14に加えて、領域14−1〜14−
3から並列データを順次読出し、並直列変換部18によ
り直列データに変換し、ATMセルデータとして出力ハ
イウェイ16に送出する。又読出アドレス保存部22か
ら取り出したアドレスを書込アドレス保存部19に保存
する。
【0037】初期状態に於いては、バッファメモリ14
は空き状態であり、又アドレスリセット部21により書
込アドレスカウンタ20はリセットされ、セレクタ23
は書込アドレスカウンタ20側を選択する。又読出アド
レス保存部22及び書込アドレス保存部19は空きの状
態である。
は空き状態であり、又アドレスリセット部21により書
込アドレスカウンタ20はリセットされ、セレクタ23
は書込アドレスカウンタ20側を選択する。又読出アド
レス保存部22及び書込アドレス保存部19は空きの状
態である。
【0038】入力ハイウェイ15からATMセルデータ
が加えられ、直並列変換部11により並列データに変換
され、判定部12により有効ATMセルデータであると
判定されて書込制御部13が起動されると、書込制御部
13は、書込アドレスカウンタ20のカウント内容を書
込アドレスwaとしてバッファメモリ14の領域14−
1〜14−3に並列データの書込みを行い、その書込ア
ドレスwaを読出アドレス保存部22に保存する。
が加えられ、直並列変換部11により並列データに変換
され、判定部12により有効ATMセルデータであると
判定されて書込制御部13が起動されると、書込制御部
13は、書込アドレスカウンタ20のカウント内容を書
込アドレスwaとしてバッファメモリ14の領域14−
1〜14−3に並列データの書込みを行い、その書込ア
ドレスwaを読出アドレス保存部22に保存する。
【0039】書込アドレスカウンタ20のカウント内容
がATMセルデータの書込みを行うことによって順次歩
進されて、領域14−1〜14−3の先頭アドレスから
最終アドレスを示すものとなると、セレクタ23は書込
アドレス保存部19側を選択するように制御される。こ
の書込アドレス保存部19には、前述のように、読出制
御部17によって並列データの読出終了のアドレスが保
存され、並列データが読出されたアドレスは空きを示す
から、ATMセルデータの書込みを行う場合に、書込ア
ドレス保存部19に保存されたアドレスを書込アドレス
waとして使用することができる。従って、書込アドレ
スwaは巡回的に出力される。
がATMセルデータの書込みを行うことによって順次歩
進されて、領域14−1〜14−3の先頭アドレスから
最終アドレスを示すものとなると、セレクタ23は書込
アドレス保存部19側を選択するように制御される。こ
の書込アドレス保存部19には、前述のように、読出制
御部17によって並列データの読出終了のアドレスが保
存され、並列データが読出されたアドレスは空きを示す
から、ATMセルデータの書込みを行う場合に、書込ア
ドレス保存部19に保存されたアドレスを書込アドレス
waとして使用することができる。従って、書込アドレ
スwaは巡回的に出力される。
【0040】前述のように、読出アドレス保存部22と
書込アドレス保存部19とにより、並列データの書込ア
ドレスwaを保存して読出アドレスraとし、並列デー
タの読出終了により読出アドレスraを解放して、次の
書込アドレスwaとして使用できるように書込アドレス
waを巡回的に出力することを繰り返している過程に於
いて、異常なATMセルデータを読出されないように、
書込アドレスの廃棄又は読出アドレスの廃棄を行う方式
があり、この方式に於いて書込アドレス又は読出アドレ
スの廃棄が累積されると、使用可能の書込アドレス数が
少なくなる。即ち、バッファメモリ14の使用可能領域
の大きさが小さくなる。
書込アドレス保存部19とにより、並列データの書込ア
ドレスwaを保存して読出アドレスraとし、並列デー
タの読出終了により読出アドレスraを解放して、次の
書込アドレスwaとして使用できるように書込アドレス
waを巡回的に出力することを繰り返している過程に於
いて、異常なATMセルデータを読出されないように、
書込アドレスの廃棄又は読出アドレスの廃棄を行う方式
があり、この方式に於いて書込アドレス又は読出アドレ
スの廃棄が累積されると、使用可能の書込アドレス数が
少なくなる。即ち、バッファメモリ14の使用可能領域
の大きさが小さくなる。
【0041】そこで、定期的に或いは読出アドレス保存
部22に保存されたアドレス数と書込アドレス保存部1
9に保存されたアドレス数との和が所定数以下となった
ような場合、即ち、使用可能アドレス数が所定数以下と
なった場合に、バッファメモリ14に並列データが書込
まれていない状態を識別し、即ち、読出アドレス保存部
19に保存された書込アドレスwaが存在しない場合を
識別し、書込制御部13は、アドレスリセット部21を
制御して書込アドレスカウンタ20をリセットし、且つ
セレクタ23を書込アドレスカウンタ20側を選択する
ように制御する。それによって初期状態に戻る初期化が
行われるから、再び書込アドレスwaは領域14−1〜
14−3の全アドレスに対して順次出力されることにな
る。
部22に保存されたアドレス数と書込アドレス保存部1
9に保存されたアドレス数との和が所定数以下となった
ような場合、即ち、使用可能アドレス数が所定数以下と
なった場合に、バッファメモリ14に並列データが書込
まれていない状態を識別し、即ち、読出アドレス保存部
19に保存された書込アドレスwaが存在しない場合を
識別し、書込制御部13は、アドレスリセット部21を
制御して書込アドレスカウンタ20をリセットし、且つ
セレクタ23を書込アドレスカウンタ20側を選択する
ように制御する。それによって初期状態に戻る初期化が
行われるから、再び書込アドレスwaは領域14−1〜
14−3の全アドレスに対して順次出力されることにな
る。
【0042】この場合の初期化処理によるATMセルデ
ータへの影響を確実に除く為に、入力ハイウェイ15か
らのATMセルデータが加えられていない状態と、読出
アドレス保存部22に読出アドレスが保存されていない
状態と、バッファメモリ14の書込動作が行われていな
い状態との総ての条件を満足した時に、前述の初期化処
理を行うものである。
ータへの影響を確実に除く為に、入力ハイウェイ15か
らのATMセルデータが加えられていない状態と、読出
アドレス保存部22に読出アドレスが保存されていない
状態と、バッファメモリ14の書込動作が行われていな
い状態との総ての条件を満足した時に、前述の初期化処
理を行うものである。
【0043】図4は本発明の第3の実施例の書込動作説
明図であり、(a)は正常なATMセルデータSD1,
SD2,・・・が入力ハイウェイ15から入力された場
合を示し、直並列変換部11により並列化され、バッフ
ァメモリ14に加えられると共に判定部12により判定
される。(b)は有効ATMセルデータと判定した場合
を示し、それによって、(c)に示すように、書込制御
部13は書込アドレス保存部19から書込アドレスを取
り出す。(d)は取り出した書込アドレスwa1を示
し、この書込アドレスwa1によって、(e)のWP
1,WP2,WP3として示すように、ATMセルデー
タSD1についての並列データの書込動作が行われ、こ
れらの並列データの書込動作が終了すると、(f)に示
すように、その時の書込アドレスwa1が読出アドレス
保存部22に保存される。
明図であり、(a)は正常なATMセルデータSD1,
SD2,・・・が入力ハイウェイ15から入力された場
合を示し、直並列変換部11により並列化され、バッフ
ァメモリ14に加えられると共に判定部12により判定
される。(b)は有効ATMセルデータと判定した場合
を示し、それによって、(c)に示すように、書込制御
部13は書込アドレス保存部19から書込アドレスを取
り出す。(d)は取り出した書込アドレスwa1を示
し、この書込アドレスwa1によって、(e)のWP
1,WP2,WP3として示すように、ATMセルデー
タSD1についての並列データの書込動作が行われ、こ
れらの並列データの書込動作が終了すると、(f)に示
すように、その時の書込アドレスwa1が読出アドレス
保存部22に保存される。
【0044】次のATMセルデータSD2について同様
であり、書込制御部13は、前のATMセルデータSD
1についての並列データの書込終了により、次の書込ア
ドレスwa2を取り出して、それらの並列データをバッ
ファメモリ14に書込むことになる。そして、並列デー
タの書込終了によりその書込アドレスwa2は読出アド
レス保存部22に保存される。
であり、書込制御部13は、前のATMセルデータSD
1についての並列データの書込終了により、次の書込ア
ドレスwa2を取り出して、それらの並列データをバッ
ファメモリ14に書込むことになる。そして、並列デー
タの書込終了によりその書込アドレスwa2は読出アド
レス保存部22に保存される。
【0045】(g)は、所定長より短い異常ATMセル
データSD3の次に正常なATMセルデータSD4が入
力ハイウェイ15から入力された場合を示し、異常AT
Mセルデータのヘッダ部が正常で、判定部12により、
(h)に示すように、有効ATMセルデータと判定した
場合、(i)に示すように、書込アドレス保存部19か
らの書込アドレスの取り出しが許可され、(j)に示す
ように、取り出した書込アドレスwa3によって、
(k)に示すように並列データの書込動作が行われる。
データSD3の次に正常なATMセルデータSD4が入
力ハイウェイ15から入力された場合を示し、異常AT
Mセルデータのヘッダ部が正常で、判定部12により、
(h)に示すように、有効ATMセルデータと判定した
場合、(i)に示すように、書込アドレス保存部19か
らの書込アドレスの取り出しが許可され、(j)に示す
ように、取り出した書込アドレスwa3によって、
(k)に示すように並列データの書込動作が行われる。
【0046】この異常ATMセルデータSD3について
の並列データの書込動作は所定長のデータの書込みでは
ないから、異常終了となる。即ち、3並列データの総て
についての書込終了とはならないから、書込異常終了と
なる。その場合は、書込アドレスwa3を書込制御部1
3に於いて保持し、読出アドレス保存部22には保存し
ない。そして、次のATMセルデータSD4について
は、(h)に示すように有効ATMセルデータと判定
し、(i)に示すように、書込アドレス保存部19から
書込アドレスを取り出そうとしても、前のATMセルデ
ータの書込みが正常終了していないので、書込アドレス
の取り出しは不許可となる。その為に、書込制御部13
に保持された書込アドレスwa3を用いて、(k)に示
すように、ATMセルデータSD4についての並列デー
タの書込動作を行うことになる。
の並列データの書込動作は所定長のデータの書込みでは
ないから、異常終了となる。即ち、3並列データの総て
についての書込終了とはならないから、書込異常終了と
なる。その場合は、書込アドレスwa3を書込制御部1
3に於いて保持し、読出アドレス保存部22には保存し
ない。そして、次のATMセルデータSD4について
は、(h)に示すように有効ATMセルデータと判定
し、(i)に示すように、書込アドレス保存部19から
書込アドレスを取り出そうとしても、前のATMセルデ
ータの書込みが正常終了していないので、書込アドレス
の取り出しは不許可となる。その為に、書込制御部13
に保持された書込アドレスwa3を用いて、(k)に示
すように、ATMセルデータSD4についての並列デー
タの書込動作を行うことになる。
【0047】このATMセルデータSD4についての並
列データの書込みが正常終了であると、書込アドレスw
a3を読出アドレス保存部22に保存する。従って、読
出制御部17は、保存された書込アドレスwa3を読出
アドレスとして、ATMセルデータSD4についての並
列データを読出すことができる。又書込動作が異常終了
した書込アドレスwa3を廃棄することなく、次の並列
データの書込アドレスとして使用するから、書込アドレ
ス数が少なくなることはない。それによって、前述の初
期化処理の周期を長くすることが可能となる。
列データの書込みが正常終了であると、書込アドレスw
a3を読出アドレス保存部22に保存する。従って、読
出制御部17は、保存された書込アドレスwa3を読出
アドレスとして、ATMセルデータSD4についての並
列データを読出すことができる。又書込動作が異常終了
した書込アドレスwa3を廃棄することなく、次の並列
データの書込アドレスとして使用するから、書込アドレ
ス数が少なくなることはない。それによって、前述の初
期化処理の周期を長くすることが可能となる。
【0048】図5は本発明の第4の実施例の説明図であ
り、30−1〜30−nはATMセルスイッチ、31は
バッファメモリ、32はコピー制御テーブル、33−1
〜33−nは入力ハイウェイ、34−1〜34−mは出
力ハイウェイを示す。各ATMセルスイッチ30−1〜
30−nは、図3に示す構成と同様の構成と共に、コピ
ー制御テーブル32を有するものである。このコピー制
御テーブル32は、コピー出力する出力ハイウェイ34
−1〜34−m対応にフラグを設定するものであり、A
TMセルスイッチ30−1に於けるコピー制御テーブル
32は、出力ハイウェイ34−1と34−mとに“1”
のフラグを設定した場合を示す。
り、30−1〜30−nはATMセルスイッチ、31は
バッファメモリ、32はコピー制御テーブル、33−1
〜33−nは入力ハイウェイ、34−1〜34−mは出
力ハイウェイを示す。各ATMセルスイッチ30−1〜
30−nは、図3に示す構成と同様の構成と共に、コピ
ー制御テーブル32を有するものである。このコピー制
御テーブル32は、コピー出力する出力ハイウェイ34
−1〜34−m対応にフラグを設定するものであり、A
TMセルスイッチ30−1に於けるコピー制御テーブル
32は、出力ハイウェイ34−1と34−mとに“1”
のフラグを設定した場合を示す。
【0049】バッファメモリ31に前述の各実施例に示
すように、ATMセルデータが並列データとして書込
み、このATMセルデータをコピーして複数の出力ハイ
ウェイに送出する場合、コピー制御テーブル32の出力
ハイウェイ対応にフラグを設定し(“1”)、その並列
データの書込アドレスを読出アドレスとして、例えば、
出力ハイウェイ34−1側からの読出指示信号によって
読出して、その出力ハイウェイ34−1に送出すると、
コピー制御テーブル32の出力ハイウェイ34−1対応
のフラグを“1”から“0”とする。又出力ハイウェイ
34−m側からの読出指示信号によって再度同一の読出
アドレスによりバッファメモリ14から読出して、その
出力ハイウェイ34−mに送出すると、その出力ハイウ
ェイ34−m対応のフラグを“1”から“0”とする。
そして、コピー制御テーブル32に設定されたフラグが
総て消去された時に、その並列データの繰り返し読出し
が完了したと判定して、その読出アドレスを解放する。
即ち、書込アドレス保存部19(図3参照)に保存す
る。
すように、ATMセルデータが並列データとして書込
み、このATMセルデータをコピーして複数の出力ハイ
ウェイに送出する場合、コピー制御テーブル32の出力
ハイウェイ対応にフラグを設定し(“1”)、その並列
データの書込アドレスを読出アドレスとして、例えば、
出力ハイウェイ34−1側からの読出指示信号によって
読出して、その出力ハイウェイ34−1に送出すると、
コピー制御テーブル32の出力ハイウェイ34−1対応
のフラグを“1”から“0”とする。又出力ハイウェイ
34−m側からの読出指示信号によって再度同一の読出
アドレスによりバッファメモリ14から読出して、その
出力ハイウェイ34−mに送出すると、その出力ハイウ
ェイ34−m対応のフラグを“1”から“0”とする。
そして、コピー制御テーブル32に設定されたフラグが
総て消去された時に、その並列データの繰り返し読出し
が完了したと判定して、その読出アドレスを解放する。
即ち、書込アドレス保存部19(図3参照)に保存す
る。
【0050】又コピー制御テーブル32は、バッファメ
モリ31のアドレス対応に設けることができる。即ち、
バッファメモリ31の任意のアドレスに書込んだ並列デ
ータをコピーして複数の出力ハイウェイに送出する場
合、指定された出力ハイウェイ対応にフラグを設定し、
バッファメモリ31から読出して送出した出力ハイウェ
イ対応にフラグを消去し、バッファメモリ31のアドレ
ス対応のコピー制御テーブル32のフラグが総て消去さ
れた時に、コピー制御による読出完了と判定することが
できる。又コピー制御を行わないATMセルデータの場
合は、コピー制御テーブル32にフラグが設定されない
から、そのATMセルデータについての並列データの読
出が終了すると、その時の読出アドレスが解放される。
モリ31のアドレス対応に設けることができる。即ち、
バッファメモリ31の任意のアドレスに書込んだ並列デ
ータをコピーして複数の出力ハイウェイに送出する場
合、指定された出力ハイウェイ対応にフラグを設定し、
バッファメモリ31から読出して送出した出力ハイウェ
イ対応にフラグを消去し、バッファメモリ31のアドレ
ス対応のコピー制御テーブル32のフラグが総て消去さ
れた時に、コピー制御による読出完了と判定することが
できる。又コピー制御を行わないATMセルデータの場
合は、コピー制御テーブル32にフラグが設定されない
から、そのATMセルデータについての並列データの読
出が終了すると、その時の読出アドレスが解放される。
【0051】従って、バッファメモリ31に対して1個
のATMセルデータを書込み、複数の指定された出力ハ
イウェイに順次送出することが可能となり、且つコピー
制御テーブル32による出力ハイウェイ対応のコピー制
御となるから、コピー制御カウンタを用いた場合に比較
して、確実にコピー制御を行うことができる。
のATMセルデータを書込み、複数の指定された出力ハ
イウェイに順次送出することが可能となり、且つコピー
制御テーブル32による出力ハイウェイ対応のコピー制
御となるから、コピー制御カウンタを用いた場合に比較
して、確実にコピー制御を行うことができる。
【0052】図6は本発明の第5の実施例の説明図であ
り、41−1〜41−nは直並列変換部を省略した入力
ハイウェイ、42は判定部、43は書込制御部、44は
バッファメモリ、44−1〜44−3は領域、45はア
ドレス制御部、46は並直列変換部を省略した出力ハイ
ウェイ、47は読出制御部、48は読出アドレス保存部
である。
り、41−1〜41−nは直並列変換部を省略した入力
ハイウェイ、42は判定部、43は書込制御部、44は
バッファメモリ、44−1〜44−3は領域、45はア
ドレス制御部、46は並直列変換部を省略した出力ハイ
ウェイ、47は読出制御部、48は読出アドレス保存部
である。
【0053】この実施例は、複数の入力ハイウェイ41
−1〜41−nからのATMセルデータを、一つの出力
ハイウェイ46に送出する場合の要部を示し、出力ハイ
ウェイ46には予め設定した入力ハイウェイの順序でA
TMセルデータを送出する為に、入力ハイウェイ41−
1〜41−nに優先度を付与する。
−1〜41−nからのATMセルデータを、一つの出力
ハイウェイ46に送出する場合の要部を示し、出力ハイ
ウェイ46には予め設定した入力ハイウェイの順序でA
TMセルデータを送出する為に、入力ハイウェイ41−
1〜41−nに優先度を付与する。
【0054】判定部42は各入力ハイウェイ41−1〜
41−nに共通的に設けた場合を示すが、それぞれ別個
に設けることもできる。そして、判定部42により有効
ATMセルデータと判定すると、書込制御部43が起動
され、アドレス制御部45から書込アドレスを取り出し
て、バッファメモリ44の領域44−1〜44−3にA
TMセルデータについての並列データを書込む。その時
の書込アドレスを読出保存部48に保存する時に、その
ATMセルデータが入力された入力ハイウェイの優先度
を付加して保存する。
41−nに共通的に設けた場合を示すが、それぞれ別個
に設けることもできる。そして、判定部42により有効
ATMセルデータと判定すると、書込制御部43が起動
され、アドレス制御部45から書込アドレスを取り出し
て、バッファメモリ44の領域44−1〜44−3にA
TMセルデータについての並列データを書込む。その時
の書込アドレスを読出保存部48に保存する時に、その
ATMセルデータが入力された入力ハイウェイの優先度
を付加して保存する。
【0055】例えば、優先度1を最高優先度とした場合
に、入力ハイウェイ41−1〜41−nの順で優先度を
設定し、同時的にATMセルデータが入力され、僅かな
時間差により、入力ハイウェイ41−3,41−1,4
1−2の順序となったとすると、入力ハイウェイ41−
3からのATMセルデータは、書込アドレスwa1によ
ってバッファメモリ44に書込まれ、入力ハイウェイ4
1−1からのATMセルデータは、書込アドレスwa2
によってバッファメモリ44に書込まれ、入力ハイウェ
イ41−2からのATMセルデータは、書込アドレスw
a3によってバッファメモリ44に書込まれる。
に、入力ハイウェイ41−1〜41−nの順で優先度を
設定し、同時的にATMセルデータが入力され、僅かな
時間差により、入力ハイウェイ41−3,41−1,4
1−2の順序となったとすると、入力ハイウェイ41−
3からのATMセルデータは、書込アドレスwa1によ
ってバッファメモリ44に書込まれ、入力ハイウェイ4
1−1からのATMセルデータは、書込アドレスwa2
によってバッファメモリ44に書込まれ、入力ハイウェ
イ41−2からのATMセルデータは、書込アドレスw
a3によってバッファメモリ44に書込まれる。
【0056】その場合に、バッファメモリ44に対する
書込終了により、読出アドレス保存部48には、入力ハ
イウェイの優先度が付加されて書込アドレスが保存され
るから、図示のように、wa1−3,wa2−1,wa
3−2のように保存される。読出制御部47は、読出ア
ドレス保存部48に保存された書込アドレス対応の優先
度に従った読出アドレスを取り出して、バッファメモリ
44から並列データの読出しを行うもので、それによっ
て、複数の入力ハイウェイからの同時的に入力されたA
TMセルデータについても、出力ハイウェイには、予め
設定した順序でATMセルデータを送出することができ
る。
書込終了により、読出アドレス保存部48には、入力ハ
イウェイの優先度が付加されて書込アドレスが保存され
るから、図示のように、wa1−3,wa2−1,wa
3−2のように保存される。読出制御部47は、読出ア
ドレス保存部48に保存された書込アドレス対応の優先
度に従った読出アドレスを取り出して、バッファメモリ
44から並列データの読出しを行うもので、それによっ
て、複数の入力ハイウェイからの同時的に入力されたA
TMセルデータについても、出力ハイウェイには、予め
設定した順序でATMセルデータを送出することができ
る。
【0057】本発明は、前述の各実施例にのみ限定され
るものではなく、種々付加変更することができるもので
あり、ATMセルデータの並列数を更に多くすることも
可能であり、その場合にはバッファメモリの領域数を多
くすることになる。又図3に示す構成を集積回路化する
ことも可能である。
るものではなく、種々付加変更することができるもので
あり、ATMセルデータの並列数を更に多くすることも
可能であり、その場合にはバッファメモリの領域数を多
くすることになる。又図3に示す構成を集積回路化する
ことも可能である。
【0058】
【発明の効果】以上説明したように、本発明は、書込制
御部3からの書込アドレスを、バッファメモリ4の領域
4−1〜4−3にATMセルデータについての並列デー
タが加えられるタイミングに一致するように、遅延回路
7−1,7−2等によって遅延させることにより、バッ
ファメモリ4の各領域4−1〜4−3の同一アドレスに
変換出力順の並列データを書込むことができ、書込制御
部3に於ける書込アドレスの保持期間を短縮することが
でき、書込処理の高速化を図ることができる利点があ
る。
御部3からの書込アドレスを、バッファメモリ4の領域
4−1〜4−3にATMセルデータについての並列デー
タが加えられるタイミングに一致するように、遅延回路
7−1,7−2等によって遅延させることにより、バッ
ファメモリ4の各領域4−1〜4−3の同一アドレスに
変換出力順の並列データを書込むことができ、書込制御
部3に於ける書込アドレスの保持期間を短縮することが
でき、書込処理の高速化を図ることができる利点があ
る。
【0059】又異常ATMセルデータの入力等によって
バッファメモリ4に対する書込動作が異常終了となった
場合に、その書込アドレスを保持し、次のATMセルデ
ータの入力時の書込アドレスとして使用することによ
り、アドレスの無用な廃棄をなくして、バッファメモリ
4の有効利用を図ることができる利点がある。
バッファメモリ4に対する書込動作が異常終了となった
場合に、その書込アドレスを保持し、次のATMセルデ
ータの入力時の書込アドレスとして使用することによ
り、アドレスの無用な廃棄をなくして、バッファメモリ
4の有効利用を図ることができる利点がある。
【0060】又コピー制御を行う場合に、指定された出
力ハイウェイ対応にフラグを設定するコピー制御テーブ
ルを設け、バッファメモリ4から同一の読出アドレスに
よって読出して指定出力ハイウェイに送出する毎にフラ
グを消去し、設定されたフラグが総て消去された時に、
そのATMセルデータの繰り返し読出しが完了したと判
定して、その読出アドレスを解放することにより、指定
された出力ハイウェイにコピーしたATMセルデータを
確実に送出することができると共に、同一の読出アドレ
スが解放処理されることはなくなる。即ち、巡回的に書
込アドレスを出力する場合に、同一の書込アドレスが出
現することを確実に防止することができる利点がある。
力ハイウェイ対応にフラグを設定するコピー制御テーブ
ルを設け、バッファメモリ4から同一の読出アドレスに
よって読出して指定出力ハイウェイに送出する毎にフラ
グを消去し、設定されたフラグが総て消去された時に、
そのATMセルデータの繰り返し読出しが完了したと判
定して、その読出アドレスを解放することにより、指定
された出力ハイウェイにコピーしたATMセルデータを
確実に送出することができると共に、同一の読出アドレ
スが解放処理されることはなくなる。即ち、巡回的に書
込アドレスを出力する場合に、同一の書込アドレスが出
現することを確実に防止することができる利点がある。
【0061】又巡回的に書込アドレスを出力する場合
に、何らかの原因によって書込アドレスの廃棄、読出ア
ドレスの未解放等の処理が発生し、これらが累積される
と、使用可能の書込アドレス数が少なくなるが、初期化
処理部によって定期的或いは必要に応じて初期化処理を
行うことにより、バッファメモリ4の全アドレスを使用
可能とすることができる利点がある。
に、何らかの原因によって書込アドレスの廃棄、読出ア
ドレスの未解放等の処理が発生し、これらが累積される
と、使用可能の書込アドレス数が少なくなるが、初期化
処理部によって定期的或いは必要に応じて初期化処理を
行うことにより、バッファメモリ4の全アドレスを使用
可能とすることができる利点がある。
【0062】このような初期化処理の場合に、ATMセ
ルデータの入力がないこと、バッファメモリ4に対する
書込動作中でないこと、バッファメモリ4中にデータが
書込まれていないことの条件を満足するか否かを判定す
ることにより、ATMセルデータに影響を与えることな
く、初期化処理が可能となる。
ルデータの入力がないこと、バッファメモリ4に対する
書込動作中でないこと、バッファメモリ4中にデータが
書込まれていないことの条件を満足するか否かを判定す
ることにより、ATMセルデータに影響を与えることな
く、初期化処理が可能となる。
【0063】又複数の入力ハイウェイから一つの出力ハ
イウェイにATMセルデータを所定の入力ハイウェイの
順序に送出する場合、入力ハイウェイ対応に優先度を設
定し、この優先度を書込アドレスに付加して読出アドレ
ス保存部に保存することにより、読出制御部は、優先度
に従ってATMセルデータをバッファメモリ4から読出
して出力ハイウェイに所定の順序で送出することができ
ることになる。
イウェイにATMセルデータを所定の入力ハイウェイの
順序に送出する場合、入力ハイウェイ対応に優先度を設
定し、この優先度を書込アドレスに付加して読出アドレ
ス保存部に保存することにより、読出制御部は、優先度
に従ってATMセルデータをバッファメモリ4から読出
して出力ハイウェイに所定の順序で送出することができ
ることになる。
【図1】本発明の第1の実施例の説明図である。
【図2】本発明の第1の実施例の書込動作説明図であ
る。
る。
【図3】本発明の第2の実施例の説明図である。
【図4】本発明の第3の実施例の書込動作説明図であ
る。
る。
【図5】本発明の第4の実施例の説明図である。
【図6】本発明の第5の実施例の説明図である。
【図7】従来例の説明図である。
【図8】従来例の書込動作説明図である。
1 直並列変換部(S/P) 2 判定部 3 書込制御部 4 バッファメモリ 4−1〜4−3 領域 5 入力ハイウェイ 6 出力ハイウェイ 7−1,7−2 遅延回路(DL) wa 書込アドレス
フロントページの続き (72)発明者 山本 祥二 栃木県小山市城東3丁目28番1号 富士通 ディジタル・テクノロジ株式会社内 (72)発明者 岸 光太郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (6)
- 【請求項1】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたATMセルスイッチ
に於いて、 前記入力ハイウェイからのATMセルデータを所定ビッ
ト数毎に並列に変換した並列データを、該並列データの
変換出力順に従って書込む複数の領域を有するバッファ
メモリと、 該バッファメモリの前記各領域に同一の書込アドレスを
加えて前記並列データを書込む書込制御部とを有し、 該書込制御部からの前記書込アドレスを、前記バッファ
メモリの複数の領域に対して前記並列データが加えられ
るタイミングに一致するように順次遅延させて加える構
成を備えたことを特徴とするATMセルスイッチ。 - 【請求項2】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたATMセルスイッチ
に於いて、 前記入力ハイウェイからのATMセルデータを所定ビッ
ト数毎に並列に変換した並列データを、該並列データの
変換出力順に従って書込む複数の領域を有するバッファ
メモリと、 該バッファメモリの前記各領域に同一の書込アドレスを
加えて前記並列データを書込むと共に、該書込アドレス
を巡回的に出力する書込制御部とを有し、 該書込制御部は、書込動作停止要因によって前記バッフ
ァメモリに対する書込動作を停止した時の書込アドレス
を保持し、書込動作再開時に該書込アドレスを使用して
前記バッファメモリに対する書込動作を開始する構成を
備えたことを特徴とするATMセルスイッチ。 - 【請求項3】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたATMセルスイッチ
に於いて、 前記入力ハイウェイからのATMセルデータを所定ビッ
ト数毎に並列に変換した並列データを、該並列データの
変換出力順に従って書込む複数の領域を有するバッファ
メモリと、 該バッファメモリの前記各領域に同一の書込アドレスを
加えて前記並列データを書込むと共に、該書込アドレス
を巡回的に出力する書込制御部と、 前記バッファメモリの前記各領域に同一の読出アドレス
を加えて前記並列データを読出す読出制御部とを有し、 該読出制御部は、前記バッファメモリの同一アドレスか
ら前記並列データを繰り返し読出してATMセルデータ
を送出する出力ハイウェイを指示するフラグを設定し、
該ATMセルデータの読出完了により該フラグを消去す
るコピー制御テーブルと、該コピー制御テーブルの前記
フラグが消去された場合に当該読出アドレスを解放する
構成とを備えたことを特徴とするATMセルスイッチ。 - 【請求項4】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたATMセルスイッチ
に於いて、 前記入力ハイウェイからのATMセルデータを所定ビッ
ト数毎に並列に変換した並列データを、該並列データの
変換出力順に従って書込む複数の領域を有するバッファ
メモリと、 該バッファメモリの前記各領域に同一の書込アドレスを
加えて前記並列データを書込むと共に、該書込アドレス
を巡回的に出力する書込制御部と、 前記バッファメモリの前記各領域に同一の読出アドレス
を加えて前記並列データを読出す読出制御部と、 前記並列データの書込終了の前記書込アドレスを保持し
て前記読出アドレスとし、該読出アドレスによって前記
並列データの読出しが終了した時に、該読出アドレスを
解放して前記書込アドレスとして使用可能としたアドレ
ス制御部と、 前記バッファメモリに前記ATMセルデータが書込まれ
ていない状態に於いて前記書込制御部と前記読出制御部
と前記アドレス制御部との初期化処理を行う初期化処理
部とを備えたことを特徴とするATMセルスイッチ。 - 【請求項5】 前記初期化処理部は、前記入力ハイウェ
イからの前記ATMセルデータが存在しないと共に前記
バッファメモリに対する書込動作を行わない状態であ
り、且つ前記バッファメモリの読出アドレスが存在しな
い状態を識別した時に、前記初期化処理を行う構成を備
えたことを特徴とする請求項4記載のATMセルスイッ
チ。 - 【請求項6】 複数の入力ハイウェイと複数の出力ハイ
ウェイとのクロスポイントに設けたATMセルスイッチ
に於いて、 前記複数の入力ハイウェイからのATMセルデータをそ
れぞれ所定ビット数毎に並列に変換した並列データを書
込む複数の領域を有するバッファメモリと、 該バッファメモリの前記各領域に前記並列データを書込
む書込アドレスを巡回的に出力する書込制御部と、 前記書込アドレスを保存して前記バッファメモリの読出
アドレスとして、前記並列データを読出す読出制御部と
を有し、 前記複数の入力ハイウェイの同時的に到着したATMセ
ルについての読出順番を保証する為の優先度を前記入力
ハイウェイ対応に設定し、保存する前記書込アドレスに
前記優先度を付加して保存し、該優先度に従った順序に
前記読出アドレスを前記バッファメモリに加えて前記並
列データの読出しを行って出力ハイウェイに送出する構
成を備えたことを特徴とするATMセルスイッチ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2362195A JPH08223170A (ja) | 1995-02-13 | 1995-02-13 | Atmセルスイッチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2362195A JPH08223170A (ja) | 1995-02-13 | 1995-02-13 | Atmセルスイッチ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08223170A true JPH08223170A (ja) | 1996-08-30 |
Family
ID=12115680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2362195A Pending JPH08223170A (ja) | 1995-02-13 | 1995-02-13 | Atmセルスイッチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08223170A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008099472A1 (ja) * | 2007-02-14 | 2008-08-21 | Fujitsu Limited | データスイッチ方法及び回路 |
-
1995
- 1995-02-13 JP JP2362195A patent/JPH08223170A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008099472A1 (ja) * | 2007-02-14 | 2008-08-21 | Fujitsu Limited | データスイッチ方法及び回路 |
JPWO2008099472A1 (ja) * | 2007-02-14 | 2010-05-27 | 富士通株式会社 | データスイッチ方法及び回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020730 |