JPH08222578A - Field effect transistor and its manufacture - Google Patents
Field effect transistor and its manufactureInfo
- Publication number
- JPH08222578A JPH08222578A JP2394395A JP2394395A JPH08222578A JP H08222578 A JPH08222578 A JP H08222578A JP 2394395 A JP2394395 A JP 2394395A JP 2394395 A JP2394395 A JP 2394395A JP H08222578 A JPH08222578 A JP H08222578A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- electrode
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、化合物半導体からなる
電界効果トランジスタおよびその製造方法に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor made of a compound semiconductor and a method for manufacturing the same.
【0002】[0002]
【従来の技術】図9は、従来の化合物半導体からなる電
界効果トランジスタの構成の一例を示す断面図である。
図9おいて、この電界効果トランジスタは、InPで形
成された半絶縁性半導体基板81上にアンドープで膜厚
2000ÅのInAlAs層82と、アンドープで膜厚
150ÅのInGaAs層83と、アンドープで膜厚2
0ÅのInAlAs層84と、Siを1×1019cm-3
ドープしてn型とした膜厚50ÅのInAlAs層85
と、アンドープで膜厚150ÅのInAlAs層86
と、Siを1×1019cm-3ドープしてn型とした膜厚
150ÅのInAlAs層87と、Siを1×1019c
m-3ドープしてn型とした膜厚150ÅのInGaAs
層88とが順次積層されて半導体多層構造が形成されい
る。2. Description of the Related Art FIG. 9 is a sectional view showing an example of the structure of a conventional field effect transistor made of a compound semiconductor.
In FIG. 9, this field-effect transistor has an undoped InAlAs layer 82 with a thickness of 2000 Å, an undoped InGaAs layer 83 with a thickness of 150 Å, and an undoped film with a thickness of 150 Å on a semi-insulating semiconductor substrate 81 formed of InP. Two
0Å InAlAs layer 84 and Si of 1 × 10 19 cm −3
InAlAs layer 85 with a film thickness of 50 Å made into n-type by doping
And an undoped InAlAs layer 86 with a film thickness of 150Å
And an InAlAs layer 87 having a film thickness of 150 Å made into n-type by doping 1 × 10 19 cm −3 of Si, and 1 × 10 19 c of Si.
InGaAs with a film thickness of 150 Å that was n-type doped with m -3
The layers 88 are sequentially stacked to form a semiconductor multilayer structure.
【0003】また、この半導体多層構造には、この半導
体多層構造の一部分が表面から少なくともInAlAs
層86に達する深さまで除去されて窓状のゲート領域9
3が形成されており、このゲート領域93の底面上にゲ
ートショットキー電極(以下、ゲート電極という)89
が形成され、さらにInGaAs層88上のゲート電極
89を挟んだ両側の位置にソースオーミック電極(以
下、ソース電極という)90とドレインオーミック電極
(以下、ドレイン電極という)91とがそれぞれ形成さ
れている。Further, in this semiconductor multilayer structure, a part of the semiconductor multilayer structure is at least InAlAs from the surface.
The window-shaped gate region 9 is removed to a depth reaching the layer 86.
3 is formed, and a gate Schottky electrode (hereinafter referred to as a gate electrode) 89 is formed on the bottom surface of the gate region 93.
And a source ohmic electrode (hereinafter, referred to as source electrode) 90 and a drain ohmic electrode (hereinafter, referred to as drain electrode) 91 are formed on both sides of the InGaAs layer 88 with the gate electrode 89 interposed therebetween. .
【0004】このように構成された電界効果トランジス
タを動作させるには、ゲート電極89に印加した電圧を
変化させることにより、ゲート電極89の直下における
電子の濃度を変化させ、ソース電極90からドレイン電
極91へ流れる電子の流量、すなわちドレイン電流を変
化させる。In order to operate the field effect transistor having such a structure, the voltage applied to the gate electrode 89 is changed to change the concentration of electrons immediately below the gate electrode 89, so that the source electrode 90 changes to the drain electrode. The flow rate of electrons flowing to 91, that is, the drain current is changed.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、このよ
うに構成された電界効果トランジスタは、以下に説明す
るような問題があった。 (1) ドレイン電圧を上昇させていくと、ある電圧付近で
ドレイン電流が急激に上昇する、いわゆるキンクと称す
る現象が起こる。図10は、このキンクの発現機構を説
明するための電界効果トランジスタの断面図である。ま
ず、図10(a)に示すようにゲート領域93下のアン
ドープInAlAs層86の表面には空乏層95が広が
り、ゲート電極89の電圧によりこの空乏層95の厚さ
を変化させることができる。However, the field effect transistor having such a structure has the following problems. (1) When the drain voltage is increased, a phenomenon called so-called kink occurs in which the drain current rapidly increases near a certain voltage. FIG. 10 is a cross-sectional view of a field effect transistor for explaining the kink manifestation mechanism. First, as shown in FIG. 10A, a depletion layer 95 spreads on the surface of the undoped InAlAs layer 86 below the gate region 93, and the thickness of the depletion layer 95 can be changed by the voltage of the gate electrode 89.
【0006】ここで、ドレイン電極91にソース電極9
0に対して正の電圧(以下、ドレイン電圧という)を印
加すると、電子はソース電極90側からドレイン電極9
1側へ加速されるが、ゲート領域93下ではn型にドー
プされたInGaAs層88および同じくn型にドープ
されたInAlAs層87が除去されているため、ゲー
ト直下にはチャネル抵抗97が、ゲート両側の領域92
の直下にはソース抵抗96,ドレイン抵抗98がそれぞ
れ存在し、電子の流れを制限する。Here, the source electrode 9 is formed on the drain electrode 91.
When a positive voltage (hereinafter referred to as a drain voltage) with respect to 0 is applied, electrons are emitted from the source electrode 90 side to the drain electrode 9
However, since the n-type doped InGaAs layer 88 and the n-type doped InAlAs layer 87 are removed under the gate region 93, the channel resistance 97 is formed immediately below the gate. Areas 92 on both sides
A source resistor 96 and a drain resistor 98 are located immediately below the source resistor 96 to limit the flow of electrons.
【0007】ここで、ドレイン電圧を上昇させていく
と、図10(b)に示すように加速された電子99は高
いエネルギーを持つようになり、アンドープInGaA
s層83中の半導体原子の価電子に衝突し、自由電子1
00と正孔101との対を生成するようになる。このよ
うにして生成された自由電子100は、ドレイン電極9
1を通ってトランジスタ外へ出てゆくが、正孔101は
周囲がn型または半絶縁性のため、アンドープInGa
As層83中の特にゲート電極下のソース電極側に残
り、やがて電子と再結合して消滅する。Here, as the drain voltage is increased, the accelerated electron 99 has a high energy as shown in FIG. 10B, and the undoped InGaA
Collide with the valence electrons of semiconductor atoms in the s layer 83 to cause free electrons 1
00 and hole 101 are generated. The free electrons 100 generated in this way are transferred to the drain electrode 9
1 goes out of the transistor, but the holes 101 are undoped InGa because the surroundings are n-type or semi-insulating.
It remains in the As layer 83, particularly on the source electrode side below the gate electrode, and eventually recombines with electrons and disappears.
【0008】しかし、さらにドレイン電圧を上昇させる
と、電子−正孔対が生成される頻度が正孔が電子と再結
合して消滅する頻度を上回り、図10(c)に示すよう
にアンドープInGaAs層83中に正孔101の蓄積
が起こる。このように正孔101の蓄積が起こるように
なると、チャネルの静電ポテンシャルの低下によりチャ
ネル中の電子が増加し、ソース抵抗96が低下するとと
もに閾値電圧も低下するため、ドレイン電流の急増、す
なわちキンクが起こる。However, when the drain voltage is further increased, the frequency of generation of electron-hole pairs exceeds the frequency of recombination and disappearance of holes with electrons, and as shown in FIG. 10C, undoped InGaAs. Accumulation of holes 101 occurs in layer 83. When the holes 101 are accumulated in this manner, the number of electrons in the channel increases due to the decrease in the electrostatic potential of the channel, the source resistance 96 decreases, and the threshold voltage also decreases. A kink occurs.
【0009】(2) キンクが起こると、ドレイン耐圧が低
下する。これは前記(1)で説明した正孔の蓄積により、
ドレイン電流が増加するが、この結果、衝突イオン化に
よる正孔の発生が増加し、さらに正孔の蓄積が加速され
る。この繰り返しによりドレイン電流が急激に増加し、
電界効果トランジスタを破壊してしまう。(2) When a kink occurs, the drain breakdown voltage decreases. This is due to the accumulation of holes described in (1) above.
The drain current increases, but as a result, the number of holes generated by impact ionization increases, and the accumulation of holes is further accelerated. By repeating this, the drain current increases rapidly,
It destroys the field effect transistor.
【0010】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、正
孔の蓄積によるキンクおよび耐圧低下を回避することが
できる電界効果トランジスタおよびその製造方法を提供
することにある。Therefore, the present invention has been made in order to solve the above-mentioned conventional problems, and an object thereof is a field effect transistor capable of avoiding a kink and a decrease in breakdown voltage due to accumulation of holes, and a method of manufacturing the same. To provide.
【0011】[0011]
【課題を解決するための手段】このような目的を達成す
るために本発明による電界効果トランジスタは、半絶縁
性基板とn型導電チャネルとの間にp型不純物半導体層
を含み、かつ化合物半導体層の一部にp型不純物半導体
層に接して高濃度p型不純物半導体領域を有し、この高
濃度p型不純物半導体領域に接するオーミック電極を設
けたものである。In order to achieve such an object, a field effect transistor according to the present invention includes a p-type impurity semiconductor layer between a semi-insulating substrate and an n-type conductive channel, and a compound semiconductor. A high-concentration p-type impurity semiconductor region is provided in a part of the layer in contact with the p-type impurity semiconductor layer, and an ohmic electrode in contact with the high-concentration p-type impurity semiconductor region is provided.
【0012】また、本発明による電界効果トランジスタ
の製造方法は、半絶縁性基板上にn型導電チャネル層を
有する化合物半導体層を形成する工程と、化合物半導体
層の全面に高融点金属薄膜を形成する工程と、この高融
点金属薄膜の高濃度p型不純物領域となるべき領域上を
エッチングする工程と、高融点金属薄膜をマスクとして
化合物半導体層にp型不純物を導入して高濃度p型不純
物領域を形成する工程と、高融点金属薄膜をソース電極
およびドレイン電極の電極パターンに加工する工程と、
高濃度p型不純物領域,ソース電極パターン,ドレイン
電極パターンおよびn型導電チャネル層上にそれぞれオ
ーミック電極,ソース電極,ドレイン電極およびゲート
電極を形成する工程とを有している。Further, in the method for manufacturing a field effect transistor according to the present invention, a step of forming a compound semiconductor layer having an n-type conductive channel layer on a semi-insulating substrate and a refractory metal thin film formed on the entire surface of the compound semiconductor layer. And a step of etching a region of the refractory metal thin film to be a high-concentration p-type impurity region, and a high-concentration p-type impurity is introduced into the compound semiconductor layer by using the refractory metal thin film as a mask. A step of forming a region, a step of processing the refractory metal thin film into an electrode pattern of a source electrode and a drain electrode,
And forming a ohmic electrode, a source electrode, a drain electrode, and a gate electrode on the high-concentration p-type impurity region, the source electrode pattern, the drain electrode pattern, and the n-type conductive channel layer, respectively.
【0013】[0013]
【作用】本発明においては、n型導電チャネル下にp型
不純物半導体層を導入し、このp型不純物半導体層に接
する高濃度p型不純物半導体領域を設け、このこの高濃
度p型不純物半導体領域に接するオーミック電極を設け
ることにより、n型導電チャネル層内で発生した正孔を
半絶縁性基板側に引き出すとともにこの高濃度p型不純
物半導体領域を通し、オーミック電極を介して半絶縁性
基板外に効率的に取り出す。In the present invention, the p-type impurity semiconductor layer is introduced under the n-type conductive channel, and the high-concentration p-type impurity semiconductor region is provided in contact with the p-type impurity semiconductor layer. By providing an ohmic electrode in contact with the semi-insulating substrate, holes generated in the n-type conductive channel layer are extracted to the semi-insulating substrate side, and the high-concentration p-type impurity semiconductor region is passed through the ohmic electrode to the outside of the semi-insulating substrate. To take out efficiently.
【0014】[0014]
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。 (実施例1)図1は、本発明による電界効果トランジス
タの一実施例による構成を示す図であり、図1(a)は
上方から見た平面図,図1(b)は図1(a)のA−
A′線の断面図である。図1において、半絶縁性基板1
上には、アンドープInAlAs層2,p型ドープIn
AlAs層3,アンドープInAlAs層4,アンドー
プInGaAs層5,アンドープInAlAs層6,n
型ドープInAlAs層7,アンドープInAlAs層
8,n型ドープInAlAs層9およびn型ドープIn
GaAs層10が順次積層されて半導体多層構造が形成
されている。Embodiments of the present invention will now be described in detail with reference to the drawings. (Embodiment 1) FIG. 1 is a diagram showing a structure according to an embodiment of a field effect transistor according to the present invention. FIG. 1 (a) is a plan view seen from above, and FIG. 1 (b) is FIG. ) A-
It is sectional drawing of the A'line. In FIG. 1, a semi-insulating substrate 1
On top, an undoped InAlAs layer 2, p-type doped In
AlAs layer 3, undoped InAlAs layer 4, undoped InGaAs layer 5, undoped InAlAs layer 6, n
Type-doped InAlAs layer 7, undoped InAlAs layer 8, n-type doped InAlAs layer 9 and n-type doped In
A semiconductor multilayer structure is formed by sequentially stacking the GaAs layers 10.
【0015】また、この半導体多層構造上には、この半
導体多層構造の一部分が表面から少なくともInAlA
s層8に達する深さまで除去されて窓状のゲート領域が
形成されており、このゲート領域の底面上にゲートショ
ットキー電極(以下、ゲート電極という)11が形成さ
れている。さらにInGaAs層10上のゲート電極1
1を挟んだ両側の位置には、ソースオーミック電極(以
下、ソース電極という)12とドレインオーミック電極
(以下、ドレイン電極という)13とが形成されてい
る。また、この半導体多層構造の一部分には、表面から
これらの各層4〜10を貫通し、InAlAs層3に達
する深さでZn拡散などによる約1×1020cm-3の高
濃度のp型不純物をドープした高濃度p型ドープ領域1
4が形成され、さらにこの高濃度p型ドープ領域14上
にはオーミック電極15が形成されている。Further, on the semiconductor multilayer structure, a part of the semiconductor multilayer structure is at least InAlA from the surface.
A window-shaped gate region is formed by removing to a depth reaching the s layer 8, and a gate Schottky electrode (hereinafter referred to as a gate electrode) 11 is formed on the bottom surface of this gate region. Furthermore, the gate electrode 1 on the InGaAs layer 10
A source ohmic electrode (hereinafter, referred to as a source electrode) 12 and a drain ohmic electrode (hereinafter, referred to as a drain electrode) 13 are formed at positions on both sides sandwiching 1. In addition, a part of this semiconductor multilayer structure penetrates each of these layers 4 to 10 from the surface and reaches a depth of reaching the InAlAs layer 3 by a high concentration of about 1 × 10 20 cm −3 of p-type impurities due to Zn diffusion or the like. Heavily doped p-type doped region 1
4 is formed, and an ohmic electrode 15 is formed on the high concentration p-type doped region 14.
【0016】このように構成された電界効果トランジス
タを動作させるには、ゲート電極11に印加した電圧を
変化させることにより、ゲート電極11直下における電
子の濃度を変化させ、ソース電極12からドレイン電極
13へ流れるドレイン電流を変化させる。同時に高濃度
p型ドープ領域14に接続されたオーミック電極15を
接地し、蓄積された正孔を電界効果トランジスタの外に
放出させることができる。In order to operate the field effect transistor having the above-described structure, the voltage applied to the gate electrode 11 is changed to change the electron concentration immediately below the gate electrode 11, and the source electrode 12 to the drain electrode 13 are changed. Changes the drain current flowing to. At the same time, the ohmic electrode 15 connected to the high-concentration p-type doped region 14 can be grounded, and the accumulated holes can be emitted to the outside of the field effect transistor.
【0017】このような構成によれば、p型ドープIn
AlAs層3を設けたことによって図2に示すように電
子に対する静電ポテンシャルAは、従来構成における静
電ポテンシャルBに比べて半絶縁性基板1側で大きくな
り、ゲート電極11側で小さくなる。これにより、導電
チャネルの存在するアンドープInGaAs層5に蓄積
された正孔101は、正孔にとってよりポテンシャルの
低いp型ドープInAlAs層3の方へ移動する。さら
に高濃度p型ドープ領域14に接するオーミック電極1
5に負の電圧を印加することによってp型ドープInA
lAs層3中に移動した正孔は高濃度p型ドープ領域1
4を通ってオーミック電極15から電界効果トランジス
タ外へ放出され、正孔の蓄積を阻止することができる。
したがってキンクを抑制することができ、また、耐圧の
低下を防止することができる。According to this structure, p-type doped In
By providing the AlAs layer 3, as shown in FIG. 2, the electrostatic potential A for electrons is larger on the semi-insulating substrate 1 side and smaller on the gate electrode 11 side than the electrostatic potential B in the conventional configuration. As a result, the holes 101 accumulated in the undoped InGaAs layer 5 where the conductive channel exists move to the p-type doped InAlAs layer 3 having a lower potential for holes. Further, the ohmic electrode 1 in contact with the high-concentration p-type doped region 14
P-doped InA by applying a negative voltage to
The holes transferred into the 1As layer 3 are highly concentrated p-type doped regions 1
It is possible to prevent the accumulation of holes by being discharged from the ohmic electrode 15 to the outside of the field effect transistor through the electrode 4.
Therefore, it is possible to suppress kinks and prevent a decrease in withstand voltage.
【0018】図3は、このように構成された電界効果ト
ランジスタのドレイン電流−ドレイン電圧特性を示す図
である。図中、点線で示すように従来ではドレイン電流
−ドレイン電圧特性にキンクが発生していた閾値におい
ても、図中、実線で示すようにキンクのない良好な特性
を得ることができる。また、従来の電界効果トランジス
タに比較して高い耐圧を得ることができる。FIG. 3 is a diagram showing the drain current-drain voltage characteristics of the field effect transistor thus constructed. As shown by the dotted line in the figure, even with a threshold value in which a kink occurs in the drain current-drain voltage characteristic in the past, good characteristics without kink can be obtained as shown by the solid line in the figure. Further, it is possible to obtain a higher breakdown voltage than the conventional field effect transistor.
【0019】図4および図5は、図1に説明した電界効
果トランジスタの製造方法の実施例を説明する各工程に
おける断面および一部平面を含む図である。これらの図
において、まず、図4(a)に示すように半絶縁性基板
31上に半導体多層構造32を形成した後に例えばWS
iNのような高融点金属薄膜33を堆積する。ここで、
半導体多層構造32は、図1に示したようにアンドープ
で膜厚2000ÅのInAlAs層2,Beを1×10
18cm-3ドープしてp型とした膜厚100ÅのInAl
As層3,アンドープで膜厚50ÅのInAlAs層
4,アンドープで膜厚150ÅのInGaAs層5,ア
ンドープで膜厚20ÅのInAlAs層6,Siを1×
1019cm-3ドープしてn型とした膜厚50ÅのInA
lAs層7,アンドープで膜厚150ÅのInAlAs
層8,Siを1×1019cm-3ドープしてn型とした膜
厚150ÅのInAlAs層9およびSiを1×1019
cm-3ドープしてn型とした膜厚150ÅのInGaA
s層10が例えばMBE法などによってそれらの順序で
積層されて形成されている。FIGS. 4 and 5 are views including a cross section and a partial plane in each step for explaining the embodiment of the method for manufacturing the field effect transistor described in FIG. In these figures, first, as shown in FIG. 4A, a semiconductor multilayer structure 32 is formed on a semi-insulating substrate 31, and then, for example, WS is used.
A refractory metal thin film 33 such as iN is deposited. here,
As shown in FIG. 1, the semiconductor multi-layer structure 32 is an undoped InAlAs layer 2 having a film thickness of 2000 Å 2 and a Be layer of 1 × 10.
18 cm -3 doped p-type InAl with a thickness of 100 Å
As layer 3, undoped InAlAs layer with a thickness of 50Å 4, undoped InGaAs layer with a thickness of 150Å 5, undoped InAlAs layer 6 with a thickness of 20Å Si 1 ×
InA with a film thickness of 50 Å to be n-type doped with 10 19 cm -3
lAs layer 7, undoped InAlAs with a thickness of 150Å
The layer 8, the InAlAs layer 9 having a film thickness of 150 Å made into n-type by doping 1 × 10 19 cm −3 of Si and 1 × 10 19 of Si
cm -3 doped n-type InGaA with a film thickness of 150Å
The s layer 10 is formed by laminating in that order by, for example, the MBE method.
【0020】次に図4(b)に示すように半導体多層構
造32上に堆積された高融点金属薄膜33を例えば反応
性イオンエッチング法などにより、高濃度p型ドープ領
域14に対応する部分に窓34を開口する。次に図4
(c)に示すように窓34が形成された高融点金属薄膜
33をマスクとして例えばZn拡散などによって約1×
1020cm-3の高濃度のp型不純物をドープし、高濃度
p型ドープ領域35を形成する。次に図4(d)に示す
ように高融点金属薄膜33を例えば反応性イオンエッチ
ングなどにより必要となる部分を除いて除去し、ソース
電極パターン33S およびドレイン電極パターン33D
を形成する。次に図4(e)に断面図,図4(f)にそ
の平面図で示すように例えばウェットエッチングなどに
より素子間分離を行う。Next, as shown in FIG. 4B, the refractory metal thin film 33 deposited on the semiconductor multilayer structure 32 is formed on the portion corresponding to the high-concentration p-type doped region 14 by, for example, the reactive ion etching method. The window 34 is opened. Next in FIG.
As shown in (c), the refractory metal thin film 33 having the window 34 formed therein is used as a mask, for example, about 1 × by Zn diffusion or the like.
A high-concentration p-type impurity of 10 20 cm −3 is doped to form a high-concentration p-type doped region 35. Next, as shown in FIG. 4 (d), the refractory metal thin film 33 is removed by reactive ion etching or the like except a necessary portion, and the source electrode pattern 33S and the drain electrode pattern 33D are removed.
To form. Next, as shown in a sectional view of FIG. 4E and a plan view of FIG. 4F, element isolation is performed by, for example, wet etching.
【0021】次に図4(g)に示すように半導体多層構
造32が形成された半絶縁性基板31上に例えばTi/
Pt/Auなどの高電子伝導性金属を用いて例えば蒸着
などによりソース電極パターン33S ,ドレイン電極パ
ターン33D に接してそれぞれソース電極36,ドレイ
ン電極37および高濃度p型ドープ領域35に接して図
示しないオーミック電極を形成する。次に図4(h)に
断面図,図4(i)にその平面図で示すようにソース電
極パターン33S とドレイン電極パターン33D との間
にゲート電極39を形成する。このとき、半導体多層構
造32の一部分が表面から少なくとも図1におけるIn
AlAs層8に達する深さまで除去されて窓状のゲート
領域が形成されており、このゲート領域の底面上にゲー
ト電極39を例えばTi/Pt/Auなどの高電子伝導
性金属を用いて例えば蒸着などにより形成する。なお、
図4(i)において、38は前工程(図4(g)に示
す)で形成された高濃度p型ドープ領域35に接するオ
ーミック電極を示している。Next, as shown in FIG. 4G, for example, Ti / is formed on the semi-insulating substrate 31 on which the semiconductor multilayer structure 32 is formed.
Not shown by contacting the source electrode pattern 33S and the drain electrode pattern 33D with a high electron conductive metal such as Pt / Au by vapor deposition or the like and contacting the source electrode 36, the drain electrode 37 and the high concentration p-type doped region 35, respectively. Form an ohmic electrode. Next, a gate electrode 39 is formed between the source electrode pattern 33S and the drain electrode pattern 33D as shown in the sectional view of FIG. 4H and the plan view of FIG. At this time, a part of the semiconductor multi-layer structure 32 is at least In from the surface from the surface.
A window-shaped gate region is formed by removing to a depth reaching the AlAs layer 8, and a gate electrode 39 is formed on the bottom surface of the gate region by using, for example, a high electron conductive metal such as Ti / Pt / Au. It is formed by In addition,
In FIG. 4 (i), 38 indicates an ohmic electrode in contact with the high concentration p-type doped region 35 formed in the previous step (shown in FIG. 4 (g)).
【0022】(実施例2)図5は、本発明による電界効
果トランジスタの他の実施例による構成を示す図であ
り、図5(a)は上方から見た平面図,図5(b)は図
5(a)のA−A′線の断面図であり、前述した図1と
同一部分には同一符号を付し、その説明は省略する。図
5において、図1と異なる点は、高濃度p型ドープ領域
14と接する電極を独立して設けることなく、ソース電
極12下に高濃度p型ドープ領域14が形成されて電気
的に接続されている。このような構成によれば、正孔は
ソース電極12から供給される電子と再結合することが
容易となり、正孔引き抜き効果が期待できる。(Embodiment 2) FIGS. 5A and 5B are views showing the structure of a field effect transistor according to another embodiment of the present invention. FIG. 5A is a plan view seen from above, and FIG. FIG. 6 is a cross-sectional view taken along the line AA ′ of FIG. 5A, the same parts as those in FIG. 5 is different from FIG. 1 in that the high-concentration p-type doped region 14 is formed and electrically connected under the source electrode 12 without separately providing an electrode in contact with the high-concentration p-type doped region 14. ing. According to such a configuration, holes can be easily recombined with the electrons supplied from the source electrode 12, and a hole extraction effect can be expected.
【0023】図6は、図5に示す電界効果トランジスタ
の製造方法を示す各工程における断面図である。これら
の図に示される製造工程は、前述した図4の製造方法と
ほぼ同様であるので、その説明は省略する。6A to 6C are cross-sectional views in each step showing a method of manufacturing the field effect transistor shown in FIG. Since the manufacturing process shown in these figures is almost the same as the manufacturing method of FIG. 4 described above, the description thereof will be omitted.
【0024】(実施例3)なお、前述した実施例2にお
いては、高濃度p型ドープ領域14をソース電極12下
のみに設けた場合について説明したが、ドレイン電極1
3下のみに設けても良く、また、ソース電極12下およ
びドレイン電極13下の両方に設けても良い。ここで、
高濃度p型ドープ領域14をドレイン電極13下のみに
設けた場合には、実施例2とは逆に正孔が注入されるた
め、チャネル内は常に正孔が蓄積された状態になる。し
たがって耐圧の向上は期待できないが、キンクの発生を
抑えることができる。(Third Embodiment) In the second embodiment described above, the case where the high-concentration p-type doped region 14 is provided only under the source electrode 12 has been described.
It may be provided only under 3, or under both the source electrode 12 and the drain electrode 13. here,
When the high-concentration p-type doped region 14 is provided only under the drain electrode 13, holes are injected contrary to the second embodiment, so that holes are always accumulated in the channel. Therefore, although improvement in withstand voltage cannot be expected, generation of kinks can be suppressed.
【0025】また、高濃度p型ドープ領域14をソース
電極12下およびドレイン電極13下の両方に設けた場
合には、前述の両者の中間的な効果がある。つまり、キ
ンクの抑制と多少の耐圧の向上とが期待できるとともに
ソース,ドレイン対称構造となるので、集積回路パター
ンの設計上有利となる効果が得られる。Further, when the high-concentration p-type doped region 14 is provided both below the source electrode 12 and below the drain electrode 13, there is an intermediate effect between the both. That is, it is possible to expect suppression of kinks and some improvement in breakdown voltage, and a source / drain symmetric structure is obtained, which is advantageous in designing an integrated circuit pattern.
【0026】このように構成された電界効果トランジス
タを動作させるには、ゲート電極11に印加した電圧を
変化させることにより、ゲート電極11直下における電
子の濃度を変化させ、ソース電極12からドレイン電極
13へ流れるドレイン電流を変化させる。蓄積された正
孔は、拡散によってp型ドープInAlAs層3から高
濃度p型ドープ領域14を通って電界効果トランジスタ
外に放出することができる。In order to operate the field effect transistor having such a structure, the voltage applied to the gate electrode 11 is changed to change the concentration of electrons just below the gate electrode 11, and the source electrode 12 to the drain electrode 13 are changed. Changes the drain current flowing to. The accumulated holes can be released from the p-type doped InAlAs layer 3 through the high-concentration p-type doped region 14 to the outside of the field effect transistor by diffusion.
【0027】(実施例4)本発明の第4の実施例は、図
1においてBeを1×1018cm-3ドープしてp型とし
た膜厚100ÅのInAlAs層3およびアンドープで
膜厚50ÅのInAlAs層4を除去した構造を持つ電
界効果トランジスタである。このような構成によれば、
蓄積された正孔を放出する効果は実施例3に比較して若
干低下するが、高濃度p型ドープ領域14によって正孔
蓄積を抑止することができる。(Embodiment 4) In the fourth embodiment of the present invention, the InAlAs layer 3 having a film thickness of 100 Å which is made into p-type by doping Be with 1 × 10 18 cm -3 in FIG. Is a field effect transistor having a structure in which the InAlAs layer 4 is removed. According to such a configuration,
Although the effect of releasing the accumulated holes is slightly reduced as compared with the third embodiment, the high concentration p-type doped region 14 can suppress the hole accumulation.
【0028】(実施例5)本発明の第5の実施例は、図
5においてBeを1×1018cm-3ドープしてp型とし
た膜厚100ÅのInAlAs層3およびアンドープで
膜厚50ÅのInAlAs層4を除去した構造を持つ電
界効果トランジスタである。このような構成によれば、
蓄積された正孔を放出する効果は実施例2に比較して若
干低下するが、高濃度p型ドープ領域14によって正孔
蓄積を抑止することができる。(Fifth Embodiment) In the fifth embodiment of the present invention, the InAlAs layer 3 having a film thickness of 100 Å which is made into p-type by doping Be with 1 × 10 18 cm -3 in FIG. Is a field effect transistor having a structure in which the InAlAs layer 4 is removed. According to such a configuration,
Although the effect of releasing the accumulated holes is slightly lower than that in the second embodiment, the high concentration p-type doped region 14 can suppress the hole accumulation.
【0029】(実施例6)図7は、本発明による電界効
果トランジスタの他の実施例による構成を示す断面図で
ある。図7において、41は例えばGaAsなど半絶縁
性基板、42は例えばBeを1×1017cm-3ドープし
たp型ドープ層、43は例えばSiを1×1018cm-3
ドープしたn型導電チャネルであり、このn型導電チャ
ネル43はゲート電極45と接している。また、44は
Siを5×1018cm-3ドープしたn+ 層であり、この
n+ 層44はソース電極46およびドレイン電極47と
接している。また、ソース電極46下には、例えばZn
を1×1020cm-3ドープした高濃度p型ドープ領域4
8がp型ドープ層42に達する深さまで形成されてい
る。(Embodiment 6) FIG. 7 is a sectional view showing the structure of a field effect transistor according to another embodiment of the present invention. In FIG. 7, 41 is a semi-insulating substrate such as GaAs, 42 is a p-type doped layer doped with Be at 1 × 10 17 cm −3 , and 43 is Si at 1 × 10 18 cm −3, for example.
It is a doped n-type conductive channel, and this n-type conductive channel 43 is in contact with the gate electrode 45. Further, 44 is an n + layer doped with Si at 5 × 10 18 cm −3 , and the n + layer 44 is in contact with the source electrode 46 and the drain electrode 47. Further, under the source electrode 46, for example, Zn
Heavily doped p-type region 4 doped with 1 × 10 20 cm −3
8 is formed to a depth reaching the p-type doped layer 42.
【0030】図8は、図7に示す電界効果トランジスタ
の製造方法を説明する各工程における断面図である。こ
れらの図において、まず、図8(a)に示すように半絶
縁性基板51の表面に例えばイオン注入などにより、p
型不純物をドープしてp型ドープ層52を形成する。次
に図8(b)に示すようにp型ドープ層52の上に例え
ばイオン注入などによりn型の不純物をドープしてn型
導電チャネル53を形成する。次に図8(c)に示すよ
うにn型導電チャネル53の上に例えばWSiNなどの
高融点金属薄膜54を形成する。次に図8(d)に示す
ように例えば反応性イオンエッチングなどにより高融点
金属薄膜54に前述した高濃度p型ドープ領域48に該
当する部分に開口55を形成する。FIG. 8 is a cross-sectional view in each step for explaining the method of manufacturing the field effect transistor shown in FIG. In these figures, first, as shown in FIG. 8A, p is formed on the surface of the semi-insulating substrate 51 by, for example, ion implantation.
A p-type doped layer 52 is formed by doping a type impurity. Next, as shown in FIG. 8B, n-type impurities are doped on the p-type doped layer 52 by, for example, ion implantation to form an n-type conductive channel 53. Next, as shown in FIG. 8C, a refractory metal thin film 54 such as WSiN is formed on the n-type conductive channel 53. Next, as shown in FIG. 8D, an opening 55 is formed in the high melting point metal thin film 54 at a portion corresponding to the high-concentration p-type doped region 48 by, for example, reactive ion etching.
【0031】次に図8(e)に示すようにこの開口55
を形成した高融点金属薄膜54をマスクとして例えばZ
nの拡散などによって高濃度のp型不純物をドープし、
高濃度p型ドープ領域56を形成する。次に高融点金属
薄膜54を例えば反応性イオンエッチングになどによっ
て不要な部分を除去し、図8(f)に示すようにゲート
電極57を形成する。次に図8(g)に示すように例え
ばイオン注入などによりn型の不純物をドープし、さら
に約800℃で熱処理することによってn+ 層58を形
成する。次に図8(h)に示すように例えばTi/Pt
/Auなどを用いて例えば蒸着によってソース電極59
およびドレイン電極60を形成する。Next, as shown in FIG.
Using the refractory metal thin film 54 formed with
Dope a high-concentration p-type impurity by diffusion of n, etc.,
A high-concentration p-type doped region 56 is formed. Then, unnecessary portions of the refractory metal thin film 54 are removed by, for example, reactive ion etching to form a gate electrode 57 as shown in FIG. Then the n-type impurity doped due to an ion implantation as shown in FIG. 8 (g), to form an n + layer 58 by heat treating further at about 800 ° C.. Next, as shown in FIG.
Source electrode 59 using, for example, vapor deposition using
And the drain electrode 60 is formed.
【0032】このように構成された電界効果トランジス
タを動作させるには、図7において、ゲート電極45に
印加した電圧を変化させることにより、ゲート電極45
直下における電子の濃度を変化させ、ソース電極46か
らドレイン電極47へ流れるドレイン電流を変化させ
る。蓄積された正孔は、拡散によってp型ドープ層42
から高濃度p型ドープ領域48を通って電界効果トラン
ジスタ外に放出することができる。In order to operate the field effect transistor thus constructed, the gate electrode 45 is changed by changing the voltage applied to the gate electrode 45 in FIG.
The concentration of electrons immediately below is changed to change the drain current flowing from the source electrode 46 to the drain electrode 47. The accumulated holes diffuse the p-type doped layer 42.
Can be emitted to the outside of the field effect transistor through the heavily-doped p-type doped region 48.
【0033】(実施例7)本発明の第7の実施例は、実
施例6(図7)の構成においてp型ドープ層42を除い
た構造を持つ電界効果トランジスタである。このような
構成によれば、蓄積された正孔を放出する効果は実施例
6に比較して若干低下するが、高濃度p型ドープ領域4
8によって正孔の蓄積を抑止することができる。(Embodiment 7) A seventh embodiment of the present invention is a field effect transistor having a structure in which the p-type doped layer 42 is removed from the structure of the embodiment 6 (FIG. 7). With this structure, the effect of releasing the accumulated holes is slightly lower than that of the sixth embodiment, but the high-concentration p-type doped region 4 is used.
By 8, the accumulation of holes can be suppressed.
【0034】[0034]
【発明の効果】以上、説明したように本発明による電界
効果トランジスタによれば、ドレイン電流−ドレイン電
圧特性にキンクが発生していた閾値においても、キンク
のない良好な特性を得ることができる。また、従来の電
界効果トランジスタに比較して高い耐圧の電界効果トラ
ンジスタが得られる。したがって高速,高周波,低雑音
の各種の集積回路に応用することができる。As described above, according to the field effect transistor of the present invention, it is possible to obtain good characteristics without a kink even at the threshold value in which a kink occurs in the drain current-drain voltage characteristics. Further, a field effect transistor having a higher breakdown voltage than that of the conventional field effect transistor can be obtained. Therefore, it can be applied to various high-speed, high-frequency, low-noise integrated circuits.
【図1】 (a)は本発明による電界効果トランジスタ
の一実施例による構成を説明する平面図、(b)は
(a)のA−A′線の断面図である。FIG. 1A is a plan view illustrating a configuration of an embodiment of a field effect transistor according to the present invention, and FIG. 1B is a cross-sectional view taken along the line AA ′ of FIG.
【図2】 本発明による電界効果トランジスタのバンド
構造を示す図である。FIG. 2 is a diagram showing a band structure of a field effect transistor according to the present invention.
【図3】 本発明による電界効果トランジスタのドレイ
ン電流−ドレイン電圧特性を示す図である。FIG. 3 is a diagram showing drain current-drain voltage characteristics of the field effect transistor according to the present invention.
【図4】 図1に示す電界効果トランジスタの製造方法
の一実施例を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining one embodiment of the method for manufacturing the field effect transistor shown in FIG.
【図5】 (a)は本発明による電界効果トランジスタ
の他の実施例による構成を説明する平面図、(b)は
(a)のA−A′線の断面図である。5A is a plan view for explaining the configuration of a field effect transistor according to another embodiment of the present invention, and FIG. 5B is a sectional view taken along line AA ′ in FIG.
【図6】 図5に示す電界効果トランジスタの製造方法
の一実施例を説明するための断面図である。6A and 6B are cross-sectional views for explaining one example of a method for manufacturing the field effect transistor shown in FIG.
【図7】 本発明による電界効果トランジスタの他の実
施例による構成を説明する断面図である。FIG. 7 is a cross-sectional view illustrating the configuration of another embodiment of the field effect transistor according to the present invention.
【図8】 図7に示す電界効果トランジスタの製造方法
の一実施例を説明するための断面図である。FIG. 8 is a cross-sectional view for describing an example of a method for manufacturing the field effect transistor shown in FIG.
【図9】 従来の電界効果トランジスタの構成を説明す
る断面図である。FIG. 9 is a cross-sectional view illustrating the configuration of a conventional field effect transistor.
【図10】 図9に示す電界効果トランジスタにおける
キンクの発生現象を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining a kink occurrence phenomenon in the field effect transistor shown in FIG.
1…半絶縁性基板、2…アンドープInAlAs層、3
…p型ドープInAlAs層、4…アンドープInAl
As層、5…アンドープInGaAs層、6…アンドー
プInAlAs層、7…n型ドープInAlAs層、8
…アンドープInAlAs層、9…n型ドープInAl
As層、10…n型ドープInGaAs層、11…ゲー
ト電極、12…ソース電極、13…ドレイン電極、14
…高濃度p型ドープ領域、15…オーミック電極、31
…半絶縁性基板、32…半導体多層構造、33…高融点
金属薄膜、33S …ソース電極パターン、33D …ドレ
イン電極パターン、34…窓、35…高濃度p型ドープ
領域、36…ソース電極、37…ドレイン電極、38…
オーミック電極、39…ゲート電極、41…半絶縁性基
板、42…p型ドープ層、43…n型導電チャネル、4
4…n+ 層、45…ゲート電極、46…ソース電極、4
7…ドレイン電極、48…高濃度p型ドープ領域、51
…半絶縁性基板、52…p型ドープ層、53…n型導電
チャネル、54…高融点金属薄膜、55…開口、56…
高濃度p型ドープ領域、57…ゲート電極、58…n+
層、59…ソース電極、60…ドレイン電極。1 ... Semi-insulating substrate, 2 ... Undoped InAlAs layer, 3
... p-type doped InAlAs layer, 4 ... undoped InAl
As layer, 5 ... Undoped InGaAs layer, 6 ... Undoped InAlAs layer, 7 ... N-type doped InAlAs layer, 8
... undoped InAlAs layer, 9 ... n-type doped InAl
As layer, 10 ... N-type doped InGaAs layer, 11 ... Gate electrode, 12 ... Source electrode, 13 ... Drain electrode, 14
... High-concentration p-type doped region, 15 ... Ohmic electrode, 31
... Semi-insulating substrate, 32 ... Semiconductor multilayer structure, 33 ... Refractory metal thin film, 33S ... Source electrode pattern, 33D ... Drain electrode pattern, 34 ... Window, 35 ... High concentration p-type doped region, 36 ... Source electrode, 37 ... Drain electrode, 38 ...
Ohmic electrode, 39 ... Gate electrode, 41 ... Semi-insulating substrate, 42 ... P-type doped layer, 43 ... N-type conductive channel, 4
4 ... N + layer, 45 ... Gate electrode, 46 ... Source electrode, 4
7 ... Drain electrode, 48 ... High concentration p-type doped region, 51
... semi-insulating substrate, 52 ... p-type doped layer, 53 ... n-type conductive channel, 54 ... refractory metal thin film, 55 ... opening, 56 ...
High concentration p-type doped region, 57 ... Gate electrode, 58 ... N +
Layer, 59 ... Source electrode, 60 ... Drain electrode.
Claims (5)
する化合物半導体層が形成され、前記n型導電チャネル
上にゲート電極,ソース電極およびドレイン電極が配設
された電界効果トランジスタにおいて、 前記半絶縁性基板と前記n型導電チャネルとの間にp型
不純物半導体層を含み、かつ前記化合物半導体層の一部
に前記p型不純物半導体層に接して高濃度p型不純物半
導体領域を有し、前記高濃度p型不純物半導体領域に接
するオーミック電極を設けたことを特徴とする電界効果
トランジスタ。1. A field effect transistor in which a compound semiconductor layer having an n-type conductive channel is formed on a semi-insulating substrate, and a gate electrode, a source electrode, and a drain electrode are provided on the n-type conductive channel, A p-type impurity semiconductor layer is included between the semi-insulating substrate and the n-type conductive channel, and a high-concentration p-type impurity semiconductor region is provided in a part of the compound semiconductor layer in contact with the p-type impurity semiconductor layer. A field effect transistor comprising an ohmic electrode in contact with the high-concentration p-type impurity semiconductor region.
する化合物半導体層が形成され、前記n型導電チャネル
上にゲート電極,ソース電極およびドレイン電極が配設
された電界効果トランジスタにおいて、 前記半絶縁性基板と前記n型導電チャネルとの間にp型
不純物半導体層を含み、かつ前記ソース電極およびドレ
イン電極の少なくとも一つの電極下の前記化合物半導体
層の一部に前記p型不純物半導体層に接して高濃度p型
不純物半導体領域を有することを特徴とする電界効果ト
ランジスタ。2. A field effect transistor in which a compound semiconductor layer having an n-type conductive channel is formed on a semi-insulating substrate, and a gate electrode, a source electrode and a drain electrode are provided on the n-type conductive channel, A p-type impurity semiconductor layer is included between a semi-insulating substrate and the n-type conductive channel, and the p-type impurity semiconductor layer is formed on a part of the compound semiconductor layer under at least one of the source electrode and the drain electrode. A field-effect transistor having a high-concentration p-type impurity semiconductor region in contact with.
する化合物半導体層が形成され、前記n型導電チャネル
上にゲート電極,ソース電極およびドレイン電極が配設
された電界効果トランジスタにおいて、 前記化合物半導体層の一部に高濃度p型不純物半導体領
域を有し、前記高濃度p型不純物半導体領域に接するオ
ーミック電極を設けたことを特徴とする電界効果トラン
ジスタ。3. A field effect transistor in which a compound semiconductor layer having an n-type conductive channel is formed on a semi-insulating substrate, and a gate electrode, a source electrode and a drain electrode are provided on the n-type conductive channel, A field effect transistor comprising a high concentration p-type impurity semiconductor region in a part of a compound semiconductor layer, and an ohmic electrode in contact with the high concentration p-type impurity semiconductor region.
する化合物半導体層が形成され、前記n型導電チャネル
上にゲート電極,ソース電極およびドレイン電極が配設
された電界効果トランジスタにおいて、 前記ソース電極およびドレイン電極の少なくとも一つの
電極下の前記化合物半導体層の一部に高濃度p型不純物
半導体領域を設けたことを特徴とする電界効果トランジ
スタ。4. A field effect transistor in which a compound semiconductor layer having an n-type conductive channel is formed on a semi-insulating substrate, and a gate electrode, a source electrode and a drain electrode are provided on the n-type conductive channel, A high-concentration p-type impurity semiconductor region is provided in a part of the compound semiconductor layer below at least one of a source electrode and a drain electrode.
有する化合物半導体層を形成する工程と、 前記化合物半導体層の全面に高融点金属薄膜を形成する
工程と、 前記高融点金属薄膜の高濃度p型不純物領域となるべき
領域上をエッチングする工程と、 前記高融点金属薄膜をマスクとして前記化合物半導体層
にp型不純物を導入して高濃度p型不純物領域を形成す
る工程と、 前記高融点金属薄膜をソース電極およびドレイン電極の
電極パターンに加工する工程と、 前記高濃度p型不純物領域,ソース電極パターン,ドレ
イン電極パターンおよび前記n型導電チャネル層上にそ
れぞれオーミック電極,ソース電極,ドレイン電極およ
びゲート電極を形成する工程と、を有することを特徴と
する電界効果トランジスタの製造方法。5. A step of forming a compound semiconductor layer having an n-type conductive channel layer on a semi-insulating substrate, a step of forming a refractory metal thin film on the entire surface of the compound semiconductor layer, and a step of forming the refractory metal thin film. Etching a region to be a high-concentration p-type impurity region; forming a high-concentration p-type impurity region by introducing a p-type impurity into the compound semiconductor layer using the refractory metal thin film as a mask; A step of processing a refractory metal thin film into electrode patterns of a source electrode and a drain electrode, and an ohmic electrode, a source electrode, and a source electrode on the high-concentration p-type impurity region, the source electrode pattern, the drain electrode pattern, and the n-type conductive channel layer, respectively. A step of forming a drain electrode and a gate electrode, and a method for manufacturing a field effect transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02394395A JP3316537B2 (en) | 1995-02-13 | 1995-02-13 | Method for manufacturing field effect transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02394395A JP3316537B2 (en) | 1995-02-13 | 1995-02-13 | Method for manufacturing field effect transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08222578A true JPH08222578A (en) | 1996-08-30 |
JP3316537B2 JP3316537B2 (en) | 2002-08-19 |
Family
ID=12124629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02394395A Expired - Lifetime JP3316537B2 (en) | 1995-02-13 | 1995-02-13 | Method for manufacturing field effect transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3316537B2 (en) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194747B1 (en) | 1997-09-29 | 2001-02-27 | Nec Corporation | Field effect transistor |
US6255673B1 (en) | 1998-02-02 | 2001-07-03 | Nec Corporation | Hetero-junction field effect transistor |
JP2002231733A (en) * | 2001-02-02 | 2002-08-16 | Fujitsu Ltd | Compound semiconductor device and its fabricating method |
JP2006507683A (en) * | 2002-11-26 | 2006-03-02 | クリー インコーポレイテッド | A transistor including a p-type buried layer under a source region and a manufacturing method thereof. |
JP2007329205A (en) * | 2006-06-06 | 2007-12-20 | Matsushita Electric Ind Co Ltd | Transistor |
JP2008135575A (en) * | 2006-11-28 | 2008-06-12 | Furukawa Electric Co Ltd:The | Semiconductor electronic device |
WO2010047030A1 (en) * | 2008-10-22 | 2010-04-29 | パナソニック株式会社 | Nitride semiconductor device |
JP2012174848A (en) * | 2011-02-21 | 2012-09-10 | Mitsubishi Electric Corp | Transistor device and method for manufacturing the same |
JP2015228458A (en) * | 2014-06-02 | 2015-12-17 | 富士通株式会社 | Compound semiconductor device and method of manufacturing the same |
-
1995
- 1995-02-13 JP JP02394395A patent/JP3316537B2/en not_active Expired - Lifetime
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194747B1 (en) | 1997-09-29 | 2001-02-27 | Nec Corporation | Field effect transistor |
US6391696B1 (en) | 1997-09-29 | 2002-05-21 | Nec Corporation | Field effect transistor and method of manufacturing thereof |
US6255673B1 (en) | 1998-02-02 | 2001-07-03 | Nec Corporation | Hetero-junction field effect transistor |
JP2002231733A (en) * | 2001-02-02 | 2002-08-16 | Fujitsu Ltd | Compound semiconductor device and its fabricating method |
JP2006507683A (en) * | 2002-11-26 | 2006-03-02 | クリー インコーポレイテッド | A transistor including a p-type buried layer under a source region and a manufacturing method thereof. |
JP2007329205A (en) * | 2006-06-06 | 2007-12-20 | Matsushita Electric Ind Co Ltd | Transistor |
JP2008135575A (en) * | 2006-11-28 | 2008-06-12 | Furukawa Electric Co Ltd:The | Semiconductor electronic device |
WO2010047030A1 (en) * | 2008-10-22 | 2010-04-29 | パナソニック株式会社 | Nitride semiconductor device |
JP2012174848A (en) * | 2011-02-21 | 2012-09-10 | Mitsubishi Electric Corp | Transistor device and method for manufacturing the same |
JP2015228458A (en) * | 2014-06-02 | 2015-12-17 | 富士通株式会社 | Compound semiconductor device and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP3316537B2 (en) | 2002-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI433317B (en) | Single voltage supply pseudomorphic high electron mobility transistor (phemt) power device and process for manufacturing the same | |
US6329230B1 (en) | High-speed compound semiconductor device having an improved gate structure | |
US11843047B2 (en) | Integration of p-channel and n-channel E-FET III-V devices without parasitic channels | |
US6144048A (en) | Heterojunction field effect transistor and method of fabricating the same | |
US20220399444A1 (en) | Semiconductor device and fabrication method thereof | |
US6090649A (en) | Heterojunction field effect transistor and method of fabricating the same | |
JP4182376B2 (en) | Semiconductor device | |
JP2001060684A (en) | Semiconductor device | |
JP3316537B2 (en) | Method for manufacturing field effect transistor | |
KR100278463B1 (en) | Field effect transistor | |
US6255679B1 (en) | Field effect transistor which can operate stably in millimeter wave band | |
CN111697057B (en) | Semiconductor structure and manufacturing method thereof | |
KR20010039640A (en) | Semiconductor device, its production method and semiconductor substrate structure of the device | |
JP3375928B2 (en) | Semiconductor device | |
US20050199911A1 (en) | Semiconductor element and method for fabricating the same | |
JP2000114275A (en) | Field effect transistor and manufacture of the same | |
JP3952383B2 (en) | Compound field effect semiconductor device | |
JP3903243B2 (en) | Method for manufacturing field-effect semiconductor device | |
JP2006186336A (en) | Field-effect transistor and manufacturing method thereof | |
KR102185914B1 (en) | High electron mobility transistor | |
US6100547A (en) | Field effect type semiconductor device and method of fabricating the same | |
JP2002064183A (en) | Semiconductor device and manufacturing method thereof | |
JPS6115369A (en) | Semiconductor device and manufacture thereof | |
JP2011077516A (en) | Field-effect transistor, semiconductor substrate, and method of manufacturing field-effect transistor | |
JPH09102600A (en) | Field effect transistor and manufacture thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120614 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130614 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140614 Year of fee payment: 12 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |